JPS59197173A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分封〕 本発明は半導体装置、特に絶縁ダート型電界効果半導体
装置とその製造方法に関する。

〔発明の技術的背景〕

半導体装置の高集積化の進歩にはめざましいものがあり
、なかでも絶縁ケ゛−ト型電界効果半導体装散では高集
積化に伴って素子が著しく微細化されて来ている。例え
ば、現在開発の中心になっているＭＯ８型Ｌ’Ｓ　Ｉで
は、ＭＯＳトランジスタの実効チャンネル長が既にサブ
ミクロンの領域に入っている。また、現在のＶＬＳ　Ｉ
中におけるＭＯＳ　）ランジスタにおいても、その実効
チャンネル長は２μｍを切り、１．７〜１．５μｍとな
っている。こうした微細化に伴って、ショートチャンネ
ル効果の発生、ホットエレクトロンによる信頼性低下の
問題等、解決すべき多くの問題が現われて来ている。

ショートチャンネル効果は、ソースおよびドレイン間の
間隔が短くなるにつれてドレイン電圧による空乏層がソ
ース領域に近づき、チャンネルの表面電位が低下して閾
値電圧（Ｖｔｈ　）が低下する現象である。その結果、
ダート電圧によるドレイン電流の制御性が悪化するとと
もに、Ｖｔｈの変動が大きくなってディバイス性能を著
しく低下させる。更に、ドレインの空乏層がソース領域
に近づくことにより、ドレイン近傍のチャンネル領域で
は電界強度が著しく増加する。

この結果、ドレイン電流によるホットエレクトロンの発
生やインノぐクト・アイオニゼーションによる■子−正
孔対の発生が顕著となり、ダート穎り流、基板°市原が
増加する。また、ダート酸化膜中にトラップされたホッ
トエレクトロンによりＶｔｈの経時変化を招き、信頼性
の低下を招くこととなる。

そこで、上記ショートチャンネル効果とそれに伴う柚々
の問題を防止するために、従来第１図（Ａ）または（Ｂ
）に示す構造が採用され、あるいは提案されている。こ
れらの図において、１はシリコン基板、２．２’はソー
ス領域、３．３’はドレイン領域、４はダート酸化膜、
５はダート電極である。

第１図（Ａ）の構造は、ダート電極５の近傍でソースお
よびドレイン領域２，３の拡散深度を浅くすることによ
り、ソースおよびドレイン領域２．３がケ゛−ト菖極５
下へ侵入して形成されるのを抑制し、実効チャンネル長
のショート化を抑制したものである。

即ち、ソースおよびドレイン領域２，３を形成するため
の不純物拡散は等方向であるため、拡散深度を深くすれ
ばそれだけダート電極５下への侵入も大きくなり、ソー
スおよびドレイン領域２，３が接近して形成されること
になる。この結果、実効チャンネル長は設計値よりも短
かくなってショートチャンネル効果を生じ易くなってし
まう。これに対して、第１図（６）の構造によれば、ダ
ート電極１の近傍でのソースおよびドレイン領域２１，
３／は拡散深度が浅いからダート電極１下への侵入を抑
制できると共に、その外側には拡散深度の深い部分２，
３を有しているから全体の拡散深度を浅くした場合のよ
うなシリーズ抵抗の極端な増大を回避できる。

第１図（Ｂ）は一般に凹ＭＯ８と呼ばれる構造で、チャ
ンネル領域にソースおよびドレイン領域２゜３よりも深
い凹溝を形成したものである。この凹溝を設けたことに
より、凹溝のチー・ぞした側壁にも一部チヤンネル領域
が形成され、全体として屈曲したチャンネル表面が形成
される。従って、同じ実効チャンネル長であれば従来の
ＭＯＳより回路密度の増大か図られまたショートチャン
ネル効果を抑制することができる。

〔背景技術の問題点〕

ところが、上記第１図（Ａ）または（Ｂ）の構造には夫
々次のような問題があった。

まず第１図（Ａ）の構造では、ソースおよびドレイン領
域の拡散深度の浅い部分２／　、　３／がどうしても高
抵抗となり、相互コンダクタンス（ｇｍ）が低下して電
流が流れ難くなるという問題があった。ｔな、チャンネ
ル長が更に短くなった場合には、ソースおよびドレイン
領域の拡散深度の大きい部分２，３が相互に接近してパ
ンチスルーを起こし易くなるという問題があった。更に
、ゲート電極５近傍のソースおよびドレイン領域部分２
’、３’は拡散深度が浅いとはいえ、ケゞ−ト電極５の
両端部下にソースおよびドレイン領域２’、３’が侵入
するのを完全に防止することはできない。従って、この
部分にケ゛−ト電極５とソースおよびドレイン領域２／
　、　３／との重なりによる寄生容量が発生することと
なり、スイッチング速度の向上が妨げられるという問題
があったＯ 他方、第１図（Ｂ）の凹ＭＯ８構造では、第１図（４）
の場合のようなｇｍの低下の問題は生じず、またチャン
ネル長を更に短縮した場合でもノヤンチスルー耐圧の低
下は生じ難い。しかしながら凹ＭＯ８の場合には、ＭＯ
Ｓ　）ランジスタの特性に最も重要な影響を与えるチャ
ンネル表面を屈曲させ、これによって生じるＶＴＲの上
昇という通常のショートチャンネルとはまったく逆の現
像による効果（逆ショートチャンネル効果）によりショ
ートチャンネル効果を相殺しようとするものであるため
、その特性上の信頼性に問題があった。

即ち、逆ショートチャンネル自体が種々の要因によって
もたらされるため、その大きさを制御するのが困難で、
これを更にショートチャンネル効果とバランスさせるの
は極めて困難である。

また、凹ＭＯ８はチャンネル表面がフラットな従来のＭ
Ｏ８型半導体装置について蓄積されて来た製造プロセス
を適用できないため、その特性上の信頼性を改穆する上
でも従来蓄積された技術をそのまま適用できないという
問題があった。

加えて、四ＭＯ８の場合には第１図（Ｂ）に示されるよ
うにゲートｍｈ５とソースおよびドレイン領域２，３と
の重なりが大きくならざるを得す、寄生容量によるスイ
ッチング速度低下の問題は第１図（５）の構造よりも極
めて顕著に現われる。

その主な理由は、次に述べるようにソースおよびドレイ
ン領域２，３がダート電極５に対して自己整合で形成さ
れないからである。

即ち、従来の凹１Ｉｖ１０Ｓの製造方法においては、第
２図（４）（Ｂ）に示すように、例えばｐ型シリコン基
板１上にｎ型エピタキシャル９９３２層６を成長させ（
第２図（Ａ）図示）、続いてエピタキシャルＮ６よりも
深い凹溝７を形成することによりチャンネル＠Ｊ、域で
相互に分離されたソースおよびドレイン領域２，３を形
成する。（第２図（Ｂ）図示）。この状態にした後、ダ
ート酸化膜４およびケ゛−ト電極５を形成して第１図（
Ｂ）の構造を得る。この場合、ダート電極５のｉＪ？タ
ーンニングに際しては所謂オフ・セットを生じないよう
にマスク合わせに余裕度が必要となるから、必然的にダ
ート電極５はソースおよびドレイン領域２，３上に大き
く重ならざるを得ないことになる。

〔発明の目的〕

本発明は上記事情に鑑みてなされたもので、従来とは異
なった構造により、抵抗の増大を伴うことなくソースお
よびドレイン領域の拡散深度を実質的に浅くしてショー
トチャンネル効果を防止すると共にパンチスルー耐圧を
向上し、かつダート電極とソースおよびドレイン領域と
の重なり全極力抑制して優れた高速特性を達成し得る信
頼性の高い半導体装置と、その製造方法を提供するもの
である。

〔発明の概要〕

本発明による半導体装置は、−導電型の半導体基板と、
該半導体基板中に形成された断面が逆台形状の凹溝と、
該凹溝の傾斜した対向側壁から離間して前記凹溝の溝底
にダート絶縁膜を介して形成されたダート電極と、前記
凹溝の夫々の側壁と前記ダート電極との間に充填して形
成された断面が三角形状の絶縁物層と、前記凹溝の両側
に相互に分離して夫々設けられた基板とは異なる導電型
を有するソース領域およびドレイン領域と、これらソー
ス領域およびドレイン領域に挾まれて前記凹溝の溝底下
にのみ形成されたチャンネル領域とを具備したことを特
徴とするものである。

上記本発明の半導体装置では、ソースおよびドレイン領
域の大部分がチャンネル表面よりも上、即ちダート電極
側に形成されているから、ソースおよびドレイン領域自
体の厚さを薄くすることなく実質的には拡散深度を極く
浅くしたのと同様の効果を得ることができる。従って、
ｇｍの低下を伴うことなくソースおよびドレイン領域の
ダート電極下への侵入を抑制でき、ショートチャンネル
効果およびＡ？レンチルー耐圧低下を防止できる。

ところで本発明の半導体装置における凹溝はチャンネル
表面レベルよりもダートｍ極側でソースおよびドレイン
領域の拡散長を稼ぐためのもので、第１図（Ｂ）の凹Ｍ
Ｏ８のように凹溝の傾斜面をチャンネル領域の一部に用
いて実効チャンネル長を増大するためのものではない。

このため、チャンネル表面は従来のＭＯ８型半導体装置
と同様にフラットで、凹ＭＯ８のようにチャンネル表面
を屈曲させたことによる逆ショートチャンネル効果の問
題は生じないし、またチャンネル表面がフラットな従来
のＭＯ８型半導体装置について蓄積されて来た技術を適
用することが可能である。従って、凹ＭＯ８に比較して
極めて高い信頼性を得ることができる。

また、次に述べるように本発明の製造方法適用によりゲ
ート電極のオフ・セットを防止することが可能なため、
ダート電極のパターンニングに際してマスク合わせ余裕
をそれ程必要としない。従って、ゲート電極とソースお
よびドレイン電極との重なりは凹ＭＯ８Ｋ較べて著しく
小さくなり、寄生容量を低減してスイッチング速度の向
上を図ることができる。

次に本発明による半導体装置の製造方法の概要を説明す
る。

本発明による一つの製造方法は、−導電型の半導体基板
のチャンネル領域予定部に断面が逆台形状の凹溝を形成
する工程と、前記基板上にダート絶縁膜とダート電極材
料層とを順次積層形成した後にこれをパターンニングす
ることにより、前記凹溝の溝底にダート絶縁膜を介して
前記凹溝の傾斜した対向側壁から離間したゲート電極を
形成する工程と、該ダート電極両端と前記凹溝内壁との
間隙を絶縁物物層で埋めると共に該絶縁物層表面から前
記基板表面に亘る領域を平担化する工程と、前記基板に
対して通導゛［は型の不純物を前記ゲート電極をマスク
としてドープすることにより、前記ダート電極の端部下
までの相互に分離されたソースおよびドレイン領域を形
成する工程とを具備したことを特徴とするものである。

本発明による第２の製造方法は、表層に逆導電型半導体
層を有する一導電型の半導体基板を形成する工程と、チ
ャンネル領域予定部に断面逆台形状で前記逆導電型半導
体層よりも深い凹溝を形成することにより、該凹溝で分
離されたソースおよびドレイン領域を形成する工程と、
前記基板上にｆ−）絶縁膜およびダート電極材料層を順
次積層形成した後、これを１？ターンニングすることに
より前記凹溝の溝底にダート絶縁膜を介して前記凹溝の
傾斜した対向側壁から離間したダート電極を形成する工
程と、前記ソースおよびドレイン領域からの不純物の拡
散を制御することにより前記ケ９−ト電極の端部下まで
のソースおよびドレイン領域を形成する工程とを具備し
たことを特徴とするものである。

上記本発明による第１あるいは第２の製造方法によれば
、チャンネル表面レベル下の拡散長を極力抑制し゛りつ
ゲート電極のオフ・セットを防止し、前記特徴的な構造
を具備した本発明による半導体装置を製造することがで
きる。特に、第１の製造方法では、通常の多結晶シリコ
ンデートプロセスと同様に、ソースおよびドレイン領域
をダート電極に対して自己塾舎で形成できる利点を有す
る。

〔発明の実施例〕

以下に本発明による半導体装置およびその製造方法の実
施例につき、両者を併記して説明するＯ 実施例１（第３図（６）〜Ｇ） （１）　　まず、ｐ型シリコン基板１１の（１００）表
面を選択酸化してフィールド酸化膜１２を形成し、該フ
ィールド酸化膜１２で囲まれた素子令〔（域表面に熱酸
化膜１３を形成する。続いて、チャンネル領域予定部に
開口を有するレジストパターン１４を形成する（第３図
囚図示）。

（ｉｉ）　　次に、レジスト・テターン１４をマスクと
して熱酸化膜１３を選択的にエツチングし、チャンネル
領域予定部の基板表面をに９出させた後、レジストパタ
ーン１４を除去する（第３１ｄ（Ｂ）図示）。

（ｉｉｉ）次に、熱酸化膜１３をマスクとしてシリコン
基板１１をＫＯＨにより選択的にエツチングし、チャン
ネル領域予定部に断面が逆台形状の凹溝１５を形成する
（第３図（Ｃ）図示）。

Ｇｖ）次に、熱酸化膜１３を除去した後、素子領域表面
を熱酸化してダート酸化膜１６を全面に形成し、更にそ
の上にＣＶＤ法により多結晶シリコン層を堆積する。続
いて、写真蝕刻法により多結晶シリコン層およびデート
酸化膜をＡ？ターンニングすることにより、前記凹溝１
５の底面上にダート電極１７を形成する（第３図（Ｄ）
図示）。

このとき、ダート電極１７は前記凹溝の底面からはみ出
さないように、即ち、凹溝１５の傾斜した側壁にかから
ないように形成する。従って、そのノ９ターンニングに
除しては、微細加工性に優れた反応性イオンエツチング
（＝ＸＥ）を用いるのが望ましい。

（Ｖ）次に、ＣＶＤ法により全面にシリコン酸化膜１８
を堆積した後、その不要部分をエツチング除去すること
により、前記凹孔１５の間隙にのみシリコン酸化膜１８
を残置すると共に、シリコン酸化膜１８０表面全素子領
域表面にあわせて平担化する（第３図（ト）図示）。

（ｖＤ次に、ケ゛−ト電極１７．シリコン酸化膜１８お
よびフィールド酸化膜１２をブロッキングマスクとして
燐をイオン注入した後、注入された燐を活性化すること
により♂型のソースおよびドレイン領域１９．２０を自
己整合で形成する（第３図（Ｆ）図示）。

このときの燐のイオン注入は、加速面圧によって注入の
深さを制御できる。従って、その後の熱工程での燐のし
み出し分を計算して凹溝１５の底面よりも少し浅い部分
にイオン注入すれば、最終工程でソースおよびドレイン
領域１９．２０がダート電極１７の端部下に達してオフ
・セット全防止し、かつダート電極１７との重なりを極
力小さくすることができる。

なお、このときにシリコン酸化膜１８が存在しないと、
ダート電極１７の近傍でソースおよびドレイン領域１９
．２０の拡散深度が極めて大となり、本発明の効果が得
られないことになる。

（ｖｉｉ）次に、層間絶縁膜トシテ全面ニＣｖＤ−８ｉ
Ｏ２膜２１を堆積し、コンタクトホールを開孔した後、
アルミニウムの蒸着およびノぐターンニングを行なって
ソース電極２２．ドレイン電極２３等のアルミニウム配
線を形成し、第３図（Ｇ）のＭＯ８型半導体装置を得る
。

上記実施例の製造方法は、凹溝１５の形成およびシリコ
ン酸化膜１８の形成を除けば、従来ノ多結晶シリコンダ
ートプロセスを略そのまま適用して行なうことができる
。

実施例２（第４図（４）〜Ｆ） （１）まず、ｐ型シリコン基板３１上に層型エピタキシ
ャルシリコン層３２を成長させる（第４図（５）図示）
。

なお、ｐ型シリコン基板３１表面に燐等のｎ型不純物を
拡散してｎ型層３２を形成してもよい。

（１１）次に、選択的にＫＯＨによる異方性エツチング
を行ない、チャンネル領域予定部およびフィールド予定
部にｎ型エピタキシャルシリコンｆｆ′１３２よりも深
い断面逆台形状の凹溝３３を形成することにより、ｎ型
のソースおよびドレイン領域３４．３５を形成する（第
４図（Ｂ）図示）。

（ｉｉｉ）次に、フィールド領域を選択酸化することに
より、フィールド酸化膜３６を形成し、各素子領域を分
離する（第４図（Ｃ）図示）。

この段階までは従来の凹ＭＯ８の製造工程と略同じであ
る。

０■）次に、紫子領域表面を熱酸化することによりダー
ト酸化膜３７を形成した後、多結晶シリコン層の堆積お
よびノやターンニングにより、前記凹溝３３の底面上に
ゲートｖＨ極３８を形成する（第４図（わ）図示）。

このときも、実施例１と同様にダート電極３８は凹溝３
３の側壁にかからないように形成する。従って、必然的
にダート電極３８はソースおよびドレイン領域３４．３
５上にかからず、オフ・セットを生じることになり、こ
の点で凹ＭＯ８の製造方法と異なっている。

なお、ダート酸化膜３７の不要部分は実施例１の場合と
同様に除去してもよい。

（Ｖ）次に、熱処理工程によりソースおよびドレイン領
域３４’、３５のｎ型不純物を下方にしみ出させ、ソー
スおよびドレイン領域３４，３５の拡散深度をチャンネ
ル表面よりも少し深くすることにより、オフ・セットの
状態を解消する（第４図（ト）図示）。

このとき、ソースおよびドレイン領域３４゜３５とグー
）ｆｆ極との重なりがあまり大きくならないように、不
純物のしみ出しを制御する。

（ｖＤその後は実施例１と同様に、層間絶縁膜３９の堆
積、コンタクトホールの開孔、アルミニウムの蒸着およ
びパターンニングによりＡＡ配線４０を形成して第４図
（６））のＭＯ８型半導体装置を得る。

なお、この実施例ではソースおよびドレイン領域３４．
３５を自己整合で形成していない。

従って、第４図（Ｄ）以降のプロセスを従来のアルミダ
ートプロセスで行なうことにより、ダート電極３８にア
ルミニウム等の金Ｌ４を用いて形成してもよい。

上記実施例１および実施例２で製造されたＭＯ８型半導
体装置（は、第５図に示すように何れも本発明による特
徴的な構造を有し、これによって本発明に特有の効果を
奏する。即ち、図中破線で示すようにソースおよびドレ
イン領域１９．２０をチャンネル表面レベルで切って見
れば、破線以下の部分はソースおよびドレイン１９．２
０を極めて浅くした通常のＭＯ８構造である。そして、
ソースおよびドレイン領域１９゜２０は破線の上の部分
に厚く形成されているから、シート抵抗の増大を考慮す
ることなく破線より下の部分を可能な限り薄くすること
ができる。従って、ケ゛−ト屯極下への侵入長は著しく
小さくなり、第１図（Ａ）の従来の構造と比較した場合
にもショートチャンネル効果は顕著に抑制され、寄生容
量も低減される。また第１図（Ａ）の場合は拡散深度の
深いソースおよびドレイン部分２，３の間でのパンチス
ルー耐圧低下が問題になっていたが、上記実施例の半導
体装置ではこの問題も防止できる。加えて、ソースおよ
びドレイン領域１９．２０全体としては充分な拡散深度
を有しているため、特別な低温拡散を行なわなくても、
通常の熱工程で実質的に接合の浅いソースおよびドレイ
ン領域１９．２０を形成できるという利点を有する。

他方、上記実施例の半導体装置は凹ＭＯ８構造とは違っ
てチャンネル表面がフラットであるから、チャンネル表
面が屈曲していることによって生じる凹ＭＯ８に特有の
信頼性低下の問題は生じない。また、上記実施例の説明
から明らかなように、従来の凹ＭＯＳのようにダート電
極がソースおよびドレイン領域上に大きく重なることは
ないから、寄生容量が顕著に低減され、スイッチング速
度の向上を図ることができる。

なお、上記実施例の半導体装置ではダート電極１７のｆ
ｆ１１１　面とソースおよびドレイン領域１９゜２０の
傾斜面との間に寄生容量が発生することになるが、この
容量はスイッチング速度に影響するほどに大きくはない
。即ち、ソースおよびｈ”レイ＞領域１９　、２　ｏの
端面が傾斜しているため、ケ゛−ト電極１７の側面との
間の距離が大きくなっているからである。また、第６図
に示すようにダート電極１７の側面を逆向きに傾斜させ
ることによって上記の寄生容量を更に低減することがで
きるから、この間の容量は特性上それ程問題にはならな
い。

〔発明の効果〕

以上詳述したように、本発明によればシリーズ抵抗の増
大を伴うことなくソースおよびドレイン領域の拡散深度
を実質的に浅くしてケ゛−ト電極との重なりを極力抑制
し得る構造を具備することにより、素子の微細化に伴っ
て生じるショートチャンネル効果等の種々の問題を解消
し得る高速性および信頼性の高い半導体装置とその製造
方法を提供できるものである。

【図面の簡単な説明】

第１図（４）および（Ｂ）は夫々ショートチャンネル効
果の防止を目的として従来提案されているＭＯ８型半導
体装置の構造を示す断面図、第２図（Ａ）　（Ｂ）は第
１図（Ｂ）の構造を有するＭＯ８型半導体装置の製造方
法を説明するための断面図、第３図（Ａ）〜（Ｇ）は本
発明の一実施例になるＭＯ８型半導体装置の製造工程を
順を追って示す断面図、第４図（５）〜Ｃ）は本発明の
他の実施例になる製造工程を順を追って示す断面図、第
５図は第３図体）〜（Ｇ）、第４図（ト）〜（Ｆ）で得
られたＭＯ８型半導体装置の作用効果の説明図、第６図
は本発明による半導体装置の他の実施例を示す説明図で
ある。 １１．３１・・・ｐ型シリコン基板、１２．３６・・・
フィールド酸化膜、１３・・・熱酸化膜、１４・・・レ
ノストパターン、１５．３３・・・凹］　　Ｊ　１５　
。 ３７・・・ダート酸化膜、１７．３８・・・ダート電極
、１８・・・シリコン酸化膜、１９．３４・・・ソース
領域、２０．３５・・・ドレイン領域、２１．３９・・
・層間絶縁膜、２２，２３．４０・・・アルミニウム配
線。 出願人代理人　　弁理士　鈴　江　武　彦第１図 第２図 第３図 第４図 第４図 第４図 第５図

Claims (5)

【特許請求の範囲】
1. （１）−導ｍ型の半導体基板と、該半導体基板中に形成
   された断面が逆台形状の凹溝と、該凹溝の傾斜した対向
   側壁から離間して前記凹溝の溝底にダート絶縁膜を介し
   て形成されたゲート電極と、前記凹溝の夫々の側壁と前
   記ダート電極との間に充填して形成された断面が五角形
   状の絶縁物層と、前記凹溝の両側に相互に分離して夫々
   設けられた基板とは異なる導電型を有するソース領域お
   よびドレイン領域と、これらソース領域およびドレイン
   領域に挾まれて前記凹溝の満紙下にのみ形成されたチャ
   ンネル領域とを具備したことを特徴とする半導体装置。
2. （２）　　前記ダート電極が断面台形状に形成されてい
   ることを特徴とする特許ｍｌ求の範囲第（１）項記載の
   半導体装置。
3. （３）−導電型の半導体基板のチャンネル領域予定部に
   断面が逆台形状の凹溝を形成する工程と、前記基板上に
   グー　ト絶縁膜とダート電極材料層とを順次積層形成し
   た後にこれをパターンニングすることにより、前記凹溝
   の溝底にゲートＭ！３縁膜を介して前記凹溝の傾斜した
   対向側壁から離間したダート電極全形成する工程と、該
   グー）％極側端と前記凹溝内壁との間隙を絶縁物層で埋
   めると共に、該絶縁物層表面から前記基板表面に亘る領
   域を平担化する工程と、前記基板に対して逆導電型の不
   純物を前記ダート電極をマスクとしてドープすることに
   より、前記ダート電極の端部下までの相互に分離された
   ソースおよびドレイン領域を形成する工程とを具備した
   ことを特徴とする半導体装置の製造方法。
4. （４）　　前記ダート電極材料層として多結晶シリコン
   層を用いることを特徴とする特許請求の範囲第（３）項
   記載の半導体装置の製造方法。
5. （５）表層に逆導屯型半導体層を有する一導重型の半導
   体基板を形成する工程と、チャンネル領域予定部に断面
   逆台形状で前記逆導電型半導体層よりも深い凹溝を形成
   することにより、該凹ｒｉ４で分離されたソースおよび
   ドレイン領域を形成する工程と、前記基板上にケ゛−ト
   絶縁膜およびダート電極材料層を順次積Ａ’７形成した
   後、これをパターンニングすることにより前記凹溝のｒ
   Ｋ底にダート絶縁膜を介して口■Ｊ記四凹溝傾斜した対
   向側壁から離間したダート電極を形成する工程と、前記
   ソースおよびドレイン領域からの不純物の拡散を制御す
   ることにより前記ダート電極の端部下までのソースおよ
   びドレイン領域を形成する工程とを具備したことを特徴
   とする半導体装置の製造方法。