JPH0521789A - 電界効果型トランジスタ及びその製造方法 - Google Patents
電界効果型トランジスタ及びその製造方法Info
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- JPH0521789A JPH0521789A JP17088291A JP17088291A JPH0521789A JP H0521789 A JPH0521789 A JP H0521789A JP 17088291 A JP17088291 A JP 17088291A JP 17088291 A JP17088291 A JP 17088291A JP H0521789 A JPH0521789 A JP H0521789A
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- Japan
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- channel
- gate electrode
- transistor
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 トランジスタの寸法が小さくなっても、短チ
ャネル現象を抑制して信頼性を向上させたＭＯＳトラン
ジスタを提供する。 【構成】 シリコン基板１１上にチャネル用の溝１７を
堀り、その溝１７上に下地のゲート酸化膜１２を介して
ゲート電極１３を形成する。そしてこのゲート電極１３
をマスクにして自己整合的にソース・ドレインとなる不
純物拡散領域１５，１６を形成する。これにより、ゲー
トをパターニングするときのマスク寸法より長いチャネ
ルをもつＭＯＳトランジスタを形成できるので、短チャ
ネル効果を抑制できる。
ャネル現象を抑制して信頼性を向上させたＭＯＳトラン
ジスタを提供する。 【構成】 シリコン基板１１上にチャネル用の溝１７を
堀り、その溝１７上に下地のゲート酸化膜１２を介して
ゲート電極１３を形成する。そしてこのゲート電極１３
をマスクにして自己整合的にソース・ドレインとなる不
純物拡散領域１５，１６を形成する。これにより、ゲー
トをパターニングするときのマスク寸法より長いチャネ
ルをもつＭＯＳトランジスタを形成できるので、短チャ
ネル効果を抑制できる。
Description
【０００１】
【産業上の利用分野】本発明は、短チャネル現象を抑制
できる電界効果型トランジスタ及びその製造方法に関す
るものである。
できる電界効果型トランジスタ及びその製造方法に関す
るものである。
【０００２】
【従来の技術】従来から一般に周知のＬＤＤ（Lightly
Doped Drain）構造の電界効果型トランジスタ（以下、
ＭＯＳトランジスタという）においては図３の断面図で
示されるように構成され、トランジスタのゲート酸化
膜，及びゲート電極は平坦なシリコン基板上に形成され
ている。この図３における符号１はシリコン基板、２は
ゲート酸化膜、３はゲート電極、４は上敷酸化膜、５は
サイドウォール、６はシリコン基板１と逆導電型の低濃
度の不純物拡散領域、７は同じくシリコン基板１と逆導
電型の高濃度の不純物拡散領域であり、そのトランジス
タの製造方法を図４を用いて説明する。
Doped Drain）構造の電界効果型トランジスタ（以下、
ＭＯＳトランジスタという）においては図３の断面図で
示されるように構成され、トランジスタのゲート酸化
膜，及びゲート電極は平坦なシリコン基板上に形成され
ている。この図３における符号１はシリコン基板、２は
ゲート酸化膜、３はゲート電極、４は上敷酸化膜、５は
サイドウォール、６はシリコン基板１と逆導電型の低濃
度の不純物拡散領域、７は同じくシリコン基板１と逆導
電型の高濃度の不純物拡散領域であり、そのトランジス
タの製造方法を図４を用いて説明する。
【０００３】図４において、まず、一導電型として例え
ばＰ型のシリコン基板１を用意し、このシリコン基板１
を全面的に覆う酸化膜を堆積させる。そして、この酸化
膜上にシリコン基板１とは逆導電型、すなわちＮ型の不
純物であるリンなどを含むポリシリコン膜を堆積させ、
かつこのポリシリコン膜上に酸化膜を堆積させた後、図
４(a)で示すように、これらをパターニングすることに
よってトランジスタのゲート酸化膜２，ゲート電極３、
上敷酸化膜４を形成する。さらに、これらをマスクとし
てリンなどの不純物をシリコン基板１中にイオン注入す
ることにより、トランジスタのソース・ドレイン（以
下、Ｓ／Ｄ略称する）領域となる濃度の低い不純物拡散
領域６を形成する（図４(b)）。
ばＰ型のシリコン基板１を用意し、このシリコン基板１
を全面的に覆う酸化膜を堆積させる。そして、この酸化
膜上にシリコン基板１とは逆導電型、すなわちＮ型の不
純物であるリンなどを含むポリシリコン膜を堆積させ、
かつこのポリシリコン膜上に酸化膜を堆積させた後、図
４(a)で示すように、これらをパターニングすることに
よってトランジスタのゲート酸化膜２，ゲート電極３、
上敷酸化膜４を形成する。さらに、これらをマスクとし
てリンなどの不純物をシリコン基板１中にイオン注入す
ることにより、トランジスタのソース・ドレイン（以
下、Ｓ／Ｄ略称する）領域となる濃度の低い不純物拡散
領域６を形成する（図４(b)）。
【０００４】その後、図４(c)で示すように、シリコン
基板全面にわたって酸化膜を堆積させたうえ、異方性エ
ッチングによって選択的にパターニングしてサイドウォ
ール５を形成した後、シリコン基板１中にイオン注入す
ることにより、トランジスタのＳ／Ｄ領域となる濃度の
濃い不純物拡散領域７を形成する。その結果、図３で示
したようなＬＤＤ構造をもつＭＯＳトランジスタが完成
することになる。
基板全面にわたって酸化膜を堆積させたうえ、異方性エ
ッチングによって選択的にパターニングしてサイドウォ
ール５を形成した後、シリコン基板１中にイオン注入す
ることにより、トランジスタのＳ／Ｄ領域となる濃度の
濃い不純物拡散領域７を形成する。その結果、図３で示
したようなＬＤＤ構造をもつＭＯＳトランジスタが完成
することになる。
【０００５】
【発明が解決しようとする課題】しかし、このような従
来例のＭＯＳトランジスタにおいては、高集積化の要求
からトランジスタのゲート長を短くした場合、ＭＯＳト
ランジスタの短チャネル化現象と呼ばれるしきい値電圧
Ｖthの低下，Ｓ／Ｄ間耐圧の低下を引き起こし、ＭＯＳ
トランジスタとして正常な動作が行えなくなるという問
題点があった。
来例のＭＯＳトランジスタにおいては、高集積化の要求
からトランジスタのゲート長を短くした場合、ＭＯＳト
ランジスタの短チャネル化現象と呼ばれるしきい値電圧
Ｖthの低下，Ｓ／Ｄ間耐圧の低下を引き起こし、ＭＯＳ
トランジスタとして正常な動作が行えなくなるという問
題点があった。
【０００６】本発明は上記のような問題点を解消するた
めになされたもので、トランジスタの寸法が小さくなっ
ても、短チャネル現象を抑制して信頼性を向上させたＭ
ＯＳトランジスタとその製造方法を提供することを目的
としている。
めになされたもので、トランジスタの寸法が小さくなっ
ても、短チャネル現象を抑制して信頼性を向上させたＭ
ＯＳトランジスタとその製造方法を提供することを目的
としている。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明にかかるＭＯＳトランジスタは、一導電型
の半導体基板上に写真製版技術を用いてチャネル用の溝
を堀り、その溝上にゲート絶縁膜を介してゲート電極を
形成して、このゲート電極をマスクとして自己整合的に
ソース・ドレイン領域を形成することにより、ゲートの
マスク寸法より長いチャネル長をもつトランジスタを形
成することを特徴とする。
めに、本発明にかかるＭＯＳトランジスタは、一導電型
の半導体基板上に写真製版技術を用いてチャネル用の溝
を堀り、その溝上にゲート絶縁膜を介してゲート電極を
形成して、このゲート電極をマスクとして自己整合的に
ソース・ドレイン領域を形成することにより、ゲートの
マスク寸法より長いチャネル長をもつトランジスタを形
成することを特徴とする。
【０００８】また、本発明にかかるＭＯＳトランジスタ
の製造方法は、一導電型の半導体基板上に写真製版技術
によってチャネル用の溝を掘り、その溝上に下地のゲー
ト絶縁膜を介してゲート電極を形成したのち、このゲー
ト電極をマスクとして自己整合的にソース・ドレイン領
域をを形成する工程を含むことを特徴としている。
の製造方法は、一導電型の半導体基板上に写真製版技術
によってチャネル用の溝を掘り、その溝上に下地のゲー
ト絶縁膜を介してゲート電極を形成したのち、このゲー
ト電極をマスクとして自己整合的にソース・ドレイン領
域をを形成する工程を含むことを特徴としている。
【０００９】
【作用】本発明においては、ＭＯＳトランジスタのチャ
ネルは半導体基板上の溝に沿って形成されるために、Ｓ
／Ｄ拡散層間の距離よりも長いチャネル長を有するＭＯ
Ｓトランジスタを形成することが可能となり、短チャネ
ル現象を抑制することができる。
ネルは半導体基板上の溝に沿って形成されるために、Ｓ
／Ｄ拡散層間の距離よりも長いチャネル長を有するＭＯ
Ｓトランジスタを形成することが可能となり、短チャネ
ル現象を抑制することができる。
【００１０】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明によるＭＯＳトランジスタの一実施
例を示す構造断面図であり、図２はその製造方法の手順
を示す工程断面図である。図１における符号１１はシリ
コン基板、１２はゲート酸化膜、１３はゲート電極、１
４は上敷酸化膜、１５，１６はそれぞれシリコン基板１
１と逆導電型の低濃度の不純物拡散領域，高濃度の不純
物拡散領域、１７はシリコン基板１１上のチャネル用溝
である。
する。図１は本発明によるＭＯＳトランジスタの一実施
例を示す構造断面図であり、図２はその製造方法の手順
を示す工程断面図である。図１における符号１１はシリ
コン基板、１２はゲート酸化膜、１３はゲート電極、１
４は上敷酸化膜、１５，１６はそれぞれシリコン基板１
１と逆導電型の低濃度の不純物拡散領域，高濃度の不純
物拡散領域、１７はシリコン基板１１上のチャネル用溝
である。
【００１１】すなわち、本実施例のＭＯＳトランジスタ
は、例えばＰ型のシリコン基板１１上に、通常の写真製
版技術を用いてトランジスタのチャネルとなるべき凹型
溝１７を形成し、この溝１７内にそれを埋め込むように
ゲート酸化膜１２とゲート電極１３および上敷酸化膜１
４を順次積層して形成する。そして、この上敷酸化膜１
４を含むゲート電極１３をマスクとして自己整合的にＮ
型の不純物をイオン注入してＳ／Ｄとなる濃度の低い不
純物拡散領域１５と高濃度の不純物拡散領域１６を順次
積層形成して、図１に示すような２重拡散構造もつＭＯ
Ｓトランジスタを形成したものである。
は、例えばＰ型のシリコン基板１１上に、通常の写真製
版技術を用いてトランジスタのチャネルとなるべき凹型
溝１７を形成し、この溝１７内にそれを埋め込むように
ゲート酸化膜１２とゲート電極１３および上敷酸化膜１
４を順次積層して形成する。そして、この上敷酸化膜１
４を含むゲート電極１３をマスクとして自己整合的にＮ
型の不純物をイオン注入してＳ／Ｄとなる濃度の低い不
純物拡散領域１５と高濃度の不純物拡散領域１６を順次
積層形成して、図１に示すような２重拡散構造もつＭＯ
Ｓトランジスタを形成したものである。
【００１２】次に、本実施例のＭＯＳトランジスタの製
造方法を図２に基づいて説明する。まず、Ｐ型のリコン
基板１１を用意し、通常の写真製版技術を用いてＭＯＳ
トランジスタのチャネルとなる部分に凹型の溝１７を掘
る（図２(a)）。そしてこの溝１７を含むシリコン基板
１１上の全面にわたって第１の酸化膜，Ｎ型のポリシリ
コン，第２の酸化膜を順次堆積させたうえ、それらをパ
ターニングすることにより、凹型溝１７上にゲート酸化
膜１２，ゲート電極１３，上敷酸化膜１４を形成する
（図２(b)）。
造方法を図２に基づいて説明する。まず、Ｐ型のリコン
基板１１を用意し、通常の写真製版技術を用いてＭＯＳ
トランジスタのチャネルとなる部分に凹型の溝１７を掘
る（図２(a)）。そしてこの溝１７を含むシリコン基板
１１上の全面にわたって第１の酸化膜，Ｎ型のポリシリ
コン，第２の酸化膜を順次堆積させたうえ、それらをパ
ターニングすることにより、凹型溝１７上にゲート酸化
膜１２，ゲート電極１３，上敷酸化膜１４を形成する
（図２(b)）。
【００１３】さらに、これらをマスクとしてリンなどの
Ｎ型不純物をシリコン基板１１中にイオン注入して濃度
の低い不純物拡散領域１５を形成し、続いてヒ素などの
不純物を注入して高濃度の不純物拡散領域１６を形成す
ることにより（図２(c)）、図１に示すような２重拡散
構造のＳ／ＤをもつＭＯＳトランジスタが完成する。
Ｎ型不純物をシリコン基板１１中にイオン注入して濃度
の低い不純物拡散領域１５を形成し、続いてヒ素などの
不純物を注入して高濃度の不純物拡散領域１６を形成す
ることにより（図２(c)）、図１に示すような２重拡散
構造のＳ／ＤをもつＭＯＳトランジスタが完成する。
【００１４】このように上記実施例のＭＯＳトランジス
タによると、シリコン基板１１上にチャネル用の凹型溝
１７を設け、その溝１７にゲート酸化膜１２とゲート電
極１３および上敷酸化膜１４を形成することにより、ゲ
ートのパターニング時の寸法より長いチャネルのＭＯＳ
トランジスタを得ることができる。そのため、短チャネ
ル効果を抑制できる。また、Ｓ／Ｄ拡散層が低濃度の不
純物拡散領域１５と高濃度の不純物拡散領域１６との２
重拡散構造を有しているので、そのドレイン付近の電界
強度をさらに緩和することができる。
タによると、シリコン基板１１上にチャネル用の凹型溝
１７を設け、その溝１７にゲート酸化膜１２とゲート電
極１３および上敷酸化膜１４を形成することにより、ゲ
ートのパターニング時の寸法より長いチャネルのＭＯＳ
トランジスタを得ることができる。そのため、短チャネ
ル効果を抑制できる。また、Ｓ／Ｄ拡散層が低濃度の不
純物拡散領域１５と高濃度の不純物拡散領域１６との２
重拡散構造を有しているので、そのドレイン付近の電界
強度をさらに緩和することができる。
【００１５】
【発明の効果】以上説明したように本発明によれば、シ
リコンなどの半導体基板上にチャネル用の溝を掘り、そ
の溝の上部にゲート絶縁膜を介してゲート電極を形成し
て、ＭＯＳトランジスタのチャネル領域を平面的なもの
から立体的なものになるようにしたので、ゲート電極を
パターニングする時のマスクの寸法よりも長いチャネル
を持ったＭＯＳトランジスタを形成することが可能とな
り、ＭＯＳトランジスタの短チャネル現象を抑制するこ
とができる。そのため、Ｖth劣化を防止できるととも
に、Ｓ／Ｄ間耐圧の向上がはかれ、ＭＯＳデバイスの信
頼性向上に優れた効果がある。
リコンなどの半導体基板上にチャネル用の溝を掘り、そ
の溝の上部にゲート絶縁膜を介してゲート電極を形成し
て、ＭＯＳトランジスタのチャネル領域を平面的なもの
から立体的なものになるようにしたので、ゲート電極を
パターニングする時のマスクの寸法よりも長いチャネル
を持ったＭＯＳトランジスタを形成することが可能とな
り、ＭＯＳトランジスタの短チャネル現象を抑制するこ
とができる。そのため、Ｖth劣化を防止できるととも
に、Ｓ／Ｄ間耐圧の向上がはかれ、ＭＯＳデバイスの信
頼性向上に優れた効果がある。
【図１】本発明によるＭＯＳトランジスタの一実施例を
示す断面図である。
示す断面図である。
【図２】その製造方法の手順を示す工程断面図である。
【図３】従来例によるＭＯＳトランジスタの構造を示す
断面図である。
断面図である。
【図４】その製造方法の手順を示す工程断面図である。
１１ シリコン基板
１２ ゲート酸化膜
１３ ゲート電極
１４ 上敷酸化膜
１５ 低濃度の不純物拡散領域
１６ 高濃度の不純物拡散領域
１７ シリコン基板上のチャネル用溝
Claims (2)
- 【請求項１】 一導電型の半導体基板上に写真製版技術
を用いて形成されたチャネル用の溝と、この溝にその溝
を埋めるようにゲート絶縁膜を介して形成されたゲート
電極と、このゲート電極をマスクとして半導体基板上に
自己整合的に形成されたソース・ドレイン領域とを備え
たこを特徴とする電界効果型トランジスタ。 - 【請求項２】 一導電型の半導体基板上に写真製版技術
によってトランジスタのチャネルとなるべき溝を形成す
る工程と、この溝の形成された半導体基板上に絶縁膜，
ゲート用ポリシリコン膜を順次堆積してパターニングし
たうえ、該半導体基板上の溝の上部にのみゲート絶縁膜
を介してゲート電極を形成する工程と、このゲート電極
をマスクとして半導体基板上に自己整合的にソース・ド
レイン領域を形成する工程とを含むことを特徴とする電
界効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17088291A JPH0521789A (ja) | 1991-07-11 | 1991-07-11 | 電界効果型トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17088291A JPH0521789A (ja) | 1991-07-11 | 1991-07-11 | 電界効果型トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521789A true JPH0521789A (ja) | 1993-01-29 |
Family
ID=15913065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17088291A Pending JPH0521789A (ja) | 1991-07-11 | 1991-07-11 | 電界効果型トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521789A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5479041A (en) * | 1994-06-13 | 1995-12-26 | United Microelectronics Corporation | Non-trenched buried contact for VLSI devices |
| US6130454A (en) * | 1998-07-07 | 2000-10-10 | Advanced Micro Devices, Inc. | Gate conductor formed within a trench bounded by slanted sidewalls |
| US6140677A (en) * | 1998-06-26 | 2000-10-31 | Advanced Micro Devices, Inc. | Semiconductor topography for a high speed MOSFET having an ultra narrow gate |
| US6800899B2 (en) * | 2001-08-30 | 2004-10-05 | Micron Technology, Inc. | Vertical transistors, electrical devices containing a vertical transistor, and computer systems containing a vertical transistor |
-
1991
- 1991-07-11 JP JP17088291A patent/JPH0521789A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5479041A (en) * | 1994-06-13 | 1995-12-26 | United Microelectronics Corporation | Non-trenched buried contact for VLSI devices |
| US6140677A (en) * | 1998-06-26 | 2000-10-31 | Advanced Micro Devices, Inc. | Semiconductor topography for a high speed MOSFET having an ultra narrow gate |
| US6130454A (en) * | 1998-07-07 | 2000-10-10 | Advanced Micro Devices, Inc. | Gate conductor formed within a trench bounded by slanted sidewalls |
| US6800899B2 (en) * | 2001-08-30 | 2004-10-05 | Micron Technology, Inc. | Vertical transistors, electrical devices containing a vertical transistor, and computer systems containing a vertical transistor |
| US7041556B2 (en) | 2001-08-30 | 2006-05-09 | Micron Technology, Inc. | Vertical transistor and method of making |
| US7355244B2 (en) | 2001-08-30 | 2008-04-08 | Micron Technology, Inc. | Electrical devices with multi-walled recesses |
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