JP4491858B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、金属材料を埋め込むことによってゲート電極を形成する半導体装置に係り、詳しくは複数種のＭＯＳトランジスタのゲート電極に対して仕事関数の異なる金属材料を埋め込むことにより、各ＭＯＳトランジスタ間のしきい値の制御を容易にした、半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳ（Metal Oxide Semiconductor ）型電界効果トランジスタ（以下、ＭＯＳＦＥＴ）等を備えた半導体装置では、いわゆる半導体製造におけるスケーリングの法則にしたがい、素子サイズ等が微細化され続けている。ところが、このような素子サイズの微細化、縮小に伴い、短チャネル効果によるサブスレッショルド領域特性の劣化や、寄生抵抗および寄生容量効果の増大による素子の遅延時間の影響、消費電力の増大等の問題が顕在化している。
【０００３】
また、微細化に伴う問題の一つとして、シリコン酸化膜をゲート絶縁膜として用いることの限界が挙げられている。すなわち、ゲート絶縁膜の薄膜化は素子の性能を上げる一つの重要な技術となっているものの、例えば、３ｎｍ以下の膜厚のシリコン酸化膜でゲート絶縁膜を形成した場合、ダイレクトトンネル電流によるトランジスタのリーク電流が生じ、実用性が損なわれてしまう。
【０００４】
このような不都合を回避するための対策の一つとして、ゲート絶縁膜をシリコン酸化膜に比べ誘電率の高い材料、すなわちＴａ2 Ｏ5 やＳｉＮ等の高誘電率材料によって形成し、実効酸化膜厚を低減させつつ、ゲートリーク電流を低減させる方法が提案されている。
【０００５】
ところが、このような高誘電率材料からなる高誘電体膜をゲート絶縁膜として用いた場合、例えばソース及びドレインをイオン注入した後のＲＴＡ（１０００℃、１０秒）のような半導体基板を高温加熱する高温熱プロセスを経ると、前記高誘電体膜がシリコンあるいはシリコン酸化膜と反応してしまい、これにより該高誘電体膜が劣化し、ゲートリークおよび酸化膜信頼性等について問題を生じてしまう。
【０００６】
また、微細化に伴う問題の他の一つとして、ゲート電極の抵抗成分に起因する素子の遅延時間の増大が挙げられる。すなわち、従来ではタングステンシリサイドやチタンシリサイド、コバルトシリサイド等の高融点金属とシリコンとの化合物によってゲートの抵抗を低減しているものの、０．１３μｍ世代以降のデバイスではゲートのシート抵抗として５Ω／□以下が要求されていることから、ゲート電極の一部または全部に金属膜を用いることが必要となっている。
【０００７】
ゲート電極の全てに金属を用いる場合、通常はゲート電極用の金属を成膜し、続いてこれをパターニングしてゲート電極を形成するが、金属膜のパターニング（加工）をＲＩＥ（反応性イオンエッチング）によって行おうとすると、この金属膜と下地となるゲート絶縁膜との間で十分に高い選択比をとることが難しく、良好な状態にゲート電極を加工するのが困難である。
【０００８】
また、ＭＯＳＦＥＴにおけるソース及びドレイン領域においては、ゲートをマスクとしてセルフアラインでイオン注入を行い、その後、活性化のための高温の熱プロセスを行うが、このような高温熱プロセスを行うとゲート電極を構成する金属とゲート絶縁膜とが反応し、ゲート絶縁膜の信頼性が劣化してしまう。
【０００９】
近年、素子サイズの微細化を進めるうえで、前記した微細化に伴う問題を解決するため、埋め込みゲート電極が提案されている。
埋め込みゲート電極を形成するには、まず、半導体基板上のゲート電極形成予定領域にダミーのゲートパターン（以下、ダミーゲートパターンと称する）を形成し、このダミーゲートパターンをマスクにして半導体基板の不純物活性領域をセルフアラインで形成する。次いで、層間絶縁膜を形成し、続いて、ダミーゲートパターンを選択的に除去して形成された凹部の底部または底部にゲート絶縁膜を形成する。その後、前記凹部内にゲート電極材料を埋め込み、ＣＭＰ法（化学的機械的研磨法）あるいはエッチバックを行うことにより、埋め込みゲート電極を形成する。
【００１０】
したがって、このような埋め込みゲート電極作製のプロセスにあっては、ゲート電極作製用の金属膜の加工をＲＩＥを用いることなく行うことから、良好な状態にゲート電極を加工することができ、またソース・ドレイン活性化のための高温熱プロセスを行った後に、新たにゲート絶縁膜および埋め込みゲート電極を作製することから、埋め込みゲート電極を構成する金属とゲート絶縁膜とが反応してゲート絶縁膜の信頼性が劣化するといった不都合も回避することができる。
【００１１】
以下、図７〜図９を用いて、ＣＭＯＳトランジスタの製造方法に従来の埋め込みゲート電極形成方法を適用した場合の一例を説明する。なお、本例においては、ｐ型ＭＯＳトランジスタの製造プロセスとｎ型ＭＯＳトランジスタの製造プロセスとがほとんど同じであるため、図７〜図９においてはｐ型ＭＯＳトランジスタの製造プロセスを省略し、ｎ型ＭＯＳトランジスタの製造プロセスのみを示す。
【００１２】
まず、図７の（１）に示すように、ｎ型またはｐ型のシリコン基板（図示略）上に、トレンチ法やＬＯＣＯＳ（Local Oxidation of Si ）法などによってシリコン酸化膜からなる素子分離層１を形成し、活性領域とフィールド領域を区画する。
次に、シリコン基板上のｎ型ＭＯＳトランジスタとなる活性領域にｐ型半導体ウェル２を形成し、シリコン基板上のｐ型ＭＯＳトランジスタとなる活性領域にｎ型半導体ウェル（図示略）を形成する。
【００１３】
次いで、図７の（２）に示すように、エッチングによる下地保護のためシリコン基板表面にシリコン酸化膜３を形成する。続いて、ダミーゲートパターン電極形成用として、ＣＶＤ法によりポリシリコンを厚さ２００ｎｍ程度に堆積し、ポリシリコン膜４を形成する。
次いで、図７の（３）に示すように、ポリシリコン膜４上にフォトリソグラフィと現像処理とによってフォトレジストパターン５を形成し、続いて、このレジストパターン５をマスクにしてポリシリコン膜４をＲＩＥ（Reactivi Ion Etching）によって異方性エッチングし、図７の（４）に示すように、ダミーゲートパターン６を形成する。
【００１４】
次いで、図７の（５）に示すように、イオン注入法によって低濃度不純物を拡散領域に注入し、ＬＤＤ構造における低濃度拡散領域７を形成する。例えば、ｎ型ＭＯＳトタンジスタの領域には、打ち込みエネルギー１０ｋｅＶ、ドーズ量８×１０14個／ｃｍ2 とする条件でヒ素をイオン注入して低濃度拡散領域７を形成し、また、ｐ型ＭＯＳトランジスタ領域には、打ち込みエネルギー１０ｋｅＶ、ドーズ量４×１０14個／ｃｍ2 とする条件で２フッ化ホウ素（ＢＦ2 + ）をイオン注入して低濃度拡散領域（図示略）を形成する。
【００１５】
次いで、図８の（６）に示すように、ＲＴＡを例えば９５０℃で１０秒間行い、前記低濃度拡散領域７における不純物を拡散させる。このようなＲＴＡによると、不純物は当然横方向にも拡散するため、ＲＴＡ後の低濃度拡散領域７はその一部がダミーゲートパターン６の直下にまで延び出た状態となる。
【００１６】
次いで、ＣＶＤ法によってシリコン基板上にＳｉＮまたはＳｉＯ2 を堆積成膜し、続いてこの膜をエッチバックすることにより、図８の（７）に示すように、ソース・ドレイン形成用のマスクとなるゲートサイドウォール８を形成する。
次いで、図８の（８）に示すように、イオン注入法によって高濃度不純物を拡散領域に注入し、トランジスタのソース・ドレイン領域となる高濃度不純物領域９を形成する。例えば、ｎ型ＭＯＳトランジスタの領域には、打ち込みエネルギー５０ｋｅＶ、ドーズ量３×１０15個／ｃｍ2 の条件でヒ素をイオン注入して高濃度不純物領域９を形成し、また、ｐ型ＭＯＳトランジスタ領域には、打ち込みエネルギー２０ｋｅＶ、ドーズ量３×１０15個／ｃｍ2 の条件で二フッ化ホウ素をイオン注入して高濃度不純物領域（図示略）を形成する。
【００１７】
次いで、図８の（９）に示すように、ＲＴＡを例えば１０００℃で１０秒間行い、前記高濃度拡散領域９における不純物を活性化させる。
次いで、図８の（１０）に示すように、ダミーゲートパターン６およびサイドウォール８を覆って層間絶縁膜１０を形成する。ここで、前記サイドウォール８としてＳｉＮを用いた場合、この層間絶縁膜１０としてＳｉＯ2 を用いれば、サイドウォール８はソース・ドレインを形成するためのマスクとなるだけでなく、活性領域のコンタクトホール、すなわちソース・ドレイン領域と上部メタル配線とを接続するためのコンタクトホールを形成する際のエッチング停止層となり、コンタクトホール内に埋め込まれる導電材料とゲート電極の側壁との接触を防止するものとなる。
【００１８】
次いで、ＣＭＰ法によって層間絶縁膜１０を研磨し、図９の（１１）に示すようにダミーゲートパターン６の上面を露出させる。
次いで、ＲＩＥやウエットエッチングなどの、ダミーゲートパターン６と層間絶縁膜１０との間で選択比のとれるエッチング法によってダミーゲートパターン６を選択的にエッチングし、ダミーゲートパターン６を除去する。続いて、ダミーゲートパターン６の下に位置したシリコン酸化膜３を除去し、これによって図９の（１２）に示すようにダミーゲートパターン６の形成箇所に凹部１１を形成する。
【００１９】
次いで、例えばＣＶＤ法によってＴａ2 Ｏ5 を堆積成膜し、図９の（１３）に示すように前記凹部１１の底面および側面を覆った状態で層間絶縁膜１０上に絶縁膜１２を形成する。なお、この絶縁膜１２の形成に代えて、例えば熱酸化法により凹部１１の底面、すなわちシリコン基板表面にＳｉＯ2 膜を形成してもよい。
【００２０】
次いで、図９の（１４）に示すように、ＣＶＤ法やスパッタ法等によって前記絶縁膜１２上にゲート電極材料を成膜し、ゲート電極膜１３を形成する。このゲート電極材料としては、Ｗ、Ａｌ、Ｃｕ、ＷＮ、ＴｉＮ、Ｔａ等の金属あるいは金属窒化物、ポリシリコンが用いられる。
次いで、ＣＭＰ法によって層間絶縁膜１０上のゲート電極膜１３および絶縁膜１２を研磨し、図９の（１５）に示すように前記凹部１１内にのみゲート電極膜１３および絶縁膜１２を残すことにより、埋め込みゲート電極１３ａおよびゲート絶縁膜１２ａを形成する。
その後、層間絶縁膜（図示略）を積層し、さらに配線とトランジスタ部とを接続するコンタクトを開孔して通常の配線工程を終了し、半導体装置を得る。
【００２１】
【発明が解決しようとする課題】
しかしながら、このような従来の方法にあっては、例えばＭＯＳＦＥＴにおけるｎＭＯＳ領域とｐＭＯＳ領域とに同一のゲート電極材料を用いるため、それぞれのＭＯＳＦＥＴのしきい値電圧の制御を例えばシリコン基板に導入する不純物の濃度等によって行わなければならず、したがってｎＭＯＳとｐＭＯＳのしきい値電圧を共にしかも容易に調整するのが困難であった。
【００２２】
本発明は前記事情に鑑みてなされたもので、その目的とするところは、同一基板上に複数のＭＯＳトランジスタを有し、これらＭＯＳトランジスタのゲート電極を金属あるいは金属化合物からなる材料で形成した半導体装置において、それぞれのトランジスタに対してそのしきい値電圧を別々にしかも容易に調整した、半導体装置の製造方法を提供することにある。
【００２３】
【課題を解決するための手段】
本発明における請求項１記載の半導体装置の製造方法では、半導体基板上の、第１ＭＯＳトランジスタ形成領域および第２ＭＯＳトランジスタ形成領域のそれぞれのゲート形成予定領域にゲートパターンを形成する工程と、これらゲートパターンをマスクとして前記第１ＭＯＳトランジスタ形成領域および第２ＭＯＳトランジスタ形成領域のそれぞれに不純物を注入し、電気的活性領域を形成する工程と、電気的活性領域形成後、前記ゲートパターンの側壁部に絶縁膜からなるサイドウォールを形成する工程と、前記サイドウォール形成後、前記第１ＭＯＳトランジスタ形成領域および前記第２ＭＯＳトランジスタ形成領域の何れか一方の前記ゲートパターンを選択的に除去し、当該ゲートパターンを除去したことによって形成された凹部の底部にゲート絶縁膜を介して導電膜材料を形成し、さらに導電層材料を埋め込むことでゲート電極を形成する工程と、次いで前記第１ＭＯＳトランジスタ形成領域および前記第２ＭＯＳトランジスタ形成領域のうちの残りの他方の前記ゲートパターンを選択的に除去し、当該ゲートパターンを除去したことによって形成された凹部の底部にゲート絶縁膜を介して導電膜材料を形成し、さらに導電層材料を埋め込むことでゲート電極を形成する工程とを備え、前記第１ＭＯＳトランジスタ形成領域のゲート電極を構成する導電膜材料と、前記第２ＭＯＳトランジスタ形成領域のゲート電極を構成する導電膜材料とが互いに仕事関数の異なる材料によって形成され、前記第１ＭＯＳトランジスタ形成領域のゲート電極を構成する導電層材料と、前記第２ＭＯＳトランジスタ形成領域のゲート電極を構成する導電層材料とが同一材料で形成され、前記導電層材料が前記導電膜材料よりも低抵抗な材料で形成される。
【００３０】
この半導体装置の製造方法によれば、サイドウォール形成後、前記第１ＭＯＳトランジスタ形成領域および前記第２ＭＯＳトランジスタ形成領域の何れか一方の前記ゲートパターンを選択的に除去し、当該ゲートパターンを除去したことによって形成された凹部の底部にゲート絶縁膜を介して導電膜材料を形成し、さらに導電層材料を埋め込むことでゲート電極を形成する工程と、次いで前記第１ＭＯＳトランジスタ形成領域および前記第２ＭＯＳトランジスタ形成領域のうちの残りの他方の前記ゲートパターンを選択的に除去し、当該ゲートパターンを除去したことによって形成された凹部の底部にゲート絶縁膜を介して導電膜材料を形成し、さらに導電層材料を埋め込むことでゲート電極を形成する工程とを備え、第１ＭＯＳトランジスタ形成領域のゲート電極を構成する導電膜材料と、前記第２ＭＯＳトランジスタ形成領域のゲート電極を構成する導電膜材料とが互いに仕事関数の異なるものとするので、しきい値電圧の制御を従来のごとく基板に導入する不純物の濃度のみで行うことなく、ゲート電極の材料によって容易に調整可能となる。
【００３１】
【発明の実施の形態】
以下、本発明を詳しく説明する。
図１〜図５は、本発明における請求項５記載の半導体装置の製造方法を、埋め込みゲート電極を有したＣＭＯＳトランジスタの製造方法に適用した場合の、一実施形態例を示す図である。
【００３２】
本例では、まず、図１の（１）に示すように、ｎ型またはｐ型のシリコン基板（図示略）上に、トレンチ法やＬＯＣＯＳ法などによってシリコン酸化膜からなる素子分離層２０を形成し、活性領域とフィールド領域を区画する。
次に、シリコン基板上のｎ型ＭＯＳトランジスタとなる活性領域（以下、ｎＭＯＳ形成領域と称する）にｐ型半導体ウェル２１を形成し、シリコン基板上のｐ型ＭＯＳトランジスタとなる活性領域（以下、ｐＭＯＳ形成領域と称する）にｎ型半導体ウェル２２を形成する。
【００３３】
次いで、図１の（２）に示すように、エッチングによる下地保護のためシリコン基板表面にシリコン酸化膜２３を形成する。続いて、ダミーゲートパターン電極形成用として、ＣＶＤ法によりポリシリコンを厚さ２００ｎｍ程度に堆積し、ポリシリコン膜２４を形成する。
【００３４】
次いで、図１の（３）に示すように、ポリシリコン膜２４上にフォトリソグラフィと現像処理とによってフォトレジストパターン２５を形成し、続いて、このレジストパターン２５をマスクにしてポリシリコン膜４をＲＩＥ法によって異方性エッチングし、図１の（４）に示すように、ｎＭＯＳ形成領域に本発明においてゲートパターンとなるダミーゲートパターン２６ｎを形成し、さらに同様にしてｐＭＯＳ形成領域にダミーゲートパターン２６ｐを形成する。
【００３５】
次いで、図２の（５）に示すようにフォトリソグラフィと現像処理とによってダミーゲートパターン２６ｐおよびｐＭＯＳ形成領域を覆った状態にフォトレジスト膜２７を形成し、続いて、イオン注入法によって低濃度不純物をｎＭＯＳ形成領域における拡散領域に注入し、ＬＤＤ構造における低濃度拡散領域２８を形成する。例えば、打ち込みエネルギー１０ｋｅＶ、ドーズ量８×１０14個／ｃｍ2 とする条件でヒ素をイオン注入して、このｎＭＯＳ形成領域における低濃度拡散領域２８を形成する。
この後、フォレジスト膜２７を除去する。
【００３６】
次いで、図２の（６）に示すようにフォトリソグラフィと現像処理とによってダミーゲートパターン２６ｎおよびｎＭＯＳ形成領域を覆った状態にフォトレジスト膜２９を形成し、続いて、イオン注入法によって低濃度不純物をｐＭＯＳ形成領域における拡散領域に注入し、ＬＤＤ構造における低濃度拡散領域３０を形成する。例えば、打ち込みエネルギー１０ｋｅＶ、ドーズ量４×１０14個／ｃｍ2 とする条件で２フッ化ホウ素（ＢＦ2 + ）をイオン注入して、このｐＭＯＳ形成領域における低濃度拡散領域３０を形成する。
この後、フォレジスト膜２９を除去する。
【００３７】
次いで、ＣＶＤ法によってシリコン基板上にＳｉＮまたはＳｉＯ2 を堆積成膜し、続いてこの膜をエッチバックすることにより、図２の（７）に示すようにダミーゲートパターン２６ｎ、２６ｐのそれぞれの側壁に、ソース・ドレイン形成用のマスクとなるサイドウォール３１を形成する。
【００３８】
次いで、図２の（８）に示すようにフォトリソグラフィと現像処理とによってダミーゲートパターン２６ｐとそのサイドウォール３１およびｐＭＯＳ形成領域を覆った状態にフォトレジスト膜３２を形成し、続いて、イオン注入法によって高濃度不純物をｎＭＯＳ形成領域における拡散領域に注入し、トランジスタの高濃度拡散領域３３を形成する。例えば、打ち込みエネルギー５０ｋｅＶ、ドーズ量３×１０15個／ｃｍ2 とする条件でヒ素をイオン注入して、このｎＭＯＳ形成領域における高濃度拡散領域３３を形成する。
この後、フォレジスト膜３２を除去する。
【００３９】
次いで、図３の（９）に示すようにフォトリソグラフィと現像処理とによってダミーゲートパターン２６ｎとそのサイドウォール３１およびｎＭＯＳ形成領域を覆った状態にフォトレジスト膜３４を形成し、続いて、イオン注入法によって高濃度不純物をｐＭＯＳ形成領域における拡散領域に注入し、トランジスタの高濃度拡散領域（図示略）を形成する。例えば、打ち込みエネルギー２０ｋｅＶ、ドーズ量３×１０15個／ｃｍ2 とする条件で２フッ化ホウ素（ＢＦ2 + ）をイオン注入して、このｐＭＯＳ形成領域における高濃度拡散領域を形成する。
この後、フォレジスト膜３４を除去する。
次いで、ＲＴＡ処理を例えば１０００℃で１０秒間行い、ｎＭＯＳ形成領域の高濃度拡散領域３３、ｐＭＯＳ形成領域の高濃度拡散領域（図示略）における不純物を共に活性化させ、ソース・ドレイン領域３５を形成する。
【００４０】
次いで、図３の（１０）に示すように、ダミーゲートパターン２６ｎ、２６ｐとそのサイドウォール３１を覆って層間絶縁膜３６を形成する。ここで、前記サイドウォール３１としてＳｉＮを用いた場合、この層間絶縁膜３６としてＳｉＯ2 を用いれば、サイドウォール３１はソース・ドレインを形成するためのマスクとなるだけでなく、活性領域のコンタクトホール、すなわちソース・ドレイン領域と上部メタル配線とを接続するためのコンタクトホールを形成する際のエッチング停止層となり、コンタクトホール内に埋め込まれる導電材料とゲート電極の側壁との接触を防止するものとなる。
【００４１】
次いで、ＣＭＰ法によって層間絶縁膜３６を研磨し、図３の（１１）に示すようにダミーゲートパターン２６ｎ、２６ｐの上面をそれぞれ露出させる。
次いで、図３の（１２）に示すようにフォトリソグラフィと現像処理とによってダミーゲートパターン２６ｐとそのサイドウォール３１およびｐＭＯＳ形成領域を覆った状態にフォトレジスト膜３７を形成する。
【００４２】
次いで、ＲＩＥやウエットエッチングなどの、ダミーゲートパターン２６ｎと層間絶縁膜３６との間で選択比のとれるエッチング法によってダミーゲートパターン２６ｎを選択的にエッチングし、ダミーゲートパターン２６ｎを除去する。続いて、このダミーゲートパターン２６ｎの下のシリコン酸化膜２３を除去し、これによってダミーゲートパターン２６ｎの形成箇所に凹部３８ｎを形成する。この後、フォレジスト膜３７を除去する。
【００４３】
次いで、例えばＣＶＤ法によってＴａ2 Ｏ5 を堆積成膜し、図４の（１３）に示すように前記凹部３８ｎの底面および側面を覆った状態で層間絶縁膜３６上に絶縁膜３９を形成する。なお、この絶縁膜３９の形成に代えて、例えば熱酸化法により凹部３８ｎの底面、すなわちシリコン基板表面にＳｉＯ2 膜を形成してもよい。
【００４４】
次いで、ＣＶＤ法やスパッタ法等により、前記絶縁膜３９上にゲート電極材料として導電膜材料を成膜し、図４の（１４）に示すように導電膜４０を形成する。この導電膜材料としては、後述するｐＭＯＳ形成領域側の凹部内に成膜する導電膜材料に比べ、仕事関数の小さい材料が用いられる。具体的には、Ｗ、Ａｌ、Ｃｕ、ＷＮ、ＴｉＮ、Ｔａ、ＴａＮ等の金属あるいは金属窒化物が用いられ、本例ではＴｉＮが用いられる。
【００４５】
ここで、各金属の仕事関数（φ）は、Ｗ；４．５〔ｅＶ〕、Ａｌ；４．２〔ｅＶ〕、Ｃｕ；４．６〔ｅＶ〕、Ｔｉ；３．９〔ｅＶ〕、Ｔａ；４．１〔ｅＶ〕である。なお、これら金属窒化物についての仕事関数（φ）は記載しないものの、これら窒化物間においては対応する金属と同様な関係、すなわち仕事関数（φ）が高い順にＷ＞Ｔａ＞Ｔｉであることから、これらの窒化物についてもその仕事関数がＷＮ＞ＴａＮ＞ＴｉＮの順で高くなる。
このようにして形成した導電膜４０は、この後形成する導電層と前記絶縁膜３９との反応を防止するバリア膜としても機能するようになっている。
【００４６】
次いで、ＣＶＤ法やスパッタ法等により、前記凹部３８ｎ内を埋め込んだ状態で前記導電膜４０上に導電層材料を成膜し、導電層４１を形成する。導電層材料としては、前記導電膜材料と同様に、Ｗ、Ａｌ、Ｃｕ、ＷＮ、ＴｉＮ、Ｔａ、ＴａＮ等の金属あるいは金属窒化物が用いられるが、該導電層４１と前記導電膜４０とから得られるゲート電極を低抵抗化するため、より低抵抗で高融点の金属が好適とされ、本例ではＷが用いられる。
【００４７】
次いで、ＣＭＰ法によって層間絶縁膜３６上の導電層４１、導電膜４０および絶縁膜３９を研磨し、図４の（１５）に示すように前記凹部３８ｎ内にのみ導電層４１、導電膜４０および絶縁膜１２を残すことにより、導電層４１と導電膜４０とからなる埋め込みゲート電極４２およびゲート絶縁膜３９ａを形成する。
次いで、図４の（１６）に示すようにフォトリソグラフィと現像処理とによってダミーゲートパターン２６ｎとそのサイドウォール３１およびｎＭＯＳ形成領域を覆った状態にフォトレジスト膜４３を形成する。
【００４８】
次いで、ＲＩＥやウエットエッチングなどの、ダミーゲートパターン２６ｐと層間絶縁膜３６との間で選択比のとれるエッチング法によってダミーゲートパターン２６ｐを選択的にエッチングし、ダミーゲートパターン２６ｐを除去する。続いて、このダミーゲートパターン２６ｐの下のシリコン酸化膜２３を除去し、これによってダミーゲートパターン２６ｐの形成箇所に凹部３８ｐを形成する。
この後、フォレジスト膜４３を除去する。
【００４９】
次いで、例えばＣＶＤ法によってＴａ2 Ｏ5 を堆積成膜し、図５の（１７）に示すように前記凹部３８ｐの底面および側面を覆った状態で層間絶縁膜３６上に絶縁膜４４を形成する。なお、この絶縁膜４４の形成に代えて、例えば熱酸化法により凹部３８ｎの底面、すなわちシリコン基板表面にＳｉＯ2 膜を形成してもよい。
【００５０】
次いで、ＣＶＤ法やスパッタ法等により、前記絶縁膜４４上にゲート電極材料として導電膜材料を成膜し、図５の（１８）に示すように導電膜４５を形成する。この導電膜材料としては、前述したように、前記ｎＭＯＳ形成領域側の凹部３８ｎ内に成膜する導電膜材料に比べ、仕事関数の大きい材料が用いられる。具体的には、Ｗ、Ａｌ、Ｃｕ、ＷＮ、ＴｉＮ、Ｔａ、ＴａＮ等の金属あるいは金属窒化物が用いられ、本例ではＴｉＮより仕事関数の大きいＷＮあるいはＴａＮが用いられる。
このようにして形成した導電膜４５は、ｎＭＯＳ形成領域側の導電膜４０と同様に、この後形成する導電層と前記絶縁膜４４との反応を防止するバリア膜としても機能するようになっている。
【００５１】
次いで、ＣＶＤ法やスパッタ法等により、前記凹部３８ｐ内を埋め込んだ状態で前記導電膜４５上に導電層材料を成膜し、導電層４６を形成する。導電層材料としては、ｎＭＯＳ形成領域側の導電層材料と同様に低抵抗で高融点の金属が用いられ、好ましくはｎＭＯＳ形成領域側の導電層材料と同じ材料が用いられる。このように導電層材料をｎＭＯＳ形成領域とｐＭＯＳ形成領域とで同じにすれば、得られるゲート電極のシート抵抗がｎ型とｐ型とでほぼ等しくなり、バラツキがほとんどなくなるからである。したがって、本例ではｐＭＯＳ形成領域側の導電層材料にもＷが用いられる。
【００５２】
次いで、ＣＭＰ法によって層間絶縁膜４４上の導電層４６、導電膜４５および絶縁膜４４を研磨し、図５の（１９）に示すように前記凹部３８ｐ内にのみ導電層４６、導電膜４５および絶縁膜４４を残すことにより、導電層４６と導電膜４５とからなる埋め込みゲート電極４７およびゲート絶縁膜４４ａを形成する。
その後、層間絶縁膜（図示略）を積層し、さらに配線とトランジスタ部とを接続するコンタクトを開孔して通常の配線工程を終了し、本発明における請求項１記載の半導体装置の一例となる半導体装置を得る。
【００５３】
このようにして得られた半導体装置にあっては、ｎＭＯＳトランジスタにおける埋め込みゲート電極４２の導電膜４０に比べ、ｐＭＯＳトランジスタにおける埋め込みゲート電極４７の導電膜４５の方が仕事関数の大きい材料によって形成されているので、実質的にしきい値電圧を左右する導電膜の仕事関数がこのようにｎＭＯＳトランジスタとｐＭＯＳトランジスタとで異なっていることにより、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとの間のしきい値電圧の調整が従来に比べ容易になる。
【００５４】
また、埋め込みゲート電極４２の導電層４１と埋め込みゲート電極４７の導電層４６とを同じ金属材料（本例ではＷ）で形成しているので、埋め込みゲート電極４２のシート抵抗と埋め込みゲート電極４７のシート抵抗とをほぼ等しくすることができ、これによりｎＭＯＳとｐＭＯＳとの間のバラツキをなくして特性向上を図ることができる。
【００５５】
また、この半導体装置の製造方法にあっては、ｐＭＯＳ形成領域の凹部３８ｐ内に埋め込んだ導電膜材料を、ｎＭＯＳ形成領域の凹部３８ｎ内に埋め込んだ導電膜材料に比べて仕事関数の大きいものとするので、ｐＭＯＳトランジスタのしきい値電圧をｎＭＯＳトランジスタのしきい値電圧に近くなるように調整することができ、したがってｎＭＯＳトランジスタとｐＭＯＳトランジスタとの間のしきい値電圧の調整を従来に比べ容易にすることができる。
【００５６】
なお、前記実施形態例では、埋め込みゲート電極４２（４７）を、導電膜４０（４５）と導電層４１（４６）とによって構成したが、図６に示すように埋め込みゲート電極４２、４７をそれぞれ金属あるいは金属化合物からなる単一層で構成するとともに、ｎＭＯＳトランジスタの埋め込みゲート電極４２に比べ、ｐＭＯＳトランジスタの埋め込みゲート電極４７の方を仕事関数の大きい材料によって形成してもよく、このような構成とすれば、図１〜図５に示した実施形態例に比べプロセスを簡略化することができ、したがって生産コストを低減することができる。
【００５７】
また、前記実施形態例では、同一半導体基板上にｐＭＯＳトランジスタとｎＭＯＳトランジスタとを有したＣＭＯＳトランジスタの製造方法に、本発明を適用した例を示したが、本発明はこれに限定されることなく、同一半導体基板上に同一導電型のＭＯＳトランジスタが複数ある場合にも適用することができる。
【００５８】
すなわち、同一導電型のＭＯＳトランジスタであっても、半導体集積回路（半導体装置）上においてその使用目的（用途）が異なる場合に、その使用目的に応じてしきい値電圧に差をつけたい場合がある。このような場合、従来では半導体基板（シリコン基板）に導入する不純物の濃度を変えることなどで調整していたが、その後の熱プロセスなどによって不純物濃度が大きく影響を受けてしまうため、このしきい値電圧の調整を簡単にはできないのが現状である。
【００５９】
しかして、本発明のごとく使用目的（用途）の異なるＭＯＳトランジスタ（第１ＭＯＳトランジスタ）とＭＯＳトランジスタ（第２ＭＯＳトランジスタ）とを、それぞれのゲート電極を互いに仕事関数の異なる材料で形成することにより、しきい値電圧を異なって形成することができ、したがってしきい値電圧の制御を従来のごとく基板に導入する不純物の濃度のみで行うことなく、ゲート電極の材料によって容易に調整することができる。
【００６０】
【発明の効果】
以上説明したように本発明における請求項１記載の半導体装置の製造方法は、サイドウォール形成後、前記第１ＭＯＳトランジスタ形成領域および前記第２ＭＯＳトランジスタ形成領域の何れか一方の前記ゲートパターンを選択的に除去し、当該ゲートパターンを除去したことによって形成された凹部の底部にゲート絶縁膜を介して導電膜材料を形成し、さらに導電層材料を埋め込むことでゲート電極を形成する工程と、次いで前記第１ＭＯＳトランジスタ形成領域および前記第２ＭＯＳトランジスタ形成領域のうちの残りの他方の前記ゲートパターンを選択的に除去し、当該ゲートパターンを除去したことによって形成された凹部の底部にゲート絶縁膜を介して導電膜材料を形成し、さらに導電層材料を埋め込むことでゲート電極を形成する工程とを備え、第１ＭＯＳトランジスタ形成領域のゲート電極を構成する導電膜材料と、前記第２ＭＯＳトランジスタ形成領域のゲート電極を構成する導電膜材料とが互いに仕事関数の異なるものとする方法であるから、しきい値電圧の制御を従来のごとく基板に導入する不純物の濃度のみで行うことなく、ゲート電極の材料によって容易に調整することができる。
【図面の簡単な説明】
【図１】（１）〜（４）は、本発明の半導体装置の製造方法の一実施形態例を工程順に説明するための要部側断面図である。
【図２】（５）〜（８）は、本発明の半導体装置の製造方法の一実施形態例を示す図であって、図１の（４）に続く工程を順に説明するための要部側断面図である。
【図３】（９）〜（１２）は、本発明の半導体装置の製造方法の一実施形態例を示す図であって、図２の（８）に続く工程を順に説明するための要部側断面図である。
【図４】（１３）〜（１６）は、本発明の半導体装置の製造方法の一実施形態例を示す図であって、図３の（１２）に続く工程を順に説明するための要部側断面図である。
【図５】（１７）〜（１９）は、本発明の半導体装置の製造方法の一実施形態例を示す図であって、図４の（１６）に続く工程を順に説明するための要部側断面図である。
【図６】本発明の半導体装置の他の実施形態例を示す要部側断面図である。
【図７】（１）〜（５）は、従来の半導体装置の製造方法の一例を工程順に説明するための要部側断面図である。
【図８】（６）〜（１０）は、従来の半導体装置の製造方法の一例を示す図であって、図７の（５）に続く工程を順に説明するための要部側断面図である。
【図９】（１１）〜（１５）は、従来の半導体装置の製造方法の一例を示す図であって、図８の（１０）に続く工程を順に説明するための要部側断面図である。
【符号の説明】
２６ｎ，２６ｐ…ダミーゲートパターン、３６…層間絶縁膜、３８ｎ，３８ｐ…凹部、４０，４５…導電膜、４１，４６…導電層、４２，４７…埋め込みゲート電極
【発明の属する技術分野】
本発明は、金属材料を埋め込むことによってゲート電極を形成する半導体装置に係り、詳しくは複数種のＭＯＳトランジスタのゲート電極に対して仕事関数の異なる金属材料を埋め込むことにより、各ＭＯＳトランジスタ間のしきい値の制御を容易にした、半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳ（Metal Oxide Semiconductor ）型電界効果トランジスタ（以下、ＭＯＳＦＥＴ）等を備えた半導体装置では、いわゆる半導体製造におけるスケーリングの法則にしたがい、素子サイズ等が微細化され続けている。ところが、このような素子サイズの微細化、縮小に伴い、短チャネル効果によるサブスレッショルド領域特性の劣化や、寄生抵抗および寄生容量効果の増大による素子の遅延時間の影響、消費電力の増大等の問題が顕在化している。
【０００３】
また、微細化に伴う問題の一つとして、シリコン酸化膜をゲート絶縁膜として用いることの限界が挙げられている。すなわち、ゲート絶縁膜の薄膜化は素子の性能を上げる一つの重要な技術となっているものの、例えば、３ｎｍ以下の膜厚のシリコン酸化膜でゲート絶縁膜を形成した場合、ダイレクトトンネル電流によるトランジスタのリーク電流が生じ、実用性が損なわれてしまう。
【０００４】
このような不都合を回避するための対策の一つとして、ゲート絶縁膜をシリコン酸化膜に比べ誘電率の高い材料、すなわちＴａ2 Ｏ5 やＳｉＮ等の高誘電率材料によって形成し、実効酸化膜厚を低減させつつ、ゲートリーク電流を低減させる方法が提案されている。
【０００５】
ところが、このような高誘電率材料からなる高誘電体膜をゲート絶縁膜として用いた場合、例えばソース及びドレインをイオン注入した後のＲＴＡ（１０００℃、１０秒）のような半導体基板を高温加熱する高温熱プロセスを経ると、前記高誘電体膜がシリコンあるいはシリコン酸化膜と反応してしまい、これにより該高誘電体膜が劣化し、ゲートリークおよび酸化膜信頼性等について問題を生じてしまう。
【０００６】
また、微細化に伴う問題の他の一つとして、ゲート電極の抵抗成分に起因する素子の遅延時間の増大が挙げられる。すなわち、従来ではタングステンシリサイドやチタンシリサイド、コバルトシリサイド等の高融点金属とシリコンとの化合物によってゲートの抵抗を低減しているものの、０．１３μｍ世代以降のデバイスではゲートのシート抵抗として５Ω／□以下が要求されていることから、ゲート電極の一部または全部に金属膜を用いることが必要となっている。
【０００７】
ゲート電極の全てに金属を用いる場合、通常はゲート電極用の金属を成膜し、続いてこれをパターニングしてゲート電極を形成するが、金属膜のパターニング（加工）をＲＩＥ（反応性イオンエッチング）によって行おうとすると、この金属膜と下地となるゲート絶縁膜との間で十分に高い選択比をとることが難しく、良好な状態にゲート電極を加工するのが困難である。
【０００８】
また、ＭＯＳＦＥＴにおけるソース及びドレイン領域においては、ゲートをマスクとしてセルフアラインでイオン注入を行い、その後、活性化のための高温の熱プロセスを行うが、このような高温熱プロセスを行うとゲート電極を構成する金属とゲート絶縁膜とが反応し、ゲート絶縁膜の信頼性が劣化してしまう。
【０００９】
近年、素子サイズの微細化を進めるうえで、前記した微細化に伴う問題を解決するため、埋め込みゲート電極が提案されている。
埋め込みゲート電極を形成するには、まず、半導体基板上のゲート電極形成予定領域にダミーのゲートパターン（以下、ダミーゲートパターンと称する）を形成し、このダミーゲートパターンをマスクにして半導体基板の不純物活性領域をセルフアラインで形成する。次いで、層間絶縁膜を形成し、続いて、ダミーゲートパターンを選択的に除去して形成された凹部の底部または底部にゲート絶縁膜を形成する。その後、前記凹部内にゲート電極材料を埋め込み、ＣＭＰ法（化学的機械的研磨法）あるいはエッチバックを行うことにより、埋め込みゲート電極を形成する。
【００１０】
したがって、このような埋め込みゲート電極作製のプロセスにあっては、ゲート電極作製用の金属膜の加工をＲＩＥを用いることなく行うことから、良好な状態にゲート電極を加工することができ、またソース・ドレイン活性化のための高温熱プロセスを行った後に、新たにゲート絶縁膜および埋め込みゲート電極を作製することから、埋め込みゲート電極を構成する金属とゲート絶縁膜とが反応してゲート絶縁膜の信頼性が劣化するといった不都合も回避することができる。
【００１１】
以下、図７〜図９を用いて、ＣＭＯＳトランジスタの製造方法に従来の埋め込みゲート電極形成方法を適用した場合の一例を説明する。なお、本例においては、ｐ型ＭＯＳトランジスタの製造プロセスとｎ型ＭＯＳトランジスタの製造プロセスとがほとんど同じであるため、図７〜図９においてはｐ型ＭＯＳトランジスタの製造プロセスを省略し、ｎ型ＭＯＳトランジスタの製造プロセスのみを示す。
【００１２】
まず、図７の（１）に示すように、ｎ型またはｐ型のシリコン基板（図示略）上に、トレンチ法やＬＯＣＯＳ（Local Oxidation of Si ）法などによってシリコン酸化膜からなる素子分離層１を形成し、活性領域とフィールド領域を区画する。
次に、シリコン基板上のｎ型ＭＯＳトランジスタとなる活性領域にｐ型半導体ウェル２を形成し、シリコン基板上のｐ型ＭＯＳトランジスタとなる活性領域にｎ型半導体ウェル（図示略）を形成する。
【００１３】
次いで、図７の（２）に示すように、エッチングによる下地保護のためシリコン基板表面にシリコン酸化膜３を形成する。続いて、ダミーゲートパターン電極形成用として、ＣＶＤ法によりポリシリコンを厚さ２００ｎｍ程度に堆積し、ポリシリコン膜４を形成する。
次いで、図７の（３）に示すように、ポリシリコン膜４上にフォトリソグラフィと現像処理とによってフォトレジストパターン５を形成し、続いて、このレジストパターン５をマスクにしてポリシリコン膜４をＲＩＥ（Reactivi Ion Etching）によって異方性エッチングし、図７の（４）に示すように、ダミーゲートパターン６を形成する。
【００１４】
次いで、図７の（５）に示すように、イオン注入法によって低濃度不純物を拡散領域に注入し、ＬＤＤ構造における低濃度拡散領域７を形成する。例えば、ｎ型ＭＯＳトタンジスタの領域には、打ち込みエネルギー１０ｋｅＶ、ドーズ量８×１０14個／ｃｍ2 とする条件でヒ素をイオン注入して低濃度拡散領域７を形成し、また、ｐ型ＭＯＳトランジスタ領域には、打ち込みエネルギー１０ｋｅＶ、ドーズ量４×１０14個／ｃｍ2 とする条件で２フッ化ホウ素（ＢＦ2 + ）をイオン注入して低濃度拡散領域（図示略）を形成する。
【００１５】
次いで、図８の（６）に示すように、ＲＴＡを例えば９５０℃で１０秒間行い、前記低濃度拡散領域７における不純物を拡散させる。このようなＲＴＡによると、不純物は当然横方向にも拡散するため、ＲＴＡ後の低濃度拡散領域７はその一部がダミーゲートパターン６の直下にまで延び出た状態となる。
【００１６】
次いで、ＣＶＤ法によってシリコン基板上にＳｉＮまたはＳｉＯ2 を堆積成膜し、続いてこの膜をエッチバックすることにより、図８の（７）に示すように、ソース・ドレイン形成用のマスクとなるゲートサイドウォール８を形成する。
次いで、図８の（８）に示すように、イオン注入法によって高濃度不純物を拡散領域に注入し、トランジスタのソース・ドレイン領域となる高濃度不純物領域９を形成する。例えば、ｎ型ＭＯＳトランジスタの領域には、打ち込みエネルギー５０ｋｅＶ、ドーズ量３×１０15個／ｃｍ2 の条件でヒ素をイオン注入して高濃度不純物領域９を形成し、また、ｐ型ＭＯＳトランジスタ領域には、打ち込みエネルギー２０ｋｅＶ、ドーズ量３×１０15個／ｃｍ2 の条件で二フッ化ホウ素をイオン注入して高濃度不純物領域（図示略）を形成する。
【００１７】
次いで、図８の（９）に示すように、ＲＴＡを例えば１０００℃で１０秒間行い、前記高濃度拡散領域９における不純物を活性化させる。
次いで、図８の（１０）に示すように、ダミーゲートパターン６およびサイドウォール８を覆って層間絶縁膜１０を形成する。ここで、前記サイドウォール８としてＳｉＮを用いた場合、この層間絶縁膜１０としてＳｉＯ2 を用いれば、サイドウォール８はソース・ドレインを形成するためのマスクとなるだけでなく、活性領域のコンタクトホール、すなわちソース・ドレイン領域と上部メタル配線とを接続するためのコンタクトホールを形成する際のエッチング停止層となり、コンタクトホール内に埋め込まれる導電材料とゲート電極の側壁との接触を防止するものとなる。
【００１８】
次いで、ＣＭＰ法によって層間絶縁膜１０を研磨し、図９の（１１）に示すようにダミーゲートパターン６の上面を露出させる。
次いで、ＲＩＥやウエットエッチングなどの、ダミーゲートパターン６と層間絶縁膜１０との間で選択比のとれるエッチング法によってダミーゲートパターン６を選択的にエッチングし、ダミーゲートパターン６を除去する。続いて、ダミーゲートパターン６の下に位置したシリコン酸化膜３を除去し、これによって図９の（１２）に示すようにダミーゲートパターン６の形成箇所に凹部１１を形成する。
【００１９】
次いで、例えばＣＶＤ法によってＴａ2 Ｏ5 を堆積成膜し、図９の（１３）に示すように前記凹部１１の底面および側面を覆った状態で層間絶縁膜１０上に絶縁膜１２を形成する。なお、この絶縁膜１２の形成に代えて、例えば熱酸化法により凹部１１の底面、すなわちシリコン基板表面にＳｉＯ2 膜を形成してもよい。
【００２０】
次いで、図９の（１４）に示すように、ＣＶＤ法やスパッタ法等によって前記絶縁膜１２上にゲート電極材料を成膜し、ゲート電極膜１３を形成する。このゲート電極材料としては、Ｗ、Ａｌ、Ｃｕ、ＷＮ、ＴｉＮ、Ｔａ等の金属あるいは金属窒化物、ポリシリコンが用いられる。
次いで、ＣＭＰ法によって層間絶縁膜１０上のゲート電極膜１３および絶縁膜１２を研磨し、図９の（１５）に示すように前記凹部１１内にのみゲート電極膜１３および絶縁膜１２を残すことにより、埋め込みゲート電極１３ａおよびゲート絶縁膜１２ａを形成する。
その後、層間絶縁膜（図示略）を積層し、さらに配線とトランジスタ部とを接続するコンタクトを開孔して通常の配線工程を終了し、半導体装置を得る。
【００２１】
【発明が解決しようとする課題】
しかしながら、このような従来の方法にあっては、例えばＭＯＳＦＥＴにおけるｎＭＯＳ領域とｐＭＯＳ領域とに同一のゲート電極材料を用いるため、それぞれのＭＯＳＦＥＴのしきい値電圧の制御を例えばシリコン基板に導入する不純物の濃度等によって行わなければならず、したがってｎＭＯＳとｐＭＯＳのしきい値電圧を共にしかも容易に調整するのが困難であった。
【００２２】
本発明は前記事情に鑑みてなされたもので、その目的とするところは、同一基板上に複数のＭＯＳトランジスタを有し、これらＭＯＳトランジスタのゲート電極を金属あるいは金属化合物からなる材料で形成した半導体装置において、それぞれのトランジスタに対してそのしきい値電圧を別々にしかも容易に調整した、半導体装置の製造方法を提供することにある。
【００２３】
【課題を解決するための手段】
本発明における請求項１記載の半導体装置の製造方法では、半導体基板上の、第１ＭＯＳトランジスタ形成領域および第２ＭＯＳトランジスタ形成領域のそれぞれのゲート形成予定領域にゲートパターンを形成する工程と、これらゲートパターンをマスクとして前記第１ＭＯＳトランジスタ形成領域および第２ＭＯＳトランジスタ形成領域のそれぞれに不純物を注入し、電気的活性領域を形成する工程と、電気的活性領域形成後、前記ゲートパターンの側壁部に絶縁膜からなるサイドウォールを形成する工程と、前記サイドウォール形成後、前記第１ＭＯＳトランジスタ形成領域および前記第２ＭＯＳトランジスタ形成領域の何れか一方の前記ゲートパターンを選択的に除去し、当該ゲートパターンを除去したことによって形成された凹部の底部にゲート絶縁膜を介して導電膜材料を形成し、さらに導電層材料を埋め込むことでゲート電極を形成する工程と、次いで前記第１ＭＯＳトランジスタ形成領域および前記第２ＭＯＳトランジスタ形成領域のうちの残りの他方の前記ゲートパターンを選択的に除去し、当該ゲートパターンを除去したことによって形成された凹部の底部にゲート絶縁膜を介して導電膜材料を形成し、さらに導電層材料を埋め込むことでゲート電極を形成する工程とを備え、前記第１ＭＯＳトランジスタ形成領域のゲート電極を構成する導電膜材料と、前記第２ＭＯＳトランジスタ形成領域のゲート電極を構成する導電膜材料とが互いに仕事関数の異なる材料によって形成され、前記第１ＭＯＳトランジスタ形成領域のゲート電極を構成する導電層材料と、前記第２ＭＯＳトランジスタ形成領域のゲート電極を構成する導電層材料とが同一材料で形成され、前記導電層材料が前記導電膜材料よりも低抵抗な材料で形成される。
【００３０】
この半導体装置の製造方法によれば、サイドウォール形成後、前記第１ＭＯＳトランジスタ形成領域および前記第２ＭＯＳトランジスタ形成領域の何れか一方の前記ゲートパターンを選択的に除去し、当該ゲートパターンを除去したことによって形成された凹部の底部にゲート絶縁膜を介して導電膜材料を形成し、さらに導電層材料を埋め込むことでゲート電極を形成する工程と、次いで前記第１ＭＯＳトランジスタ形成領域および前記第２ＭＯＳトランジスタ形成領域のうちの残りの他方の前記ゲートパターンを選択的に除去し、当該ゲートパターンを除去したことによって形成された凹部の底部にゲート絶縁膜を介して導電膜材料を形成し、さらに導電層材料を埋め込むことでゲート電極を形成する工程とを備え、第１ＭＯＳトランジスタ形成領域のゲート電極を構成する導電膜材料と、前記第２ＭＯＳトランジスタ形成領域のゲート電極を構成する導電膜材料とが互いに仕事関数の異なるものとするので、しきい値電圧の制御を従来のごとく基板に導入する不純物の濃度のみで行うことなく、ゲート電極の材料によって容易に調整可能となる。
【００３１】
【発明の実施の形態】
以下、本発明を詳しく説明する。
図１〜図５は、本発明における請求項５記載の半導体装置の製造方法を、埋め込みゲート電極を有したＣＭＯＳトランジスタの製造方法に適用した場合の、一実施形態例を示す図である。
【００３２】
本例では、まず、図１の（１）に示すように、ｎ型またはｐ型のシリコン基板（図示略）上に、トレンチ法やＬＯＣＯＳ法などによってシリコン酸化膜からなる素子分離層２０を形成し、活性領域とフィールド領域を区画する。
次に、シリコン基板上のｎ型ＭＯＳトランジスタとなる活性領域（以下、ｎＭＯＳ形成領域と称する）にｐ型半導体ウェル２１を形成し、シリコン基板上のｐ型ＭＯＳトランジスタとなる活性領域（以下、ｐＭＯＳ形成領域と称する）にｎ型半導体ウェル２２を形成する。
【００３３】
次いで、図１の（２）に示すように、エッチングによる下地保護のためシリコン基板表面にシリコン酸化膜２３を形成する。続いて、ダミーゲートパターン電極形成用として、ＣＶＤ法によりポリシリコンを厚さ２００ｎｍ程度に堆積し、ポリシリコン膜２４を形成する。
【００３４】
次いで、図１の（３）に示すように、ポリシリコン膜２４上にフォトリソグラフィと現像処理とによってフォトレジストパターン２５を形成し、続いて、このレジストパターン２５をマスクにしてポリシリコン膜４をＲＩＥ法によって異方性エッチングし、図１の（４）に示すように、ｎＭＯＳ形成領域に本発明においてゲートパターンとなるダミーゲートパターン２６ｎを形成し、さらに同様にしてｐＭＯＳ形成領域にダミーゲートパターン２６ｐを形成する。
【００３５】
次いで、図２の（５）に示すようにフォトリソグラフィと現像処理とによってダミーゲートパターン２６ｐおよびｐＭＯＳ形成領域を覆った状態にフォトレジスト膜２７を形成し、続いて、イオン注入法によって低濃度不純物をｎＭＯＳ形成領域における拡散領域に注入し、ＬＤＤ構造における低濃度拡散領域２８を形成する。例えば、打ち込みエネルギー１０ｋｅＶ、ドーズ量８×１０14個／ｃｍ2 とする条件でヒ素をイオン注入して、このｎＭＯＳ形成領域における低濃度拡散領域２８を形成する。
この後、フォレジスト膜２７を除去する。
【００３６】
次いで、図２の（６）に示すようにフォトリソグラフィと現像処理とによってダミーゲートパターン２６ｎおよびｎＭＯＳ形成領域を覆った状態にフォトレジスト膜２９を形成し、続いて、イオン注入法によって低濃度不純物をｐＭＯＳ形成領域における拡散領域に注入し、ＬＤＤ構造における低濃度拡散領域３０を形成する。例えば、打ち込みエネルギー１０ｋｅＶ、ドーズ量４×１０14個／ｃｍ2 とする条件で２フッ化ホウ素（ＢＦ2 + ）をイオン注入して、このｐＭＯＳ形成領域における低濃度拡散領域３０を形成する。
この後、フォレジスト膜２９を除去する。
【００３７】
次いで、ＣＶＤ法によってシリコン基板上にＳｉＮまたはＳｉＯ2 を堆積成膜し、続いてこの膜をエッチバックすることにより、図２の（７）に示すようにダミーゲートパターン２６ｎ、２６ｐのそれぞれの側壁に、ソース・ドレイン形成用のマスクとなるサイドウォール３１を形成する。
【００３８】
次いで、図２の（８）に示すようにフォトリソグラフィと現像処理とによってダミーゲートパターン２６ｐとそのサイドウォール３１およびｐＭＯＳ形成領域を覆った状態にフォトレジスト膜３２を形成し、続いて、イオン注入法によって高濃度不純物をｎＭＯＳ形成領域における拡散領域に注入し、トランジスタの高濃度拡散領域３３を形成する。例えば、打ち込みエネルギー５０ｋｅＶ、ドーズ量３×１０15個／ｃｍ2 とする条件でヒ素をイオン注入して、このｎＭＯＳ形成領域における高濃度拡散領域３３を形成する。
この後、フォレジスト膜３２を除去する。
【００３９】
次いで、図３の（９）に示すようにフォトリソグラフィと現像処理とによってダミーゲートパターン２６ｎとそのサイドウォール３１およびｎＭＯＳ形成領域を覆った状態にフォトレジスト膜３４を形成し、続いて、イオン注入法によって高濃度不純物をｐＭＯＳ形成領域における拡散領域に注入し、トランジスタの高濃度拡散領域（図示略）を形成する。例えば、打ち込みエネルギー２０ｋｅＶ、ドーズ量３×１０15個／ｃｍ2 とする条件で２フッ化ホウ素（ＢＦ2 + ）をイオン注入して、このｐＭＯＳ形成領域における高濃度拡散領域を形成する。
この後、フォレジスト膜３４を除去する。
次いで、ＲＴＡ処理を例えば１０００℃で１０秒間行い、ｎＭＯＳ形成領域の高濃度拡散領域３３、ｐＭＯＳ形成領域の高濃度拡散領域（図示略）における不純物を共に活性化させ、ソース・ドレイン領域３５を形成する。
【００４０】
次いで、図３の（１０）に示すように、ダミーゲートパターン２６ｎ、２６ｐとそのサイドウォール３１を覆って層間絶縁膜３６を形成する。ここで、前記サイドウォール３１としてＳｉＮを用いた場合、この層間絶縁膜３６としてＳｉＯ2 を用いれば、サイドウォール３１はソース・ドレインを形成するためのマスクとなるだけでなく、活性領域のコンタクトホール、すなわちソース・ドレイン領域と上部メタル配線とを接続するためのコンタクトホールを形成する際のエッチング停止層となり、コンタクトホール内に埋め込まれる導電材料とゲート電極の側壁との接触を防止するものとなる。
【００４１】
次いで、ＣＭＰ法によって層間絶縁膜３６を研磨し、図３の（１１）に示すようにダミーゲートパターン２６ｎ、２６ｐの上面をそれぞれ露出させる。
次いで、図３の（１２）に示すようにフォトリソグラフィと現像処理とによってダミーゲートパターン２６ｐとそのサイドウォール３１およびｐＭＯＳ形成領域を覆った状態にフォトレジスト膜３７を形成する。
【００４２】
次いで、ＲＩＥやウエットエッチングなどの、ダミーゲートパターン２６ｎと層間絶縁膜３６との間で選択比のとれるエッチング法によってダミーゲートパターン２６ｎを選択的にエッチングし、ダミーゲートパターン２６ｎを除去する。続いて、このダミーゲートパターン２６ｎの下のシリコン酸化膜２３を除去し、これによってダミーゲートパターン２６ｎの形成箇所に凹部３８ｎを形成する。この後、フォレジスト膜３７を除去する。
【００４３】
次いで、例えばＣＶＤ法によってＴａ2 Ｏ5 を堆積成膜し、図４の（１３）に示すように前記凹部３８ｎの底面および側面を覆った状態で層間絶縁膜３６上に絶縁膜３９を形成する。なお、この絶縁膜３９の形成に代えて、例えば熱酸化法により凹部３８ｎの底面、すなわちシリコン基板表面にＳｉＯ2 膜を形成してもよい。
【００４４】
次いで、ＣＶＤ法やスパッタ法等により、前記絶縁膜３９上にゲート電極材料として導電膜材料を成膜し、図４の（１４）に示すように導電膜４０を形成する。この導電膜材料としては、後述するｐＭＯＳ形成領域側の凹部内に成膜する導電膜材料に比べ、仕事関数の小さい材料が用いられる。具体的には、Ｗ、Ａｌ、Ｃｕ、ＷＮ、ＴｉＮ、Ｔａ、ＴａＮ等の金属あるいは金属窒化物が用いられ、本例ではＴｉＮが用いられる。
【００４５】
ここで、各金属の仕事関数（φ）は、Ｗ；４．５〔ｅＶ〕、Ａｌ；４．２〔ｅＶ〕、Ｃｕ；４．６〔ｅＶ〕、Ｔｉ；３．９〔ｅＶ〕、Ｔａ；４．１〔ｅＶ〕である。なお、これら金属窒化物についての仕事関数（φ）は記載しないものの、これら窒化物間においては対応する金属と同様な関係、すなわち仕事関数（φ）が高い順にＷ＞Ｔａ＞Ｔｉであることから、これらの窒化物についてもその仕事関数がＷＮ＞ＴａＮ＞ＴｉＮの順で高くなる。
このようにして形成した導電膜４０は、この後形成する導電層と前記絶縁膜３９との反応を防止するバリア膜としても機能するようになっている。
【００４６】
次いで、ＣＶＤ法やスパッタ法等により、前記凹部３８ｎ内を埋め込んだ状態で前記導電膜４０上に導電層材料を成膜し、導電層４１を形成する。導電層材料としては、前記導電膜材料と同様に、Ｗ、Ａｌ、Ｃｕ、ＷＮ、ＴｉＮ、Ｔａ、ＴａＮ等の金属あるいは金属窒化物が用いられるが、該導電層４１と前記導電膜４０とから得られるゲート電極を低抵抗化するため、より低抵抗で高融点の金属が好適とされ、本例ではＷが用いられる。
【００４７】
次いで、ＣＭＰ法によって層間絶縁膜３６上の導電層４１、導電膜４０および絶縁膜３９を研磨し、図４の（１５）に示すように前記凹部３８ｎ内にのみ導電層４１、導電膜４０および絶縁膜１２を残すことにより、導電層４１と導電膜４０とからなる埋め込みゲート電極４２およびゲート絶縁膜３９ａを形成する。
次いで、図４の（１６）に示すようにフォトリソグラフィと現像処理とによってダミーゲートパターン２６ｎとそのサイドウォール３１およびｎＭＯＳ形成領域を覆った状態にフォトレジスト膜４３を形成する。
【００４８】
次いで、ＲＩＥやウエットエッチングなどの、ダミーゲートパターン２６ｐと層間絶縁膜３６との間で選択比のとれるエッチング法によってダミーゲートパターン２６ｐを選択的にエッチングし、ダミーゲートパターン２６ｐを除去する。続いて、このダミーゲートパターン２６ｐの下のシリコン酸化膜２３を除去し、これによってダミーゲートパターン２６ｐの形成箇所に凹部３８ｐを形成する。
この後、フォレジスト膜４３を除去する。
【００４９】
次いで、例えばＣＶＤ法によってＴａ2 Ｏ5 を堆積成膜し、図５の（１７）に示すように前記凹部３８ｐの底面および側面を覆った状態で層間絶縁膜３６上に絶縁膜４４を形成する。なお、この絶縁膜４４の形成に代えて、例えば熱酸化法により凹部３８ｎの底面、すなわちシリコン基板表面にＳｉＯ2 膜を形成してもよい。
【００５０】
次いで、ＣＶＤ法やスパッタ法等により、前記絶縁膜４４上にゲート電極材料として導電膜材料を成膜し、図５の（１８）に示すように導電膜４５を形成する。この導電膜材料としては、前述したように、前記ｎＭＯＳ形成領域側の凹部３８ｎ内に成膜する導電膜材料に比べ、仕事関数の大きい材料が用いられる。具体的には、Ｗ、Ａｌ、Ｃｕ、ＷＮ、ＴｉＮ、Ｔａ、ＴａＮ等の金属あるいは金属窒化物が用いられ、本例ではＴｉＮより仕事関数の大きいＷＮあるいはＴａＮが用いられる。
このようにして形成した導電膜４５は、ｎＭＯＳ形成領域側の導電膜４０と同様に、この後形成する導電層と前記絶縁膜４４との反応を防止するバリア膜としても機能するようになっている。
【００５１】
次いで、ＣＶＤ法やスパッタ法等により、前記凹部３８ｐ内を埋め込んだ状態で前記導電膜４５上に導電層材料を成膜し、導電層４６を形成する。導電層材料としては、ｎＭＯＳ形成領域側の導電層材料と同様に低抵抗で高融点の金属が用いられ、好ましくはｎＭＯＳ形成領域側の導電層材料と同じ材料が用いられる。このように導電層材料をｎＭＯＳ形成領域とｐＭＯＳ形成領域とで同じにすれば、得られるゲート電極のシート抵抗がｎ型とｐ型とでほぼ等しくなり、バラツキがほとんどなくなるからである。したがって、本例ではｐＭＯＳ形成領域側の導電層材料にもＷが用いられる。
【００５２】
次いで、ＣＭＰ法によって層間絶縁膜４４上の導電層４６、導電膜４５および絶縁膜４４を研磨し、図５の（１９）に示すように前記凹部３８ｐ内にのみ導電層４６、導電膜４５および絶縁膜４４を残すことにより、導電層４６と導電膜４５とからなる埋め込みゲート電極４７およびゲート絶縁膜４４ａを形成する。
その後、層間絶縁膜（図示略）を積層し、さらに配線とトランジスタ部とを接続するコンタクトを開孔して通常の配線工程を終了し、本発明における請求項１記載の半導体装置の一例となる半導体装置を得る。
【００５３】
このようにして得られた半導体装置にあっては、ｎＭＯＳトランジスタにおける埋め込みゲート電極４２の導電膜４０に比べ、ｐＭＯＳトランジスタにおける埋め込みゲート電極４７の導電膜４５の方が仕事関数の大きい材料によって形成されているので、実質的にしきい値電圧を左右する導電膜の仕事関数がこのようにｎＭＯＳトランジスタとｐＭＯＳトランジスタとで異なっていることにより、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとの間のしきい値電圧の調整が従来に比べ容易になる。
【００５４】
また、埋め込みゲート電極４２の導電層４１と埋め込みゲート電極４７の導電層４６とを同じ金属材料（本例ではＷ）で形成しているので、埋め込みゲート電極４２のシート抵抗と埋め込みゲート電極４７のシート抵抗とをほぼ等しくすることができ、これによりｎＭＯＳとｐＭＯＳとの間のバラツキをなくして特性向上を図ることができる。
【００５５】
また、この半導体装置の製造方法にあっては、ｐＭＯＳ形成領域の凹部３８ｐ内に埋め込んだ導電膜材料を、ｎＭＯＳ形成領域の凹部３８ｎ内に埋め込んだ導電膜材料に比べて仕事関数の大きいものとするので、ｐＭＯＳトランジスタのしきい値電圧をｎＭＯＳトランジスタのしきい値電圧に近くなるように調整することができ、したがってｎＭＯＳトランジスタとｐＭＯＳトランジスタとの間のしきい値電圧の調整を従来に比べ容易にすることができる。
【００５６】
なお、前記実施形態例では、埋め込みゲート電極４２（４７）を、導電膜４０（４５）と導電層４１（４６）とによって構成したが、図６に示すように埋め込みゲート電極４２、４７をそれぞれ金属あるいは金属化合物からなる単一層で構成するとともに、ｎＭＯＳトランジスタの埋め込みゲート電極４２に比べ、ｐＭＯＳトランジスタの埋め込みゲート電極４７の方を仕事関数の大きい材料によって形成してもよく、このような構成とすれば、図１〜図５に示した実施形態例に比べプロセスを簡略化することができ、したがって生産コストを低減することができる。
【００５７】
また、前記実施形態例では、同一半導体基板上にｐＭＯＳトランジスタとｎＭＯＳトランジスタとを有したＣＭＯＳトランジスタの製造方法に、本発明を適用した例を示したが、本発明はこれに限定されることなく、同一半導体基板上に同一導電型のＭＯＳトランジスタが複数ある場合にも適用することができる。
【００５８】
すなわち、同一導電型のＭＯＳトランジスタであっても、半導体集積回路（半導体装置）上においてその使用目的（用途）が異なる場合に、その使用目的に応じてしきい値電圧に差をつけたい場合がある。このような場合、従来では半導体基板（シリコン基板）に導入する不純物の濃度を変えることなどで調整していたが、その後の熱プロセスなどによって不純物濃度が大きく影響を受けてしまうため、このしきい値電圧の調整を簡単にはできないのが現状である。
【００５９】
しかして、本発明のごとく使用目的（用途）の異なるＭＯＳトランジスタ（第１ＭＯＳトランジスタ）とＭＯＳトランジスタ（第２ＭＯＳトランジスタ）とを、それぞれのゲート電極を互いに仕事関数の異なる材料で形成することにより、しきい値電圧を異なって形成することができ、したがってしきい値電圧の制御を従来のごとく基板に導入する不純物の濃度のみで行うことなく、ゲート電極の材料によって容易に調整することができる。
【００６０】
【発明の効果】
以上説明したように本発明における請求項１記載の半導体装置の製造方法は、サイドウォール形成後、前記第１ＭＯＳトランジスタ形成領域および前記第２ＭＯＳトランジスタ形成領域の何れか一方の前記ゲートパターンを選択的に除去し、当該ゲートパターンを除去したことによって形成された凹部の底部にゲート絶縁膜を介して導電膜材料を形成し、さらに導電層材料を埋め込むことでゲート電極を形成する工程と、次いで前記第１ＭＯＳトランジスタ形成領域および前記第２ＭＯＳトランジスタ形成領域のうちの残りの他方の前記ゲートパターンを選択的に除去し、当該ゲートパターンを除去したことによって形成された凹部の底部にゲート絶縁膜を介して導電膜材料を形成し、さらに導電層材料を埋め込むことでゲート電極を形成する工程とを備え、第１ＭＯＳトランジスタ形成領域のゲート電極を構成する導電膜材料と、前記第２ＭＯＳトランジスタ形成領域のゲート電極を構成する導電膜材料とが互いに仕事関数の異なるものとする方法であるから、しきい値電圧の制御を従来のごとく基板に導入する不純物の濃度のみで行うことなく、ゲート電極の材料によって容易に調整することができる。
【図面の簡単な説明】
【図１】（１）〜（４）は、本発明の半導体装置の製造方法の一実施形態例を工程順に説明するための要部側断面図である。
【図２】（５）〜（８）は、本発明の半導体装置の製造方法の一実施形態例を示す図であって、図１の（４）に続く工程を順に説明するための要部側断面図である。
【図３】（９）〜（１２）は、本発明の半導体装置の製造方法の一実施形態例を示す図であって、図２の（８）に続く工程を順に説明するための要部側断面図である。
【図４】（１３）〜（１６）は、本発明の半導体装置の製造方法の一実施形態例を示す図であって、図３の（１２）に続く工程を順に説明するための要部側断面図である。
【図５】（１７）〜（１９）は、本発明の半導体装置の製造方法の一実施形態例を示す図であって、図４の（１６）に続く工程を順に説明するための要部側断面図である。
【図６】本発明の半導体装置の他の実施形態例を示す要部側断面図である。
【図７】（１）〜（５）は、従来の半導体装置の製造方法の一例を工程順に説明するための要部側断面図である。
【図８】（６）〜（１０）は、従来の半導体装置の製造方法の一例を示す図であって、図７の（５）に続く工程を順に説明するための要部側断面図である。
【図９】（１１）〜（１５）は、従来の半導体装置の製造方法の一例を示す図であって、図８の（１０）に続く工程を順に説明するための要部側断面図である。
【符号の説明】
２６ｎ，２６ｐ…ダミーゲートパターン、３６…層間絶縁膜、３８ｎ，３８ｐ…凹部、４０，４５…導電膜、４１，４６…導電層、４２，４７…埋め込みゲート電極
Claims (4)
- 半導体基板上の、第１ＭＯＳトランジスタ形成領域および第２ＭＯＳトランジスタ形成領域のそれぞれのゲート形成予定領域にゲートパターンを形成する工程と、
これらゲートパターンをマスクとして前記第１ＭＯＳトランジスタ形成領域および第２ＭＯＳトランジスタ形成領域のそれぞれに不純物を注入し、電気的活性領域を形成する工程と、
電気的活性領域形成後、前記ゲートパターンの側壁部に絶縁膜からなるサイドウォールを形成する工程と、
前記サイドウォール形成後、前記第１ＭＯＳトランジスタ形成領域および前記第２ＭＯＳトランジスタ形成領域の何れか一方の前記ゲートパターンを選択的に除去し、当該ゲートパターンを除去したことによって形成された凹部の底部にゲート絶縁膜を介して導電膜材料を形成し、さらに導電層材料を埋め込むことでゲート電極を形成する工程と、
次いで前記第１ＭＯＳトランジスタ形成領域および前記第２ＭＯＳトランジスタ形成領域のうちの残りの他方の前記ゲートパターンを選択的に除去し、当該ゲートパターンを除去したことによって形成された凹部の底部にゲート絶縁膜を介して導電膜材料を形成し、さらに導電層材料を埋め込むことでゲート電極を形成する工程とを備え、
前記第１ＭＯＳトランジスタ形成領域のゲート電極を構成する導電膜材料と、前記第２ＭＯＳトランジスタ形成領域のゲート電極を構成する導電膜材料とが互いに仕事関数の異なる材料によって形成され、
前記第１ＭＯＳトランジスタ形成領域のゲート電極を構成する導電層材料と、前記第２ＭＯＳトランジスタ形成領域のゲート電極を構成する導電層材料とが同一材料で形成され、
前記導電層材料が前記導電膜材料よりも低抵抗な材料で形成される
半導体装置の製造方法。 - 前記導電層材料がタングステン（Ｗ）からなる
請求項１に記載の半導体装置の製造方法。 - 前記第１ＭＯＳトランジスタ形成領域のゲート電極を構成する導電層材料は窒化チタン（ＴｉＮ）で形成され、
前記第２ＭＯＳトランジスタ形成領域のゲート電極を構成する導電膜材料は、窒化タングステン（ＷＮ）または窒化タンタル（ＴａＮ）で形成されている
請求項１または２に記載の半導体装置の製造方法。 - 前記第１ＭＯＳトランジスタ形成領域にはｎＭＯＳトランジスタが形成され、
前記第２ＭＯＳトランジスタ形成領域にはｐＭＯＳトランジスタが形成される
請求項１〜３の何れかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19125399A JP4491858B2 (ja) | 1999-07-06 | 1999-07-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19125399A JP4491858B2 (ja) | 1999-07-06 | 1999-07-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001024065A JP2001024065A (ja) | 2001-01-26 |
| JP4491858B2 true JP4491858B2 (ja) | 2010-06-30 |
Family
ID=16271469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19125399A Expired - Lifetime JP4491858B2 (ja) | 1999-07-06 | 1999-07-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4491858B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6171910B1 (en) * | 1999-07-21 | 2001-01-09 | Motorola Inc. | Method for forming a semiconductor device |
| KR100399356B1 (ko) * | 2001-04-11 | 2003-09-26 | 삼성전자주식회사 | 듀얼 게이트를 가지는 씨모스형 반도체 장치 형성 방법 |
| KR20030002256A (ko) * | 2001-06-30 | 2003-01-08 | 주식회사 하이닉스반도체 | 시모스 (ｃｍｏｓ)의 제조 방법 |
| KR100426441B1 (ko) * | 2001-11-01 | 2004-04-14 | 주식회사 하이닉스반도체 | 반도체 소자의 시모스(ｃｍｏｓ) 및 그의 제조 방법 |
| US7056794B2 (en) * | 2004-01-09 | 2006-06-06 | International Business Machines Corporation | FET gate structure with metal gate electrode and silicide contact |
| KR101100752B1 (ko) | 2004-06-14 | 2011-12-30 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| JP2006332400A (ja) * | 2005-05-27 | 2006-12-07 | Nec Corp | 薄膜半導体装置およびその製造方法 |
| CN102214576A (zh) * | 2010-04-09 | 2011-10-12 | 中国科学院微电子研究所 | 半导体器件及其制作方法 |
| KR101777662B1 (ko) | 2010-10-06 | 2017-09-14 | 삼성전자 주식회사 | 반도체 장치의 게이트 형성 방법 |
| JP5559244B2 (ja) * | 2012-05-25 | 2014-07-23 | ゲットナー・ファンデーション・エルエルシー | 薄膜半導体装置 |
| KR102078187B1 (ko) | 2013-05-31 | 2020-02-17 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045053A (ja) * | 1983-08-22 | 1985-03-11 | Mitsubishi Electric Corp | 半導体装置 |
| JPH10189966A (ja) * | 1996-12-26 | 1998-07-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP4160167B2 (ja) * | 1997-06-30 | 2008-10-01 | 株式会社東芝 | 半導体装置の製造方法 |
| US6261887B1 (en) * | 1997-08-28 | 2001-07-17 | Texas Instruments Incorporated | Transistors with independently formed gate structures and method |
| JP3264264B2 (ja) * | 1999-03-01 | 2002-03-11 | 日本電気株式会社 | 相補型集積回路とその製造方法 |
| JP4237332B2 (ja) * | 1999-04-30 | 2009-03-11 | 株式会社東芝 | 半導体装置の製造方法 |
-
1999
- 1999-07-06 JP JP19125399A patent/JP4491858B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001024065A (ja) | 2001-01-26 |
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| JP2004253707A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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| RD02 | Notification of acceptance of power of attorney |
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|
| RD04 | Notification of resignation of power of attorney |
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|
| A02 | Decision of refusal |
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|
| A521 | Written amendment |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
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| R151 | Written notification of patent or utility model registration |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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