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KR101777662B1 - 반도체 장치의 게이트 형성 방법 - Google Patents

반도체 장치의 게이트 형성 방법 Download PDF

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KR101777662B1
KR101777662B1 KR1020100097326A KR20100097326A KR101777662B1 KR 101777662 B1 KR101777662 B1 KR 101777662B1 KR 1020100097326 A KR1020100097326 A KR 1020100097326A KR 20100097326 A KR20100097326 A KR 20100097326A KR 101777662 B1 KR101777662 B1 KR 101777662B1
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Abstract

반도체 장치의 게이트 형성 방법이 제공된다. 본 발명에 따른 반도체 장치의 게이트 형성 방법은, 기판 상의 제1 영역과 제2 영역에 각각 희생 게이트 전극, 상기 희생 게이트 전극의 양 측벽에 형성된 게이트 스페이서 및 층간절연막을 제공하여, 상기 제1 영역에는 n형 트랜지스터를 형성하고 상기 제2 영역에는 p형 트랜지스터를 형성하는 단계와, 상기 희생 게이트 전극을 제거하여 상기 제1 및 제2 영역에 각각 제1 및 제2 리세스를 형성하는 단계와, 상기 기판 상에 고유전율 물질을 제공하여 고유전율막을 형성하는 단계와, 상기 제1 및 제2 리세스에 제1 희생막을 채우는 단계와, 상기 제2 리세스의 제1 희생막을 선택적으로 제거하는 단계와, 상기 제2 리세스의 내벽에 제1 금속을 증착하는 단계와, 상기 제1 리세스의 제1 희생막을 제거하고, 상기 제1 및 제2 리세스에 제2 금속을 채우는 단계를 포함한다.

Description

반도체 장치의 게이트 형성 방법{METHOD FOR FORMING GATE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 게이트 형성 방법에 관한 것으로, 보다 상세하게는 대체 게이트 공정을 이용한 반도체 장치의 게이트 형성 방법에 관한 것이다.
최근 MOS 전계 효과 트랜지스터의 게이트 절연막으로 실리콘 산화물 대신 고유전율(high-k) 유전체를 이용함으로써 게이트 누설 전류를 감소시키는 기술이 사용되고 있다.
그러나, 이러한 고유전율 유전체는 게이트 전극으로 사용되는 폴리실리콘과 호환되지 않을 수 있기 때문에, 고유전율 유전체를 포함하는 반도체 소자에서는 금속 게이트 전극의 사용이 요구될 수 있다.
상기의 요구들을 만족시키기 위하여 제안된 것이 대체 게이트 공정(replacement gate process)이다. 대체 게이트 공정에서는 희생 게이트(dummy gate) 전극과 희생 게이트 전극의 양 측벽에 게이트 스페이서를 형성한 후, 희생 게이트 전극을 제거함으로써 제공되는 게이트 스페이서 사이의 공간에 금속 물질을 매립하여 메탈 게이트(metal gate) 전극을 형성한다.
한편, 대체 게이트 공정(replacement gate process)을 통해 CMOS(Complementary metal oxide semiconductor) 게이트를 형성할 때, 층간 절연막으로 구성된 게이트 스페이서 사이의 n형 트랜지스터 및 p형 트랜지스터 영역에 게이트 전극을 이루는 TiN 등의 금속막을 형성하고, 마스크를 통해 n형 트랜지스터 영역 상의 금속막을 선택적으로 제거하고 p형 트랜지스터 영역의 금속막 만을 잔류시키게 된다.
도 1에 도시된 바와 같이, n형 트랜지스터 영역(N) 상의 금속막(ML)을 선택적으로 제거함에 있어서, p형 트랜지스터 영역(P)의 상부에 희생막으로 마스크 층(MA)을 형성한 후 습식 식각 공정을 통해, n형 트랜지스터 영역(N) 상부의 금속막(ML)을 제거하게 된다. 이때, 습식 식각 공정시 마스크 층에도 불구하고 p형 트랜지스터 영역(P)의 금속막(ML)의 일부가 함께 식각되는 문제가 발생한다.
본 발명이 해결하려는 과제는 p형 트랜지스터 영역의 금속막이 식각으로 인해 손상되는 것을 방지하는 반도체 장치의 게이트 형성 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는 공정이 단순화되어 생산시간이 단축되는 반도체 장치의 게이트 형성 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 게이트 형성 방법은, 기판 상의 제1 영역과 제2 영역에 각각 희생 게이트 전극, 상기 희생 게이트 전극의 양 측벽에 형성된 게이트 스페이서 및 층간절연막을 제공하여, 상기 제1 영역에는 n형 트랜지스터를 형성하고 상기 제2 영역에는 p형 트랜지스터를 형성하는 단계와, 상기 희생 게이트 전극을 제거하여 상기 제1 및 제2 영역에 각각 제1 및 제2 리세스를 형성하는 단계와, 상기 기판 상에 고유전율 물질을 제공하여 고유전율막을 형성하는 단계와, 상기 제1 및 제2 리세스에 제1 희생막을 채우는 단계와, 상기 제2 리세스의 제1 희생막을 선택적으로 제거하는 단계와, 상기 제2 리세스의 내벽에 제1 금속을 증착하는 단계와, 상기 제1 리세스의 제1 희생막을 제거하고, 상기 제1 및 제2 리세스에 제2 금속을 채우는 단계를 포함한다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 게이트 형성 방법은, 기판 상의 제1 영역과 제2 영역에 각각 희생 게이트 전극, 상기 희생 게이트 전극의 양 측벽에 형성된 게이트 스페이서 및 층간절연막을 제공하여, 상기 제1 영역에는 n형 트랜지스터를 형성하고 상기 제2 영역에는 p형 트랜지스터를 형성하는 단계와, 상기 희생 게이트 전극을 제거하여 상기 제1 및 제2 영역에 각각 제1 및 제2 리세스를 형성하는 단계와, 상기 기판 상에 고유전율 물질을 제공하여 고유전율막을 형성하는 단계와, 상기 제1 및 제2 리세스에 상기 제1 금속을 채우는 단계와, 상기 제2 리세스의 제1 금속을 선택적으로 제거하는 단계와, 상기 제2 리세스의 내벽에 제2 금속을 증착하는 단계와, 상기 제2 리세스의 잔여공간에 제1 금속을 채우는 단계를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 종래의 반도체 장치의 게이트 형성 과정 중 일부를 도시한 도면이다.
도 2 내지 도 18은 본 발명의 일 실시예에 따른 반도체 장치의 게이트 형성 방법을 순차적으로 도시한 도면이다.
도 19 내지 도 30는 본 발명의 다른 실시예에 따른 반도체 장치의 게이트 형성 방법을 순차적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 도 2 내지 도 18을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 게이트 형성 방법에 대해 설명한다. 도 2 내지 도 18은 본 발명의 일 실시예에 따른 반도체 장치의 게이트 형성 방법을 순차적으로 도시한 도면이다.
본 발명의 일 실시예에 따른 반도체 장치의 게이트 형성 방법은, 기판 상의 제1 영역과 제2 영역에 각각 희생 게이트 전극, 상기 희생 게이트 전극의 양 측벽에 형성된 게이트 스페이서 및 층간절연막을 제공하여, 상기 제1 영역에는 n형 트랜지스터를 형성하고 상기 제2 영역에는 p형 트랜지스터를 형성하는 단계와, 상기 희생 게이트 전극을 제거하여 상기 제1 및 제2 영역에 각각 제1 및 제2 리세스를 형성하는 단계와, 상기 기판 상에 고유전율 물질을 제공하여 고유전율막을 형성하는 단계와, 상기 제1 및 제2 리세스에 제1 희생막을 채우는 단계와, 상기 제2 리세스의 제1 희생막을 선택적으로 제거하는 단계와, 상기 제2 리세스의 내벽에 제1 금속을 증착하는 단계와, 상기 제1 리세스의 제1 희생막을 제거하고, 상기 제1 및 제2 리세스에 제2 금속을 채우는 단계를 포함한다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 게이트 전극은 기판(1) 상에 소오스/드레인 영역(2), 게이트 절연막(13), 게이트 스페이서(11) 및 희생 게이트 전극(17)을 포함할 수 있다.
구체적으로는, 기판(1)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(1)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨으로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어진 기판, SOI(Silicon On Insulator) 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나, 폴리이미드(polyimide), 폴리에틸렌 테레프탈레이트(PET: PolyEthylene Terephthalate), 폴리에틸렌 나프탈레이트(PEN: PolyEthylene Naphthalate), 폴리 메틸메타크릴레이트(PMMA: Poly Methyl MethAcrylate), 폴리카보네이트(PC: PolyCarbonate), 폴리에테르술폰(PES), 폴리에스테르(Polyester) 등의 가요성 플라스틱 기판일 수 있다.
기판(1) 상에 게이트 절연막(13), 희생 게이트 전극(17) 및 게이트 하드마스크(미도시)를 각각 이루는 물질들을 순차적으로 형성한 후, 이 물질들을 패터닝함으로써 게이트 절연막(13), 희생 게이트 전극(17) 및 게이트 하드마스크(미도시)가 순차적으로 적층된 구조물을 형성하고, 이 적층 구조물의 양 측벽에 게이트 스페이서(11)를 형성하는 일련의 과정을 진행할 수 있다.
여기서, 게이트 절연막(13)은 실리콘 산화막, 고유전율 유전체 및 이들의 조합물 또는 이들이 차례로 적층된 적층막등이 사용될 수 있으나, 이에 한정되지 않는다. 이와 같은 게이트 절연막(13)은 증착 방식 예컨대, CVD(Chemical Vapor Deposition), PVD(Physical Vapor Deposition), 또는 ALD(Atomic Layer Deposition)을 이용하여 형성될 수 있다.
희생 게이트 전극(17)은 폴리실리콘으로 이루어질 수 있으며, 증착 방식을 이용하여 형성될 수 있고, 예컨대 500 내지 2000Å의 두께를 가질 수 있으나 이러한 수치는 예시적으로 제시된 것이며 본 발명의 기술적 사상을 한정하는 것은 아니다. 이러한 희생 게이트 전극(17)은 이후에 메탈 게이트 전극으로 대체된다.
게이트 하드마스크(미도시)는 실리콘 질화물로 이루어질 수 있고, 예컨대 100 내지 1000Å의 두께를 가질 수 있으나, 이러한 수치는 예시적으로 제시된 것이며 본 발명의 기술적 사상을 한정하는 것은 아니다.
게이트 스페이서(11)는, 게이트 절연막(13), 희생 게이트 전극(17) 및 게이트 하드마스크(미도시)가 순차적으로 적층된 구조물 및 기판(1)의 전면 상에 게이트 스페이서(11)를 이루는 절연 물질을 실질적으로 동일한 두께로 증착한 후, 이 절연 물질을 이방성 식각함으로써 형성될 수 있다. 이와 같은 게이트 스페이서(11)는 실리콘 질화물로 형성될 수 있다.
기판(1) 상에 게이트 절연막(13), 희생 게이트 전극(17), 게이트 하드마스크(미도시) 및 게이트 스페이서(11)을 형성한 후, 게이트 스페이서(11) 양측의 기판(1) 내에 소오스/드레인 영역(2)을 형성할 수 있다. 소오스/드레인 영역(2)은 NMOS 영역(N)인 경우에 n형 불순물 예컨대 인 또는 비소를 이온주입하고 PMOS 영역(P)인 경우에 p형 불순물 예컨대 보론을 이온주입한 후, 적절한 어닐링 단계를 수행함으로써 형성될 수 있다.
이후 형성된 결과물 전면에 층간절연막(21)을 형성한 후 이를 CMP(Chemical Mechanical Polishing) 공정 등의 평탄화 작업을 통해 희생 게이트 전극(17)의 상면이 외부로 노출되도록 한다. 층간절연막(21)은 절연 물질 예컨대, 실리콘 산화물로 형성될 수 있으며, 증착 공정 예컨대, 고밀도 플라즈마 증착 공정에 따라 형성될 수 있다.
이어서 도 3을 참조하면, 플라즈마에 의한 건식 식각 및/또는 수산화물 용액에 의한 습식 식각을 이용하여 희생 게이트 전극(17)을 식각하여 제1 영역(N)의 제1 리세스(102) 및 제2 영역(P)의 제2 리세스(202)를 형성할 수 있다.
플라즈마에 의한 건식 식각은, 소오스 가스를 이온화시켜 플라즈마를 생성하며, 생성된 플라즈마를 기판과 충돌시켜 원하는 바에 따라 기판을 식각하는 방식이다. 소오스 가스로는 브롬화수소(HBr), 불화질소(NF3) 및 염소(Cl2)를 조합한 가스가 이용될 수 있다. 그러나, 브롬화수소(HBr), 불화질소(NF3) 및 염소(Cl2)를 조합한 가스를 소오스 가스로 이용하는 경우, 예컨대 폴리실리콘으로 된 희생 게이트 전극(17)의 일부와 예컨대 실리콘 산화물로 된 게이트 스페이서(11)의 일부를 동시에 식각할 수 있다. 그러나, 소오스 가스가 브롬화수소(HBr), 불화질소(NF3) 및 염소(Cl2)의 조합으로 한정되는 것은 아니다.
또한, 플라즈마에 의한 건식 식각을 진행하는 시간을 조절하여, 개구부 영역(19)의 폭과 게이트 스페이서(11)의 상부 영역의 프로파일의 기울기를 조절할 수 있다. 즉, 다른 조건은 동일하게 하고, 식각이 진행되는 시간을 늘릴수록 게이트 스페이서(11)에 대한 식각이 계속하여 진행되어, 개구부 영역(19)의 폭은 더 넓어지고, 게이트 스페이서(11)의 상부 영역의 프로파일의 기울기가 더 완만해질 수 있다.
반면, 습식 식각 공정은 수산화물 소스를 포함하는 수용액에 충분한 시간 동안 충분한 온도에 노출시켜 희생 게이트 전극(17)을 제거할 수 있다. 수산화물 소스는 예컨대 암모늄 수산화물 또는 테트라아킬 암모늄 수산화물을 포함할 수 있으나, 이에 한정되는 것은 아니다.
위와 같이, 건식 식각 또는 습식 식각 공정으로 통해 매립형 게이트가 형성되기 위한 제1 리세스(102)와 제2 리세스(202)를 형성할 수 있다.
이어서 도 4를 참조하면, 이후 형성된 결과물 전면에 고유전율막(23)을 형성한다. 고유전율막(23)을 구성하는 물질로는 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
이어서 도 5를 참조하면, 이후 형성된 결과물 전면에 제1 희생막(25)을 증착시킨다. 도 5에 도시된 바와 같이, 제1 희생막(25)은 상기 제1 및 제2 리세스(102, 202)를 메울 수 있도록 충분한 두께로 제공될 수 있다. 제1 희생막(25)은 스핀온글래스 계열의 산화물, 폴리실리콘 계열 및 유기고분자 계열의 물질 중에서 하나 이상의 물질을 혼합하여 이루어질 수 있다.
특히, 제1 희생막(25)은, 스핀 코팅(spin coating) 방법에 의해서 형성될 수 있으며, 스핀 코팅 방법은 좁은 제1 및 제2 리세스(102, 202) 사이의 빈 공간을 채우는 갭-필링(gap-filling) 능력이 뛰어나다. 따라서, 제1 및 제2 리세스(102, 202)에 빈틈없이 제1 희생막(25)을 용이하게 채울 수 있는 장점이 있다.
이어서 도 6을 참조하면, 제1 및 제2 리세스(102, 202)을 채운 제1 희생막(25)을 제외하고 나머지 제1 희생막(25)은 제거하게 된다. 제1 희생막(25)을 적절하게 제거하는 방법으로는 평탄화 공정, 습식 식각 또는 건식 식각 방법이 제한없이 모두 사용될 수 있다.
특히 제1 희생막(25)을 제거함에 있어서, 제1 희생막(25)이 스핀온글래스 계열의 산화물 또는 유기고분자 계열의 물질인 경우에는 습식 또는 건식 식각 방법을 사용하여 제거하는 것이 효과적이고, 이때 제1 희생막(25)과 층간절연막(21) 또는 제1 희생막(25)과 고유전율막(23) 간의 식각 선택비가 최소 2:1 이상이 되는 가스 또는 식각액을 사용하는 것이 보다 효과적이다.
반면, 제1 희생막(25)이 폴리실리콘 계열인 경우에는 평탄화 공정을 이용하여 제1 희생막(25)을 제거하는 것이 효과적이다. 이때, 평탄화 공정에 사용되는 슬러리는 층간절연막(21)과 최소 2:1 이상의 선택비 특성을 갖는 것이 보다 효과적이다.
이어서 도 7을 참조하면, 제1 및 제2 리세스에 제1 희생막(25)이 채워진 상부에 제1 및 제2 마스크층(27, 29) 및 사진 공정을 위한 포토레지스트층(31)을 제공한다. 최상부의 포토레지스트층(31) 중 제2 영역(P) 상부의 포토레지스트를 선택적으로 제거하기 위해 노광 및 현상 공정을 수행한다. 다음으로, 제1 영역(N)에만 존재하는 포토레지스트층(31)을 마스크로 하여 제2 영역(P) 상부의 제2 마스크층(29)을 식각한다.
이어서 도 8 내지 도 10을 참조하면, 제2 마스크층(29)을 식각한 후, 포토레지스트층(31)을 제거한 후, 제2 마스크층(29)을 다시 마스크로 하여 제2 영역(P) 상부의 제1 마스크층(27)을 식각한다. 최종적으로 원하는 마스크인 제1 마스크층(27)을 제외하고, 제2 마스크층(29)을 제거하여, 제1 영역(N)의 상부에만 제1 마스크층(27)을 잔류시킨다. 상기 제1 및 제2 마스크층(27, 29)을 부분 또는 전체 제거함에 있어서, 습식 식각 및/또는 건식 식각 방법이 사용될 수 있다. 이후, 제1 영역(N) 상부의 제1 마스크층(27)을 마스크로 하여 제2 리세스(202)에 채워진 제1 희생막(25)을 제거한다. 제1 희생막(25)도 마찬가지로 습식 또는 건식 식각 방법이 모두 사용될 수 있다.
이어서 도 11을 참조하면, 기판(1) 전체에 제1 금속층(33)을 증착한다. 도시된 바와 같이, 제1 금속층(33)은 기판(1) 최상부에 형성되며, 개방된 제2 리세스(202)의 내벽에 균일한 두께로 형성된다. 바람직하게 제1 금속층(33)은 제1 영역(N)의 상부에 잔류하는 제1 마스크층(27)으로 인해, 제2 영역(P)의 상부에만 증착될 수 있다. 제1 금속층(33)이 증착된 후 제1 마스크층(27)은 제거될 수 있다. 제1 금속층(33)은 게이트 전극을 형성하게 되며 텅스텐(W), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 및 탄탈륨(Ta) 등의 금속 또는 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 보론 질화물(BN) 같은 금속 질화물 또는 폴리실리콘(polysilicon) 등으로 이루어질 수 있다. 본 실시예에서는 티타늄 질화물이 사용된다.
이어서 도 12를 참조하면, 상기 제1 금속층(33) 상부에 제2 희생막(35)을 제공한다. 특히, 제2 희생막(35)은 개방된 제2 리세스(202)를 채울 수 있도록 충분한 높이로 형성될 수 있다. 제2 희생막(35)은 스핀온글래스 계열의 산화물, 폴리실리콘 계열 및 유기고분자 계열의 물질 중에서 하나 이상의 물질을 혼합하여 이루어질 수 있으며, 제1 희생막(25)과 동일한 재질로 구성될 수 있다.
이어서 도 13을 참조하면, 상기 제2 리세스(202)에 채워진 제2 희생막(35)을 제외한 나머지 영역의 제2 희생막(35)을 제거한다. 제2 희생막(35)을 적절하게 제거하는 방법으로는 평탄화 공정, 습식 식각 또는 건식 식각 방법이 제한없이 모두 사용될 수 있다.
특히 제2 희생막(35)을 제거함에 있어서, 제2 희생막(35)이 스핀온글래스 계열의 산화물 또는 유기고분자 계열의 물질인 경우에는 습식 또는 건식 식각 방법을 사용하여 제거하는 것이 효과적이고, 이때 제2 희생막(35)과 제1 금속층(33) 간의 식각 선택비가 최소 2:1 이상이 되는 가스 또는 식각액을 사용하는 것이 보다 효과적이다.
반면, 제2 희생막(35)이 폴리실리콘 계열인 경우에는 평탄화 공정을 이용하여 제2 희생막(35)을 제거하는 것이 효과적이다. 이때, 평탄화 공정에 사용되는 슬러리는 제1 금속층(33)과 최소 2:1 이상의 선택비 특성을 갖는 것이 보다 효과적이다.
위와 같은 과정을 통해 도 13에 도시된 바와 같이 최상부면이 평탄해지고 최상부면 외측으로 제1 금속층(33)의 단부 및 제2 희생막(35)의 단부가 노출된다.
이어서 도 14를 참조하면, 제1 금속층(33)의 최상부면 외측으로 노출된 단부의 일부를 제거한다. 이는 게이트 종횡비(gate aspect ratio)를 줄여서 후술하는 전극층(37) 및 제2 금속층(39)을 증착함에 있어서 제2 리세스(202)의 잔여공간에서 발생할 수 있는 보이드(void)를 억제하기 위해 수행된다. 제1 금속층(33)을 식각하기 위해 고유전율막(23)과 적어도 2:1 이상의 선택비를 가지는 가스를 사용하는 건식 식각 공정, 및/또는 하부의 고유전율막(23)과 적어도 2:1 이상의 선택비를 가지는 식각액을 이용하는 습식 식각 공정을 이용할 수 있다. 상기와 같은 제1 금속층의 단부의 일부를 제거하는 과정은 앞서 설명한 도 13의 제2 희생막(35) 제거 공정과 함께 수행될 수 있다.
이어서 도 15를 참조하면, 제1 및 제2 리세스(102, 202) 내측에 위치하는 제1 희생막(25) 및 제2 희생막(35)을 제거한다. 앞서 설명한 바와 같이, 습식 또는 건식 식각 방법을 이용하여 제거할 수 있으며, 사용된 희생막(25, 35)의 종류에 따라 구체적인 조건이 달라질 수 있음은 당업자에게 자명하다.
이어서 도 16을 참조하면, 기판(1) 상에 전극층(37)을 증착한다. 상기 전극층(37)을 이루는 물질은 텅스텐(W), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 및 탄탈륨(Ta) 등의 금속 또는 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 보론 질화물(BN) 같은 금속 질화물 또는 폴리실리콘(polysilicon) 등으로 이루어질 수 있다. 본 실시예에서는 티타늄 질화물이 사용된다.
이어서 도 17 및 도 18을 참조하면, 상기 전극층(37)의 상부에 제1 및 제2 리세스(102, 202)를 채우기 충분한 높이로 제2 금속층(39)이 제공된다. 제2 금속층(39)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 및 탄탈륨(Ta) 등의 금속 또는 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 보론 질화물(BN) 같은 금속 질화물 또는 폴리실리콘(polysilicon) 등으로 이루어질 수 있다. 본 실시예에서는 알루미늄이 사용된다. 이후, 제2 금속층(39)에 평탄화 공정을 수행하여 제2 금속층(39)의 높이가 전극층(37)의 높이와 동일해지도록 한다. 제2 금속층(39)의 평탄화 공정으로 인해 전극층(37) 및 제2 금속층(39)의 단면이 노출되게 된다.
본 실시예에서 위와 같은 방법을 수행하여 게이트를 형성할 경우, 제1 금속층(33)을 이루는 티타늄 질화물이 제1 영역(N)의 상부에는 형성되지 않기 때문에, 티타늄 질화물을 제거하는 공정이 불필요하며, 이로 인해 습식 식각으로 인한 제2 영역(P) 측의 제1 금속층(33)을 이루는 티타늄 질화물의 손상을 방지할 수 있다.
이하, 도 19 내지 도 30을 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치의 게이트 형성 방법에 대해 설명한다. 도 19 내지 도 30은 본 발명의 다른 실시예에 따른 반도체 장치의 게이트 형성 방법을 순차적으로 도시한 도면이다.
본 발명의 다른 실시예에 따른 반도체 장치의 게이트 형성 방법은, 기판 상의 제1 영역과 제2 영역에 각각 희생 게이트 전극, 상기 희생 게이트 전극의 양 측벽에 형성된 게이트 스페이서 및 층간절연막을 제공하여, 상기 제1 영역에는 n형 트랜지스터를 형성하고 상기 제2 영역에는 p형 트랜지스터를 형성하는 단계와, 상기 희생 게이트 전극을 제거하여 상기 제1 및 제2 영역에 각각 제1 및 제2 리세스를 형성하는 단계와, 상기 기판 상에 고유전율 물질을 제공하여 고유전율막을 형성하는 단계와, 상기 제1 및 제2 리세스에 상기 제1 금속을 채우는 단계와, 상기 제2 리세스의 제1 금속을 선택적으로 제거하는 단계와, 상기 제2 리세스의 내벽에 제2 금속을 증착하는 단계와, 상기 제2 리세스의 잔여공간에 제1 금속을 채우는 단계를 포함한다.
도 19를 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치의 게이트 전극은 기판(1) 상에 소오스/드레인 영역(2), 게이트 절연막(13), 게이트 스페이서(11) 및 희생 게이트 전극(17)을 포함할 수 있다.
구체적으로는, 기판(1)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(1)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨으로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어진 기판일 수 있음은 앞서 살핀 실시예에서와 동일하다.
기판(1) 상에 게이트 절연막(13), 희생 게이트 전극(17) 및 게이트 하드마스크(미도시)를 각각 이루는 물질들을 순차적으로 형성한 후, 이 물질들을 패터닝함으로써 게이트 절연막(13), 희생 게이트 전극(17) 및 게이트 하드마스크(미도시)가 순차적으로 적층된 구조물을 형성하고, 이 적층 구조물의 양 측벽에 게이트 스페이서(11)를 형성하는 일련의 과정을 진행할 수 있다.
게이트 절연막(13)은 실리콘 산화막, 고유전율 유전체 및 이들의 조합물 또는 이들이 차례로 적층된 적층막등이 사용될 수 있으나, 이에 한정되지 않는다는 점은 앞서 살핀 실시예에서와 동일하다.
희생 게이트 전극(17)은 폴리실리콘으로 이루어질 수 있으며, 증착 방식을 이용하여 형성될 수 있고, 이러한 희생 게이트 전극(17)은 이후에 메탈 게이트 전극으로 대체되는 점은 앞서 살핀 실시예와 동일하다.
그 외, 게이트 하드마스크(미도시), 게이트 스페이서(11)는, 게이트 절연막(13) 및 희생 게이트 전극(17)에 대한 구성은 앞서 실핀 실시예와 동일하므로 중복설명은 생략한다.
이후 형성된 결과물 전면에 층간절연막(21)을 형성한 후 이를 CMP(Chemical Mechanical Polishing) 공정 등의 평탄화 작업을 통해 희생 게이트 전극(17)의 상면이 외부로 노출되도록 한다. 층간절연막(21)은 절연 물질 예컨대, 실리콘 산화물로 형성될 수 있으며, 증착 공정 예컨대, 고밀도 플라즈마 증착 공정에 따라 형성될 수 있다.
이어서 도 20을 참조하면, 플라즈마에 의한 건식 식각 및/또는 수산화물 용액에 의한 습식 식각을 이용하여 희생 게이트 전극(17)을 식각하여 제1 영역(N)의 제1 리세스(102) 및 제2 영역(P)의 제2 리세스(202)를 형성할 수 있다.
플라즈마에 의한 건식 식각 및 수산화물 용액에 의한 습식 식각에 대한 설명은 앞서 설명한 실시예에서와 동일하므로 생략한다.
이어서 도 21을 참조하면, 이후 형성된 결과물 전면에 고유전율막(23)을 형성한다. 고유전율막(23)을 구성하는 물질로는 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
이어서 도 22를 참조하면, 이후 형성된 결과물 전면에 제1 금속층(125)을 증착시킨다. 도 22에 도시된 바와 같이, 제1 금속층(125)은 상기 제1 및 제2 리세스(102, 202)를 메울 수 있도록 충분한 두께로 제공될 수 있다. 제1 금속층(125)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 및 탄탈륨(Ta) 등의 금속 또는 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 보론 질화물(BN) 같은 금속 질화물 또는 폴리실리콘(polysilicon) 등으로 이루어질 수 있다. 본 실시예에서는 알루미늄이 사용된다. 알루미늄을 사용하여 증착할 경우 제2 영역(P) 측의 알루미늄 입자의 확산에 의한 게이트 열화 방지를 위해 온도를 적절하게 조절하는 것이 필요하다. 알루미늄을 증착시키는 과정은 350도 내지 400도에서 수행될 수 있다.
이어서 도 23을 참조하면, 제1 및 제2 리세스(102, 202)을 채운 제1 금속층(125)을 제외하고 나머지 제1 금속층(125)은 제거된다. 제1 금속층(125)을 적절하게 제거하는 방법으로는 평탄화 공정, 습식 식각 또는 건식 식각 방법이 제한없이 모두 사용될 수 있다. 특히, 알루미늄으로 구성된 제1 금속층(125)을 제거함에 있어서, 제1 금속층(125)과 층간절연막(21) 또는 제1 금속층(125)과 고유전율막(23) 간의 식각 선택비가 최소 2:1 이상이 되는 가스, 슬러리 또는 식각액을 사용하는 것이 보다 효과적이다.
이어서 도 24 내지 도 27을 참조하면, 제1 및 제2 리세스(102, 202)에 제1 금속(125)이 채워진 상부에 마스크층(127) 및 사진 공정을 위한 포토레지스트층(129)을 제공한다. 최상부의 포토레지스트층(129) 중 제2 영역(P) 상부의 포토레지스트를 선택적으로 제거하기 위해 노광 및 현상 공정을 수행한다. 다음으로, 제1 영역(N)에만 존재하는 포토레지스트층(129)을 마스크로 하여 제2 영역(P) 상부의 마스크층(127)을 식각하여, 최종적으로 제1 영역(N)의 상부에만 마스크층(127)을 잔류시킨다. 상기 마스크층(127)을 제거함에 있어서, 습식 식각 및/또는 건식 식각 방법이 사용될 수 있다. 이후, 제1 영역(N) 상부의 마스크층(127)을 마스크로 하여 제2 리세스(202)에 채워진 제1 금속층(125)을 제거한다.
이어서 도 28을 참조하면, 기판(1) 전체에 제2 금속층(129)을 증착한다. 도시된 바와 같이, 제2 금속층(129)은 기판(1) 최상부에 형성되며, 개방된 제2 리세스(202)의 내벽에 균일한 두께로 형성된다. 바람직하게 제2 금속층(129)은 제1 영역(N)의 상부에 잔류하는 마스크층(127)으로 인해, 제2 영역(P)의 상부에만 증착될 수 있다. 제2 금속층(129)이 증착된 후 마스크층(127)은 제거될 수 있다. 제2 금속층(129)은 게이트 전극을 형성하게 되며 텅스텐(W), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 및 탄탈륨(Ta) 등의 금속 또는 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 보론 질화물(BN) 같은 금속 질화물 또는 폴리실리콘(polysilicon) 등으로 이루어질 수 있다. 본 실시예에서는 티타늄 질화물이 사용된다.
이어서 도 29 및 도 30을 참조하면, 제2 금속층(129)의 상부에 제2 리세스(202)의 잔여공간을 채우기 충분한 높이로 다시 제1 금속(131)이 제공된다. 앞서 살펴본 바와 같이 제1 금속(131)으로는 알루미늄이 사용된다. 이후, 제1 금속(131)인 알루미늄층에 평탄화 공정을 수행하여 제2 금속층(129)의 단면이 외부로 노출되게 된다.
이전 실시예에서와 달리, 본 실시예에서는 제1 희생막 대신에 제1 금속인 알루미늄을 직접 사용함으로써 n형 트랜지스터를 구성하는 제1 영역(N)을 미리 형성할 수 있어 공정을 단순화 시킬 수 있는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 기판 2: 소오스/드레인 영역
11: 게이트 스페이서 13: 게이트 절연막
17: 희생 게이트 전극 21: 층간절연막
100: 제1 영역 102: 제1 리세스
200: 제2 영역 202: 제2 리세스

Claims (22)

  1. 기판 상의 제1 영역과 제2 영역에 각각 희생 게이트 전극, 상기 희생 게이트 전극의 양 측벽에 형성된 게이트 스페이서 및 층간절연막을 형성하여, 상기 제1 영역에는 n형 트랜지스터를 형성하고 상기 제2 영역에는 p형 트랜지스터를 제공하는 단계와,
    상기 희생 게이트 전극을 제거하여 상기 제1 및 제2 영역에 각각 제1 및 제2 리세스를 형성하는 단계와,
    상기 기판 상에 고유전율 물질을 제공하여 고유전율막을 형성하는 단계와,
    상기 제1 및 제2 리세스에 제1 희생막을 채우는 단계와,
    상기 제2 리세스의 제1 희생막을 선택적으로 제거하는 단계와,
    상기 제2 리세스의 내벽에 제1 금속을 증착하는 단계와,
    상기 제1 리세스의 제1 희생막을 제거하고, 상기 제1 및 제2 리세스에 제2 금속을 채우는 단계를 포함하는 반도체 장치의 게이트 형성 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 제2 리세스의 제1 희생막을 선택적으로 제거하는 단계는,
    상기 기판 상에 마스크층을 제공하는 단계와,
    사진 공정을 이용하여 상기 제2 영역 상의 상기 마스크층을 제거하는 단계와,
    외부로 노출된 상기 제2 리세스의 제1 희생막을 제거하는 단계를 포함하는 반도체 장치의 게이트 형성 방법.
  6. 제5항에 있어서,
    외부로 노출된 상기 제2 리세스의 제1 희생막을 제거하는 단계는 습식 식각 및 건식 식각 중에서 하나 이상의 공정을 수행하여 상기 제2 리세스의 제1 희생막을 식각하는 반도체 장치의 게이트 형성 방법.
  7. 삭제
  8. 삭제
  9. 제1항에 있어서,
    상기 제2 리세스의 내벽에 제1 금속을 증착하는 단계 이후, 상기 제2 리세스의 잔여공간에 제2 희생막을 채우는 단계를 더 포함하는 반도체 장치의 게이트 형성 방법.
  10. 제9항에 있어서,
    상기 제2 희생막은 제1 희생막과 동일한 재질인 반도체 장치의 게이트 형성 방법.
  11. 제1항에 있어서,
    상기 제2 리세스의 내벽에 제1 금속을 증착하는 단계 이후, 상기 제1 금속의 외측으로 노출된 단부의 일부를 제거하는 단계를 더 포함하는 반도체 장치의 게이트 형성 방법.
  12. 삭제
  13. 삭제
  14. 기판 상의 제1 영역과 제2 영역에 각각 희생 게이트 전극, 상기 희생 게이트 전극의 양 측벽에 형성된 게이트 스페이서 및 층간절연막을 형성하여, 상기 제1 영역에는 n형 트랜지스터를 형성하고 상기 제2 영역에는 p형 트랜지스터를 제공하는 단계와,
    상기 희생 게이트 전극을 제거하여 상기 제1 및 제2 영역에 각각 제1 및 제2 리세스를 형성하는 단계와,
    상기 기판 상에 고유전율 물질을 제공하여 고유전율막을 형성하는 단계와,
    상기 제1 및 제2 리세스에 제1 금속을 채우는 단계와,
    상기 제2 리세스의 제1 금속을 선택적으로 제거하는 단계와,
    상기 제2 리세스의 내벽에 제2 금속을 증착하는 단계와,
    상기 제2 리세스의 잔여공간에 제1 금속을 채우는 단계를 포함하는 반도체 장치의 게이트 형성 방법.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 제14항에 있어서,
    상기 제1 금속을 채우는 단계는 350도 내지 400도에서 수행되는 반도체 장치의 게이트 형성 방법.
  19. 제14항에 있어서,
    상기 제2 리세스의 제1 금속을 선택적으로 제거하는 단계는,
    상기 기판 상에 마스크층을 제공하는 단계와,
    사진 공정을 이용하여 상기 제2 영역 상의 상기 마스크층을 제거하는 단계와,
    외부로 노출된 상기 제2 리세스의 제1 금속을 제거하는 단계를 포함하는 반도체 장치의 게이트 형성 방법.
  20. 제14항에 있어서,
    상기 제2 리세스의 잔여공간에 제1 금속을 채우는 단계는,
    상기 기판 상에 제1 금속을 제공하는 단계와,
    평탄화 과정을 통해 상기 제2 리세스의 잔여공간에 채워진 제1 금속을 제외한 나머지 영역의 제1 금속을 제거하는 단계를 포함하는 반도체 장치의 게이트 형성 방법.
  21. 삭제
  22. 삭제
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