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KR101556238B1 - 매립형 배선라인을 갖는 반도체 소자의 제조방법 - Google Patents

매립형 배선라인을 갖는 반도체 소자의 제조방법 Download PDF

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Abstract

선택적 증착법을 이용한 매립형 배선라인을 구비하는 반도체 소자의 제조방법을 개시한다. 반도체 기판에 트렌치를 형성한다. 제1도전막을 상기 트렌치의 측면 및 저면에 형성한다. 상기 트렌치에 매립되도록 제2도전막을 선택적 증착법을 이용하여 상기 제1도전막상에 선택적으로 형성한다. 상기 제2도전막을 형성하는 것은 무전해 도금법을 이용하여 형성하는 것 또는 MOCVD 또는 ALD 증착법을 이용하여 형성하는 것을 포함할 수 있다.

Description

매립형 배선라인을 갖는 반도체 소자의 제조방법{Method of fabricating semiconductor device having buried wiring}
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 구체적으로는 선택적 증착법을 이용하여 매립형 배선라인을 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 메모리 소자는 스택형 워드 라인을 갖는 셀 트랜지스터는 구비한다. 반도체 메모리 소자는 사이즈가 감소함에 따라 셀 트랜지스터의 온 전류가 감소하고, 높은 종횡비에 따라 물리적 불안정성 및 공정상 어려움 등이 있다.
이에 따라 BCAT(buried word line cell array transistor)에 대한 연구가 진행되고 있다. BCAT는 반도체 기판내의 트렌치내에 워드라인이 매립된 구조를 가지며, 이에 따라 셀 면적을 감소시킬 수 있다. 상기 매립형 워드 라인은 반도체 기판의 트렌치내에 배선 물질을 매립하고 에치백 등을 통해 식각하여 형성한다. 배선물질로 비저항이 100μΩ㎝ 을 갖는 물질을 사용하는 경우, 20나노급의 DRAM 등에 적용하기 어렵다. 또한, 배선물질을 트렌치를 포함한 기판 전면에 증착하는 경우, 소오스 개스에 의해 게이트 절연막이 손상되어 유효 게이트 절연막의 두께가 증가되 고, 누설전류가 발생하게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 선택적 증착법을 이용하여 트렌치내에만 저 저항의 매립형 배선라인을 형성하는, 매립형 배선 라인을 갖는 반도체 소자의 제조방법을 제공하는 것이다.
본 발명의 일 견지에 따르면, 선택적 증착법을 이용하여 매립형 배선라인을 갖는 반도체 소자의 제조방법을 제공한다. 먼저, 반도체 기판에 트렌치를 형성한다. 제1도전막을 상기 트렌치의 측면 및 저면에 형성한다. 상기 제1도전막상에만 선택적으로 제2도전막을 형성하여 상기 트렌치내에 매립되는 배선라인을 형성한다.
상기 배선라인을 형성하는 것은 선택적 증착법을 통해 상기 제1도전막상에만 선택적으로 제2도전막을 형성하는 것을 포함할 수 있다.
상기 제2도전막을 형성하는 것은 무전해 도금법을 이용하여 형성하는 것 또는 MOCVD 또는 ALD 증착법을 이용하여 형성하는 것을 포함할 수 있다.
상기 제2도전막은 Co, W, Mo, Pt, Rh 및 Ni 중의 하나 또는 이들의 조합을 포함할 수 있다.
상기 제1도전막을 형성하는 것은 상기 트렌치의 상기 측면 및 상기 저면과 상기 반도체 기판상에 상기 제1도전막을 형성하며; 상기 트렌치가 매립되도록 상기 제1도전막상에 희생막을 형성하고; 상기 제1도전막과 상기 희생막이 상기 트렌치내에 남도록, 상기 제1도전막과 상기 희생막을 식각하며; 및 상기 희생막을 제거하는 것을 포함할 수 있다.
상기 제1도전막은 TiN, TaN, WN 및 TiSiN 중 하나 또는 이들의 조합을 포함할 수 있다.
상기 희생막은 TOSZ 막 또는 C-SOH 층을 포함할 수 있다.
상기 희생막과 상기 제1도전막을 식각하는 것은 H2/N2 케미스트리를 이용하여 에치백하는 것을 포함할 수 있다.
상기 남아있는 희생막을 제거하는 것은 애싱공정 또는 습식 스트립공정을 통해 제거하는 것을 포함할 수 있다.
상기 반도체 소자의 매립형 배선 라인 형성방법은 상기 제1도전막을 형성하기 전에, 상기 트렌치의 상기 측면 및 상기 저면상에 절연막을 형성하는 것을 더 포함할 수 있다.
본 발명의 매립형 배선 라인을 갖는 반도체 소자의 제조방법은 기판의 트렌치내에 박막의 TiN막을 배리어막으로 형성하고, 저 저항 배선물질을 선택적 증착법을 이용하여 상기 배리어막상에만 선택적으로 형성하여, 상기 트렌치내에 매립형 배선라인을 형성할 수 있다. 따라서, 고집적 소자에서 요구되는 저 저항의 배선라인을 형성하고 칩사이즈를 감소시킬 수 있으며, 게이트 절연막의 손상에 따른 누설전류를 방지할 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한 다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 매립형 배선 라인을 형성하는 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(100)에 활성영역을 한정하는 소자 분리막(미도시)을 형성한다. 상기 소자 분리막은 트렌치형 소자분리막(STI)을 포함할 수 있다. 상기 반도체 기판(110)상에 패드 절연막(120)과 하드 마스크층(140)을 순차 형성한다. 상기 패드 절연막(120)은 산화막을 포함할 수 있다. 상기 하드 마스크층(140)은 질화막을 포함할 수 있다. 상기 패드 절연막(120)과 상기 하드 마스크층(140)사이에 버퍼층(130)을 더 형성할 수 있다. 상기 버퍼층(130)은 폴리실리콘막을 포함할 수 있다.
상기 하드 마스크층(140)상에 감광막(미도시)을 형성하고, 상기 감광막을 이용하여 상기 하드 마스크층(140)중 트렌치가 형성될 부분을 식각한다. 상기 감광막을 제거한다. 상기 하드 마스크층(140)을 이용하여 상기 버퍼막(130) 및 상기 패드 절연막(120)을 식각하고, 이어서 상기 반도체 기판(110)의 상기 활성 영역을 식각하여 트렌치(150)를 형성한다.
도 2를 참조하면, 상기 트렌치(150)의 저면 및 측면과 상기 하드 마스크층(140)상에 게이트 절연막(160)을 형성한다. 상기 게이트 절연막(160)은 적어도 산화막을 포함할 수 있다. 상기 게이트 절연막(160)은 CVD 증착법을 통해 형성할 수 있다. 상기 게이트 절연막(160)은 열산화공정을 통해 상기 트렌치의 상기 저면 및 측면에 형성할 수 있다.
상기 게이트 절연막(160)상에 배리어막(170)을 형성한다. 상기 배리어막(170)은 CVD 또는 ALD(atomic layer deposition) 법을 통해 형성할 수 있다. 상기 배리어막(170)은 상기 트렌치(150)의 선폭의 30% 이하의 두께를 가질 수 있다. 예를 들어, 상기 배리어막(170)은 배리어 기능 및 저 저항의 워드라인의 위해 35 내지 60Å의 두께를 갖는 금속 질화막을 포함할 수 있다. 상기 배리어막은 TiN, TiSiN, TaN 및 WN 중 하나 또는 이들의 조합을 포함할 수 있다.
도 3을 참조하면, 상기 트렌치(150)가 매립되도록 상기 배리어막(170)상에 희생막(180)을 형성한다. 상기 희생막(180)은 절연막을 포함할 수 있다. 상기 희생막(180)은 TOSZ(hydropolysilizane 의 상품명) 막 또는 C-SOH(carbon-spin on hardmask) 층을 포함할 수 있다.
도 4를 참조하면, 상기 희생막(180), 상기 배리어막(170) 및 상기 게이트 절연막(160)을 상기 하드 마스크층(140)이 노출될 때까지 에치백한다. 이어서, 상기 배리어막(170) 및 상기 희생막(180)이 상기 트렌치(150)내에만 남도록 상기 배리어막(170) 및 상기 희생막(180)을 더 식각할 수 있다. 상기 식각 공정은 H2/N2 케미스트리를 이용하여 수행할 수 있다. 상기 트렌치(150)내에 남아있는 배리어막(175) 은 그의 상면이 상기 반도체 기판(100)의 표면보다 돌출되지 않도록 형성될 수 있다.
도 5를 참조하면, 상기 트렌치(150)내에 남아있는 희생막(185)을 제거한다. 상기 희생막(185)이 TOSZ 막인 경우, 애싱 공정을 통해 제거하거나 또는 HF 용액 또는 LAL 용액을 이용한 스트립 공정을 통해 제거할 수 있다. 상기 LAL 용액은 LAL 500이 사용될 수 있다. 한편, 상기 희생층(180)이 C-SOH 층인 경우, 상기 희생막(185)은 애싱 공정을 통해 제거할 수 있다.
도 6을 참조하면, 상기 트렌치(150)내에 남아있는 상기 배리어막(175)상에 도전막(195)을 선택적으로 형성한다. 상기 도전막(195)은 무전해 도금법 또는 선택적 증착법을 이용하여 상기 배리어막(175)상에만 형성될 수 있다. 상기 선택적 증착법은 MOCVD(metal organic chemical vapor deposition) 법 또는 ALD 법을 포함할 수 있다. 상기 도전막(195)은 상기 패드 절연막(120)의 산화막, 상기 버퍼층(130)의 폴리실리콘막 및 상기 하드 마스크층(140)의 질화막상에는 증착되지 않고 상기 배리어막(170)상에만 선택적으로 형성되는 저 저항 금속 물질을 포함할 수 있다. 상기 도전막(195)은 Co, W, Mo, Pt, Rh 및 Ni를 포함하는 그룹으로부터 선택되는 하나를 포함할 수 있다.
도 7을 참조하면, 상기 반도체 기판(110)상에 남아있는 상기 하드 마스크층(140), 상기 버퍼층(130) 및 상기 패드 절연막(120)을 제거한다. 따라서, 상기 트렌치(150)내에 매립된 워드라인(190)이 형성된다. 상기 워드라인(190)은 상기 트렌치(150)내에 배열된 상기 배리어막(175) 및 상기 배리어막(175)내에 배열된 상기 도전막(195)을 포함할 수 있다.
이후, 상기 워드 라인(190)을 덮도록 상기 반도체 기판(100)상에 캡핑층(미도시)을 더 형성할 수 있다. 상기 캡핑층은 산화막 또는 질화막과 같은 절연막을 포함할 수 있다.
도 8은 본 발명의 TiN의 배리어막과 저저항 메탈막을 포함하는 워드라인의 배리어막 총두께에 따른 워르라인의 상대 저항값(relative resistivity)을 보여주는 도면이다. 도 8에서, "a"는 상기 배리어막의 두께가 40Å(트렌치내에서의 총 두께는 80Å 일 때의 워드라인의 저항값을 나타내고, "b"는 상기 배리어막의 두께가 50Å(트렌치내에서의 총 두께는 100Å일 때의 워드라인의 저항값을 나타낸다. "c"는 상기 배리어막의 두께가 70Å(트렌치내에서의 총 두께는 140Å일 때의 워드라인의 저항값을 나타내고, "d"는 워드라인이 TiN 막으로만 이루어지는 경우의 워드라인의 저항값을 나타낸다.
워드라인의 선폭에서 TiN 막이 차지하는 두께가 작을수록 저항이 감소하며, 워드라인이 TiN막으로만 이루어지는 경우에 비하여 저항을 감소시킬 수 있다.
본 발명의 트렌치내에 선택적인 증착법을 통해 도전막을 형성하는 방법은 매립형 비트라인 등과 같은 배선 라인을 형성하는 데에도 적용할 수 있다.
상기 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 매립형 배선 라인을 형성하는 방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 반도체 소자의 매립형 배선 라인의 배리어막과 배선물질의 두께에 따른 상기 배선라인의 저항값을 보여주는 도면이다.

Claims (10)

  1. 반도체 기판에 트렌치를 형성하고;
    상기 트렌치의 측면 및 저면에 제1도전막을 형성하며; 및
    상기 트렌치에 매립되도록 상기 제1도전막에 제2도전막을 선택적으로 형성하는 것을 포함하되,
    상기 제1도전막을 형성하는 것은,
    상기 트렌치의 상기 측면 및 상기 저면과 상기 반도체 기판상에 제1도전막을 형성하며;
    상기 트렌치가 매립되도록 상기 제1도전막상에 희생막을 형성하고;
    상기 제1도전막과 상기 희생막의 상면이 상기 반도체 기판의 표면으로 돌출되지 않고 상기 트렌치내에 남도록, 상기 제1도전막과 상기 희생막을 식각하며; 및
    상기 희생막을 제거하는 것을 포함하는 것을 특징으로 하는 매립형 배선 라인을 갖는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 제2도전막을 형성하는 것은 선택적 증착법을 통해 상기 제1도전막상에만 선택적으로 형성하는 것을 포함하는 것을 특징으로 하는 매립형 배선 라인을 갖는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 제2도전막을 형성하는 것은 무전해 도금법을 사용하여 형성하는 것을 포함하거나 또는 MOCVD 또는 ALD 증착법을 이용하는 형성하는 것을 포함하는 것을 특징으로 하는 매립형 배선 라인을 갖는 반도체 소자의 제조방법.
  4. 제 2 항에 있어서, 상기 제2도전막은 Co, W, Mo, Pt, Rh 및 Ni 중 하나 또는 이들의 조합을 포함하는 매립형 배선 라인을 갖는 반도체 소자의 제조방법.
  5. 삭제
  6. 제 1 항에 있어서, 상기 제1도전막은 TiN, TaN, WN 및 TiSiN 중 하나또는 이들의 조합을 포함하는 것을 특징으로 하는 매립형 배선 라인을 갖는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서, 상기 희생막은 TOSZ 막 또는 C-SOH 층을 포함하는 것을 특징으로 하는 매립형 배선 라인을 갖는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서, 상기 희생막과 상기 제1도전막을 식각하는 것은 H2/N2 케미스트리를 이용하여 에치백하는 것을 포함하는 매립형 배선 라인을 갖는 반도체 소자의 제조방법.
  9. 제7항에 있어서, 상기 남아있는 희생막을 제거하는 것은 애싱공정 또는 습식 스트립공정을 통해 제거하는 것을 포함하는 것을 특징으로 하는 매립형 배선 라인을 갖는 반도체 소자의 제조방법.
  10. 제1항에 있어서, 상기 제1도전막을 형성하기 전에,
    상기 트렌치의 상기 측면 및 상기 저면과 상기 반도체 기판상에 절연막을 형성하는 것을 더 포함하는 것을 특징으로 하는 매립형 배선 라인을 갖는 반도체 소자의 제조방법.
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