JP2009033032A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2009033032A JP2009033032A JP2007197572A JP2007197572A JP2009033032A JP 2009033032 A JP2009033032 A JP 2009033032A JP 2007197572 A JP2007197572 A JP 2007197572A JP 2007197572 A JP2007197572 A JP 2007197572A JP 2009033032 A JP2009033032 A JP 2009033032A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- work function
- function control
- metal film
- control metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 133
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 45
- 229910052751 metal Inorganic materials 0.000 claims abstract description 138
- 239000002184 metal Substances 0.000 claims abstract description 138
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 229910052731 fluorine Inorganic materials 0.000 claims abstract description 48
- 239000011737 fluorine Substances 0.000 claims abstract description 47
- 238000000034 method Methods 0.000 claims description 49
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 46
- 238000003682 fluorination reaction Methods 0.000 claims description 18
- 229910052721 tungsten Inorganic materials 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 9
- 239000010937 tungsten Substances 0.000 claims description 9
- 238000011049 filling Methods 0.000 claims description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims 2
- 108091006146 Channels Proteins 0.000 abstract 8
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 abstract 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 abstract 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 abstract 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract 1
- 239000000463 material Substances 0.000 description 22
- 239000010410 layer Substances 0.000 description 21
- 239000007789 gas Substances 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- 239000012535 impurity Substances 0.000 description 13
- 229910021332 silicide Inorganic materials 0.000 description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 13
- 239000004020 conductor Substances 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229910052719 titanium Inorganic materials 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- 229910045601 alloy Inorganic materials 0.000 description 7
- 239000000956 alloy Substances 0.000 description 7
- 238000000137 annealing Methods 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- 150000002739 metals Chemical class 0.000 description 7
- 239000003870 refractory metal Substances 0.000 description 7
- 229910052715 tantalum Inorganic materials 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229910052759 nickel Inorganic materials 0.000 description 5
- -1 WF 6 Chemical compound 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 229910052745 lead Inorganic materials 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 229910052702 rhenium Inorganic materials 0.000 description 4
- 229910052703 rhodium Inorganic materials 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052769 Ytterbium Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 229910052735 hafnium Inorganic materials 0.000 description 3
- 229910052749 magnesium Inorganic materials 0.000 description 3
- 229910052748 manganese Inorganic materials 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910052727 yttrium Inorganic materials 0.000 description 3
- 229910052725 zinc Inorganic materials 0.000 description 3
- 229910052726 zirconium Inorganic materials 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- PEUPIGGLJVUNEU-UHFFFAOYSA-N nickel silicon Chemical compound [Si].[Ni] PEUPIGGLJVUNEU-UHFFFAOYSA-N 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- 229910052720 vanadium Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】Ｐチャネル型トランジスタの閾値電圧を制御することができる半導体装置、およびその半導体装置の製造方法を提供する。
【解決手段】ＮＴｒとＰＴｒとを含む半導体装置において、Ｎ型チャネル形成領域とＰ型チャネル形成領域とを有するＮ型半導体基板２上に絶縁膜Ｆが形成され、絶縁膜Ｆにゲート電極用溝Ａ及びＢとが形成され、ゲート電極用溝Ａ及びＢの内側表面上にゲート絶縁膜２０が形成され、ＮＴｒ領域におけるゲート絶縁膜２０上にＮＴｒ仕事関数制御メタル膜２１が形成され、ＮＴｒ仕事関数制御メタル膜２１及びゲート絶縁膜２０上にフッ素がドープされたＰＴｒ仕事関数制御メタル膜２３が形成され、ＰＴｒ仕事関数制御メタル膜２３の上層に、ゲート電極用溝に埋め込まれてゲート電極が形成されている構成とする。
【選択図】図１
【解決手段】ＮＴｒとＰＴｒとを含む半導体装置において、Ｎ型チャネル形成領域とＰ型チャネル形成領域とを有するＮ型半導体基板２上に絶縁膜Ｆが形成され、絶縁膜Ｆにゲート電極用溝Ａ及びＢとが形成され、ゲート電極用溝Ａ及びＢの内側表面上にゲート絶縁膜２０が形成され、ＮＴｒ領域におけるゲート絶縁膜２０上にＮＴｒ仕事関数制御メタル膜２１が形成され、ＮＴｒ仕事関数制御メタル膜２１及びゲート絶縁膜２０上にフッ素がドープされたＰＴｒ仕事関数制御メタル膜２３が形成され、ＰＴｒ仕事関数制御メタル膜２３の上層に、ゲート電極用溝に埋め込まれてゲート電極が形成されている構成とする。
【選択図】図１
Description
本発明は、半導体装置及び半導体装置の製造方法に関する。詳しくはＰチャネル型トランジスタを含む半導体装置及びその製造方法に関する。
トランジスタの高集積化、高速化は、スケーリング側に基づきトランジスタの微細化によって実現されてきている。従来のゲートスタック構造として、Ｐｏｌｙ−Ｓｉ／ＳｉＯＮ，ＳｉＯ２を用いた技術において、電気的にゲート絶縁膜を薄膜化することが困難なため、高誘電率膜（Ｈｉｇｈ-ｋ膜）とメタル電極を組み合わせたＨｉｇｈ-ｋ／メタルゲート技術が知られている。
この技術をバルクＣＭＯＳトランジスタに適用する場合、例えば、Ｎチャネル型トランジスタとＰチャネル型トランジスタの両方に同一の金属からなる仕事関数制御メタル膜を形成し、一方の仕事関数制御メタル膜にフッ素を注入して仕事関数を調整する方法が知られている（例えば、特許文献１参照）。
また、不純物をチャネルへ注入することにより閾値電圧Ｖｔｈを制御可能にするために、Ｎチャネル型トランジスタにはＳｉの伝導帯端の近傍の、Ｐチャネル型トランジスタには価電子帯端の近傍の仕事関数を有する金属を用いるデュアルメタルゲート（ｄｕａｌ ｍｅｔａｌ ｇａｔｅ）構造とすることがより好ましい。
デュアルメタルゲート構造を実現するために、最初に形成したダミーゲート電極を除去した後に、再びゲート電極を形成するゲートラストプロセスを用いたＨｉｇｈ-ｋ／メタルゲート技術の開発が行われている（例えば、非特許文献１参照。）。
また、ゲートラストで形成したＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）法によるＴｉＮ／ＨｆＯ２膜とゲートの積層体をＰチャネル型トランジスタに用いることによって、非常に良好なデバイス性能が得られる（例えば、非特許文献２参照。）。
特開２００３−２７３３５０号公報
S.Yamaguchi et al., "High Performance Dual Metal Gate CMOS with High Mobility and Low Threshold Voltage Applicable to Bulk CMOS Technology", 2006 Symposium on VLSI Technology Digest of Technical Papers, IEEE, 2006, VL06
K.Tai et al., "High Performance pMOSFET with ALD-TiN/HfO2 Gate Stack on (110) Substrate by Low Temperature Process", Tech. Dig. ESSDERC, p.121 (2006)
また、ゲートラストで形成したＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）法によるＴｉＮ／ＨｆＯ２膜とゲートの積層体をＰチャネル型トランジスタに用いることによって、非常に良好なデバイス性能が得られる（例えば、非特許文献２参照。）。
しかし、実効的な仕事関数は、価電子帯端から禁制帯幅の１／４のエネルギーであり、さらに低い閾値電圧Ｖｔｈを得るためには実効的な仕事関数を高くする必要がある。
特にＰチャネル型トランジスタにおけるメタル／Ｈｉｇｈ-ｋスタック構造において、半導体製造工程の後工程でのアニール処理、例えばフォーミングガスアニール処理と、Ｏ２添加雰囲気アニール処理によってフラットバンド電圧Ｖｂｆが変化することが知られており、ガス処理によって仕事関数を変化させることが可能である。しかし、後工程でアニール処理を行うと、上層配線まで積層させてからアニール処理を行うので、アニール処理による仕事関数の変化の度合いが小さくなる可能性がある。また、Ｎチャネル型トランジスタとＰチャネル型トランジスタにおけるゲート電極に異なるメタル材料を用いるので、Ｐチャネル型トランジスタとＮチャネル型トランジスタの両方に適したアニール処理が施せるかという問題がある。
特にＰチャネル型トランジスタにおけるメタル／Ｈｉｇｈ-ｋスタック構造において、半導体製造工程の後工程でのアニール処理、例えばフォーミングガスアニール処理と、Ｏ２添加雰囲気アニール処理によってフラットバンド電圧Ｖｂｆが変化することが知られており、ガス処理によって仕事関数を変化させることが可能である。しかし、後工程でアニール処理を行うと、上層配線まで積層させてからアニール処理を行うので、アニール処理による仕事関数の変化の度合いが小さくなる可能性がある。また、Ｎチャネル型トランジスタとＰチャネル型トランジスタにおけるゲート電極に異なるメタル材料を用いるので、Ｐチャネル型トランジスタとＮチャネル型トランジスタの両方に適したアニール処理が施せるかという問題がある。
したがって本発明は、Ｐチャネル型トランジスタの閾値電圧を容易に制御することができる構成の半導体装置、およびその半導体装置の製造方法を提供する。
本発明における半導体装置は、Ｎチャネル型の第１トランジスタとＰチャネル型の第２トランジスタとを含む半導体装置において、前記第１トランジスタ領域において第１チャネル形成領域を有し、前記第２トランジスタ領域において第２チャネル形成領域を有する半導体基板と、前記半導体基板上に形成された絶縁膜と、前記第１トランジスタ領域及び前記第２トランジスタ領域における前記絶縁膜にそれぞれ形成され、底面が前記半導体基板の表面である第１ゲート電極用溝及び第２ゲート電極用溝と、前記第１ゲート電極用溝及び前記第２ゲート電極用溝の少なくとも底部にそれぞれ形成されたゲート絶縁膜と、前記第１ゲート電極用溝内における前記ゲート絶縁膜上に形成された前記第１トランジスタの仕事関数を調整する第１仕事関数制御メタル膜と、前記第１ゲート電極用溝内における前記第１仕事関数制御メタル膜上及び前記第２ゲート電極用溝内における前記ゲート絶縁膜上に形成されたフッ素がドープされた前記第２トランジスタの仕事関数を調整する第２仕事関数制御メタル膜と、前記第１ゲート電極用溝内及び前記第２ゲート電極用溝内における前記第２仕事関数制御メタル膜の上層において、前記第１ゲート電極用溝及び前記第２ゲート電極用溝にそれぞれ埋め込まれて形成された導電層と、前記第１ゲート電極用溝の両側部における前記半導体基板中に形成された第１ソース・ドレイン領域及び、前記第２ゲート電極用溝の両側部における前記半導体基板中に形成された第２ソース・ドレイン領域とを有することを特徴とする。
上記の本発明の半導体装置は、Ｎチャネル型トランジスタ領域とＰチャネル型トランジスタ領域において、異なる材質の仕事関数制御メタル膜が形成された状態となる。また、Ｐチャネル型トランジスタ仕事関数制御メタル膜にフッ素をドープすることによりＰチャネル型トランジスタ領域における仕事関数のみを変化させることができる。
また、本発明における半導体装置は、Ｐチャネル型トランジスタを含む半導体装置において、チャネル形成領域を有する半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜に形成され、底面が前記半導体基板の表面であるゲート電極用溝と、前記ゲート電極用溝の少なくとも底部に形成されたゲート絶縁膜と、前記ゲート電極用溝内における前記ゲート絶縁膜上に形成されたフッ素がドープされた前記Ｐチャネル型トランジスタの仕事関数を調整する仕事関数制御メタル膜と、前記ゲート電極用溝の両側部における前記半導体基板中に形成されたソース・ドレイン領域とを有することを特徴とする。
上記の本発明の半導体装置は、Ｐチャネル型トランジスタ仕事関数制御メタル膜にフッ素をドープすることによりＰチャネル型トランジスタ領域における仕事関数を変化させることができる。
また、本発明における半導体装置の製造方法は、Ｎチャネル型の第１トランジスタとＰチャネル型の第２トランジスタとを含む半導体装置の製造方法において、前記第１トランジスタ領域及び前記第２トランジスタ領域における半導体基板にそれぞれ第１ダミーゲート電極及び第２ダミーゲート電極を形成する工程と、前記第１ダミーゲート電極の両側部における前記半導体基板中に第１ソース・ドレイン領域及び前記第２ダミーゲート電極の両側部における前記半導体基板中に第２ソース・ドレイン領域を形成する工程と、前記第１ダミーゲート電極及び前記第２ダミーゲート電極を被覆する絶縁膜を形成する工程と、前記絶縁膜の上面から前記第１ダミーゲート電極及び前記第２ダミーゲート電極が露出するまで前記絶縁膜を除去する工程と、前記半導体基板の表面まで前記第１ダミーゲート電極及び前記第２ダミーゲート電極を除去して、それぞれ第１ゲート電極用溝及び第２ゲート電極用溝を形成する工程と、前記絶縁膜上と前記第１ゲート電極用溝の内側表面と前記第２ゲート電極用溝の内側表面とにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記第１トランジスタの仕事関数を調整する第１仕事関数制御メタル膜を形成する工程と、前記第２トランジスタ領域における前記第１仕事関数制御メタル膜を除去する工程と、前記第１トランジスタ領域における前記第１仕事関数制御メタル膜上及び前記第２トランジスタ領域における前記ゲート絶縁膜上に、前記第２トランジスタの仕事関数を制御する第２仕事関数制御メタル膜を形成する工程と、前記第２仕事関数制御メタル膜にフッ化処理を施す工程と、前記第１ゲート電極用溝及び前記第２ゲート電極用溝を埋め込んで、フッ化処理した前記第２仕事関数制御メタル膜の上層に導電層を形成する工程と、前記第１ゲート電極用溝及び前記第２ゲート電極用溝の外部の前記導電層を除去する工程とを有することを特徴とする。
上記の本発明の半導体装置の製造方法は、Ｎチャネル型トランジスタ領域とＰチャネル型トランジスタ領域において、異なる材質により仕事関数制御メタル膜を形成させることができる。また、Ｐチャネル型トランジスタ仕事関数制御メタル膜にフッ素をドープさせることができる。
また、本発明の半導体装置の製造方法は、Ｐチャネル型トランジスタを含む半導体装置の製造方法において、チャネル領域を有する半導体基板にダミーゲート電極を形成する工程と、前記ダミーゲート電極の両側部における前記半導体基板中にソース・ドレイン領域を形成する工程と、前記ダミーゲート電極を被覆する絶縁膜を形成する工程と、前記絶縁膜の上面から前記ダミーゲート電極が露出するまで前記絶縁膜を除去する工程と、前記半導体基板の表面まで前記ダミーゲート電極を除去してゲート電極用溝を形成する工程と、前記絶縁膜上及び前記ゲート電極用溝の内側表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上全面に前記Ｐチャネル型トランジスタの仕事関数を調整する仕事関数制御メタル膜を形成する工程と、前記仕事関数制御メタル膜にフッ化処理を施す工程とを有することを特徴とする。
上記の本発明の半導体装置の製造方法は、Ｐチャネル型トランジスタ仕事関数制御メタル膜にフッ素をドープさせることができる。
本発明によれば、Ｐチャネル型トランジスタの閾値電圧を容易に制御することができる構成の半導体装置、およびその半導体装置の製造方法を提供することができる。
以下に、本発明に係る半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。
第１実施形態
図１は、本発明の一実施形態に係る半導体装置の模式断面図である。
図１に示すように、Ｎ型半導体基板２にＮチャネル型トランジスタ（以下、ＮＴｒとも称する）とＰチャネル型トランジスタ（以下、ＰＴｒとも称する）が形成されている。
図１は、本発明の一実施形態に係る半導体装置の模式断面図である。
図１に示すように、Ｎ型半導体基板２にＮチャネル型トランジスタ（以下、ＮＴｒとも称する）とＰチャネル型トランジスタ（以下、ＰＴｒとも称する）が形成されている。
まず、ＮＴｒの構造について説明する。
図１に示すように、ＮＴｒ領域における、例えばリンなどが添加されたＮ型半導体基板２にＰ型不純物が添加されたＰ型ウェル３が形成されている。
図１に示すように、ＮＴｒ領域における、例えばリンなどが添加されたＮ型半導体基板２にＰ型不純物が添加されたＰ型ウェル３が形成されている。
そして、例えば、Ｎ型半導体基板２及びＰ型ウェル３に、活性領域（不図示）を区切る素子分離絶縁膜４が形成されている。そして、Ｐ型ウェル３上に、例えば、窒化シリコンからなるサイドウォール１６及び例えば、酸化シリコンなどからなる層間絶縁膜１９を含む絶縁膜Ｆが形成されている。
そして、例えば、絶縁膜Ｆには、ゲート電極用溝Ａが形成されており、ゲート電極用溝Ａの少なくとも底部には酸化シリコンより誘電率の高い、いわゆるＨｉｇｈ−ｋ膜あるいは酸化シリコンなどからなるゲート絶縁膜２０が形成されている。また、ゲート絶縁膜２０は、ゲート電極用溝Ａの内側表面に形成されていてもよい。そして、ゲート電極用溝Ａにおけるゲート絶縁膜２０上には、例えば、Ｌａ，Ｅｒ，Ｙ，Ｙｂ，Ｚｎ，Ｓｃ，Ｐｂ，Ｍｇ，Ｍｎ，Ａｌ，Ｈｆ，Ｔａ，Ｔｉ，Ｚｒ，Ｖなどの材料からなる膜、またはそれらの材料を含むシリサイド膜、シリコン窒化膜、カーバイド膜、または前記金属を２種以上含む合金からなる膜などからなり、例えば、膜厚が１〜１００ｎｍであるＮＴｒ仕事関数制御メタル膜２１が形成されている。
そして、ゲート電極用溝ＡにおけるＮＴｒ仕事関数制御メタル膜２１上に、例えば、ＷＦ６，ＮＦ３，ＣＦ４，ＣＨＦ３，ＳＦ６などのフッ素を含むガスによるガス処理またはイオン注入法などによりフッ化処理された、例えば、Ｔｉ，Ｔａ，Ｒｕ，Ｐｒ，Ｐｔ，Ｍｏ，Ｗ，Ｎｉ，Ｃｏ，Ｃｒ，Ｒｅ，Ｒｈ，Ｐｂなどの材料からなる膜、またはそれらの材料を含む窒化膜、シリサイド膜、シリコン窒化膜、カーバイド膜、または前記金属を２種以上含む合金からなる膜であり、好適にはＴｉＮ膜からなり、例えば、膜厚が１〜１００ｎｍであるＰＴｒ仕事関数制御メタル膜２３が形成されている。上記のようにフッ化処理されることにより、ＰＴｒ仕事関数制御メタル膜２３は、膜全体にフッ素がドープされており、少なくともＰＴｒ仕事関数制御メタル膜２３と下層との界面まで、フッ素がドープされている。ＮＴｒ領域にＰＴｒ仕事関数制御メタル膜２３が形成されているが、ゲート絶縁膜２０上ではなく、ＮＴｒ仕事関数制御メタル膜２１上に形成されているため、ＮＴｒの閾値電圧には影響を及ぼさない。
そして、ＰＴｒ仕事関数制御メタル膜２３上におけるゲート電極用溝Ａにゲート電極２５が埋め込まれている。ゲート電極２５は、例えば、金属または多結晶シリコンなどの導電体材料からなり、好ましくはタングステン（Ｗ）からなる。
また、サイドウォール１６の下部におけるＰ型ウェル３中には、Ｎ型不純物が導入されているＮ型エクステンション領域１５ｎが形成されている。Ｎ型不純物としては、例えばリンである。そして、ゲート電極２５の両側であって、Ｎ型エクステンション領域１５ｎの外側におけるＰ型ウェル３中には、Ｎ型エクステンション領域１５ｎよりも深いＮ型ソース・ドレイン領域１７ｎが形成されている。
また、Ｐ型ウェル３と層間絶縁膜１９の境界におけるＮ型ソース・ドレイン領域１７ｎの上層には、例えば、チタンシリサイド（ＴｉＳｉ２）、コバルトシリサイド（ＣｏＳｉ２）あるいはニッケルシリサイド（ＮｉＳｉ）などからなる高融点金属シリサイド膜１８が形成されている。
このように本実施形態に係る半導体装置１におけるＮＴｒは構成されている。
このように本実施形態に係る半導体装置１におけるＮＴｒは構成されている。
次に、ＰＴｒの構造について説明する。
図１に示すように、例えば、チャネル形成領域を有するＮ型半導体基板２に、活性領域（不図示）を区切る素子分離絶縁膜４が形成されている。そして、Ｎ型半導体基板２上に、例えば、窒化シリコンからなるサイドウォール１６及び、例えば酸化シリコンなどからなる層間絶縁膜１９を含む絶縁膜Ｆが形成されている。
図１に示すように、例えば、チャネル形成領域を有するＮ型半導体基板２に、活性領域（不図示）を区切る素子分離絶縁膜４が形成されている。そして、Ｎ型半導体基板２上に、例えば、窒化シリコンからなるサイドウォール１６及び、例えば酸化シリコンなどからなる層間絶縁膜１９を含む絶縁膜Ｆが形成されている。
そして、例えば絶縁膜Ｆには、ゲート電極用溝Ｂが形成されており、ゲート電極用溝Ｂの少なくとも底部には酸化シリコンより誘電率の高い、いわゆるＨｉｇｈ−ｋ膜あるいは酸化シリコンなどからなるゲート絶縁膜２０が形成されている。また、ゲート絶縁膜２０は、ゲート電極用溝Ａの内側表面に形成されていてもよい。
そして、ゲート電極用溝Ｂにおけるゲート絶縁膜２０上に、例えば、ＷＦ６，ＮＦ３，ＣＦ４，ＣＨＦ３，ＳＦ６などのフッ素を含むガスによるガス処理またはイオン注入法などによりフッ化処理された例えばＴｉ，Ｔａ，Ｒｕ，Ｐｒ，Ｐｔ、Ｍｏ，Ｗ，Ｎｉ，Ｃｏ，Ｃｒ，Ｒｅ，Ｒｈ，Ｐｂなどの材料からなる膜、またはそれらの材料を含む窒化膜、シリサイド膜、シリコン窒化膜、カーバイド膜、または前記金属を２種以上含む合金からなる膜であり、好適にはＴｉＮ膜からなり、例えば膜厚が１〜１００ｎｍであるＰＴｒ仕事関数制御メタル膜２３が形成されている。上記のようにフッ化処理されることにより、ＰＴｒ仕事関数制御メタル膜２３は、膜全体にフッ素がドープされており、少なくともＰＴｒ仕事関数制御メタル膜２３と下層との界面までフッ素がドープされている。
そして、ＰＴｒ仕事関数制御メタル膜２３上におけるゲート電極用溝Ｂにゲート電極２５が埋め込まれている。ゲート電極２５は、例えば金属または多結晶シリコンなどの導電体材料からなり、好ましくはタングステンからなる。
また、サイドウォール１６の下部におけるＮ型半導体基板２中には、Ｐ型不純物が導入されているＰ型エクステンション領域１５ｐが形成されている。Ｐ型不純物としては、例えばホウ素である。そして、ゲート電極２５の両側であってＰ型エクステンション領域１５ｐの外側におけるＮ型半導体基板２中には、Ｐ型エクステンション領域１５ｐよりも深いＰ型ソース・ドレイン領域１７ｐが形成されている。
また、Ｎ型半導体基板２と層間絶縁膜１９の境界におけるＰ型ソース・ドレイン領域１７ｐの上層には、例えばチタンシリサイド（ＴｉＳｉ２）、コバルトシリサイド（ＣｏＳｉ２）あるいはニッケルシリサイド（ＮｉＳｉ）などからなる高融点金属シリサイド膜１８が形成されている。
このように本実施形態に係る半導体装置１におけるＰＴｒは構成されている。
このように本実施形態に係る半導体装置１におけるＰＴｒは構成されている。
上記の本実施形態に係る半導体装置は、ＮＴｒ領域とＰＴｒ領域とで異なる材料からなる仕事関数制御メタル膜を用いることで、それぞれの閾値電圧を個別に制御することが容易になり、低い閾値電圧が得られやすくなる。さらにフッ素がドープされたＰＴｒ仕事関数制御メタル膜を用いることにより、低い閾値電圧が得られやすくなる。
次に、上記の本実施形態に係る半導体装置の製造方法について図面を参照して説明する。図２から図１３は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。
まず、図２に示すように、ＮＴｒ領域においてＰ型ウェル３を有するＮ型半導体基板２に、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により、活性領域（不図示）を区切る素子分離絶縁膜４を形成する。
次に、例えば熱酸化法により全面に膜厚４ｎｍ程度の酸化シリコンを形成し、さらに例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により膜厚が１５０から２００ｎｍのポリシリコンを堆積し、さらに例えば、膜厚が５０から１００ｎｍの窒化シリコンを堆積させる。続いて、フォトリソグラフィによりゲート形成領域を残してエッチング加工することにより、ＮＴｒ領域におけるＰ型ウェル３及びＰＴｒ領域におけるＮ型半導体基板２の活性領域におけるゲート電極形成領域上において、酸化シリコンのダミーゲート絶縁膜１２、ポリシリコンからなるダミーゲート電極１３、及び窒化シリコンからなるハードマスク層１４を積層する。
次に、例えば熱酸化法により全面に膜厚４ｎｍ程度の酸化シリコンを形成し、さらに例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により膜厚が１５０から２００ｎｍのポリシリコンを堆積し、さらに例えば、膜厚が５０から１００ｎｍの窒化シリコンを堆積させる。続いて、フォトリソグラフィによりゲート形成領域を残してエッチング加工することにより、ＮＴｒ領域におけるＰ型ウェル３及びＰＴｒ領域におけるＮ型半導体基板２の活性領域におけるゲート電極形成領域上において、酸化シリコンのダミーゲート絶縁膜１２、ポリシリコンからなるダミーゲート電極１３、及び窒化シリコンからなるハードマスク層１４を積層する。
次に図３に示すように、ＮＴｒ領域におけるＰ型ウェル３の活性領域において、例えば、ハードマスク層１４をマスクとして、Ｎ型不純物を浅くイオン注入することによりＮ型エクステンション領域１５ｎを形成する。Ｎ型不純物として例えばリンを用いる。
また、ＰＴｒ領域におけるＮ型半導体基板２の活性領域において、例えばハードマスク層１４をマスクとして、Ｐ型不純物を浅くイオン注入することによりＰ型エクステンション領域１５ｐを形成する。Ｐ型不純物として、例えばホウ素を用いる。
また、ＰＴｒ領域におけるＮ型半導体基板２の活性領域において、例えばハードマスク層１４をマスクとして、Ｐ型不純物を浅くイオン注入することによりＰ型エクステンション領域１５ｐを形成する。Ｐ型不純物として、例えばホウ素を用いる。
次に、図４に示すように、例えば、プラズマＣＶＤ法によりＮ型半導体基板２の全面に堆積させた酸化シリコンを全面にエッチバックして、ＮＴｒ領域及びＰＴｒ領域にサイドウォール１６を形成する。そして、ＮＴｒ領域において、例えばサイドウォール１６及びハードマスク層１４をマスクとして、Ｎ型不純物を深くイオン注入することによりＮ型ソース・ドレイン領域１７ｎを形成する。
次に、ＰＴｒ領域において、例えばサイドウォール１６及びハードマスク層１４をマスクとして、Ｐ型不純物を深くイオン注入することによりＰ型ソース・ドレイン領域１７ｐを形成する。
次に、ＰＴｒ領域において、例えばサイドウォール１６及びハードマスク層１４をマスクとして、Ｐ型不純物を深くイオン注入することによりＰ型ソース・ドレイン領域１７ｐを形成する。
次に、図５に示すように、Ｎ型ソース・ドレイン領域１７ｎ及びＰ型ソース・ドレイン領域１７ｐの表面全面にスパッタリングによりチタン、コバルト、ニッケルなどの高融点金属を堆積させ、高融点金属とシリコンとが接触しているところでシリサイド化させて、高融点金属シリサイド膜１８を形成する。その後、未反応の高融点金属を除去する。
次に、図６に示すように、例えばハードマスク層１４を被覆するように全面にＣＶＤ法などにより酸化シリコンを堆積させて絶縁層を形成する。その後、ハードマスク層１４の表面が露出するまで上面からＣＭＰ（Ｃｈｅｍｉｃａｌ ａｎｄ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により研磨して、層間絶縁膜１９を形成する。
次に、図７に示すように、例えばエッチング処理によりダミーゲート電極１３及びハードマスク層１４を除去する。
このエッチングとして、酸化シリコンのダミーゲート絶縁膜１２に対して十分に選択比を有するようなエッチング条件とする。
次に、例えば上記エッチングにより露出したダミーゲート絶縁膜１２の表面をアンモニア及びフッ化水素を含むエッチングガスにより処理をする。次に、エッチングガス処理により生成した生成物を分解及び蒸発させる。このようにして、ゲート電極用溝Ａ及びゲート電極用溝Ｂを形成する。
このエッチングとして、酸化シリコンのダミーゲート絶縁膜１２に対して十分に選択比を有するようなエッチング条件とする。
次に、例えば上記エッチングにより露出したダミーゲート絶縁膜１２の表面をアンモニア及びフッ化水素を含むエッチングガスにより処理をする。次に、エッチングガス処理により生成した生成物を分解及び蒸発させる。このようにして、ゲート電極用溝Ａ及びゲート電極用溝Ｂを形成する。
次に、図８に示すように、例えば熱酸化法によりゲート電極用溝Ａ及びゲート電極用溝Ｂの内側表面及び層間絶縁膜１９の表面を被覆して、酸化シリコンより誘電率の高い、いわゆるＨｉｇｈ−ｋ膜、あるいは酸化シリコンなどからなるゲート絶縁膜２０を形成する。
次に、図９に示すように、例えばＣＶＤ法又はスパッタリング法などにより、ゲート絶縁膜２０上の全面に、例えばＬａ，Ｅｒ，Ｙ，Ｙｂ，Ｚｎ，Ｓｃ，Ｐｂ，Ｍｇ，Ｍｎ，Ａｌ，Ｈｆ，Ｔａ，Ｔｉ、Ｚｒ，Ｖなどの材料からなる膜、またはそれらの材料を含むシリサイド膜、カーバイド膜、または前記金属を２種以上含む合金からなる膜、シリコン窒化膜などからなるＮＴｒ仕事関数制御メタル膜２１を膜厚が１〜１００ｎｍとなるように形成する。
次に、図１０に示すように、ＰＴｒ領域におけるＮＴｒ仕事関数制御メタル膜２１を除去するために、ＮＴｒ領域における、ＮＴｒ仕事関数制御メタル膜２１上に、例えばスピンコータなどのレジスト塗布装置によりレジストを塗布し、レジストを露光し、スピンデベロッパなどのレジスト現像装置により現像し、レジスト２２を形成する。
次に、図１１に示すように、レジスト２２をマスクとして、例えば、ウエットエッチング法などのエッチング処理により、ＰＴｒ領域におけるＮＴｒ仕事関数制御メタル膜２１を除去する。このときＮＴｒ領域におけるＮＴｒ仕事関数制御メタル膜２１は、レジスト２２により被覆されているため除去されない。
そして、例えばプラズマアッシングなどによりレジスト２２を除去する。
そして、例えばプラズマアッシングなどによりレジスト２２を除去する。
次に、図１２に示すように、例えばＣＶＤ法又はスパッタリング法などにより、ＮＴｒ領域におけるＮＴｒ仕事関数制御メタル膜２１及びＰＴｒ領域におけるゲート絶縁膜２０上の全面に、例えば、Ｔｉ，Ｔａ，Ｒｕ，Ｐｒ，Ｐｔ、Ｍｏ，Ｗ，Ｎｉ，Ｃｏ，Ｃｒ，Ｒｅ，Ｒｈ，Ｐｂなどの材料からなる膜、またはそれらの材料を含む窒化膜、シリサイド膜、カーバイド膜、または前記金属を２種以上含む合金からなる膜、シリコン窒化膜からなり、好適にはＴｉＮ膜からなるＰＴｒ仕事関数制御メタル膜２３を膜厚が１〜１００ｎｍとなるように形成する。
次に、図１３に示すように、ＰＴｒ仕事関数制御メタル膜２３の全面にフッ化処理を施す。フッ化処理として、例えば、フッ素を含むガスを用いる処理、イオン注入法などがある。フッ化処理をすることにより、ＰＴｒ仕事関数制御メタル膜２３全体にフッ素がドープされる。
ガスを用いる処理としては、例えばＷＦ６，ＮＦ３，ＣＦ４，ＣＨＦ３，ＳＦ６などのフッ素を含むガスを用い、処理温度を２５０℃から７００℃、処理圧力を０．１から２００Ｔｏｒｒとしてフッ化処理を施す。
ガスを用いる処理としては、例えばＷＦ６，ＮＦ３，ＣＦ４，ＣＨＦ３，ＳＦ６などのフッ素を含むガスを用い、処理温度を２５０℃から７００℃、処理圧力を０．１から２００Ｔｏｒｒとしてフッ化処理を施す。
本実施形態において、イオン注入法によりフッ素をドープさせる方法を採用する場合、ゲート絶縁膜２０に欠陥が生じ、トランジスタの特性を劣化させる可能性がある。また、フッ素を深さ方向に対して深くドープすると、Ｎ型半導体基板２までフッ素が達し、トランジスタ特性に影響を及ぼす可能性がある。このため、フッ素はＰＴｒ領域におけるＰＴｒ仕事関数制御メタル膜２３とゲート絶縁膜２０との界面までドープさせればよく、フッ素をＰＴｒ仕事関数制御メタル膜２３の深さ方向に対して浅くドープする。
次に、図１４に示すように、フッ化処理を施したＰＴｒ仕事関数制御メタル膜２３の上層において、ゲート電極用溝Ａ及びゲート電極用溝Ｂの内側表面を被覆して、例えばＣＶＤ法、ＡＬＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）などにより導電体材料２４を成膜する。導電体材料として、例えば金属または多結晶シリコンなどからなり、好ましくは、タングステンである。
ＣＶＤ法としては、例えば、ＷＦ６，Ｈ２，ＳｉＨ４等のプロセスガスを用い、基板温度を３５０℃から４５０℃、圧力を１から１００Ｔｏｒｒとする。
ＣＶＤ法としては、例えば、ＷＦ６，Ｈ２，ＳｉＨ４等のプロセスガスを用い、基板温度を３５０℃から４５０℃、圧力を１から１００Ｔｏｒｒとする。
その後、例えばＣＭＰなどの研磨によりゲート電極用溝Ａ及びゲート電極用溝Ｂの外部における層間絶縁膜１９上に積層されているゲート絶縁膜２０、ＮＴｒ仕事関数制御メタル膜２１、ＰＴｒ仕事関数制御メタル膜２３及び導電体材料２４を除去し、ゲート電極２５を形成する。
以上の方法により、図１に示す構造の半導体装置と同様の半導体装置を製造することができる。
以上の方法により、図１に示す構造の半導体装置と同様の半導体装置を製造することができる。
本実施形態の半導体装置の製造方法の場合、ＮＴｒ領域におけるＮＴｒ仕事関数制御メタル膜２１上に積層されたＰＴｒ仕事関数制御メタル膜２３を除去しなくても、ＮＴｒの閾値電圧に影響を与えないため、製造工程の簡略化が図れる。また、タングステンはＴｉＮ膜と相性がよいため、ゲート電極２５としてタングステンを使用し、ＰＴｒ仕事関数制御メタル膜２３としてＴｉＮ膜を使用した場合、ＮＴｒ領域におけるＰＴｒ仕事関数制御メタル膜２３を残すことにより、ゲート電極２５の剥離を防止できる。
第２実施形態
図１５は、本発明の一実施形態に係る半導体装置の模式断面図である。
ＮＴｒ領域におけるゲート電極用溝Ａに積層されている膜以外は第１実施形態と同様である。従って、同一部分の説明は省略する。
ＰＴｒの構造については、第１実施形態のＰＴｒの構造と同一であるので説明を省略する。
図１５は、本発明の一実施形態に係る半導体装置の模式断面図である。
ＮＴｒ領域におけるゲート電極用溝Ａに積層されている膜以外は第１実施形態と同様である。従って、同一部分の説明は省略する。
ＰＴｒの構造については、第１実施形態のＰＴｒの構造と同一であるので説明を省略する。
ＮＴｒの構造について説明する。
ゲート電極用溝Ａにおけるゲート絶縁膜２０上には、例えば、Ｌａ，Ｅｒ，Ｙ，Ｙｂ，Ｚｎ，Ｓｃ，Ｐｂ，Ｍｇ，Ｍｎ，Ａｌ，Ｈｆ，Ｔａ，Ｔｉ、Ｚｒ，Ｖなどの材料からなる膜、またはそれらの材料を含むシリサイド膜、カーバイド膜、または前記金属を２種以上含む合金からなる膜、シリコン窒化膜などからなるＮＴｒ仕事関数制御メタル膜２１が形成されている。
ゲート電極用溝Ａにおけるゲート絶縁膜２０上には、例えば、Ｌａ，Ｅｒ，Ｙ，Ｙｂ，Ｚｎ，Ｓｃ，Ｐｂ，Ｍｇ，Ｍｎ，Ａｌ，Ｈｆ，Ｔａ，Ｔｉ、Ｚｒ，Ｖなどの材料からなる膜、またはそれらの材料を含むシリサイド膜、カーバイド膜、または前記金属を２種以上含む合金からなる膜、シリコン窒化膜などからなるＮＴｒ仕事関数制御メタル膜２１が形成されている。
そして、ＮＴｒ領域におけるＮＴｒ仕事関数制御メタル膜２１上におけるゲート電極用溝Ａにゲート電極２５が埋め込まれている。ゲート電極２５は、例えば、金属または多結晶シリコンなどの導電体材料からなり、好ましくはタングステンからなる。
このように本実施形態に係る半導体装置１は構成されている。
このように本実施形態に係る半導体装置１は構成されている。
上記の本実施形態に係る半導体装置は、第１実施形態と同様に、ＮＴｒ領域とＰＴｒ領域とで異なる材料からなる仕事関数制御メタル膜を用いることで、それぞれの閾値電圧の制御が容易になり、低い閾値電圧が得られやすくなる。さらにＰＴｒ仕事関数制御メタル膜にフッ素をドープすることにより、さらにＰＴｒの閾値電圧の制御が容易となり、低い閾値電圧が得られやすくなる。
本実施形態に係る半導体装置の製造方法について図面を参照して説明する。
まず、図１６に示すように、例えば、ＣＶＤ法又はスパッタリング法などにより、ＮＴｒ領域におけるＮＴｒ仕事関数制御メタル膜２１及びＰＴｒ領域におけるゲート絶縁膜２０上の全面に、例えば、Ｔｉ，Ｔａ，Ｒｕ，Ｐｒ，Ｐｔ、Ｍｏ，Ｗ，Ｎｉ，Ｃｏ，Ｃｒ，Ｒｅ，Ｒｈ，Ｐｂなどの材料からなる膜、またはそれらの材料を含む窒化膜、シリサイド膜、カーバイド膜、または前記金属を２種以上含む合金からなる膜、シリコン窒化膜からなり、好適にはＴｉＮ膜からなるＰＴｒ仕事関数制御メタル膜２３を膜厚が１〜１００ｎｍとなるように形成する。
まず、図１６に示すように、例えば、ＣＶＤ法又はスパッタリング法などにより、ＮＴｒ領域におけるＮＴｒ仕事関数制御メタル膜２１及びＰＴｒ領域におけるゲート絶縁膜２０上の全面に、例えば、Ｔｉ，Ｔａ，Ｒｕ，Ｐｒ，Ｐｔ、Ｍｏ，Ｗ，Ｎｉ，Ｃｏ，Ｃｒ，Ｒｅ，Ｒｈ，Ｐｂなどの材料からなる膜、またはそれらの材料を含む窒化膜、シリサイド膜、カーバイド膜、または前記金属を２種以上含む合金からなる膜、シリコン窒化膜からなり、好適にはＴｉＮ膜からなるＰＴｒ仕事関数制御メタル膜２３を膜厚が１〜１００ｎｍとなるように形成する。
次に、図１７に示すように、ＮＴｒ領域におけるＰＴｒ仕事関数制御メタル膜２３を除去するために、ＰＭＯＳとランジスタ領域における、ＰＴｒ仕事関数制御メタル膜２３上に、例えば、スピンコータなどのレジスト塗布装置によりレジストを塗布し、レジストを露光し、スピンデベロッパなどのレジスト現像装置により現像し、レジスト２６を形成する。
次に、図１８に示すように、レジスト２６をマスクとして、例えば、ウエットエッチング法などのエッチング処理により、ＮＴｒ領域におけるＰＴｒ仕事関数制御メタル膜２３を除去する。このときＰＴｒ領域におけるＰＴｒ仕事関数制御メタル膜２３は、レジスト２６により被覆されているため除去されない。
そして、例えば、プラズマアッシングなどによりレジスト２６を除去する。
そして、例えば、プラズマアッシングなどによりレジスト２６を除去する。
次に、図１９に示すように、ＮＴｒ領域におけるＮＴｒ仕事関数制御メタル膜２１上にレジスト２７を形成し、レジスト２７をマスクとして、ＰＴｒ領域におけるＰＴｒ仕事関数制御メタル膜２３にフッ化処理を施す。フッ化処理として、例えば、フッ素を含むガスを用いる処理、イオン注入法などがある。フッ化処理をすることにより、ＰＴｒ仕事関数制御メタル膜２３全体にフッ素がドープされる。
ガスを用いる処理としては、例えば、ＷＦ６，ＮＦ３，ＣＦ４，ＣＨＦ３，ＳＦ６などのフッ素を含むガスを用い、処理温度を２５０℃から７００℃、処理圧力を０．１から２００Ｔｏｒｒとして、フッ化処理を施す。
ガスを用いる処理としては、例えば、ＷＦ６，ＮＦ３，ＣＦ４，ＣＨＦ３，ＳＦ６などのフッ素を含むガスを用い、処理温度を２５０℃から７００℃、処理圧力を０．１から２００Ｔｏｒｒとして、フッ化処理を施す。
次に、図２０に示すように、ＮＴｒ領域におけるＮＴｒ仕事関数制御メタル膜２１の上層において、ゲート電極用溝Ａの内側表面を被覆し、またフッ化処理を施したＰＴｒ仕事関数制御メタル膜２３の上層において、ゲート電極用溝Ｂの内側表面を被覆して、例えば、ＣＶＤ法、ＡＬＤ法などにより導電体材料２４を形成する。導電体材料２４は、例えば、金属または多結晶シリコンなどからなり、好ましくは、タングステンである。
ＣＶＤ法として、例えば、基板温度を３５０℃から４５０℃、圧力を１から１００Ｔｏｒｒとし、ＷＦ６，Ｈ２，ＳｉＨ４等のプロセスガスを用いて導電体材料２４を形成する。
ＣＶＤ法として、例えば、基板温度を３５０℃から４５０℃、圧力を１から１００Ｔｏｒｒとし、ＷＦ６，Ｈ２，ＳｉＨ４等のプロセスガスを用いて導電体材料２４を形成する。
その後、例えば、ＣＭＰなどの研磨によりＮＴｒ領域におけるゲート電極用溝Ａの外部における層間絶縁膜１９上に積層されているゲート絶縁膜２０、ＮＴｒ仕事関数制御メタル膜２１及び導電体材料２４、及びＰＴｒ領域におけるゲート電極用溝Ｂの外部における層間絶縁膜１９上に積層されているゲート絶縁膜２０、ＰＴｒ仕事関数制御メタル膜２３及び導電体材料２４を除去し、ゲート電極２５を形成する。
以上の方法により、図１５に示す構造の半導体装置と同様の半導体装置を製造することができる。
以上の方法により、図１５に示す構造の半導体装置と同様の半導体装置を製造することができる。
次に、本発明におけるＰＴｒ仕事関数制御メタル膜にフッ化処理を施した場合のＮＴｒ及びＰＴｒの閾値電圧の変化について、実験結果を用いてさらに詳しく説明するが、本発明はこれらの例によってなんら限定されるものではない。
図２１は、トランジスタのＲｏｌｌ−ｏｆｆ特性を示す図であり、図２１（ａ）は、ＰＴｒ仕事関数制御メタル膜にフッ素がドープされた場合とフッ素がドープされていない場合のＰＴｒのＲｏｌｌ−ｏｆｆ特性を示す。横軸はゲート長、縦軸は閾値である。また、図２１（ｂ）は、ＰＴｒ仕事関数制御メタル膜にフッ素がドープされた場合とフッ素がドープされていない場合のＮＴｒのＲｏｌｌ−ｏｆｆ特性を示す。図２１（ａ）、図２１（ｂ）ともに、■はフッ素がドープされた場合を示し、□はフッ素がドープされていない場合を示す。
本実験には、図１に示す構造の半導体装置を用い、ＰＴｒ仕事関数制御メタル膜にフッ素をドープした場合とドープしていない場合のＰＴｒ、ＮＴｒそれぞれの閾値電圧を測定した。
ＰＴｒ仕事関数制御メタル膜は、膜厚が１〜５０ｎｍであり、処理温度４００℃で、数十秒間フッ素を含むガスに曝すことによりフッ素をドープした。
ＰＴｒ仕事関数制御メタル膜は、膜厚が１〜５０ｎｍであり、処理温度４００℃で、数十秒間フッ素を含むガスに曝すことによりフッ素をドープした。
図２１（ａ）はＰＴｒのＲｏｌｌ−ｏｆｆ特性を示す。図２１（ａ）からＰＴｒ仕事関数制御メタル膜にフッ素をドープした場合、フッ素をドープしていない場合と比べて、ＰＴｒの閾値電圧の絶対値が低下することが分かる。
図２１（ｂ）はＮＴｒのＲｏｌｌ−ｏｆｆ特性を示す。図２１（ｂ）からＰＴｒ仕事関数制御メタル膜にフッ素をドープした場合、ＮＴｒの閾値電圧はフッ素をドープしていない場合とほぼ同一であることが分かる。
従って、本発明に係る半導体装置によれば、ＰＴｒ仕事関数制御メタル膜にフッ素をドープすることにより、ＮＴｒの閾値電圧を変化させずに、ＰＴｒの閾値電圧のみを変化させることができる。
なお、上記の本実施形態におけるＮＴｒは、本発明の第１トランジスタに相当する。また、ＰＴｒは、本発明の第２トランジスタに相当する。また、ＮＴｒ領域は、第１トランジスタ領域に相当する。また、ＰＴｒ領域は、第２トランジスタ領域に相当する。また、ＮＴｒ仕事関数制御メタル膜２１は、本発明の第１仕事関数制御メタル膜に相当する。また、ＰＴｒ仕事関数制御メタル膜２３は、本発明の第２仕事関数制御メタル膜に相当する。
本発明は上記の説明に限定されない。
例えば、半導体装置における半導体基板をＮ型半導体基板として説明したが、Ｐ型半導体基板であってもよい。また、Ｐ型半導体基板とした場合、ウェル領域、エクステンション領域、ソース・ドレイン領域にドープさせる不純物を適宜変更する。
また、例えば、ＮＴｒ仕事関数制御メタル膜及びＰＴｒ仕事関数制御メタル膜を構成する材料は、上記の実施形態に限定されない。
また、例えば、半導体装置の製造方法において、ダミーゲート絶縁膜を除去せずに、ダミーゲート絶縁膜をゲート絶縁膜としてもよい。
また、成膜方法は、上記の実施形態に限定されない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
例えば、半導体装置における半導体基板をＮ型半導体基板として説明したが、Ｐ型半導体基板であってもよい。また、Ｐ型半導体基板とした場合、ウェル領域、エクステンション領域、ソース・ドレイン領域にドープさせる不純物を適宜変更する。
また、例えば、ＮＴｒ仕事関数制御メタル膜及びＰＴｒ仕事関数制御メタル膜を構成する材料は、上記の実施形態に限定されない。
また、例えば、半導体装置の製造方法において、ダミーゲート絶縁膜を除去せずに、ダミーゲート絶縁膜をゲート絶縁膜としてもよい。
また、成膜方法は、上記の実施形態に限定されない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
１：半導体装置 ２：Ｎ型半導体基板 ３：Ｐ型ウェル ４：素子分離絶縁膜 １２：ダミーゲート絶縁膜 １３：ダミーゲート電極 １４：ハードマスク層 １５ｎ：Ｎ型エクステンション領域 １５ｐ：Ｐ型エクステンション領域 １６：サイドウォール １７ｎ：Ｎ型ソース・ドレイン領域 １７ｐ：Ｐ型ソース・ドレイン領域 １８：高融点金属シリサイド膜 １９：層間絶縁膜 ２０：ゲート絶縁膜 ２１：ＮＴｒ仕事関数制御メタル膜 ２２：レジスト ２３：ＰＴｒ仕事関数制御メタル膜 ２４：導電体材料 ２５：ゲート電極 ２６：レジスト ２７：レジスト Ａ：ゲート電極用溝 Ｂ：ゲート電極用溝 Ｆ：絶縁膜
Claims (12)
- Ｎチャネル型の第１トランジスタとＰチャネル型の第２トランジスタとを含む半導体装置において、
前記第１トランジスタ領域において第１チャネル形成領域を有し、前記第２トランジスタ領域において第２チャネル形成領域を有する半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記第１トランジスタ領域及び前記第２トランジスタ領域における前記絶縁膜にそれぞれ形成され、底面が前記半導体基板の表面である第１ゲート電極用溝及び第２ゲート電極用溝と、
前記第１ゲート電極用溝及び前記第２ゲート電極用溝の少なくとも底部にそれぞれ形成されたゲート絶縁膜と、
前記第１ゲート電極用溝内における前記ゲート絶縁膜上に形成された前記第１トランジスタの仕事関数を調整する第１仕事関数制御メタル膜と、
前記第１ゲート電極用溝内における前記第１仕事関数制御メタル膜上及び前記第２ゲート電極用溝内における前記ゲート絶縁膜上に形成されたフッ素がドープされた前記第２トランジスタの仕事関数を調整する第２仕事関数制御メタル膜と、
前記第１ゲート電極用溝内及び前記第２ゲート電極用溝内における前記第２仕事関数制御メタル膜の上層において、前記第１ゲート電極用溝及び前記第２ゲート電極用溝にそれぞれ埋め込まれて形成された導電層と、
前記第１ゲート電極用溝の両側部における前記半導体基板中に形成された第１ソース・ドレイン領域及び、前記第２ゲート電極用溝の両側部における前記半導体基板中に形成された第２ソース・ドレイン領域とを有することを特徴とする、
半導体装置。 - 前記第２仕事関数制御メタル膜は、前記第２ゲート電極用溝内における前記ゲート絶縁膜上に形成され、
前記導電層は、前記第１ゲート電極用溝内における前記第１仕事関数制御メタル膜の上層及び前記第２ゲート電極用溝内における前記第２仕事関数制御メタル膜の上層において、前記第１ゲート電極用溝及び前記第２ゲート電極用溝にそれぞれ埋め込まれて形成されている、
請求項１に記載の半導体装置。 - 前記第２仕事関数制御メタル膜はフッ素がドープされた窒化チタンからなり、
前記導電層はタングステンからなる、
請求項１に記載の半導体装置。 - Ｐチャネル型トランジスタを含む半導体装置において、
チャネル形成領域を有する半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜に形成され、底面が前記半導体基板の表面であるゲート電極用溝と、
前記ゲート電極用溝の少なくとも底部に形成されたゲート絶縁膜と、
前記ゲート電極用溝内における前記ゲート絶縁膜上に形成されたフッ素がドープされた前記Ｐチャネル型トランジスタの仕事関数を調整する仕事関数制御メタル膜と、
前記ゲート電極用溝の両側部における前記半導体基板中に形成されたソース・ドレイン領域とを有することを特徴とする、
半導体装置。 - 前記ゲート電極用溝内における仕事関数制御メタル膜の上層において、前記ゲート電極用溝に埋め込まれて形成された導電層を有する、
請求項４に記載の半導体装置。 - 前記仕事関数制御メタル膜はフッ素がドープされた窒化チタンからなり、
前記導電層はタングステンからなる、
請求項５に記載の半導体装置。 - Ｎチャネル型の第１トランジスタとＰチャネル型の第２トランジスタとを含む半導体装置の製造方法において、
前記第１トランジスタ領域及び前記第２トランジスタ領域における半導体基板にそれぞれ第１ダミーゲート電極及び第２ダミーゲート電極を形成する工程と、
前記第１ダミーゲート電極の両側部における前記半導体基板中に第１ソース・ドレイン領域及び前記第２ダミーゲート電極の両側部における前記半導体基板中に第２ソース・ドレイン領域を形成する工程と、
前記第１ダミーゲート電極及び前記第２ダミーゲート電極を被覆する絶縁膜を形成する工程と、
前記絶縁膜の上面から前記第１ダミーゲート電極及び前記第２ダミーゲート電極が露出するまで前記絶縁膜を除去する工程と、
前記半導体基板の表面まで前記第１ダミーゲート電極及び前記第２ダミーゲート電極を除去して、それぞれ第１ゲート電極用溝及び第２ゲート電極用溝を形成する工程と、
前記絶縁膜上と前記第１ゲート電極用溝の内側表面と前記第２ゲート電極用溝の内側表面とにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記第１トランジスタの仕事関数を調整する第１仕事関数制御メタル膜を形成する工程と、
前記第２トランジスタ領域における前記第１仕事関数制御メタル膜を除去する工程と、
前記第１トランジスタ領域における前記第１仕事関数制御メタル膜上及び前記第２トランジスタ領域における前記ゲート絶縁膜上に、前記第２トランジスタの仕事関数を制御する第２仕事関数制御メタル膜を形成する工程と、
前記第２仕事関数制御メタル膜にフッ化処理を施す工程と、
前記第１ゲート電極用溝及び前記第２ゲート電極用溝を埋め込んで、フッ化処理した前記第２仕事関数制御メタル膜の上層に導電層を形成する工程と、
前記第１ゲート電極用溝及び前記第２ゲート電極用溝の外部の前記導電層を除去する工程とを有することを特徴とする、
半導体装置の製造方法。 - 前記第２仕事関数制御メタル膜にフッ化処理を施す工程の後に、前記第１トランジスタ領域における前記第２仕事関数制御メタル膜を除去する工程と、
前記第１トランジスタ領域における前記第１仕事関数制御メタル膜及び前記第２トランジスタ領域における前記第２仕事関数制御メタル膜上に導電層を形成する工程とを有する、
請求項７に記載の半導体装置の製造方法。 - 前記フッ化処理を施す工程において、フッ素を含むガスを用いて前記第２仕事関数制御メタル膜にガス処理を施す、
請求項７に記載の半導体装置の製造方法。 - Ｐチャネル型トランジスタを含む半導体装置の製造方法において、
チャネル領域を有する半導体基板にダミーゲート電極を形成する工程と、
前記ダミーゲート電極の両側部における前記半導体基板中にソース・ドレイン領域を形成する工程と、
前記ダミーゲート電極を被覆する絶縁膜を形成する工程と、
前記絶縁膜の上面から前記ダミーゲート電極が露出するまで前記絶縁膜を除去する工程と、
前記半導体基板の表面まで前記ダミーゲート電極を除去してゲート電極用溝を形成する工程と、
前記絶縁膜上及び前記ゲート電極用溝の内側表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上全面に前記Ｐチャネル型トランジスタの仕事関数を調整する仕事関数制御メタル膜を形成する工程と、
前記仕事関数制御メタル膜にフッ化処理を施す工程とを有することを特徴とする、
半導体装置の製造方法。 - 前記ゲート電極用溝を埋め込んで、フッ化処理した前記仕事関数制御メタル膜の上層に導電層を形成する工程と、
前記ゲート電極用溝の外部の前記導電層を除去する工程とを有する、
請求項１０に記載の半導体装置の製造方法。 - 前記フッ化処理を施す工程において、フッ素を含むガスを用いて前記仕事関数制御メタル膜にガス処理を施す、
請求項１０に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007197572A JP2009033032A (ja) | 2007-07-30 | 2007-07-30 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007197572A JP2009033032A (ja) | 2007-07-30 | 2007-07-30 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009033032A true JP2009033032A (ja) | 2009-02-12 |
Family
ID=40403192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007197572A Pending JP2009033032A (ja) | 2007-07-30 | 2007-07-30 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2009033032A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011001558A1 (ja) * | 2009-07-01 | 2011-01-06 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| KR20130000206A (ko) * | 2011-06-22 | 2013-01-02 | 삼성전자주식회사 | 식각 정지 절연막을 이용한 반도체 장치의 제조 방법 |
| JP2013051418A (ja) * | 2011-08-30 | 2013-03-14 | Renesas Electronics Corp | 半導体装置とその製造方法 |
| CN103117297A (zh) * | 2011-11-17 | 2013-05-22 | 联华电子股份有限公司 | 半导体结构及其制作工艺 |
| US8580629B2 (en) | 2010-11-15 | 2013-11-12 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device using a work function control film |
| CN103545190A (zh) * | 2012-07-16 | 2014-01-29 | 中国科学院微电子研究所 | 栅极结构的形成方法、半导体器件的形成方法以及半导体器件 |
| US8946026B2 (en) | 2010-11-24 | 2015-02-03 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor device including metal gate electrodes |
| CN104733298A (zh) * | 2013-12-18 | 2015-06-24 | 台湾积体电路制造股份有限公司 | 具有金属栅极的半导体结构及其制造方法 |
| KR101777662B1 (ko) | 2010-10-06 | 2017-09-14 | 삼성전자 주식회사 | 반도체 장치의 게이트 형성 방법 |
| CN110581134A (zh) * | 2018-06-08 | 2019-12-17 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
| WO2023019739A1 (zh) * | 2021-08-20 | 2023-02-23 | 长鑫存储技术有限公司 | 晶体管及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000315789A (ja) * | 1999-04-30 | 2000-11-14 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2001284466A (ja) * | 2000-03-29 | 2001-10-12 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2003273350A (ja) * | 2002-03-15 | 2003-09-26 | Nec Corp | 半導体装置及びその製造方法 |
-
2007
- 2007-07-30 JP JP2007197572A patent/JP2009033032A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000315789A (ja) * | 1999-04-30 | 2000-11-14 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2001284466A (ja) * | 2000-03-29 | 2001-10-12 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2003273350A (ja) * | 2002-03-15 | 2003-09-26 | Nec Corp | 半導体装置及びその製造方法 |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011001558A1 (ja) * | 2009-07-01 | 2011-01-06 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| US8836039B2 (en) | 2009-07-01 | 2014-09-16 | Panasonic Corporation | Semiconductor device including high-k/metal gate electrode |
| KR101777662B1 (ko) | 2010-10-06 | 2017-09-14 | 삼성전자 주식회사 | 반도체 장치의 게이트 형성 방법 |
| US8580629B2 (en) | 2010-11-15 | 2013-11-12 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device using a work function control film |
| US8946026B2 (en) | 2010-11-24 | 2015-02-03 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor device including metal gate electrodes |
| KR101692362B1 (ko) | 2011-06-22 | 2017-01-05 | 삼성전자 주식회사 | 식각 정지 절연막을 이용한 반도체 장치의 제조 방법 |
| KR20130000206A (ko) * | 2011-06-22 | 2013-01-02 | 삼성전자주식회사 | 식각 정지 절연막을 이용한 반도체 장치의 제조 방법 |
| US8748251B2 (en) | 2011-06-22 | 2014-06-10 | Samsung Electronics Co., Ltd. | Methods for manufacturing semiconductor devices using etch stop dielectric layers and related devices |
| JP2013051418A (ja) * | 2011-08-30 | 2013-03-14 | Renesas Electronics Corp | 半導体装置とその製造方法 |
| CN103117297A (zh) * | 2011-11-17 | 2013-05-22 | 联华电子股份有限公司 | 半导体结构及其制作工艺 |
| CN103545190A (zh) * | 2012-07-16 | 2014-01-29 | 中国科学院微电子研究所 | 栅极结构的形成方法、半导体器件的形成方法以及半导体器件 |
| CN104733298A (zh) * | 2013-12-18 | 2015-06-24 | 台湾积体电路制造股份有限公司 | 具有金属栅极的半导体结构及其制造方法 |
| CN110581134A (zh) * | 2018-06-08 | 2019-12-17 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
| WO2023019739A1 (zh) * | 2021-08-20 | 2023-02-23 | 长鑫存储技术有限公司 | 晶体管及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5089576B2 (ja) | 自己整合され積極的にスケーリングされたｃｍｏｓデバイスにおけるゲート電極の金属／金属窒化物二重層のｃｍｏｓ構造体及び半導体構造体 | |
| CN101027770B (zh) | 一种包括金属栅电极的集成电路及制备金属栅电极的方法 | |
| JP5326274B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2009033032A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP5297869B2 (ja) | 二重仕事関数半導体デバイスの製造方法及びそのデバイス | |
| CN112201626B (zh) | 半导体装置 | |
| US7229873B2 (en) | Process for manufacturing dual work function metal gates in a microelectronics device | |
| JP4770885B2 (ja) | 半導体装置 | |
| JP5270086B2 (ja) | ｐＦＥＴ材料としての金属酸窒化物を用いた半導体構造およびその製造方法 | |
| US7303983B2 (en) | ALD gate electrode | |
| JP5569173B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP4728323B2 (ja) | 調整可能なゲート電極の仕事関数を備えたデュアルメタルのｃｍｏｓトランジスタおよびその製造方法 | |
| KR20080032220A (ko) | 완전 변환된 반도체 금속 합금에 의한 금속 게이트ｍｏｓｆｅｔ | |
| JP2013175769A (ja) | 半導体装置の製造方法 | |
| JP2008060538A (ja) | 半導体装置およびその製造方法 | |
| JP4771024B2 (ja) | 半導体装置の製造方法 | |
| JP2009026997A (ja) | 半導体装置およびその製造方法 | |
| US9218975B2 (en) | Methods of forming a replacement gate structure having a gate electrode comprised of a deposited intermetallic compound material | |
| US20150093914A1 (en) | Methods for depositing an aluminum oxide layer over germanium susbtrates in the fabrication of integrated circuits | |
| JP3646718B2 (ja) | 半導体装置の製造方法 | |
| JP2008227165A (ja) | 半導体装置およびその製造方法 | |
| JP2008016522A (ja) | 半導体装置の製造方法および半導体装置 | |
| US20050136580A1 (en) | Hydrogen free formation of gate electrodes | |
| TW202347431A (zh) | 半導體裝置及製造方法 | |
| JP3987046B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100510 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121012 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121023 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130409 |