[go: up one dir, main page]

JP5569173B2 - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置 Download PDF

Info

Publication number
JP5569173B2
JP5569173B2 JP2010139847A JP2010139847A JP5569173B2 JP 5569173 B2 JP5569173 B2 JP 5569173B2 JP 2010139847 A JP2010139847 A JP 2010139847A JP 2010139847 A JP2010139847 A JP 2010139847A JP 5569173 B2 JP5569173 B2 JP 5569173B2
Authority
JP
Japan
Prior art keywords
region
gate electrode
film
gate
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010139847A
Other languages
English (en)
Other versions
JP2012004455A (ja
Inventor
雅則 塚本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2010139847A priority Critical patent/JP5569173B2/ja
Priority to TW100118366A priority patent/TWI469262B/zh
Priority to US13/116,727 priority patent/US8871585B2/en
Priority to CN2011101568418A priority patent/CN102290375A/zh
Publication of JP2012004455A publication Critical patent/JP2012004455A/ja
Application granted granted Critical
Publication of JP5569173B2 publication Critical patent/JP5569173B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/792—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions comprising applied insulating layers, e.g. stress liners
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H10D84/0177—Manufacturing their gate conductors the gate conductors having different materials or different implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0186—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は半導体装置の製造方法及び半導体装置に関し、特に、ｎチャネル及びｐチャネル電界効果トランジスタを有する半導体装置の製造方法及び半導体装置に関するものである。
金属―絶縁膜（酸化膜）―半導体電界効果トランジスタ（metal-insulator(oxide) semiconductor field effect transistor，ＭＩＳＦＥＴあるいはＭＯＳＦＥＴ）は、半導体装置の基本的な素子である。ＭＩＳＦＥＴは、半導体装置の小型化及び高集積化を進めるにつれてますます微細化されてきている。
同一基板上にｎチャネルＭＩＳＦＥＴ（以下ＮＴｒとも称する）とｐチャネルＭＩＳＦＥＴ（以下ＰＴｒとも称する）を有する構成は、一般にＣＭＯＳ回路と呼ばれている。
ＣＭＯＳ回路は、消費電力が少なく、また微細化や高集積化が容易で高速動作が可能であることから、多くのＬＳＩを構成するデバイスとして広く用いられている。
従来、ゲート絶縁膜にはシリコンの熱酸化膜（酸化シリコン：ＳｉＯ２）あるいは酸化シリコンを熱やプラズマ中で窒化した膜（酸化窒化シリコン：ＳｉＯＮ）が広く用いられてきた。
また、ゲート電極としては、ＮＴｒ及びＰＴｒに対して、燐（Ｐ）あるいは砒素（Ａｓ）をドープしたｎ型ポリシリコン層及びホウ素（Ｂ）をドープしたｐ型ポリシリコン層がそれぞれ広く用いられてきた。
しかし、スケーリング則に従って、ゲート絶縁膜の薄膜化やゲート長の縮小化を行う場合には、酸化シリコン膜あるいは酸化窒化シリコン膜の薄膜化にともなったゲートリーク電流の増大や信頼性の低下が生じる。
また、ゲート電極に形成された空乏層によるゲート容量の低下などが生じるため、ゲート絶縁膜に高誘電率を持つ絶縁材料（高誘電体膜）を用いる方法及びゲート電極に金属材料を用いる方法が提案されている。
高誘電体膜材料としては例えばハフニウム系の化合物などがあり、中でも酸化ハフニウム（ＨｆＯ２）は高い誘電率を持ちながら、電子／ホール移動度の劣化が抑制できる点で有望な材料である。
しかし、非特許文献１に開示されているように、ソースドレイン（Ｓ／Ｄ）の活性化アニール処理などの高温処理工程を行うことによってキャリア移動度劣化などの特性劣化が生じる問題がある。
また、ゲート電極を構成する金属材料としては仕事関数（Work Function:ＷＦ）が所望の値であることによって良好なトランジスタ特性を得ることが可能である。
ＬＳＩの性能を高めるために、ＭＩＳＦＥＴとして低閾値を達成しながら短チャネル効果などが抑制されている必要があり、ゲート電極の金属材料はＮＴｒでは４．１ｅＶ、ＰＴｒでは５．２ｅＶに近いＷＦを有することが必要とされる。
それらを満足する金属材料はあまり多くは知られておらず、非特許文献２〜５などに、例えばＮＴｒではハフニウムシリサイド（ＨｆＳｉｘ）、ＰＴｒではルテニウム（Ｒｕ）あるいは窒化チタン（ＴｉＮ）についての記載がある。
しかし、これらの材料も高温処理工程を行うことによってＷＦの値が変動してしまい、キャリア移動度劣化などの特性劣化が生じる。
そこで、ゲート絶縁膜及びゲート電極形成後に上記の高温処理工程を施す従来の製造方法に対して、例えば特許文献１では、高温処理工程を行った後にゲート絶縁膜及びゲート電極を形成する製造方法が開示されている。
以下、高温処理工程を行った後にゲート絶縁膜及びゲート電極を形成する製造方法で形成されたトランジスタ構成をゲートラスト構造と称する。
これに対して、従来のゲート絶縁膜及びゲート電極形成後に上記の高温処理工程を施して形成されたトランジスタ構成をゲートファースト構造と称する。
また、特許文献２には、ゲートラスト構造においてＮＴｒとＰＴｒにそれぞれ適切なＷＦの金属によりゲート電極を形成する方法が開示されている。
ここでは、第１領域においてダミーゲートを除去し、第１ゲート絶縁膜を形成し、金属により第１ゲート電極を形成し、エッチングにより第１ゲート電極となる部分を除く金属を除去する。
次に、第２の領域においてダミーゲートを除去し、第２ゲート絶縁膜を形成し、第２ゲート電極を形成し、エッチングにより第２ゲート電極となる部分を除く金属を除去する。
これらの工程により、ＮＴｒとＰＴｒのそれぞれに適切なＷＦのゲート電極を形成することができる。
ゲートラスト構造を適用した例としては、上記のようにゲート電極に金属を適用する場合のほかに、ポリシリコン層と遷移金属の化合物をゲート電極として利用するフルシリサイド化（ＦＵＳＩ：Full Silicidation）技術が知られている。
ＦＵＳＩでは、ＮＴｒとＰＴｒのシリサイド化をそれぞれに最適化して形成することが困難であるが、例えば特許文献３のようにＰＴｒ領域のみに開口部を設けてＰＴｒのゲート電極のみをフルシリサイド化する方法も知られている。
近年では、シリコンと格子定数の異なるシリコンゲルマニウム（ＳｉＧｅ）をトランジスタのソースドレイン上に形成する技術（以下ｅ−ＳｉＧｅ構造と称する）が知られている。
また、特許文献４のように引張応力や圧縮応力のシリコン窒化膜（以下ストレスライナー膜ＳＬと称する）をソースドレイン上に形成する技術によって、トランジスタのチャネル領域の応力を変調し、キャリアの移動度を向上させる技術が適用されている。
ゲートラスト構造のトランジスタにおいて、上記のストレスライナー膜をソースドレイン上に形成する場合には、例えば特許文献５に示されるように、ストレスライナー膜の上部が化学機械研磨処理によって研磨され、除去された構造及び形成方法とする。
これにより、チャネル方向の応力を増強させ、高いキャリア移動度を有する高性能なトランジスタを実現することができる。
上記のゲートラスト構造のストレスライナー膜の上部が化学機械研磨処理によって研磨され、除去された構造において、ダミーゲートであるポリシリコン層を除去する際にストレスライナー膜による応力の作用が変化する。これに起因して、ＮＴｒとＰＴｒでは、下記式（１）及び（２）に示されるように、キャリア移動度に対する効果に差異が生じる。
Figure 0005569173
式（１）は電子の移動度の比（μｘｘ／μ０）に対する応力（Ｓｘｘ，Ｓｙｙ，Ｓｚｚ）の影響を示す。式（２）はホールの移動度の比（μｘｘ／μ０）に対する応力（Ｓｘｘ，Ｓｙｙ，Ｓｚｚ）の影響を示す。ここでｘｘはチャネル長方向、ｙｙはチャネルに対して垂直方向、ｚｚはチャネル幅方向を示す。
特許文献５においては、ＮＴｒには引張応力のストレスライナー膜を設け、ＰＴｒには圧縮応力のストレスライナー膜を適用している。
電子がキャリアであるＮＴｒの場合には、ｘｘ方向の引張応力（＋Ｓｘｘ）は増加し、ｙｙ方向の圧縮応力（−Ｓｙｙ）が減少することで、Ｓｘｘの係数とＳｙｙの係数が同程度であるので移動度への効果は相殺するよう作用する。
一方、ホールがキャリアであるＰＴｒの場合にはｘｘ方向の圧縮応力（＋Ｓｘｘ）は増加し、ｙｙ方向の引張応力（−Ｓｙｙ）は減少するが、Ｓｘｘの係数がＳｙｙの係数に比較して約７０倍も大きいため、ｘｘ方向の作用による移動度の増加の効果が大きい。
図１０は、ゲートラスト構造のＮＴｒにおける工程ごとの移動度の相対変化をゲートピッチに対してプロットした結果を示す。図中、（ａ）はストレスライナー膜形成後、（ｂ）はゲート電極上のストレスライナー膜の除去後、（ｃ）はポリシリコン層除去後、（ｄ）は金属のゲート電極形成後を示している。相対的な移動度はストレスライナー膜がない場合を１．０としている。
ゲートピッチが長い（０．８３μｍ，０．５μｍ）場合には、（ｃ）で示されるポリシリコン層除去後に相対的に移動度が増加するが、ゲート電極間が短い（０．１９μｍ）場合にはポリシリコン層除去後に、相対的に移動度が劣化する。
これは、前述したようにＮＴｒではＳｘｘの係数とＳｙｙの係数が同程度で移動度への効果は相殺するよう作用する状態であり、ゲートピッチが短くなるとＳｘｘが相対的に小さくなり、移動度が劣化するためである。
従って、半導体装置の微細化によりゲート間距離が小さくなるに従い、ＮＴｒの特性はゲートファースト構造に比較してゲートラスト構造の方が劣化してくるようになることが分かる。
上記の特許文献３には、ＮＴｒのみゲートファースト構造とする技術が開示されている。
しかし、特許文献３の構造では、ＰＴｒにおいてポリシリコン層除去という工程がないため、ＮＴｒの移動度の劣化は抑制できても、ＰＴｒの移動度の増加もないため、高性能なＣＭＯＳ回路は得られない。
また、例えば非特許文献６に、ゲート絶縁膜に高誘電体膜を用い、ゲート電極に金属材料を用いる方法に関する記載がある。
非特許文献６に開示されたＣＭＯＳ構造は、ＮＴｒはゲートファースト構造、ＰＴｒはゲートラスト構造となっているが、ＮＴｒにおいてストレスライナー膜の上部を化学機械研磨処理で除去し、ポリシリコン層を除去するという工程を有する。このため、ＮＴｒの移動度の劣化が生じ、特にゲート電極間が短い微細領域においては高性能なＣＭＯＳ回路が得られない。
特開２０００−４０８２６号公報 特開２００２−１９８４４１号公報 特開２００９−１１７６２１号公報 国際公開２００２−０４３１５１号パンフレット 特開２００８−２６３１６８号公報
"High Performance nMOSFET with HfSix/HfO2 Gate Stack by Low Temperature Process", T.Hirano et al., Tech. Dig. IEDM, p. 911 (2005) "High Performance nMOSFET with HfSix/HfO2 Gate Stack by Low Temperature Process", K.Tai et al., ISTC, p.330 (2006) "High Performance Dual Metal Gate CMOS with High Mobility and Low Threshold Voltage Applicable to Bulk CMOS Technology", S. Yamaguchi et al., Symp. VLSI Tech., p. 192 (2006) "Sub-1nm EOT HfSix/HfO2 Gate Stack Using Novel Si Extrusion Process for High Performance Application", T. Ando et al., Symp. VLSI Tech., p. 208 (206) "High Performance pMOSFET with ALD-TiN/HfO2 Gate Stack on (110) Substrate by Low Temperature Process", K.Tai et al., ESSDERC., p. 121 (2006) "A Novel "Hybrid" High-k/Metal Gate Process For 28nm High Performance CMOSFETs", C. M. Lai et al., Tech. Dig. IEDM, p. 655 (2009)
解決しようとする課題は、ＣＭＯＳ回路を構成するｎチャネルＭＩＳＦＥＴ（ＮＴｒ）とｐチャネルＭＩＳＦＥＴ（ＰＴｒ）の両者において、キャリア移動度を高めて特にゲート電極間が短い微細領域においても高い性能を実現することが困難であることである。
本発明の半導体装置の製造方法は、活性領域における半導体基板のｎチャネル電界効果トランジスタ形成領域である第１領域及びｐチャネル電界効果トランジスタ形成領域である第２領域において前記半導体基板上に第１ゲート絶縁膜を形成する工程と、前記第１領域及び前記第２領域において前記第１ゲート絶縁膜上に第１ゲート電極を形成する工程と、前記第１領域及び前記第２領域において前記第１ゲート電極の両側部における前記半導体基板中に導電性不純物を導入してソースドレイン領域を形成する工程と、前記ソースドレイン領域の導電性不純物を活性化する熱処理を行う工程と、前記第１領域及び前記第２領域において前記第１ゲート電極を被覆して全面に前記半導体基板に応力を印加するストレスライナー膜を形成する工程と、少なくとも前記第１領域に形成された部分の前記ストレスライナー膜は残しながら前記第２領域における前記第１ゲート電極の上部部分の前記ストレスライナー膜を除去し、前記第２領域における前記第１ゲート電極の上部を露出させる工程と、前記第２領域における前記第１ゲート電極を全て除去して第２ゲート電極形成用溝を形成する工程と、前記第２ゲート電極形成用溝内に第２ゲート電極を形成する工程とを有する。
上記の本発明の半導体装置の製造方法は、活性領域における半導体基板のｎチャネル電界効果トランジスタ形成領域である第１領域及びｐチャネル電界効果トランジスタ形成領域である第２領域において半導体基板上に第１ゲート絶縁膜を形成する。
次に、第１領域及び第２領域において第１ゲート絶縁膜上に第１ゲート電極を形成する。
次に、第１領域及び第２領域において第１ゲート電極の両側部における半導体基板中に導電性不純物を導入してソースドレイン領域を形成する。
次に、ソースドレイン領域の導電性不純物を活性化する熱処理を行う。
次に、第１領域及び第２領域において第１ゲート電極を被覆して全面に半導体基板に応力を印加するストレスライナー膜を形成する。
次に、少なくとも第１領域に形成された部分のストレスライナー膜は残しながら第２領域における第１ゲート電極の上部部分のストレスライナー膜を除去し、第２領域における第１ゲート電極の上部を露出させる。
次に、第２領域における第１ゲート電極を全て除去して第２ゲート電極形成用溝を形成する。
次に、第２ゲート電極形成用溝内に第２ゲート電極を形成する。
また、本発明の半導体装置は、活性領域における半導体基板のｎチャネル電界効果トランジスタ形成領域である第１領域において前記半導体基板上に形成された第１ゲート絶縁膜と、活性領域における半導体基板のｐチャネル電界効果トランジスタ形成領域である第２の領域において前記半導体基板上に形成された第２ゲート絶縁膜と、前記第１領域において前記第１ゲート絶縁膜上に形成された第１ゲート電極と、前記第２の領域において前記第２ゲート絶縁膜上に形成され、前記第２ゲート絶縁膜に接する部分が金属もしくは金属化合物からなる第２ゲート電極と、前記第１領域及び前記第２の領域において前記第１ゲート電極及び前記第２ゲート電極の両側部における前記半導体基板中に導電性不純物を導入して形成されたソースドレイン領域と、前記第１領域において前記第１ゲート電極を全面に被覆し、かつ、前記第２領域における前記第２ゲート電極の上部部分を除く領域を被覆して形成された前記半導体基板に応力を印加するストレスライナー膜とを有する。
上記の本発明の半導体装置は、活性領域における半導体基板のｎチャネル電界効果トランジスタ形成領域である第１領域において前記半導体基板上に第１ゲート絶縁膜が形成されている。また、ｐチャネル電界効果トランジスタ形成領域である第２の領域において半導体基板上に第２ゲート絶縁膜が形成されている。
第１領域において第１ゲート絶縁膜上に第１ゲート電極が形成され、第２の領域において第２ゲート絶縁膜上に、第２ゲート絶縁膜に接する部分が金属もしくは金属化合物からなる第２ゲート電極が形成されている。
第１領域及び第２の領域において第１ゲート電極及び第２ゲート電極の両側部における半導体基板中に導電性不純物が導入されてソースドレイン領域が形成されている。
第１領域において第１ゲート電極を全面に被覆し、かつ、第２領域における第２ゲート電極の上部部分を除く領域を被覆して半導体基板に応力を印加するストレスライナー膜が形成されている。
本発明の半導体装置の製造方法によれば、ＣＭＯＳ回路を構成するｎチャネルＭＩＳＦＥＴ（ＮＴｒ）とｐチャネルＭＩＳＦＥＴ（ＰＴｒ）の両者において、キャリア移動度を高めて特にゲート電極間が短い微細領域においても高い性能を実現できる。
本発明の半導体装置は、ＣＭＯＳ回路を構成するｎチャネルＭＩＳＦＥＴ（ＮＴｒ）とｐチャネルＭＩＳＦＥＴ（ＰＴｒ）の両者において、キャリア移動度を高めて特にゲート電極間が短い微細領域においても高い性能を実現できる。
図１は本発明の第１実施形態に係る半導体装置の模式断面図である。 図２（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す模式断面図である。 図３（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す模式断面図である。 図４（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す模式断面図である。 図５（ａ）及び図５（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す模式断面図である。 図６（ａ）〜（ｃ）は本発明の第１実施形態の変形例に係る半導体装置の製造方法の製造工程を示す模式断面図である。 図７は本発明の第２実施形態に係る半導体装置の模式断面図である。 図８（ａ）〜（ｃ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す模式断面図である。 図９（ａ）〜（ｃ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す模式断面図である。 図１０は従来例に係るゲートラスト構造のＮＴｒにおける工程ごとのキャリア移動度の相対変化をゲートピッチに対してプロットした結果を示す。
以下に、本発明の半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。
尚、説明は以下の順序で行う。
１．第１実施形態（基本構成）
２．第１実施形態の変形例
３．第２実施形態（ＰＴｒのゲート電極をＮＴｒのゲート電極より高く形成する方法）
＜第１実施形態＞
［半導体装置の構造］
図１は本実施形態に係る半導体装置の模式断面図である。
例えば、シリコン基板などからなる半導体基板の第１領域Ａ１及び第２領域Ａ２を区分するように、素子分離溝１０ａが形成され、ＳＴＩ（shallow trench isolation）素子分離絶縁膜１３が形成されている。
第１領域Ａ１はｎチャネル電界効果トランジスタ（ＮＴｒ）形成領域であり、第２領域Ａ２はｐチャネル電界効果トランジスタ（ＰＴｒ）形成領域である。
半導体基板の第１領域Ａ１にｐ型ウェル１０ｂが形成されており、第２領域Ａ２にｎ型ウェル１０ｃが形成されている。
例えば、第１領域Ａ１のｐ型ウェル１０ｂ領域において、半導体基板上に酸化ハフニウム（ＨｆＯ２）などからなる第１ゲート絶縁膜１５ａが形成されている。
第１ゲート絶縁膜１５ａの上層に窒化チタン（ＴｉＮ）膜１６及びポリシリコン層１７の積層体などからなる第１ゲート電極が形成されている。
第１ゲート絶縁膜１５ａは、他に酸化ハフニウムシリコン（ＨｆＳｉＯ）、酸化窒化ハフニウムシリコン（ＨｆＳｉＯＮ）、酸化ジルコニウム（ＺｒＯｘ）などの酸化シリコンより高い誘電率を有するいわゆるＨｉｇｈ−ｋ（高誘電率）材料を用いることができる。
また、例えば、第１ゲート電極の第１ゲート絶縁膜１５ａに接する部分は、ＮＴｒに適した仕事関数を有する金属または金属化合物からなる膜が用いられ、本実施形態ではＴｉＮ膜１６が用いられている。
第１ゲート電極の両側部に窒化シリコン膜２０、酸化シリコン膜２１及び窒化シリコン膜２２の積層体からなるサイドウォール絶縁膜が形成されている。
例えば、第１ゲート電極の両側部における半導体基板のｐ型ウェル１０ｂの表層部において、第１ゲート電極の下方まで至るｎ型のエクステンション領域１８及びｎ型のソースドレイン領域２３が形成されている。
例えば、第１ゲート電極のポリシリコン層１７及びソースドレイン領域２３の表層部分に、ＮｉＳｉなどの高融点金属シリサイド層（２５，２６）がそれぞれ形成されている。
上記のようにして、ｎチャネル電界効果トランジスタ（ＮＴｒ）が形成されている。
例えば、第２領域Ａ２のｎ型ウェル１０ｃ領域において、半導体基板上に酸化ハフニウムなどからなる第２ゲート絶縁膜１５ｂが形成されている。
第２ゲート絶縁膜１５ｂの上層に窒化チタン（ＴｉＮ）膜３１及びアルミニウム（Ａｌ）などからなる導電層３２の積層体などからなる第２ゲート電極が形成されている。
第２ゲート絶縁膜１５ｂは、他に酸化ハフニウムシリコン（ＨｆＳｉＯ）、酸化窒化ハフニウムシリコン（ＨｆＳｉＯＮ）、酸化ジルコニウム（ＺｒＯｘ）などの酸化シリコンより高い誘電率を有するいわゆるＨｉｇｈ−ｋ（高誘電率）材料を用いることができる。
第１ゲート絶縁膜１５ａと第２ゲート絶縁膜１５ｂは、必要な誘電率特性などが合致すれば、同一の絶縁材料からなってもよく、本実施形態では同一の絶縁材料である場合を示している。
また、第１ゲート絶縁膜１５ａと第２ゲート絶縁膜１５ｂは、必要な誘電率特性などに応じて異なる絶縁材料からなってもよく、これについては後述の変形例において説明する。
また、例えば、第２ゲート電極の第２ゲート絶縁膜１５ｂに接する部分は、ＰＴｒに適した仕事関数を有する金属または金属化合物からなる膜が用いられる。例えば、上記の窒化チタンの他、ルテニウム（Ｒｕ）、炭化タンタル（ＴａＣ）などを好ましく用いることができる。
また、例えば、導電層３２としては低抵抗の金属を用いることが好ましく、上記のアルミニウムの他、銅（Ｃｕ）あるいはタングステン（Ｗ）などを好ましく用いることができる。
第２ゲート電極の両側部に窒化シリコン膜２０、酸化シリコン膜２１及び窒化シリコン膜２２の積層体からなるサイドウォール絶縁膜が形成されている。
上記の第１ゲート絶縁膜及び第２ゲート絶縁膜を高誘電率膜で形成し、さらに第１ゲート電極及び第２ゲート電極のゲート絶縁膜に接する部分に金属もしくは金属化合物を用いることで、実行ゲート酸化膜厚（ＥＯＴ）を薄膜化することができる。
例えば、第２ゲート電極の両側部における半導体基板のｎ型ウェル１０ｃの表層部において、第２ゲート電極の下方まで至るｐ型のエクステンション領域１９及びｐ型のソースドレイン領域２４が形成されている。
例えば、ソースドレイン領域２４の表層部分に、ＮｉＳｉなどの高融点金属シリサイド層２６が形成されている。
上記のようにして、ｐチャネル電界効果トランジスタ（ＰＴｒ）が形成されている。
第１領域Ａ１において、上記のＮＴｒを被覆して全面に窒化シリコンなどからなる第１ストレスライナー膜２７が形成されている。
一方、第２領域Ａ２において、上記のＰＴｒを被覆して全面に窒化シリコンなどからなる第２ストレスライナー膜２８が形成されている。ここで、第２ストレスライナー膜２８は、第２ゲート電極の上部部分を除く領域を被覆して形成されている。
上記の第１ストレスライナー膜２７及び第２ストレスライナー膜２８は、それぞれ半導体基板に応力を印加する膜である。
第１ストレスライナー膜２７は、ＮＴｒの特性を向上させるように半導体基板に応力を印加する特性であることが好ましく、例えば第１ゲート電極のゲート長方向に対して引張応力を半導体基板に印加する膜である。
第２ストレスライナー膜２８は、ＰＴｒの特性を向上させるように半導体基板に応力を印加する特性であることが好ましく、例えば第２ゲート電極のゲート長方向に対して圧縮応力を半導体基板に印加する膜である。
ＮＴｒとＰＴｒにそれぞれ異なる応力特性を付与する場合には、上記のように第１領域Ａ１と第２領域Ａ２において応力特性が異なるストレスライナー膜が形成されている構成とする。
応力特性が同一でも良い場合には、共通のストレスライナー膜が形成されていてもよい。
また、第１領域Ａ１と第２領域Ａ２において、第１ストレスライナー膜２７及び第２ストレスライナー膜２８の上層に酸化シリコンなどからなる第１絶縁膜２９が形成されている。
第１絶縁膜２９の上層に窒化シリコンなどからなる研磨ストッパ膜３０が形成されている。
研磨ストッパ膜３０の上層に酸化シリコンなどからなる第２絶縁膜３３が形成されている。
第２絶縁膜３３、研磨ストッパ膜３０及び第１絶縁膜２９を貫通して、ＮＴｒ及びＰＴｒのゲート電極及びソースドレイン領域に達する開口部が形成されており、コンタクトプラグ３４が埋め込まれている。さらに、コンタクトプラグ３４に接続して、第２絶縁膜３３の上層に上層配線３５が形成されている。
ＮＴｒは全面にゲート長方向に対して引張応力を付与するストレスライナー膜が形成されたゲートファースト構造のトランジスタであり、上記の引張応力を半導体基板に印加することでＮＴｒのキャリア（電子）の移動度を向上させることができる。
ＰＴｒはゲート長方向に対して圧縮応力を付与するストレスライナー膜がゲート上部を除く領域で形成されたゲートラスト構造のトランジスタであり、上記の圧縮応力を半導体基板に印加することでＰＴｒのキャリア（ホール）の移動度を向上させることができる。
上記から、本実施形態の半導体装置は、ＣＭＯＳ回路を構成するｎチャネルＭＩＳＦＥＴ（ＮＴｒ）とｐチャネルＭＩＳＦＥＴ（ＰＴｒ）の両者において、キャリア移動度を高めることができる。特にゲート電極間が短い微細領域においても高い性能を実現できる。
［半導体装置の製造方法］
本実施形態の半導体装置の製造方法について、図２〜５を参照して説明する。
まず、図２（ａ）に示すように、例えば第１領域Ａ１及び第２領域Ａ２において、ドライ酸化処理などにより半導体基板１０上に酸化シリコン膜１１を形成し、さらに減圧ＣＶＤ法などにより窒化シリコン膜１２を成膜する。
フォトリソグラフィ工程により第１領域Ａ１及び第２領域Ａ２を保護するパターンのレジスト膜をパターニングする。
次に、レジスト膜をマスクとしてＲＩＥ（反応性イオンエッチング）などのエッチング処理を行い、第１領域Ａ１及び第２領域Ａ２以外の酸化シリコン膜１１及び窒化シリコン膜１２を除去する。
さらに半導体基板１０を例えば３５０〜４００ｎｍの深さでエッチングしてＳＴＩ用の素子分離溝１０ａを形成する。
次に、例えば高密度プラズマＣＶＤ法などにより素子分離溝１０ａを埋め込んで６５０〜７００ｎｍの膜厚で酸化シリコン膜を堆積する。高密度プラズマＣＶＤ法によれば段差被覆性が良好で緻密な膜を形成することができる。
続いて、ＳＴＩ用溝外部の酸化シリコンを除去して、ＳＴＩ素子分離絶縁膜１３を形成する。例えばＣＭＰ（化学機械研磨）処理などで窒化シリコン膜１２の上面が露出するまで酸化シリコン膜の上面から研磨し、平坦化する。窒化シリコン膜１２の形成領域では窒化シリコン膜上の酸化シリコン膜が除去できる程度まで研磨を行う。
また、ＣＭＰでのグローバル段差を低減するために、広い活性領域における酸化シリコン膜を、あらかじめリソグラフィパターニング及びエッチング処理で除去することも可能である。
上記のＳＴＩ素子分離絶縁膜１３の形成領域がフィールド酸化膜領域であり、窒化シリコン膜１２が形成された領域が活性領域（第１領域Ａ１及び第２領域Ａ２）である。
次に、図２（ｂ）に示すように、例えば第１領域Ａ１及び第２領域Ａ２において、熱燐酸により窒化シリコン膜１２を除去する。窒化シリコン膜１２の除去の前に、ＳＴＩ素子分離絶縁膜１３の緻密化や活性領域コーナー部のラウンディング（Rounding）を目的に窒素、酸素、あるいは水素／酸素中でアニールを行ってもよい。
上記において酸化シリコン膜１１は実質的に除去されている。ここで、第１領域Ａ１及び第２領域Ａ２において、活性領域表面を例えば１０ｎｍの膜厚で酸化処理し、犠牲酸化膜１４を形成する。
次に第１領域Ａ１においてイオン注入によりｐ型ウェル１０ｂを形成する。さらに、パンチスルー阻止を目的とした埋め込み層形成のためのイオン注入やＮＴｒの閾値Ｖｔｈ調整のためのイオン注入が行なわれる。
また、第２領域Ａ２においてイオン注入によりｎ型ウェル１０ｃを形成する。さらに、パンチスルー阻止を目的とした埋め込み層形成のためのイオン注入やＰＴｒの閾値Ｖｔｈ調整のためのイオン注入が行なわれる。
次に、図２（ｃ）に示すように、例えば第１領域Ａ１及び第２領域Ａ２において、犠牲酸化膜１４をＨＦ溶液で剥離し、０．５〜１．５ｎｍの膜厚の界面酸化シリコン膜（不図示）を形成する。
界面酸化シリコン膜の形成方法としてはＲＴＯ（Rapid Thermal Oxidization）処理、酸素プラズマ処理、例えば過水系薬液処理による科学的酸化処理などがある。
次に、第１領域Ａ１及び第２領域Ａ２において、例えばＣＶＤ（Chemical Vapor Deposition）法あるいはＡＬＤ（Atomic Layer Deposition）法などにより第１ゲート絶縁膜１５ａ及び第２ゲート絶縁膜１５ｂを２〜３ｎｍ程度の膜厚で形成する。
第１ゲート絶縁膜１５ａ及び第２ゲート絶縁膜１５ｂは、酸化ハフニウム（ＨｆＯ２）、酸化ハフニウムシリコン（ＨｆＳｉＯ）、酸化窒化ハフニウムシリコン（ＨｆＳｉＯＮ）、酸化ジルコニウム（ＺｒＯｘ）などの酸化シリコンより高い誘電率を有するいわゆるＨｉｇｈ−ｋ（高誘電率）材料を用いることができる。
第１ゲート絶縁膜１５ａと第２ゲート絶縁膜１５ｂは、本実施形態では同一の絶縁材料である場合を示している。
次に、第１領域Ａ１及び第２領域Ａ２において、例えばスパッタリング法、ＣＶＤ法あるいはＡＬＤ法などによりＴｉＮ膜１６を５〜２０ｎｍの膜厚で形成する。また、トランジスタの閾値Ｖｔｈを制御するために、ＴｉＮ膜１６の下層に、Ｌａ、ＬａＯｘ、ＡｌＯｘなどからなる薄膜を０．１〜１．０ｎｍ程度挿入することも可能である。
次に、第１領域Ａ１及び第２領域Ａ２において、例えばＳｉＨ４を原料ガスとし、堆積温度５８０〜６２０℃とする減圧ＣＶＤ法などによりポリシリコン層１７を５０〜１５０ｎｍの膜厚で堆積する。
続いてフォトリソグラフィ第１ゲート電極及び第２ゲート電極のパターンのレジスト膜をパターン形成し、ＨＢｒあるいはＣｌ系のエッチングガスを用いた異方性エッチングによってゲート電極のパターンに加工する。
これにより、第１領域Ａ１及び第２領域Ａ２で窒化チタン（ＴｉＮ）膜１６及びポリシリコン層１７の積層体などからなる第１ゲート電極及び第２ゲート電極がそれぞれ形成される。
また、この際にレジストパターニング後に酸素プラズマによるトリミング処理などを行うことによってゲート電極パターンを細く形成することも可能であり、例えば３２ｎｍノード技術（ｈｐ４５）ではゲート長を２０〜３０ｎｍ程度で形成することもできる。
次に、図３（ａ）に示すように、第１領域Ａ１及び第２領域Ａ２において、例えば減圧ＣＶＤ法により窒化シリコン膜を５〜１５ｎｍ程度堆積させ、異方性エッチングによりエッチバックして、サイドウォール絶縁膜を構成する窒化シリコン膜２０を形成する。
次に、第１領域Ａ１において、第１ゲート電極及び窒化シリコン膜２０をマスクとしてＡｓ＋を５〜１０ｋｅＶ、５〜２０×１０１４／ｃｍ２でイオン注入してｎ型のエクステンション領域１８を形成する。
また、第１領域Ａ１において、第１ゲート電極及び窒化シリコン膜２０をマスクとしてＢＦ２ ＋を３〜５ｋｅＶ、５〜２０×１０１４／ｃｍ２でイオン注入してｐ型のエクステンション領域１９を形成する。
オフセットスペーサーである窒化シリコン膜２０の形成後に上記イオン注入を行うことによって短チャネル効果を抑制し、トランジスタ特性のばらつきを抑制することが可能である。
次に、図３（ｂ）に示すように、第１領域Ａ１及び第２領域Ａ２において、例えばプラズマＣＶＤ法により酸化シリコンを１０〜３０ｎｍの膜厚で堆積して酸化シリコン膜２１を形成する。
次に、例えばプラズマＣＶＤ法により窒化シリコンを３０〜５０ｎｍの膜厚で堆積して窒化シリコン膜２２を形成する。
次に、異方性エッチングにより酸化シリコン膜２１及び窒化シリコン膜２２をエッチバックして、上記の窒化シリコン膜２０と、酸化シリコン膜２１及び窒化シリコン膜２２からなるサイドウォール絶縁膜を形成する。
次に、図３（ｃ）に示すように、第１領域Ａ１において、第１ゲート電極及びサイドウォール絶縁膜をマスクとしてＡｓ＋を４０〜５０ｋｅＶ、１〜２×１０１５／ｃｍ２でイオン注入してｎ型のソースドレイン領域２３を形成する。
また、第２領域Ａ２において、第２ゲート電極及びサイドウォール絶縁膜をマスクとしてＢＦ２ ＋を５〜１０ｋｅＶ、１〜２×１０１５／ｃｍ２でイオン注入してｐ型のソースドレイン領域２４を形成する。
次に、例えば１０００℃、５秒のＲＴＡ処理により不純物の活性化を行う。
また、ドーパント活性化を促進し拡散を抑制する目的のため、スパイクＲＴＡ処理で熱処理を行うことも可能である。
次に、図４（ａ）に示すように、第１領域Ａ１及び第２領域Ａ２において、スパッタリング法によりＮｉなどの高融点金属を６〜８ｎｍの膜厚で堆積し、３００〜４５０℃、１０〜６０秒のＲＴＡ処理を行う。これにより、半導体基板及びゲート電極を構成するポリシリコン層のシリコンと接する部分のみで自己整合的にシリサイド化する。
これにより、第１ゲート電極及び第２ゲート電極のポリシリコン層１７とソースドレイン領域（２３，２４）２２の表層部分に、ＮｉＳｉなどの高融点金属シリサイド層（２５，２６）をそれぞれ形成する。
次に、Ｈ２ＳＯ４／Ｈ２Ｏ２により未反応Ｎｉを除去する。
また、Ｎｉの代わりにＣｏやＮｉＰｔを堆積することによりＣｏＳｉ２あるいはＮｉＳｉを形成することも可能である。いずれの場合もＲＴＡ処理温度は適宜設定することができる。
次に、図４（ｂ）に示すように、第１領域Ａ１において、全面に引張応力を有する第１ストレスライナー膜２７を形成する。第１ストレスライナー膜として２７は、例えばプラズマＣＶＤ法によって、３０〜５０ｎｍの膜厚で１．２ＧＰａ程度の引張応力を有する窒化シリコン膜により形成する。
なお、第１ストレスライナー膜２７は、以下の条件で化学反応させて成膜可能である。
窒素（Ｎ２）ガス：５００〜２０００ｃｍ３／分
アンモニア（ＮＨ３）ガス：５００〜１５００ｃｍ３／分
モノシラン（ＳｉＨ４）ガス：５０〜３００ｃｍ３／分
基板温度：２００〜４００℃、
圧力：０．６７〜２．０ｋＰａ
ＲＦパワー：５０〜５００Ｗ
さらに成膜後、次の条件の紫外線（ＵＶ）照射処理を行う。
ヘリウム（Ｈｅ）ガス：１０〜２０リットル／分
処理温度：４００〜６００℃
圧力：０．６７〜２．０ｋＰａ
紫外線（ＵＶ）ランプパワー：１〜１０ｋＷ
その後、フォトリソグラフィ技術およびドライエッチング技術を用いて、第１領域Ａ１のみに上記第１ストレスライナー膜２７を残すよう加工する。
次に、第２領域Ａ２において、全面に圧縮応力を有する第２ストレスライナー膜２８を形成する。第２ストレスライナー膜として２８は、例えばプラズマＣＶＤ法によって、４０ｎｍの膜厚で１．２ＧＰａ程度の引張応力を有する窒化シリコン膜により形成する。
なお、第２ストレスライナー膜２８は、以下の条件で化学反応させて成膜可能である。
水素（Ｈ２）ガス：１０００〜５０００ｃｍ３／分
窒素（Ｎ２）ガス：５００〜２５００ｃｍ３／分
アルゴン（Ａｒ）ガス：１０００〜５０００ｃｍ３／分
アンモニア（ＮＨ３）ガス：５０〜２５０ｃｍ３／分
トリメチルシランモノシランガス：１０〜５０ｃｍ３／分
基板温度：４００〜６００℃、
圧力：０．１３〜０．６７ｋＰａ
ＲＦパワー：５０〜５００Ｗ
その後、フォトリソグラフィ技術およびドライエッチング技術を用いて、第２領域Ａ２のみに上記第２ストレスライナー膜２８を残すよう加工する。
本実施形態では、１．２ＧＰａの圧縮応力をもつ膜を形成しているが、応力についてはこの値に限定されるものではない。また膜厚についても本実施例の膜厚に限定されるものではない。
次に、ＣＶＤ法によって酸化シリコンを５００〜１５００ｎｍの膜厚で堆積し、ＣＭＰ処理で平坦化して第１絶縁膜２９を形成する。このときストレスライナー膜（２７，２８）に達するまで研磨を行う。
次に、例えばプラズマＣＶＤ法により窒化シリコンを２０〜５０ｎｍ程度堆積し、研磨ストッパ膜３０を形成する。
次に、図４（ｃ）に示すように、光リソグラフィにより第２ゲート電極上に開口するようにパターンのレジスト膜（不図示）を形成し、エッチング処理を行う。
このとき、開口領域のパターンは下地である第２ゲート電極のパターンより、線幅や合わせのばらつきを考慮した分、例えば１０〜２０ｎｍ程度大きめに設定する。
開口領域内において、例えばフロロカーボン系のガスなどを用いたドライエッチング処理により、研磨ストッパ膜３０及び第２ストレスライナー膜２８を除去する。
次に、塩素系のガスなどを用いたドライエッチング処理により、高融点金属シリサイド層２５を除去する。
次に、塩素またはＨＢｒ系のガスなどを用いたドライエッチング処理により、ポリシリコン層１７、ＴｉＮ膜１６を順次除去する。
次に、ＴｉＮ膜１６を除去することも可能であるが、除去しないことも可能である。図面上は除去している。
このようにして、第２ゲート電極形成用溝Ｔが形成される。
次に、図５（ａ）に示すように、第２ゲート電極形成用溝Ｔ内において、例えばＡＬＤ法、スパッタリング法、あるいはＣＶＤ法などにより第２ゲート絶縁膜１５ｂ上を被覆し、第２ゲート電極形成用溝Ｔの内壁を被覆して、ＴｉＮ膜３１を１０〜３０ｎｍ膜厚で形成する。
上記の第２ゲート絶縁膜１５ｂに接する部分は、ＰＴｒに適した仕事関数を有する金属または金属化合物からなる膜であればよく、ＴｉＮ膜３１の他、ルテニウム（Ｒｕ）、炭化タンタル（ＴａＣ）などを好ましく用いることができる。
次に、例えばスパッタリング法により第２ゲート電極形成用溝Ｔ内を埋め込んでＴｉＮ膜３１の上層に、アルミニウムなどの導電層３２を３０〜１００ｎｍの膜厚で形成する。
導電層３２としては、低抵抗の金属を用いることが好ましく、上記のアルミニウムの他、銅（Ｃｕ）あるいはタングステン（Ｗ）などを好ましく用いることができる。
次に、研磨ストッパ膜３０をストッパとするＣＭＰ処理を行い、第２ゲート電極形成用溝Ｔの外部に堆積されたＴｉＮ膜３１及び導電層３２を除去する。
以上のようにして、ＴｉＮ膜３１及び導電層３２の積層体からなり、第２ゲート電極形成用溝Ｔに埋め込まれたゲートラスト構造の第２ゲート電極が形成される。
次に、図５（ｂ）に示すように、例えばＣＶＤ法により第１領域Ａ１及び第２領域Ａ２において全面に酸化シリコンを１００〜５００ｎｍの膜厚で堆積させ、第２絶縁膜３３を形成する。
次に、第２絶縁膜３３、研磨ストッパ膜３０及び第１絶縁膜２９を貫通して、ＮＴｒ及びＰＴｒのゲート電極及びソースドレイン領域に達する開口部を形成し、Ｔｉ／ＴｉＮ及びＷを堆積してＣＭＰ処理を行い、コンタクトプラグ３４を埋め込んで形成する。さらに、コンタクトプラグ３４に接続して、第２絶縁膜３３の上層に上層配線３５を形成する。
Ｔｉ／ＴｉＮ膜の形成方法としてはＣＶＤ法の他にＩＭＰを用いたスパッタリング法などの方法で行うことも可能であり、プラグの形成方法として全面エッチバックを用いてもよい。
上層配線３５より上層の配線として多層配線を行うことが可能であり、目的に応じて設定することが可能である。また、Ａｌなどの配線を形成することも可能である。
本実施形態の半導体装置の製造方法によれば、第２ゲート電極上の一部の圧縮応力を有するストレスライナー膜のみを除去する工程では、リソグラフィによるパターニングとエッチングによって膜を除去することが可能である。
本実施形態の半導体装置の製造方法によれば、ＣＭＯＳ回路を構成するｎチャネルＭＩＳＦＥＴ（ＮＴｒ）とｐチャネルＭＩＳＦＥＴ（ＰＴｒ）の両者において、キャリア移動度を高めて特にゲート電極間が短い微細領域においても高い性能を実現できる。
本実施形態の半導体装置では、第１領域ＮＴｒ上には連続的に形成された引張応力を有する膜を有し、第２領域のＰＴｒでは圧縮応力を有する膜を有し、かつ第２ゲート電極上部が除去された構造である。
製造工程において、圧縮応力を有する膜を除去した後に第２ゲート電極が置換されたゲートラスト構造である。
ＮＴｒではｙｙ方向の圧縮応力Ｓｙｙを維持し、ＰＴｒにはｘｘ方向の応力を効率よく増加させることで、キャリア移動度の高いＣＭＯＳ回路を実現することが可能である。
引張応力膜や圧縮応力膜をシリコン窒化膜で形成することによって、応力をフレキシブルにコントロールすることが可能である。
また、コンタクトホールのエッチングストッパ膜（Contact Etch Stopper Liner）と兼用することが可能である。
また、第１及び第２ゲート絶縁膜に高誘電体膜を形成し、第２ゲート電極材料の第２ゲート絶縁膜に接する部分に金属もしくは金属化合物を用いることで、実行ゲート酸化膜厚（ＥＯＴ）を薄膜化しながら、適切な閾値Ｖｔｈのトランジスタを形成できる。このように、短チャネル効果を抑制したＣＭＯＳ回路を実現することができる。
第１ゲート絶縁膜を形成する工程において、比誘電率が少なくとも８．０より大きな誘電率を持つ絶縁材料により第１ゲート絶縁膜を形成し、第２ゲート電極を形成する工程において、前記第１ゲート絶縁膜に接する部分に金属もしくは金属化合物により第２ゲート電極を形成することが好ましい。これにより、実行ゲート酸化膜厚（ＥＯＴ）を薄膜化できる。
＜変形例＞
上記の第１実施形態においては、第１ゲート絶縁膜１５ａと第２ゲート絶縁膜１５ｂは同一の材料から形成されている。
しかしながら、第１ゲート絶縁膜１５ａと第２ゲート絶縁膜１５ｂは必要な誘電率特性などに応じて異なる絶縁材料からなってもよい。
本変形例では、第１ゲート絶縁膜１５ａと第２ゲート絶縁膜１５ｂが異なる材料で形成されている。
第１実施形態の図４（ｃ）に示す工程までは、第１実施形態と同様に行う。
次に、図６（ａ）に示すように、開口領域内において、第２ゲート絶縁膜１５ｂを除去する。
このようにして、第２ゲート電極形成用溝Ｔが形成される。
次に、図６（ｂ）に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法あるいはＡＬＤ（Atomic Layer Deposition）法などにより第２ゲート電極形成用溝Ｔの少なくとも底面を被覆し、内壁を被覆して第２ゲート絶縁膜３６を形成する。
次に、第２ゲート電極形成用溝Ｔ内の第２ゲート絶縁膜３６上に、例えばＡＬＤ法、スパッタリング法、あるいはＣＶＤ法などによりＴｉＮ膜３１を１０〜３０ｎｍ膜厚で形成する。
次に、例えばスパッタリング法により第２ゲート電極形成用溝Ｔ内を埋め込んでＴｉＮ膜３１の上層に、アルミニウムなどの導電層３２を３０〜１００ｎｍの膜厚で形成する。
次に、研磨ストッパ膜３０をストッパとするＣＭＰ処理を行い、第２ゲート電極形成用溝Ｔの外部に堆積された第２ゲート絶縁膜３６、ＴｉＮ膜３１及び導電層３２を除去する。
以上のようにして、ＴｉＮ膜３１及び導電層３２の積層体からなり、第２ゲート電極形成用溝Ｔに埋め込まれたゲートラスト構造の第２ゲート電極が形成される。
次に、図６（ｃ）に示すように、第２絶縁膜３３を形成し、ＮＴｒ及びＰＴｒのゲート電極及びソースドレイン領域に達する開口部を形成し、コンタクトプラグ３４及び上層配線３５を形成する。
本実施形態の半導体装置の製造方法によれば、ＣＭＯＳ回路を構成するｎチャネルＭＩＳＦＥＴ（ＮＴｒ）とｐチャネルＭＩＳＦＥＴ（ＰＴｒ）の両者において、キャリア移動度を高めて特にゲート電極間が短い微細領域においても高い性能を実現できる。
第２ゲート絶縁膜を形成する工程において、比誘電率が少なくとも８．０より大きな誘電率を持つ絶縁材料により第２ゲート絶縁膜を形成することが好ましい。これにより、実行ゲート酸化膜厚（ＥＯＴ）を薄膜化できる。
＜第２実施形態＞
［半導体装置の構造］
図７は本実施形態に係る半導体装置の模式断面図である。
本実施形態においては、第２ゲート電極が第１実施形態より高く形成されている。また、研磨ストッパ膜が省略されている。
上記を除いて、第１実施形態の半導体装置と同様の構成である。
［半導体装置の製造方法］
第１実施形態の図２（ｂ）に示す工程までは、第１実施形態と同様に行う。
次に、図８（ａ）に示すように、例えば第２領域Ａ２において、ポリシリコン層１７の表面に１〜３ｎｍ程度の酸化シリコン膜（不図示）を形成し、例えばポリシリコン層からなる高さ調整層３７を３０〜１００ｎｍの膜厚で形成する。
酸化シリコン膜（不図示）は、熱酸化処理、ＲＴＯ処理、プラズマ酸化処理などで形成できる。
高さ調整層３７は、後述するＣＭＰ処理の際にＰＴｒ領域のストレスライナー膜のみを研磨するためにＮＴｒの第１ゲート電極との高さを変えるための層である。高さ調整層３７は、アモルファスシリコン、酸化シリコン、窒化シリコンなどであってもよい。
以降の工程は、実質的に第１実施形態と同様に行う。
即ち、図８（ｂ）に示すように、第１領域Ａ１で窒化チタン（ＴｉＮ）膜１６及びポリシリコン層１７の積層体などからなる第１ゲート電極を形成する。
第２領域では、窒化チタン（ＴｉＮ）膜１６、ポリシリコン層１７及び高さ調整層３７の積層体などからなる第２ゲート電極を形成する。
次に、図８（ｃ）に示すように、エクステンション領域（１８，１９）、窒化シリコン膜２０と、酸化シリコン膜２１及び窒化シリコン膜２２を含むサイドウォール絶縁膜、ソースドレイン領域（２３，２４）、高融点金属シリサイド層（２５，２６）を形成する。
次に、図９（ａ）に示すように、第１領域Ａ１において、全面に引張応力を有する第１ストレスライナー膜２７を形成し、第２領域Ａ２において、全面に圧縮応力を有する第２ストレスライナー膜２８を形成する。
次に、ＣＶＤ法によって酸化シリコンを５００〜１５００ｎｍの膜厚で堆積し、ＣＭＰ処理で平坦化して第１絶縁膜２９を形成する。
このとき、高さ調整層３７を除去し、第２領域Ａ２のポリシリコン層１７を露出させるまで研磨することにより、ＰＴｒ領域の第２ストレスライナー膜２８のみを研磨除去することができる。
次に、図９（ｂ）に示すように、上記で露出されたポリシリコン層１７、ＴｉＮ膜１６を順次除去する。
次に、ＴｉＮ膜１６を除去することも可能であるが、除去しないことも可能である。図面上は除去している。
このようにして、第２ゲート電極形成用溝Ｔが形成される。
次に、図９（ｃ）に示すように、第２ゲート電極形成用溝Ｔ内において、第２ゲート絶縁膜１５ｂ上を被覆し、第２ゲート電極形成用溝Ｔの内壁を被覆して、ＴｉＮ膜３１を形成する。
次に、例えばスパッタリング法により第２ゲート電極形成用溝Ｔ内を埋め込んでＴｉＮ膜３１の上層に導電層３２を形成する。
次に、第２ゲート電極形成用溝Ｔの外部に堆積されたＴｉＮ膜３１及び導電層３２を除去する。
以上のようにして、ＴｉＮ膜３１及び導電層３２の積層体からなり、第２ゲート電極形成用溝Ｔに埋め込まれたゲートラスト構造の第２ゲート電極が形成される。
次に、第２絶縁膜３３を形成し、ＮＴｒ及びＰＴｒのゲート電極及びソースドレイン領域に達する開口部を形成し、コンタクトプラグ３４を埋め込んで形成し、上層配線３５を形成する。
以上で本実施形態に係る半導体装置を製造することができる。
本実施形態の半導体装置の製造方法によれば、ＣＭＯＳ回路を構成するｎチャネルＭＩＳＦＥＴ（ＮＴｒ）とｐチャネルＭＩＳＦＥＴ（ＰＴｒ）の両者において、キャリア移動度を高めて特にゲート電極間が短い微細領域においても高い性能を実現できる。
本実施形態の半導体装置では、第１領域ＮＴｒ上には連続的に形成された引張応力を有する膜を有し、第２領域のＰＴｒでは圧縮応力を有する膜を有し、かつ第２ゲート電極上部が除去された構造である。
製造工程において、圧縮応力を有する膜を除去した後に第２ゲート電極が置換されたゲートラスト構造である。
ＮＴｒではｙｙ方向の圧縮応力Ｓｙｙを維持し、ＰＴｒにはｘｘ方向の応力を効率よく増加させることで、キャリア移動度の高いＣＭＯＳ回路を実現することが可能である。
引張応力膜や圧縮応力膜をシリコン窒化膜で形成することによって、応力をフレキシブルにコントロールすることが可能である。
また、コンタクトホールのエッチングストッパ膜（Contact Etch Stopper Liner）と兼用することが可能である。
また、第１及び第２ゲート絶縁膜に高誘電体膜を形成し、第２ゲート電極材料の第２ゲート絶縁膜に接する部分に金属もしくは金属化合物を用いることで、実行ゲート酸化膜厚（ＥＯＴ）を薄膜化しながら、適切な閾値Ｖｔｈのトランジスタを形成できる。このように、短チャネル効果を抑制したＣＭＯＳ回路を実現することができる。
上記のように、第２ゲート電極上の一部の圧縮応力を有する膜のみを除去する工程で、ＣＭＰ処理によって膜を除去することも可能である。
あらかじめ高さの高い領域を形成しておけば、自己整合（Self-Aligned）で除去することが可能である。
本発明は上記の説明に限定されない。
例えば、実施形態においてはＮＴｒとＰＴｒで異なる種類のストレスライナー膜を形成しているが、これに限らず、ＮＴｒとＰＴｒで共通のストレスライナー膜を有する構成であってもよい。
第２実施形態において、第１実施形態の変形例と同様に第２ゲート絶縁膜まで除去し、高誘電率の第２ゲート絶縁膜を形成するようにしてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
１０…半導体基板、１０ａ…素子分離溝、１０ｂ…ｐ型ウェル、１０ｃ…ｎ型ウェル、１１…酸化シリコン膜、１２…窒化シリコン膜、１３…ＳＴＩ素子分離絶縁膜、１４…犠牲酸化膜、１５ａ…第１ゲート絶縁膜、１５ｂ…第２ゲート絶縁膜、１６…ＴｉＮ膜、１７…ポリシリコン層膜、１８，１９…エクステンション領域、２０…窒化シリコン膜、２１…酸化シリコン膜、２２…窒化シリコン膜、２３，２４…ソースドレイン領域、２５，２６…高融点金属シリサイド層、２７…第１ストレスライナー膜、２８…第２ストレスライナー膜、２９…第１絶縁膜、３０…研磨ストッパ膜、３１…ＴｉＮ膜、３２…導電層、３３…第２絶縁膜、３４…コンタクトプラグ、３５…上層配線、３６…第２ゲート絶縁膜、３７…高さ調整層、Ａ１…第１領域、Ａ２…第２領域、ＮＴｒ…ｎチャネルＭＩＳＦＥＴ、ＰＴｒ…ｐチャネルＭＩＳＦＥＴ

Claims (10)

  1. 活性領域における半導体基板のｎチャネル電界効果トランジスタ形成領域である第１領域及びｐチャネル電界効果トランジスタ形成領域である第２領域において前記半導体基板上に第１ゲート絶縁膜を形成する工程と、
    前記第１領域及び前記第２領域において前記第１ゲート絶縁膜上に第１ゲート電極を形成する工程と、
    前記第１領域及び前記第２領域において前記第１ゲート電極の両側部における前記半導体基板中に導電性不純物を導入してソースドレイン領域を形成する工程と、
    前記ソースドレイン領域の導電性不純物を活性化する熱処理を行う工程と、
    前記第１領域及び前記第２領域において前記第１ゲート電極を被覆して全面に前記半導体基板に応力を印加するストレスライナー膜を形成する工程と、
    少なくとも前記第１領域に形成された部分の前記ストレスライナー膜は残しながら前記第２領域における前記第１ゲート電極の上部部分の前記ストレスライナー膜を除去し、前記第２領域における前記第１ゲート電極の上部を露出させる工程と、
    前記第２領域における前記第１ゲート電極を全て除去して第２ゲート電極形成用溝を形成する工程と、
    前記第２ゲート電極形成用溝内に第２ゲート電極を形成する工程と
    を有する半導体装置の製造方法。
  2. 前記ストレスライナー膜を形成する工程において、前記第１領域において第１ストレスライナー膜を形成し、前記第２領域において前記第１ストレスライナー膜とは応力特性が異なる第２ストレスライナー膜を形成する
    請求項１に記載の半導体装置の製造方法。
  3. 前記第１ストレスライナー膜を形成する工程において、前記第１ゲート電極のゲート長方向に対して引張応力を前記半導体基板に印加するストレスライナー膜を形成し、
    前記第２ストレスライナー膜を形成する工程において、前記第１ゲート電極のゲート長方向に対して圧縮応力を前記半導体基板に印加するストレスライナー膜を形成する
    請求項２に記載の半導体装置の製造方法。
  4. 前記第２領域における前記第１ゲート電極の上部部分の前記ストレスライナー膜を除去し、前記第２領域における前記第１ゲート電極の上部を露出させる工程が、前記第２領域における前記第１ゲート電極の上部部分を開口するパターンのレジスト膜を形成する工程と、前記レジスト膜をマスクとして前記第２領域における前記第１ゲート電極の上部部分の前記ストレスライナー膜を除去する工程を含む
    請求項１に記載の半導体装置の製造方法。
  5. 前記第１領域及び前記第２領域において前記第１ゲート絶縁膜上に第１ゲート電極を形成する工程において、前記第２領域では前記第１ゲート電極として前記第１領域よりも膜厚が厚い第１ゲート電極を形成し、
    前記第２領域における前記第１ゲート電極の上部部分の前記ストレスライナー膜を除去し、前記第２領域における前記第１ゲート電極の上部を露出させる工程が、前記第２領域の前記第１ゲート電極の少なくとも上部まで除去するように前記ストレスライナー膜の上方から研磨処理する工程を含む
    請求項１に記載の半導体装置の製造方法。
  6. 前記第２ゲート電極形成用溝内に第２ゲート電極を形成する工程において、前記第１ゲート絶縁膜の上層に前記第２ゲート電極を形成する
    請求項１に記載の半導体装置の製造方法。
  7. 前記第２領域における前記第１ゲート電極を除去して第２ゲート電極形成用溝を形成する工程と、前記第２ゲート電極形成用溝内に第２ゲート電極を形成する工程の間に、前記第２ゲート電極形成用溝の前記第１ゲート絶縁膜を除去する工程と、前記第２ゲート電極形成用溝の少なくとも底部を被覆して第２ゲート絶縁膜を形成する工程を有し、
    前記第２ゲート電極形成用溝内に第２ゲート電極を形成する工程において、前記第２ゲート絶縁膜の上層に前記第２ゲート電極を形成する
    請求項１に記載の半導体装置の製造方法。
  8. 前記ストレスライナー膜を形成する工程において、前記ストレスライナー膜としてシリコン窒化膜を形成する
    請求項１記載の半導体装置の製造方法。
  9. 前記第１ゲート絶縁膜を形成する工程において、比誘電率が少なくとも８．０より大きな誘電率を持つ絶縁材料により第１ゲート絶縁膜を形成し、
    前記第２ゲート電極を形成する工程において、前記第１ゲート絶縁膜に接する部分に金属もしくは金属化合物により第２ゲート電極を形成する
    請求項１記載の半導体装置の製造方法。
  10. 前記第２ゲート絶縁膜を形成する工程において、比誘電率が少なくとも８．０より大きな誘電率を持つ絶縁材料により第２ゲート絶縁膜を形成する
    請求項７記載の半導体装置の製造方法。
JP2010139847A 2010-06-18 2010-06-18 半導体装置の製造方法及び半導体装置 Expired - Fee Related JP5569173B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2010139847A JP5569173B2 (ja) 2010-06-18 2010-06-18 半導体装置の製造方法及び半導体装置
TW100118366A TWI469262B (zh) 2010-06-18 2011-05-25 半導體裝置之製造方法及半導體裝置
US13/116,727 US8871585B2 (en) 2010-06-18 2011-05-26 Manufacturing method of semiconductor device and semiconductor device
CN2011101568418A CN102290375A (zh) 2010-06-18 2011-06-10 半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010139847A JP5569173B2 (ja) 2010-06-18 2010-06-18 半導体装置の製造方法及び半導体装置

Publications (2)

Publication Number Publication Date
JP2012004455A JP2012004455A (ja) 2012-01-05
JP5569173B2 true JP5569173B2 (ja) 2014-08-13

Family

ID=45327910

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010139847A Expired - Fee Related JP5569173B2 (ja) 2010-06-18 2010-06-18 半導体装置の製造方法及び半導体装置

Country Status (4)

Country Link
US (1) US8871585B2 (ja)
JP (1) JP5569173B2 (ja)
CN (1) CN102290375A (ja)
TW (1) TWI469262B (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8466513B2 (en) 2011-06-13 2013-06-18 Semiconductor Components Industries, Llc Semiconductor device with enhanced mobility and method
JP5837387B2 (ja) 2011-10-11 2015-12-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置および半導体集積回路装置の製造方法
JP5798502B2 (ja) * 2012-01-31 2015-10-21 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP5888064B2 (ja) * 2012-03-29 2016-03-16 富士通株式会社 化合物半導体装置及びその製造方法
CN103378003A (zh) * 2012-04-23 2013-10-30 中芯国际集成电路制造(上海)有限公司 一种应力记忆技术的cmos器件制作方法
WO2014069094A1 (ja) * 2012-11-02 2014-05-08 キヤノンアネルバ株式会社 半導体装置の製造方法、イオンビームエッチング装置及び制御装置
US8946793B2 (en) * 2013-02-05 2015-02-03 GlobalFoundries, Inc. Integrated circuits having replacement gate structures and methods for fabricating the same
JP6085803B2 (ja) * 2013-02-19 2017-03-01 富士通セミコンダクター株式会社 半導体装置の製造方法
US9722076B2 (en) 2015-08-29 2017-08-01 Taiwan Semiconductor Manufacturning Co., Ltd. Method for manufacturing semiconductor device with contamination improvement
KR102487549B1 (ko) * 2017-11-23 2023-01-11 삼성전자주식회사 트랜지스터들을 포함하는 반도체 소자
US10957589B2 (en) 2017-11-30 2021-03-23 Mediatek Inc. Self-aligned contact and method for forming the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3142125B2 (ja) 1999-07-16 2001-03-07 株式会社東芝 半導体装置
JP2002198441A (ja) * 2000-11-16 2002-07-12 Hynix Semiconductor Inc 半導体素子のデュアル金属ゲート形成方法
KR100767950B1 (ko) 2000-11-22 2007-10-18 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법
JP2005303261A (ja) * 2004-03-19 2005-10-27 Nec Electronics Corp 半導体装置およびその製造方法
JP2006351581A (ja) * 2005-06-13 2006-12-28 Fujitsu Ltd 半導体装置の製造方法
JP5262711B2 (ja) * 2006-03-29 2013-08-14 富士通セミコンダクター株式会社 半導体装置及びその製造方法
TWI346361B (en) * 2006-10-04 2011-08-01 United Microelectronics Corp Method for fabricating high compressive stress film and strained-silicon transistors
JP2008117963A (ja) * 2006-11-06 2008-05-22 Nec Electronics Corp 電界効果トランジスタおよび半導体装置、ならびにそれらの製造方法
JP5003515B2 (ja) * 2007-03-20 2012-08-15 ソニー株式会社 半導体装置
DE102007041207B4 (de) * 2007-08-31 2015-05-21 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg CMOS-Bauelement mit Gateisolationsschichten mit unterschiedlicher Art und Dicke und Verfahren zur Herstellung
JP2009117621A (ja) * 2007-11-07 2009-05-28 Panasonic Corp 半導体装置及びその製造方法
JP2009198441A (ja) 2008-02-25 2009-09-03 Nec Corp ターゲット探査装置及び探査方法
JP4770885B2 (ja) * 2008-06-30 2011-09-14 ソニー株式会社 半導体装置
US8084824B2 (en) * 2008-09-11 2011-12-27 United Microelectronics Corp. Metal gate transistor and method for fabricating the same

Also Published As

Publication number Publication date
CN102290375A (zh) 2011-12-21
TWI469262B (zh) 2015-01-11
US20110309451A1 (en) 2011-12-22
US8871585B2 (en) 2014-10-28
TW201208001A (en) 2012-02-16
JP2012004455A (ja) 2012-01-05

Similar Documents

Publication Publication Date Title
US11121133B2 (en) Semiconductor device with fin transistors and manufacturing method of such semiconductor device
JP5569173B2 (ja) 半導体装置の製造方法及び半導体装置
KR101027107B1 (ko) 완전 변환된 반도체 금속 합금에 의한 금속 게이트ｍｏｓｆｅｔ
US9397009B2 (en) Structure and method for metal gate stack oxygen concentration control using an oxygen diffusion barrier layer and a sacrificial oxygen gettering layer
JP5326274B2 (ja) 半導体装置および半導体装置の製造方法
US7381619B2 (en) Dual work-function metal gates
US8728908B2 (en) Methods of forming a dielectric cap layer on a metal gate structure
JP2009194352A (ja) 半導体装置の製造方法
US20120045876A1 (en) Method for manufacturing a semiconductor device
US9076857B2 (en) Semiconductor device and manufacturing method thereof
US20090057786A1 (en) Semiconductor device and method of manufacturing semiconductor device
US8471341B2 (en) Semiconductor device and method for fabricating the same
US9218975B2 (en) Methods of forming a replacement gate structure having a gate electrode comprised of a deposited intermetallic compound material
JP2010021363A (ja) 半導体装置、及びその製造方法
TWI509702B (zh) 具有金屬閘極之電晶體及其製作方法
TWI859921B (zh) 半導體裝置及其製造方法
JP4145272B2 (ja) 半導体装置の製造方法
JP2008277420A (ja) 半導体装置およびその製造方法
TW202447868A (zh) 積體電路結構及其形成方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130430

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140225

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140228

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140418

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140527

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140609

LAPS Cancellation because of no payment of annual fees