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KR102487549B1 - 트랜지스터들을 포함하는 반도체 소자 - Google Patents

트랜지스터들을 포함하는 반도체 소자 Download PDF

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KR102487549B1
KR102487549B1 KR1020170157504A KR20170157504A KR102487549B1 KR 102487549 B1 KR102487549 B1 KR 102487549B1 KR 1020170157504 A KR1020170157504 A KR 1020170157504A KR 20170157504 A KR20170157504 A KR 20170157504A KR 102487549 B1 KR102487549 B1 KR 102487549B1
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이종한
정형석
현상진
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삼성전자주식회사
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  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

트랜지스터들을 포함하는 반도체 소자를 제공한다. 본 발명에 따른 반도체 소자는, 제1 영역 및 제2 영역을 가지는 기판과, 제1 영역에서 제1 하부 금속 함유층, 및 제1 하부 금속 함유층 상에 제1 상부 금속 함유층으로 이루어지는 제1 게이트 라인이 구성하는 제1 트랜지스터와, 제2 영역에서 제1 게이트 라인과 동일한 폭을 가지고, 제2 하부 금속 함유층, 및 제2 하부 금속 함유층 상에 제2 상부 금속 함유층으로 이루어지는 제2 게이트 라인이 구성하는 제2 트랜지스터를 포함하고, 제1 상부 금속 함유층의 최상단 및 제2 하부 금속 함유층의 최상단 각각은, 제1 하부 금속 함유층의 최상단보다 높은 레벨을 가진다.

Description

트랜지스터들을 포함하는 반도체 소자{Semiconductor device having transistors}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 트랜지스터들을 포함하는 반도체 소자에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 고성능화되고 있다. 따라서 전자기기에 사용되는 반도체 소자는, 지속적인 스케일링 다운(scaling down)이 가능하면서도 다양한 동작 전압들을 제공하는 트랜지스터들을 포함할 것이 요구되고 있다.
본 발명의 기술적 과제는 상기 문제점을 해결하고자, 스케일링 다운이 되어도 다양한 동작 전압을 제공하는 트랜지스터들을 포함하는 반도체 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 소자를 제공한다. 본 발명에 따른 반도체 소자는 제1 영역 및 제2 영역을 가지는 기판과, 상기 제1 영역에서 제1 하부 금속 함유층, 및 상기 제1 하부 금속 함유층 상에 제1 상부 금속 함유층으로 이루어지는 제1 게이트 라인이 구성하는 제1 트랜지스터와, 상기 제2 영역에서 상기 제1 게이트 라인과 동일한 폭을 가지고, 제2 하부 금속 함유층, 및 상기 제2 하부 금속 함유층 상에 제2 상부 금속 함유층으로 이루어지는 제2 게이트 라인이 구성하는 제2 트랜지스터를 포함하고, 상기 제1 상부 금속 함유층의 최상단 및 상기 제2 하부 금속 함유층의 최상단 각각은, 상기 제1 하부 금속 함유층의 최상단보다 높은 레벨을 가진다.
본 발명에 따른 반도체 소자는 제1 영역, 제2 영역, 및 제3 영역을 가지는 기판과, 상기 제1 영역에서 제1 하부 금속 함유층, 및 상기 제1 하부 금속 함유층 상에 제1 상부 금속 함유층으로 이루어지는 제1 게이트 라인이 구성하는 제1 트랜지스터와, 상기 제2 영역에서 제2 하부 금속 함유층, 및 상기 제2 하부 금속 함유층 상에 제2 상부 금속 함유층으로 이루어지며, 상기 제1 게이트 라인과 동일한 폭을 가지는 제2 게이트 라인이 구성하 제2 트랜지스터와, 상기 제3 영역에서 제3 하부 금속 함유층, 및 상기 제3 하부 금속 함유층 상에 제3 상부 금속 함유층으로 이루어지며, 상기 제2 게이트 라인보다 큰 폭을 가지는 제3 게이트 라인이 구성하는 제3 트랜지스터를 포함하고, 상기 제1 상부 금속 함유층의 최상단, 상기 제2 하부 금속 함유층의 최상단 및 상기 제3 하부 금속 함유층의 최상단 각각은, 상기 제1 하부 금속 함유층의 최상단보다 높은 레벨을 가진다.
본 발명에 따른 반도체 소자는 제1 영역 및 제2 영역을 가지는 기판과, 상기 제1 영역에서 제1 하부 금속 함유층, 및 상기 제1 하부 금속 함유층 상에 제1 상부 금속 함유층으로 이루어지는 제1 게이트 라인이 구성하는 제1 트랜지스터와, 상기 제2 영역에서 제2 하부 금속 함유층으로 이루어지며, 상기 제1 게이트 라인과 동일한 폭을 가지는 제2 게이트 라인이 구성하는 제2 트랜지스터를 포함하고, 상기 제1 및 제2 하부 금속 함유층은, 상기 제1 상부 금속 함유층보다 작은 일함수를 가지는 물질로 이루어지며, 상기 제1 상부 금속 함유층의 최상단 및 상기 제2 하부 금속 함유층의 최상단 각각은, 상기 제1 하부 금속 함유층의 최상단보다 높은 레벨을 가진다.
본 발명에 따른 반도체 소자는 상대적으로 낮은 동작 전압을 가지는 n형 MOSFET인 상대적으로 높은 동작 전압을 가지는 n형 MOSFET, 상대적으로 높은 동작 전압을 가지는 p형 MOSFET, 및 상대적으로 낮은 동작 전압을 가지는 p형 MOSFET를 모두 구현할 수 있다.
또한 채널 길이가 큰 트랜지스터의 게이트 라인을 형성하는 데에 사용하는 마스크층을 이용하여, 별도의 공정을 추가하지 않으면서도, 상대적으로 낮은 동작 전압을 가지는 p형 MOSFET를 구현할 수 있다.
도 1은 본 발명의 실시 예들에 따른 트랜지스터를 포함하는 반도체 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이다.
도 2 내지 도 10은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 단계적으로 나타내는 단면도들이고, 도 11은 본 발명의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 12는 본 발명의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 13은 본 발명의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 14는 본 발명의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 1은 본 발명의 실시 예들에 따른 트랜지스터를 포함하는 반도체 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이다.
도 1을 참조하면, 반도체 소자(100)는 제1 영역(I), 제2 영역(II), 제3 영역(III), 제4 영역(IV) 및 제5 영역(V)을 포함할 수 있다. 일부 실시 예에서, 반도체 소자(100)는 제1 영역(I), 제2 영역(II) 및 제3 영역(III) 중 적어도 하나의 영역은 포함하지 않고 제외될 수 있다.
제1 영역(I), 제2 영역(II), 제3 영역(III), 제4 영역(IV) 및 제5 영역(V)에는 각각 제1 트랜지스터(TRA), 제2 트랜지스터(TRB), 제3 트랜지스터(TRC), 제4 트랜지스터(TRD), 및 제5 트랜지스터(TRE)가 배치될 수 있다.
제1 영역(I)은 제1 방향(X 방향)으로 상호 평행하게 연장되어 있는 복수의 제1 핀형 활성 영역(FAA)과, 복수의 제1 핀형 활성 영역(FAA) 위에서 복수의 제1 핀형 활성 영역(FAA)과 교차하는 제2 방향(Y 방향)으로 연장되는 복수의 제1 게이트 라인(GLA)을 포함한다. 복수의 제1 핀형 활성 영역(FAA)과 복수의 제1 게이트 라인(GLA)이 교차하는 부분들에서 각각 제1 트랜지스터(TRA)가 형성될 수 있다. 복수의 제1 핀형 활성 영역(FAA)은 제1 핀 폭(FWA)을 가질 수 있고, 제1 게이트 라인(GLA)은 제1 게이트 폭(GWA)을 가질 수 있다.
제2 영역(II)은 제1 방향(X 방향)으로 상호 평행하게 연장되어 있는 복수의 제2 핀형 활성 영역(FAB)과, 복수의 제2 핀형 활성 영역(FAB) 위에서 복수의 제2 핀형 활성 영역(FAB)과 교차하는 제2 방향(Y 방향)으로 연장되는 복수의 제2 게이트 라인(GLB)을 포함한다. 복수의 제2 핀형 활성 영역(FAB)과 복수의 제2 게이트 라인(GLB)이 교차하는 부분들에서 각각 제2 트랜지스터(TRB)가 형성될 수 있다. 복수의 제2 핀형 활성 영역(FAB)은 제2 핀 폭(FWB)을 가질 수 있고, 제2 게이트 라인(GLB)은 제1 게이트 폭(GWB)을 가질 수 있다.
제3 영역(III)은 제1 방향(X 방향)으로 상호 평행하게 연장되어 있는 복수의 제3 핀형 활성 영역(FAC)과, 복수의 제3 핀형 활성 영역(FAC) 위에서 복수의 제3 핀형 활성 영역(FAC)과 교차하는 제2 방향(Y 방향)으로 연장되는 복수의 제3 게이트 라인(GLC)을 포함한다. 복수의 제3 핀형 활성 영역(FAC)과 복수의 제3 게이트 라인(GLC)이 교차하는 부분들에서 각각 제3 트랜지스터(TRC)가 형성될 수 있다. 복수의 제3 핀형 활성 영역(FAC)은 제3 핀 폭(FWC)을 가질 수 있고, 제3 게이트 라인(GLC)은 제3 게이트 폭(GWC)을 가질 수 있다.
제4 영역(IV)은 제1 방향(X 방향)으로 상호 평행하게 연장되어 있는 복수의 제4 핀형 활성 영역(FAD)과, 복수의 제4 핀형 활성 영역(FAD) 위에서 복수의 제4 핀형 활성 영역(FAD)과 교차하는 제2 방향(Y 방향)으로 연장되는 복수의 제4 게이트 라인(GLD)을 포함한다. 복수의 제4 핀형 활성 영역(FAD)과 복수의 제4 게이트 라인(GLD)이 교차하는 부분들에서 각각 제4 트랜지스터(TRD)가 형성될 수 있다. 복수의 제4 핀형 활성 영역(FAB)은 제4 핀 폭(FWD)을 가질 수 있고, 제4 게이트 라인(GLD)은 제4 게이트 폭(GWD)을 가질 수 있다.
제5 영역(V)은 제1 방향(X 방향)으로 상호 평행하게 연장되어 있는 복수의 제5 핀형 활성 영역(FAE)과, 복수의 제5 핀형 활성 영역(FAE) 위에서 복수의 제5 핀형 활성 영역(FAE)과 교차하는 제2 방향(Y 방향)으로 연장되는 복수의 제5 게이트 라인(GLE)을 포함한다. 복수의 제5 핀형 활성 영역(FAE)과 복수의 제5 게이트 라인(GLE)이 교차하는 부분들에서 각각 제5 트랜지스터(TRE)가 형성될 수 있다. 복수의 제5 핀형 활성 영역(FAE)은 제5 핀 폭(FWE)을 가질 수 있고, 제5 게이트 라인(GLE)은 제5 게이트 폭(GWE)을 가질 수 있다.
제1 내지 제4 핀 폭(FWA, FWB, FWC, FWD)은 제5 핀 폭(FWE)보다 작은 값을 가질 수 있고, 제1 내지 제4 게이트 폭(GWA, GWB, GWC, GWD)은 제5 게이트 폭(GWE)보다 작은 값을 가질 수 있다. 일부 실시 예에서, 제1 내지 제4 핀 폭(FWA, FWB, FWC, FWD)은 각각은 서로 동일한 값을 가질 수 있고, 제1 내지 제4 게이트 폭(GWA, GWB, GWC, GWD)은 각각은 서로 동일한 값을 가질 수 있다.
제1 트랜지스터(TRA) 및 제2 트랜지스터(TRB)는 제1 도전형의 MOSFET일 수 있고, 제3 트랜지스터(TRC) 및 제4 트랜지스터(TRD)는 상기 제1 도전형과 다른 제2 도전형의 MOSFET일 수 있다.
제1 트랜지스터(TRA) 및 제2 트랜지스터(TRB)는 n형 MOSFET일 수 있고, 제3 트랜지스터(TRC) 및 제4 트랜지스터(TRD)는 p형 MOSFET일 수 있다. 제5 트랜지스터는 p형 MOSFET일 수 있다. 일부 실시 예에서 제5 트랜지스터는 n형 MOSFET일 수도 있다.
제1 트랜지스터(TRA)의 동작 전압은 제2 트랜지스터(TRB)의 동작 전압보다 작은 값을 가질 수 있고, 제3 트랜지스터(TRC)의 동작 전압은 제4 트랜지스터(TRD)의 동작 전압보다 작은 값을 가질 수 있다. 제1 내지 제4 트랜지스터(TRA, TRB, TRC, TRD)의 동작 전압은 제5 트랜지스터(TRE)의 동작 전압보다 작은 값을 가질 수 있다. 여기에서 제1 내지 제5 트랜지스터(TRA, TRB, TRC, TRD, TRE)의 동작 전압의 대소는 제1 내지 제5 트랜지스터(TRA, TRB, TRC, TRD, TRE)의 동작 전압 각각의 절대값으로 비교될 수 있다.
도 1에서, 복수의 제1 내지 제5 핀형 활성 영역(FAA, FAB, FAC, FAD, FAE)이 제1 방향(X 방향)으로 연장되고, 복수의 제1 내지 제5 게이트 라인(GLA, GLB, GLC, GLD, GLE)이 제2 방향 Y 방향)으로 연장되는 경우를 예시하였으나, 본 발명의 기술적 사상은 도 1에 예시한 바에 한정되지 않으며, 복수의 제1 내지 제5 핀형 활성 영역(FAA, FAB, FAC, FAD, FAE)의 연장 방향과, 복수의 제1 내지 제5 게이트 라인(GLA, GLB, GLC, GLD, GLE)의 연장 방향은 다양하게 선택될 수 있다.
도 2 내지 도 14에는 도 1의 A-A', B-B', C-C', D-D', 및 E-E' 선에 대응되는 위치에 대한 단면도들이 도시된다.
도 2 내지 도 10은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 단계적으로 나타내는 단면도들이고, 도 11은 본 발명의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2를 참조하면, 제1 내지 제5 영역(I, II, III, IV, V) 각각에 제1 내지 제5 핀형 활성 영역(FAA, FAB, FAC, FAD, FAE)을 가지는 기판(110)을 준비한다. 제1 영역(I) 및 제2 영역(I)은 예를 들면, NMOS 트랜지스터 영역일 수 있고, 제3 영역(III) 및 제4 영역(IV)은 예를 들면, PMOS 트랜지스터 영역일 수 있다. 제5 영역(V)은 예를 들면, PMOS 트랜지스터 영역 또는 NMOS 트랜지스터 영역일 수 있다.
기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
제1 핀형 활성 영역(FAA)은 제1 영역(I)에서 기판(110)으로부터 돌출되고, 제2 핀형 활성 영역(FAB)은 제2 영역(II)에서 기판(110)으로부터 돌출되고, 제3 핀형 활성 영역(FAC)은 제3 영역(III)에서 기판(110)으로부터 돌출되고, 제4 핀형 활성 영역(FAD)은 제4 영역(IV)에서 기판(110)으로부터 돌출된다. 제5 핀형 활성 영역(FAE)은 제5 영역(V)에서 기판(110)으로부터 돌출된다.
제1 내지 제5 핀형 활성 영역(FAA, FAB, FAC, FAD, FAE)은 각각 형성하고자 하는 MOS 트랜지스터의 채널 타입에 따라서 P 형 또는 N 형의 불순물 확산 영역들을 포함할 수 있다. 예를 들면, 제1 핀형 활성 영역(FAA) 및 제2 핀형 활성 영역(FAB)은 P 형의 불순물 확산 영역을 포함할 수 있고, 제3 핀형 활성 영역(FAC) 및 제4 핀형 활성 영역(FAD)은 N 형의 불순물 확산 영역을 포함할 수 있다. 예를 들면, 제5 핀형 활성 영역(FAE)은 N 형의 불순물 확산 영역을 포함할 수 있으나, 이에 한정되지 않는다. 예를 들면, 제5 핀형 활성 영역(FAE)은 P 형의 불순물 확산 영역을 포함할 수 있다.
제1 내지 제4 핀형 활성 영역(FAA, FAB, FAC, FAD)은 대략 동일 레벨의 최저 레벨인 제1 레벨(BL1)을 가질 수 있다. 제5 핀형 활성 영역(FAE)은 최저 레벨인 제2 레벨(BL2)을 가질 수 있다. 일부 실시 예에서, 제1 레벨(BL1)과 제2 레벨(BL2)은 대략 동일 레벨일 수 있으나, 이에 한정되지 않는다.
제1 내지 제4 핀형 활성 영역(FAA, FAB, FAC, FAD)은 대략 동일 레벨의 상면인 제1 상면(FTN)을 가질 수 있다. 제5 핀형 활성 영역(FAE)은 제2 상면(FTW)을 가질 수 있다. 일부 실시 예에서, 제1 상면(FTN1)과 제2 상면(FTN2)은 대략 동일 레벨일 수 있으나, 이에 한정되지 않는다.
제1 내지 제4 영역(I, II, III, IV)에서 제1 내지 제4 핀형 활성 영역(FAA, FAB, FAC, FAD) 위에 제1 내지 제4 핀형 활성 영역(FAA, FAB, FAC, FAD)에 교차하여 연장되는 제1 더미 게이트 구조체(DGSN)를 형성하고, 제5 영역(V)에서 제5 핀형 활성 영역(FAE) 위에 제5 핀형 활성 영역(FAE)에 교차하여 연장되는 제2 더미 게이트 구조체(DGSW)를 형성한다. 제2 더미 게이트 구조체(DGSW)의 폭은 제1 더미 게이트 구조체(DGSN)의 폭보다 큰 값을 가질 수 있다.
제1 더미 게이트 구조체(DGSN)는 제1 내지 제4 핀형 활성 영역(FAA, FAB, FAC, FAD) 위에 순차적으로 적층된 제1 더미 게이트 절연막(D114N), 제1 더미 게이트 라인(D116N), 및 제1 더미 게이트 캡핑층(D118N)을 포함할 수 있다. 제1 더미 게이트 절연막(D114N)은 실리콘 산화물을 포함할 수 있다. 제1 더미 게이트 라인(D116N)은 폴리실리콘을 포함할 수 있다. 제1 더미 게이트 캡핑층(D118N)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
제2 더미 게이트 구조체(DGSW)는 제5 핀형 활성 영역(FAE) 위에 순차적으로 적층된 제2 더미 게이트 절연막(D114W), 제2 더미 게이트 라인(D116W), 및 제2 더미 게이트 캡핑층(D118W)을 포함할 수 있다. 제2 더미 게이트 절연막(D114W), 제2 더미 게이트 라인(D116W), 및 제2 더미 게이트 캡핑층(D118W) 각각은 제1 더미 게이트 절연막(D114N), 제1 더미 게이트 라인(D116N), 및 제1 더미 게이트 캡핑층(D118N) 각각과 동일한 물질로 이루어질 수 있다.
제1 내지 제4 영역(I, II, III, IV)에서 제1 더미 게이트 구조체(DGSN)의 양 측벽을 덮는 제1 절연 스페이서(124N) 및 제5 영역(V)에서 제2 더미 게이트 구조체(DGSW)의 양 측벽을 덮는 제2 절연 스페이서(124W)를 형성한다. 제1 절연 스페이서(0N)와 제2 절연 스페이서(124W)는 동일 물질로 이루어질 수 있다. 제1 절연 스페이서(124N)와 제2 절연 스페이서(124W)는 SiN, SiOCN, SiCN, 또는 이들의 조합을 포함할 수 있다.
제1 내지 제4 영역(I, II, III, IV)에서 제1 더미 게이트 구조체(DGSN) 및 제1 절연 스페이서(124N)의 양측의 제1 내지 제4 핀형 활성 영역(FAA, FAB, FAC, FAD)의 일부분을 제거하여, 제1 내지 제4 리세스(RSA, RSB, RSC, RSD)를 형성하고, 제5 영역(V)에서 제2 더미 게이트 구조체(DGSW) 및 제2 절연 스페이서(124W)의 양측의 제5 핀형 활성 영역(FAE)의 일부분을 제거하여, 제5 리세스(RSE)를 형성한다. 일부 실시 예에서, 제1 내지 제4 리세스(RSA, RSB, RSC, RSD) 및 제5 리세스(RSE)는 제1 절연 스페이서(124N)의 양측 및 제2 절연 스페이서(124W)의 양측으로부터 제1 절연 스페이서(124N)의 하측 및 제2 절연 스페이서(124W)의 하측으로 더 연장될 수 있다.
제1 및 제 영역(I, II)에서 제1 더미 게이트 구조체(DGSN)의 양 측에서 제1 및 제2 리세스(RSA, RSB)를 통해 노출되는 제1 및 제2 핀형 활성 영역(FAA, FAB)의 표면으로부터 에피텍셜 성장 공정에 의해 반도체층을 형성하여 제1 및 제2 소스/드레인 영역(130A, 130B)을 형성한다. 제3 및 제4 영역(III, IV)에서 제1 더미 게이트 구조체(DGSN)의 양 측에서 제3 및 제4 리세스(RSC, RSD)를 통해 노출되는 제3 및 제4 핀형 활성 영역(FAC, FAD)의 표면으로부터 에피텍셜 성장 공정에 의해 반도체층을 형성하여 제3 및 제4 소스/드레인 영역(130C, 130D)을 형성한다. 제5 영역(V)에서 제2 더미 게이트 구조체(DGSW)의 양측에서 제5 리세스(RSE)를 통해 노출되는 제5 핀형 활성 영역(FAE)의 표면으로부터 에피텍셜 성장 공정에 의해 반도체층을 형성하여 제5 소스/드레인 영역(130E)을 형성한다. 제1 내지 제5 소스/드레인 영역(130A, 130B, 130C, 130D, 130E)은 불순물이 도핑된 반도체층, 예를 들면 불순물이 도핑된 Si, SiGe, 또는 SiC로 이루어질 수 있다. 예를 들면, 일부 실시 예에서 제1 및 제2 소스/드레인 영역(130A, 130B)은 N 형의 불순물이 도핑된 반도체층이고, 제3 및 제4 소스/드레인 영역(130C, 130D)은 P 형의 불순물이 도핑된 반도체층일 수 있다. 예를 들면, 제5 소스/드레인 영역(130E)은 P 형의 불순물이 도핑된 반도체층일 수 있으나, 이에 한정되지 않는다. 예를 들면, 제5 소스/드레인 영역(130E)은 N 형의 불순물이 도핑된 반도체층일 수 있다. 일부 실시 예에서, 제5 소스/드레인 영역(130E)은 제3 및 제4 소스/드레인 영역(130C, 130D)을 형성하는 에피텍셜 성장 공정에 의하여 형성할 수 있다. 다른 일부 실시 예에서, 제5 소스/드레인 영역(130E)은 제1 및 제2 소스/드레인 영역(130A, 130B)을 형성하는 에피덱셜 성장 공정에 의하여 형성할 수 있다.
제1 내지 제5 영역(I, II, III, IV, V)에서 제1 내지 제5 소스/드레인 영역(130A, 130B, 130C, 130D, 130E), 제1 및 제2 더미 게이트 구조체(DGSN, DGSW), 및 제1 및 제2 게이트 절연 스페이서(124N, 124W)를 덮는 게이트간 절연막(132)을 형성한다.
게이트간 절연막(132)을 형성하기 위하여, 예를 들면, 제1 내지 제5 영역(I, II, III, IV, V)에서 제1 내지 제5 소스/드레인 영역(130A, 130B, 130C, 130D, 130E), 제1 및 제2 더미 게이트 구조체(DGSN, DGSW), 및 제1 및 제2 게이트 절연 스페이서(124N, 124W)를 충분한 두께로 덮는 절연막을 형성할 수 있다. 그 후, 제1 및 제2 더미 게이트 구조체(DGSN, DGSW)가 노출될 수 있도록 상기 절연막이 형성된 결과물을 평탄화하여, 평탄화된 상면을 가지는 게이트간 절연막(132)을 형성할 수 있다.
도 3을 참조하면, 제1 내지 제5 영역(I, II, III, IV, V)에서 게이트간 절연막(132)을 통해 노출되는 제1 및 제2 더미 게이트 구조체(DGSN, DGSW)를 제거하여, 제1 내지 제5 영역(I, II, III, IV, V)에 제1 내지 제5 게이트 공간(GHA, GHB, GHC, GHD, GHE)을 형성한다.
제1 내지 제5 게이트 공간(GHA, GHB, GHC, GHD, GHE)을 통해 제1 및 제2 절연 스페이서(124N, 124W), 및 제1 내지 제5 핀형 활성 영역(FAA, FAB, FAC, FAD, FAE)이 노출될 수 있다.
도 4를 참조하면, 제1 내지 제4 영역(I, II, III, IV)에서 제1 내지 제4 게이트 공간(GHA, GHB, GHC, GHD) 내에 제1 인터페이스막(116N) 및 제1 게이트 절연막(118N)을 형성하고, 제5 영역(V)에서 제5 게이트 공간(GHE) 내에 제2 인터페이스막(116W) 및 제2 게이트 절연막(118W)을 형성한다. 일부 실시 예에서, 제1 및 제2 인터페이스막(116N, 116W)은 제1 내지 제5 게이트 공간(GHA, GHB, GHC, GHD, GHE) 내에서 노출되는 제1 내지 제5 핀형 활성 영역(FAA, FAB, FAC, FAD, FAE)의 일부를 산화시켜 형성할 수 있다.
제1 및 제2 인터페이스막(116N, 116W)은 제1 내지 제5 게이트 공간(GHA, GHB, GHC, GHD, GHE)의 저면에 노출되는 제1 내지 제5 핀형 활성 영역(FAA, FAB, FAC, FAD, FAE)의 상면 상에 형성될 수 있다.
제1 및 제2 게이트 절연막(118N, 118W)은 제1 인터페이스막(116N) 및 제1 게이트 절연막(118N)의 상면, 제1 내지 제5 게이트 공간(GHA, GHB, GHC, GHD, GHE)의 내측면, 및 게이트간 절연막(132)의 상면을 덮도록 형성될 수 있다. 제1 및 제2 게이트 절연막(118N, 118W)은 예를 들면, ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다.
제1 내지 제4 게이트 공간(GHA, GHB, GHC, GHD) 각각에서 제1 게이트 절연막(118N)에 의하여 한정되는 공간은 동일한 값인 제1 폭(WGN)을 가질 수 있고, 제5 게이트 공간(GHE)에서 제2 게이트 절연막(118W)에 의하여 한정되는 공간은 제1 폭(WGN)보다 큰 값은 제2 폭(WGW)을 가질 수 있다.
제1 내지 제4 영역(I, II, III, IV) 각각에서 제1 게이트 절연막(118N) 상에 제1 내지 제4 하부 금속 함유층(M1A, M1B, M1C, M1D)을 형성하고, 제5 영역(V)에서 제2 게이트 절연막(118W) 상에 제5 하부 금속 함유층(M1E)을 형성한다. 일부 실시 예에서, 제1 내지 제5 하부 금속 함유층(M1A, M1B, M1C, M1D, M1E) 각각의 전부 또는 일부분은 동일한 물질로 이루어질 수 있다.
제1 내지 제4 하부 금속 함유층(M1A, M1B, M1C, M1D)은 제1 내지 제4 게이트 공간(GHA, GHB, GHC, GHD)의 내부를 완전히 채우지 않도록 제1 게이트 절연막(118N) 상에 컨포멀(conformal)하게 형성할 수 있고, 제5 하부 금속 함유층(M1E)은 제5 게이트 공간(GHE)의 내부를 완전히 채우지 않도록 제2 게이트 절연막(118W) 상에 컨포멀하게 형성할 수 있다. 제1 내지 제5 하부 금속 함유층(M1A, M1B, M1C, M1D, M1E)은 각각 제1 내지 제5 두께(WMA, WMB, WMC, WMD, WME)를 가진다. 제1 두께(WMA)는 제2 두께(WMB)보다 작은 값을 가질 수 있다. 제2 두께(WMB)는 제3 두께(WMC)보다 작은 값을 가질 수 있다. 제3 두께(WMC)는 제4 두께(WMD)보다 작은 값을 가질 수 있다. 제5 두께(WME)는 제4 두께(WMD)보다 큰 값을 가질 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서, 제5 두께(WME)는 제4 두께(WMD)와 같은 값을 가지거나, 작은 값을 가질 수 있다.
제1 내지 제5 하부 금속 함유층(M1A, M1B, M1C, M1D, M1E)은 예를 들면, ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 일부 실시 예에서, 제1 내지 제4 하부 금속 함유층(M1A, M1B, M1C, M1D) 각각은 별도의 증착 공정에 의하여 형성될 수 있다.
일부 실시 예에서, 제1 내지 제4 하부 금속 함유층(M1A, M1B, M1C, M1D) 각각 중 일부분은 동일한 증착 공정에 의하여 형성될 수 있다. 예를 들면, 제1 하부 금속 함유층(M1A)을 형성하는 증착 공정에서, 제2 내지 제4 하부 금속 함유층(M1B, M1C, M1D) 각각을 제1 두께(WMA)씩 함께 형성하고, 제2 금속 함유층(M1B)의 나머지 부분을 형성하는 증착 공정에서, 제3 및 제4 하부 금속 함유층(M1C, M1D) 각각의 일부분을 함께 형성하고, 제3 금속 함유층(M1C)의 나머지 부분을 형성하는 증착 공정에서, 제4 하부 금속 함유층(M1D)의 일부분을 함께 형성하고, 제4 하부 금속 함유층(M1D)의 나머지 부분을 별도의 증착 공정으로 형성할 수 있다. 제5 하부 금속 함유층(M1E)은 제1 내지 제4 하부 금속 함유층(M1A, M1B, M1C, M1D)과 별도의 증착 공정에 의하여 형성되거나, 적어도 일부분이 제1 내지 제4 하부 금속 함유층(M1A, M1B, M1C, M1D)을 형성하는 증착 공정에 의하여 형성될 수 있다.
일부 실시 예에서, 제1 및 제2 게이트 절연막(118N, 118W)과 제1 내지 제5 하부 금속 함유층(M1A, M1B, M1C, M1D, M1E) 사이에는 유전막 배리어층(도시 생략)이 형성될 수 있다. 상기 유전막 배리어층은 예를 들면, Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속, 금속 질화물, 금속 탄화물, 금속 실리콘 질화물, 또는 이들의 조합으로 이루어질 수 있다.
도 5를 참조하면, 제1 내지 제5 영역(I, II, III, IV, V) 각각에서 제1 내지 제5 하부 금속 함유층(M1A, M1B, M1C, M1D, M1E)을 덮으며 제1 내지 제5 게이트 공간(GHA, GHB, GHC, GHD, GHE)(도 4 참조)을 모두 채우는 코팅층(CL)을 형성한다. 코팅층(CL)은 예를 들면, 카본계막으로 이루어질 수 있다. 상기 카본계막은 예를 들면, ACL(amorphous carbon layer) 또는 C-SOH(Carbon based spin-on hardmask) 막으로 이루어질 수 있다.
도 6을 참조하면, 제1 내지 제5 영역(I, II, III, IV, V) 각각에서 코팅층(도 5의 CL)의 일부분을 제거하여 제1 내지 제5 하부 금속 함유층(M1A, M1B, M1C, M1D, M1E) 중 제1 내지 제5 게이트 공간(GHA, GHB, GHC, GHD, GHE)(도 4 참조)의 하측 부분을 덮는 커버층(CLa)을 형성한다.
도 7을 참조하면, 제4 영역(IV) 및 제5 영역(V) 각각에서 커버층(CLa), 및 제4 및 제5 하부 금속 함유층(M1D, M1E)을 모두 덮는 마스크층(ML)을 형성한다. 마스크층(ML)은 예를 들면, 포토레스트로 이루어질 수 있다. 제1 내지 제3 영역(I, II, III)에는 마스크층(ML)이 형성되지 않는다.
도 8을 참조하면, 제1 내지 제3 영역(I, II, III)에서, 제1 게이트 절연막(118N)의 일부분 및 제1 내지 제3 하부 금속 함유층(M1A, M1B, M1C)의 일부분을 제거한다. 제1 내지 제3 하부 금속 함유층(M1A, M1B, M1C) 중 커버층(CLa)에 의하여 덮인 하측 부분은 제거되지 않고 잔류할 수 있다. 또한 제1 내지 제3 하부 금속 함유층(M1A, M1B, M1C)의 일부분이 제거되어 노출되는 제1 게이트 절연막(118N)의 일부분도 함께 제거될 수 있다. 일부 실시 예에서, 제1 내지 제3 영역(I, II, III) 각각에서 제1 게이트 절연막(118N)의 최상단은 제1 내지 제3 하부 금속 함유층(M1A, M1B, M1C) 중 잔류하는 부분의 최상단보다 더 높은 레벨을 가질 수 있다.
제4 영역(IV) 및 제5 영역(V)에서 마스크층(ML)에 의하여 덮인 제4 및 제5 하부 금속 함유층(M1D, M1E), 및 제1 및 제2 게이트 절연막(118N, 118W)은 제거되지 않고 그대로 잔류할 수 있다.
도 9를 참조하면, 마스크층(도 8의 ML) 및 커버층(도 8의 CLa)을 제거한다. 마스크층(ML) 및 커버층(CLa)은 예를 들면, 애싱(ashing) 공정 또는 스트립(strip) 공정에 의하여 제거될 수 있다.
도 10을 참조하면, 제1 내지 제5 영역(I, II, III, IV, V) 각각에서 제1 내지 제5 하부 금속 함유층(M1A, M1B, M1C, M1D, M1E) 상에 제1 내지 제5 상부 금속 함유층(M2A, M2B, M2C, M2D, M2E), 및 제1 내지 제5 도전성 배리어막(BMA, BMB, BMC, BMD, BME)을 순차적으로 형성한다.
제1 내지 제5 상부 금속 함유층(M2A, M2B, M2C, M2D, M2E)은 제1 내지 제5 하부 금속 함유층(M1A, M1B, M1C, M1D, M1E)과 다른 물질로 이루어질 수 있다.
제1 내지 제5 상부 금속 함유층(M2A, M2B, M2C, M2D, M2E)은 각각은 서로 동일한 물질로 이루어질 수 있다. 제1 내지 제5 상부 금속 함유층(M2A, M2B, M2C, M2D, M2E)은 예를 들면, ALD, CVD, 또는 PVD 공정에 의해 함께 형성될 수 있다. 제1 내지 제5 영역(I, II, III, IV, V)에서 제1 내지 제5 상부 금속 함유층(M2A, M2B, M2C, M2D, M2E)은 각각 동일한 두께를 가지도록 형성될 수 있다.
제4 영역(IV)에서 제4 상부 금속 함유층(M2D)은 제4 게이트 공간(GHD)을 모두 채울 수 있다. 제1 내지 제3 영역(I, II, III), 및 제5 영역(V)에서 제1 내지 제3 상부 금속 함유층(M2A, M2B, M2C) 및 제5 상부 금속 함유층(M2E)은 제1 내지 제3 게이트 공간(GHA, GHB, GHC) 및 제5 게이트 공간(GHE)의 일부분만을 채울 수 있다.
제3 영역(III)에서 제3 상부 금속 함유층(M2C)은 제3 게이트 공간(GHC) 중 제3 하부 금속 함유층(M1C) 사이에 한정되는 공간을 모두 채울 수 있다. 일부 실시 예에서, 제1 및 제2 영역(I, II)에서 제1 및 제2 상부 금속 함유층(M2A, M2B)은 제1 및 제2 게이트 공간(GHA, GHB) 중 제1 및 제2 하부 금속 함유층(M1A, M1B) 사이에 한정되는 공간의 일부분만을 채울 수 있으나, 이에 한정되지 않는다. 예를 들면, 제1 및 제2 영역(I, II)에서 제1 및 제2 상부 금속 함유층(M2A, M2B) 중 적어도 하나는 제1 및 제2 게이트 공간(GHA, GHB) 중 제1 및 제2 하부 금속 함유층(M1A, M1B) 사이에 한정되는 공간을 모두 채울 수 있다.
제1 내지 제5 도전성 배리어막(BMA, BMB, BMC, BMD, BME)은 각각 서로 동일한 물질로 이루어질 수 있다. 제1 내지 제5 도전성 배리어막(BMA, BMB, BMC, BMD, BME)은 금속 질화물, 예를 들면, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 제1 내지 제5 도전성 배리어막(BMA, BMB, BMC, BMD, BME)은 예를 들면, ALD, CVD, 또는 PVD 공정에 의해 함께 형성될 수 있다. 제1 내지 제5 영역(I, II, III, IV, V)에서 제1 내지 제5 도전성 배리어막(BMA, BMB, BMC, BMD, BME)은 각각 동일한 두께를 가지도록 형성될 수 있다.
제1 내지 제3 영역(I, II, III)에서 제1 내지 제3 도전성 배리어막(BMA, BMB, BMC)은 제1 내지 제3 게이트 공간(GHA, GHB, GHC)을 모두 채울 수 있다. 제5 영역(V)에서 제5 도전성 배리어막(BME)은 제5 게이트 공간(GHE)의 일부분만을 채울 수 있다.
제1 내지 제3 도전성 배리어막(BMA, BMB, BMC)은 제1 내지 제3 게이트 공간(GHA, GHB, GHC) 내로 연장될 수 있다. 일부 실시 예에서, 제3 도전성 배리어막(BMC)의 최하단은 제1 및 제2 도전성 배리어막(BMA, BMB)의 최하단보다 더 높은 레벨에 위치할 수 있다.
제1 및 제2 도전성 배리어막(BMA, BMB)은 제1 및 제2 하부 금속 함유층(M1A, M1B) 사이에 한정되는 공간 내로 연장될 수 있다. 제1 및 제2 도전성 배리어막(BMA, BMB)은 제1 및 제2 게이트 공간(GHA, GHB) 내에서, 하측이 상측보다 좁은 폭을 가질 수 있다.
제1 내지 제5 영역(I, II, III, IV, V)에서 제1 내지 제5 도전성 배리어막(BMA, BMB, BMC, BMD, BME) 상에 갭필 금속막(GM)을 형성한다. 갭필 금속막(GM)은 예를 들면, W으로 이루어질 수 있다. 제5 영역(V)에서 갭필 금속막(GM)은 제5 게이트 공간 (GHE)을 모두 채울 수 있다.
도 11을 참조하면, 제1 내지 제5 영역(I, II, III, IV, V)에서 게이트간 절연막(132) 상에 형성된 갭필 금속막(GM)의 부분, 제1 내지 제5 도전성 배리어막(BMA, BMB, BMC, BMD, BME)의 부분, 및 제1 내지 제5 상부 금속 함유층(M2A, M2B, M2C, M2D, M2E)의 부분을 제거하여, 제1 내지 제5 게이트 전극(GLA, GLB, GLC, GLD, GLE)을 형성한다. 제1 내지 제5 게이트 전극(GLA, GLB, GLC, GLD, GLE)을 형성하는 과정에서, 제4 도전성 배리어막(도 10의 BMD)은 모두 제거될 수 있다.
제1 내지 제5 게이트 전극(GLA, GLB, GLC, GLD, GLE)을 형성하는 과정에서, 제1 내지 제5 게이트 공간(GHA, GHB, GHC, GHD, GHE)의 상측 부분에 형성된 갭필 금속막(GM)의 부분, 제1 내지 제5 도전성 배리어막(BMA, BMB, BMC, BMD, BME)의 부분, 및 제1 내지 제5 상부 금속 함유층(M2A, M2B, M2C, M2D, M2E)의 부분을 더 제거한 후, 제1 내지 제5 게이트 공간(GHA, GHB, GHC, GHD, GHE)의 상측 부분을 채우는 게이트 캡핑층(134)을 형성할 수 있다. 일부 실시 예에서, 게이트 캡핑층(134)을 형성하지 않고, 제1 내지 제5 게이트 전극(GLA, GLB, GLC, GLD, GLE)의 최상단과 게이트간 절연막(132)의 최상단이 실질적으로 동일한 레벨을 가지도록 형성할 수 있다.
반도체 소자(100)는 제1 내지 제5 영역(I, II, III, IV, V)을 포함할 수 있다. 일부 실시 예에서, 반도체 소자(100)는 제1 영역(I), 제2 영역(II) 및 제3 영역(III) 중 적어도 하나의 영역은 포함하지 않고 제외될 수 있다.
제1 영역(I), 제2 영역(II), 제3 영역(III), 제4 영역(IV) 및 제5 영역(V)에는 각각 제1 트랜지스터(TRA), 제2 트랜지스터(TRB), 제3 트랜지스터(TRC), 제4 트랜지스터(TRD), 및 제5 트랜지스터(TRE)가 배치될 수 있다.
반도체 소자(100)는 기판(110)의 제1 내지 제5 영역(I, II, III, IV, V)에서 기판(110)으로부터 돌출된 제1 내지 제5 핀형 활성 영역(FAA, FAB, FAC, FAD, FAE)을 포함한다.
제1 핀형 활성 영역(FAA)의 제1 채널 영역(CHA) 및 제2 핀형 활성 영역(FAB)의 제2 채널 영역(CHB)은 제1 도전형의 불순물이 도핑된 영역일 수 있고, 제3 핀형 활성 영역(FAC)의 제3 채널 영역(CHC) 및 제4 핀형 활성 영역(FAD)의 제4 채널 영역(CHD)은 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 영역일 수 있다. 제5 핀형 활성 영역(FAE)의 제5 채널 영역(CHE)은 상기 제2 도전형의 불순물이 도핑된 영역일 수 있으나, 이에 한정되지 않는다. 예를 들면, 제5 핀형 활성 영역(FAE)의 제5 채널 영역(CHE)은 상기 제1 도전형의 불순물이 도핑된 영역일 수 있다. 예를 들면, 상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형일 수 있다.
제1 내지 제5 채널 영역(CHA, CHB, CHC, CHD, CHE)은 기판(110)의 주면(X-Y 평면)에 수직인 방향(Z 방향)을 따라 핀(fin) 형상으로 돌출되어 있다. 제1 내지 제4 채널 영역(CHA, CHB, CHC, CHD,)은 제1 인터페이스막(116N)으로 덮여 있고, 제5 채널 영역(CHE)은 제2 인터페이스막(116W)으로 덮여 있다. 제1 내지 제4 영역(I, II, III, IV)에서 제1 인터페이스막(116N) 위에는 제1 게이트 절연막(118N), 및 제1 내지 제4 게이트 라인(GLA, GLB, GLC, GLD)이 제1 내지 제4 채널 영역(CHA, CHB, CHC, CHD)을 덮으면서 제1 내지 제4 핀형 활성 영역(FAA, FAB, FAC, FAD)에 교차하는 방향으로 연장되어 있다. 제5 영역(V)에서 제2 인터페이스막(116W) 위에는 제2 게이트 절연막(118W), 및 제5 게이트 라인(GLE)이 제5 채널 영역(CHE)을 덮으면서 제5 핀형 활성 영역(FAE)에 교차하는 방향으로 연장되어 있다.
제1 핀형 활성 영역(FAA)과 제1 게이트 라인(GLA)이 교차하는 지점에 제1 트랜지스터(TRA)가 형성될 수 있다. 제2 핀형 활성 영역(FAB)과 제2 게이트 라인(GLB)이 교차하는 지점에 제2 트랜지스터(TRB)가 형성될 수 있다. 제3 핀형 활성 영역(FAC)과 제3 게이트 라인(GLC)이 교차하는 지점에 제3 트랜지스터(TRC)가 형성될 수 있다. 제4 핀형 활성 영역(FAD)과 제4 게이트 라인(GLD)이 교차하는 지점에 제4 트랜지스터(TRD)가 형성될 수 있다. 제5 핀형 활성 영역(FAE)과 제5 게이트 라인(GLE)이 교차하는 지점에 제5 트랜지스터(TRE)가 형성될 수 있다.
제1 내지 제4 게이트 라인(GLA, GLB, GLC, GLD)의 연장 방향(Y 방향)에 수직 방향(X 방향)에서, 제1 내지 제4 게이트 라인(GLA, GLB, GLC, GLD)은 제1 게이트 절연막(118N)에 의하여 한정되는 공간의 폭인 제1 폭(도 4의 WGN)을 가질 수 있다. 제5 게이트 라인(GLE)의 연장 방향(Y 방향)에 수직 방향(X 방향)에서, 제5 게이트 라인(GLE)은 제2 게이트 절연막(118W)에 의하여 한정되는 공간의 폭인 제2 폭(도 4의 WGW)을 가질 수 있다. 제1 폭(WGN)은 제1 트랜지스터(TRA), 제2 트랜지스터(TRB), 제3 트랜지스터(TRC), 제4 트랜지스터(TRD) 각각의 채널 길이일 수 있고, 제2 폭(WGW)은 제5 트랜지스터(TRE)의 채널 길이일 수 있다. 즉, 제5 트랜지스터(TRE)의 채널 길이인 제2 폭(WGW)은 제1 트랜지스터(TRA), 제2 트랜지스터(TRB), 제3 트랜지스터(TRC), 제4 트랜지스터(TRD) 각각의 채널 길이인 제1 폭(WGN)보다 큰 값을 가질 수 있다.
제1 및 제2 인터페이스막(116N, 116W)은 제1 내지 제5 게이트 공간(GHA, GHB, GHC, GHD, GHE) 내에서 노출되는 제1 내지 제5 핀형 활성 영역(FAA, FAB, FAC, FAD, FAE)의 일부를 산화시켜 형성할 수 있다. 제1 및 제2 인터페이스막(116N, 116W)은 각각 유전율이 9 이하인 저유전 물질막, 예를 들면 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다.
제1 및 제2 게이트 절연막(118N, 118W)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 제1 및 제2 게이트 절연막(118N, 118W)은 약 10 내지 25의 유전 상수를 가질 수 있다. 제1 및 제2 게이트 절연막(118N, 118W)은 하프늄 산화물, 하프늄 산질화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 에르븀 산화물, 디스프로슘 산화물, 가돌리늄 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 및 납 아연 니오브산염, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
제4 영역(IV)에서 제1 게이트 절연막(118N)의 최상단은 제1 내지 제3 영역(I, II, III)에서 제1 게이트 절연막(118N)의 최상단보다 더 높은 레벨에 위치할 수 있다. 제4 영역(IV)에서 제1 게이트 절연막(118N)의 최상단과 제5 영역(V)에서 제2 게이트 절연막(118W)의 최상단은 대략 동일 레벨 상에 위치할 수 있다.
제1 내지 제4 영역(I, II, III, IV) 각각에서 제1 게이트 절연막(118N)의 최상단은 제1 내지 제4 하부 금속 함유층(M1A, M1B, M1C, M1D)의 최상단보다 더 높은 레벨을 가질 수 있다. 제5 영역(V) 각각에서 제2 게이트 절연막(118W)의 최상단은 제5 하부 금속 함유층(M1D)의 최상단보다 더 높은 레벨을 가질 수 있다.
제1 게이트 라인(GLA)은 제1 하부 금속 함유층(M1A), 제1 상부 금속 함유층(M2A), 및 제1 도전성 배리어막(BMA)을 포함할 수 있다. 제2 게이트 라인(GLB)은 제2 하부 금속 함유층(M1B), 제2 상부 금속 함유층(M2B), 및 제2 도전성 배리어막(BMB)을 포함할 수 있다. 제3 게이트 라인(GLC)은 제3 하부 금속 함유층(M1C), 제3 상부 금속 함유층(M2C), 및 제3 도전성 배리어막(BMC)을 포함할 수 있다. 제4 게이트 라인(GLD)은 제4 하부 금속 함유층(M1D), 및 제4 상부 금속 함유층(M2D)을 포함할 수 있다. 제5 게이트 라인(GLE)은 제5 하부 금속 함유층(M1E), 제5 상부 금속 함유층(M2E), 제5 도전성 배리어막(BME), 및 갭필 금속막(GM)을 포함할 수 있다.
제1 내지 제5 하부 금속 함유층(M1A, M1B, M1C, M1D, M1E)은 일함수를 조절하는 역할을 할 수 있다. 제1 내지 제5 하부 금속 함유층(M1A, M1B, M1C, M1D, M1E) 각각의 두께에 따라서, 제1 내지 제5 게이트 라인(GLA, GLB, GLC, GLD, GLE)의 일함수가 조절될 수 있다. 제1 내지 제5 하부 금속 함유층(M1A, M1B, M1C, M1D, M1E) 각각의 두께에 대해서는 도 4에서 설명된 바, 자세한 내용은 생략한다.
제1 내지 제5 하부 금속 함유층(M1A, M1B, M1C, M1D, M1E) 각각의 최하단부터 최상단까지의 높이는 각각 제1 내지 제5 높이(HA, HB, HC, HD, HE)일 수 있다. 제1 내지 제3 높이(HA, HB, HC)는 동일한 값을 가질 수 있다. 제4 및 제5 높이(HD, HE)는 동일한 값을 가질 수 있다. 제4 및 제5 높이(HD, HE)는 제1 내지 제3 높이(HA, HB, HC)보다 큰 값을 가질 수 있다.
제1 내지 제5 하부 금속 함유층(M1A, M1B, M1C, M1D, M1E)은 제1 내지 제5 게이트 라인(GLA, GLB, GLC, GLD, GLE)의 연장 방향(Y 방향)에 수직한 평면(X-Z 평면)에서의 단면이 U자 형상을 가질 수 있다.
제1 내지 제5 상부 금속 함유층(M2A, M2B, M2C, M2D, M2E)은 제1 내지 제5 하부 금속 함유층(M1A, M1B, M1C, M1D, M1E)을 덮을 수 있다. 제1 내지 제5 상부 금속 함유층(M2A, M2B, M2C, M2D, M2E)은 서로 동일한 물질로 이루어질 수 있다.
제1 내지 제5 상부 금속 함유층(M2A, M2B, M2C, M2D, M2E) 각각의 최하단부터 최상단까지의 높이는 대략 동일한 값을 가질 수 있다. 제1 내지 제5 상부 금속 함유층(M2A, M2B, M2C, M2D, M2E) 각각의 최상단과 제4 및 제5 하부 금속 함유층(M1D, M1E)의 최상단은 대략 동일 레벨 상에 위치할 수 있다.
제1 내지 제3 상부 금속 함유층(M2A, M2B, M2C) 각각의 최상단은 제1 내지 제3 하부 금속 함유층(M1A, M1B, M1C) 각각의 최상단보다 더 높은 레벨에 위치할 수 있다.
제1 내지 제3 상부 금속 함유층(M2A, M2B, M2C)은 제1 내지 제3 하부 금속 함유층(M1A, M1B, M1C) 각각의 U자 형상의 내부의 적어도 일부분을 채우며, 제1 내지 제3 하부 금속 함유층(M1A, M1B, M1C) 각각의 최상단보다 상측으로 연장될 수 있다. 일부 실시 예에서, 제3 상부 금속 함유층(M2C)은 제3 하부 금속 함유층(M1C)의 U자 형상의 내부를 모두 채우며, 제3 하부 금속 함유층(M1C)의 최상단보다 상측으로 연장될 수 있다.
제1 내지 제3 상부 금속 함유층(M2A, M2B, M2C)은 제1 내지 제3 게이트 라인(GLA, GLB, GLC)의 연장 방향(Y 방향)에 수직한 평면(X-Z 평면)에서의 단면이 U자 형상을 가질 수 있다.
제4 상부 금속 함유층(M2D)은 제4 하부 금속 함유층(M1D)의 U자 형상의 내부를 모두 채울 수 있고, 제4 상부 금속 함유층(M2D)의 최상단과 제4 하부 금속 함유층(M1D)의 최상단은 대략 동일 레벨 상에 위치할 수 있다.
제5 상부 금속 함유층(M2E)은 제5 하부 금속 함유층(M1E)의 U자 형상의 내부의 일부분을 채우고, 제5 상부 금속 함유층(M2E)의 최상단과 제5 하부 금속 함유층(M1E)의 최상단은 대략 동일 레벨 상에 위치할 수 있다. 제5 상부 금속 함유층(M2E)은 제5 게이트 라인(GLE)의 연장 방향(Y 방향)에 수직한 평면(X-Z 평면)에서의 단면이 U자 형상을 가질 수 있다.
제1 내지 제3 도전성 배리어막(BMA, BMB, BMC)은 제1 내지 제3 상부 금속 함유층(M2A, M2B, M2C)의 U자 형상의 내부를 모두 채울 수 있고, 제1 내지 제3 도전성 배리어막(BMA, BMB, BMC)의 최상단과 제1 내지 제3 상부 금속 함유층(M2A, M2B, M2C)의 최상단은 대략 동일 레벨 상에 위치할 수 있다.
제1 및 제2 도전성 배리어막(BMA, BMB)의 최하단은 제3 도전성 배리어막(BMC)의 최하단보다 더 높은 레벨에 위치할 수 있다. 제2 도전성 배리어막(BMB)의 최하단은 제1 도전성 배리어막(BMA)의 최하단과 대략 동일 레벨 상에 위치하거나, 더 높은 레벨에 위치할 수 있다. 제1 및 제2 도전성 배리어막(BMA, BMB)의 최하단은 제1 내지 제3 상부 금속 함유층(M2A, M2B, M2C)의 최상단보다 더 낮은 레벨에 위치할 수 있다. 제3 도전성 배리어막(BMC)의 최하단은 제1 내지 제3 상부 금속 함유층(M2A, M2B, M2C)의 최상단보다 더 높은 레벨에 위치할 수 있다.
일부 실시 예에서, 제1 도전성 배리어막(BMA)의 하단부의 폭(WBA)은 제2 도전성 배리어막(BMB)의 하단부의 폭(WBB)보다 큰 값을 가질 수 있다.
제5 도전성 배리어막(BME)은 제5 상부 금속 함유층(M2E)의 U자 형상의 내부의 일부분을 채우고, 제5 도전성 배리어막(BME)의 최상단과 제5 상부 금속 함유층(M2E)의 최상단은 대략 동일 레벨 상에 위치할 수 있다. 제5 도전성 배리어막(BME)은 제5 게이트 라인(GLE)의 연장 방향(Y 방향)에 수직한 평면(X-Z 평면)에서의 단면이 U자 형상을 가질 수 있다.
갭필 금속막(GM)은 제5 도전성 배리어막(BME)의 U자 형상의 내부를 모두 채울 수 있다. 갭필 금속막(GM)의 최상단과 제5 도전성 배리어막(BME)의 최상단은 대략 동일 레벨 상에 위치할 수 있다. 일부 실시 예에서, 갭필 금속막(GM)과 제5 도전성 배리어막(BME)의 식각 특성의 차이에 기인하여, 갭필 금속막(GM)의 최상단은 제5 도전성 배리어막(BME)의 최상단보다 더 높은 레벨에 위치할 수 있다. 즉, 갭필 금속막(GM)은 제5 하부 금속 함유층(M1E), 제5 상부 금속 함유층(M2E), 및 제5 도전성 배리아막(BME) 각각의 최상단으로보다 상측(Z 방향)으로 돌출된 형상을 가질 수 있다.
제1 내지 제4 게이트 라인(GLA, GLB, GLC, GLD) 각각의 최하단부터 최상단까지의 높이는 대략 동일한 제4 높이(HD)를 가질 수 있다. 제5 게이트 라인(GLE)의 최하단부터 최상단까지의 높이는 제1 내지 제4 게이트 라인(GLA, GLB, GLC, GLD) 각각의 높이인 제4 높이(HD)와 대략 동일한 제5 높이(HE)를 가질 수 있으나, 일부 실시 예에서, 갭필 금속막(GM)이 상측(Z 방향)으로 돌출된 형상을 가지는 경우, 제5 게이트 라인(GLE)의 높이는 제1 내지 제4 게이트 라인(GLA, GLB, GLC, GLD) 각각의 높이보다 큰 값을 가질 수 있다.
제1 트랜지스터(TRA) 및 제2 트랜지스터(TRB)는 n형 MOSFET일 수 있고, 제3 트랜지스터(TRC) 및 제4 트랜지스터(TRD)는 p형 MOSFET일 수 있다. 제5 트랜지스터는 p형 MOSFET일 수 있다. 일부 실시 예에서 제5 트랜지스터는 n형 MOSFET일 수도 있다.
제1 트랜지스터(TRA)의 동작 전압은 제2 트랜지스터(TRB)의 동작 전압보다 작은 값을 가질 수 있고, 제3 트랜지스터(TRC)의 동작 전압은 제4 트랜지스터(TRD)의 동작 전압보다 작은 값을 가질 수 있다. 제1 내지 제4 트랜지스터(TRA, TRB, TRC, TRD)의 동작 전압은 제5 트랜지스터(TRE)의 동작 전압보다 작은 값을 가질 수 있다. 여기에서 제1 내지 제5 트랜지스터(TRA, TRB, TRC, TRD, TRE)의 동작 전압의 대소는 제1 내지 제5 트랜지스터(TRA, TRB, TRC, TRD, TRE)의 동작 전압 각각의 절대값으로 비교될 수 있다.
반도체 소자의 동작 전압은, 게이트 전극을 구성하는 상대적으로 작은 일함수를 가지는 하부 금속 함유층과 상대적으로 큰 일함수를 가지는 상부 금속 함유층의 비율에 따라서 결정될 수 있다.
예를 들면, 반도체 소자(100)가 가지는 제1 내지 제5 트랜지스터(TRA, TRB, TRC, TRD, TRE) 각각의 동작 전압은, 제1 내지 제5 게이트 라인(GLA, GLB, GLC, GLD, GLE)에서 제1 내지 제5 하부 금속 함유층(M1A, M1B, M1C, M1D, M1E)과 제1 내지 제5 상부 금속 함유층(M2A, M2B, M2C, M2D, M2E)의 비율에 의하여 결정될 수 있다.
반도체 소자가 스케일링 다운되는 경우, 게이트 전극의 높이를 증가시키면 게이트 전극에서 상부 금속 함유층의 비율은 증가시킬 수 있으나, 게이트 전극의 길이가 감소함에 따라 하부 금속 함유층의 비율은 증가시키기가 어려울 수 있다.
그러나 본 발명에 따른 반도체 소자(100)는 제4 하부 금속 함유층(M1D)의 높이인 제4 높이(HD)를 제1 내지 제3 트랜지스터(TRA, TRB, TRC)에서 제1 내지 제3 하부 금속 함유 금속층(M1A, M1B, M1C)의 높이인 제1 내지 제3 높이(HA, HB, HC)보다 큰 값을 가지도록 하여, 하부 금속 함유층의 비율을 증가된 제4 트랜지스터(TRD)를 포함할 수 있다.
따라서 본 발명에 따른 반도체 소자(100)는 상대적으로 낮은 동작 전압을 가지는 n형 MOSFET인 제1 트랜지스터(TRA), 상대적으로 높은 동작 전압을 가지는 n형 MOSFET인 제2 트랜지스터(TRB), 상대적으로 높은 동작 전압을 가지는 p형 MOSFET인 제3 트랜지스터(TRC), 및 상대적으로 낮은 동작 전압을 가지는 p형 MOSFET인 제4 트랜지스터(TRA)를 모두 구현할 수 있다.
또한 제5 트랜지스터(TRE)의 제5 게이트 라인(GLE)을 형성하는데에 사용하는 마스크층(도 7의 ML)을 이용하여, 제4 트랜지스터(TRD)의 제4 게이트 라인(GLD)에서 제4 하부 금속 함유층(M1D)의 높이를 증가시킬 수 있으므로, 별도의 공정을 추가하지 않으면서도, 상대적으로 낮은 동작 전압을 가지는 p형 MOSFET인 제4 트랜지스터(TRA)를 구현할 수 있다.
도 12는 본 발명의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 12에 보인 반도체 소자(100a)는 도 11의 제4 트랜지스터(TRD) 대신에 제4 트랜지스터(TRDa)를 포함하는 것 이외에는 도 11의 반도체 소자(100)와 동일한 바, 중복되는 설명은 생략될 수 있다.
도 12를 참조하면, 반도체 소자(100a)는 제1 내지 제5 영역(I, II, III, IV, V)을 포함할 수 있다. 일부 실시 예에서, 반도체 소자(100)는 제1 영역(I), 제2 영역(II) 및 제3 영역(III) 중 적어도 하나의 영역은 포함하지 않고 제외될 수 있다.
제1 영역(I), 제2 영역(II), 제3 영역(III), 제4 영역(IV) 및 제5 영역(V)에는 각각 제1 트랜지스터(TRA), 제2 트랜지스터(TRB), 제3 트랜지스터(TRC), 제4 트랜지스터(TRDa), 및 제5 트랜지스터(TRE)가 배치될 수 있다.
제4 핀형 활성 영역(FAD)과 제4 게이트 라인(GLDa)이 교차하는 지점에 제4 트랜지스터(TRDa)가 형성될 수 있다. 제4 게이트 라인(GLDa)은 제4 하부 금속 함유층(M1Da)으로 이루어질 수 있다.
즉, 제4 하부 금속 함유층(M1Da)의 두께인 제4 두께(WMDa)가 제1 폭(도 4의 WGN)의 1/2과 같거나 큰 경우, 제4 게이트 라인(GLDa)은 제4 하부 금속 함유층(M1Da)만으로 이루어질 수 있다. 제4 하부 금속 함유층(M1Da)의 높이인 제4 높이(HDa)는 제5 하부 금속 함유층(M1E)의 높이인 제5 높이(HE)와 동일한 값을 가질 수 있다.
반도체 소자(100a)는 제4 하부 금속 함유층(M1Da)에 의하여 제4 트랜지스터(TRDa)의 동작 전압이 결정되므로, 낮은 동작 전압을 가지는 p형 MOSFET인 제4 트랜지스터(TRAa)를 구현할 수 있다.
도 13은 본 발명의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 13에 보인 반도체 소자(100b)는 도 11의 제4 트랜지스터(TRD) 및 제5 트랜지스터(TRE) 대신에 제4 트랜지스터(TRDb) 및 제5 트랜지스터(TREb)를 포함하는 것 이외에는 도 11의 반도체 소자(100)와 동일한 바, 중복되는 설명은 생략될 수 있다.
도 13을 참조하면, 반도체 소자(100b)는 제1 내지 제5 영역(I, II, III, IV, V)을 포함할 수 있다. 일부 실시 예에서, 반도체 소자(100)는 제1 영역(I), 제2 영역(II) 및 제3 영역(III) 중 적어도 하나의 영역은 포함하지 않고 제외될 수 있다.
제1 영역(I), 제2 영역(II), 제3 영역(III), 제4 영역(IV) 및 제5 영역(V)에는 각각 제1 트랜지스터(TRA), 제2 트랜지스터(TRB), 제3 트랜지스터(TRC), 제4 트랜지스터(TRDb), 및 제5 트랜지스터(TREb)가 배치될 수 있다.
제4 핀형 활성 영역(FAD)과 제4 게이트 라인(GLDb)이 교차하는 지점에 제4 트랜지스터(TRDb)가 형성될 수 있고, 제5 핀형 활성 영역(FAE)과 제5 게이트 라인(GLEb)이 교차하는 지점에 제5 트랜지스터(TREb)가 형성될 수 있다.
제4 게이트 라인(GLDb)은 제4 하부 금속 함유층(M1Db) 및 제4 상부 금속 함유층(M2Db)으로 이루어질 수 있다. 제5 게이트 라인(GLEb)은 제5 하부 금속 함유층(M1Eb), 제5 상부 금속 함유층(M2Eb), 제5 도전성 배리어막(BMEb), 및 갭필 금속막(GMb)을 포함할 수 있다.
제4 게이트 라인(GLDb)의 높이는, 제1 내지 제3 게이트 라인(GLA, GLB, GLC) 각각의 높이(도 11의 제4 높이(HD))보다 큰 제4 높이(HDb)를 가질 수 있다. 제5 게이트 라인(GLEb)의 높이는 제4 게이트 라인(GLDb)의 높이인 제4 높이(HDb)와 대략 동일한 제5 높이(HEb)를 가질 수 있으나, 일부 실시 예에서, 갭필 금속막(GMb)이 상측(Z 방향)으로 돌출된 형상을 가지는 경우, 제5 게이트 라인(GLEb)의 높이는 제4 게이트 라인(GLDb)의 높이인 제4 높이(HDb)보다 큰 값을 가질 수 있다.
제1 내지 제5 게이트 라인(GLA, GLB, GLC, GLDb, GLEb)을 형성하는 과정에서, 제1 내지 제5 하부 금속 함유층(M1A, M1B, M1C, M1Db, M1Eb)과 제1 내지 제5 상부 금속 함유층(M2A, M2B, M2C, M2Db, M2Eb)의 식각 특성이 다른 경우에, 제1 내지 제3 게이트 라인(GLA, GLB, GLC)의 높이와 제4 및 제5 게이트 라인(GLDb, GLEb)의 높이는 서로 다른 값을 가질 수 있다. 제1 내지 제5 상부 금속 함유층(M2A, M2B, M2C, M2Db, M2Eb)이 제1 내지 제5 하부 금속 함유층(M1A, M1B, M1C, M1Db, M1Eb)보다 상대적으로 빨리 제거되는 식각 특성을 가지는 경우, 도 13에 보인 것과 같이, 제4 및 제5 게이트 라인(GLDb, GLEb)의 높이는 제1 내지 제3 게이트 라인(GLA, GLB, GLC)의 높이보다 큰 값을 가질 수 있다.
일부 실시 예에서, 별도로 도시하지 않았으나, 제1 내지 제5 하부 금속 함유층(M1A, M1B, M1C, M1Db, M1Eb)이 제1 내지 제5 상부 금속 함유층(M2A, M2B, M2C, M2Db, M2Eb)보다 상대적으로 빨리 제거되는 식각 특성을 가지는 경우, 제4 및 제5 게이트 라인(GLDb, GLEb)의 높이는 제1 내지 제3 게이트 라인(GLA, GLB, GLC)의 높이보다 작은 값을 가질 수 있다.
도 14는 본 발명의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 14에 보인 반도체 소자(100c)는 도 11의 제5 트랜지스터(TRE) 대신에 제5 트랜지스터(TREc)를 포함하는 것 이외에는 도 11의 반도체 소자(100)와 동일한 바, 중복되는 설명은 생략될 수 있다.
도 14를 참조하면, 반도체 소자(100c)는 제1 내지 제5 영역(I, II, III, IV, V)을 포함할 수 있다. 일부 실시 예에서, 반도체 소자(100)는 제1 영역(I), 제2 영역(II) 및 제3 영역(III) 중 적어도 하나의 영역은 포함하지 않고 제외될 수 있다.
제1 영역(I), 제2 영역(II), 제3 영역(III), 제4 영역(IV) 및 제5 영역(V)에는 각각 제1 트랜지스터(TRA), 제2 트랜지스터(TRB), 제3 트랜지스터(TRC), 제4 트랜지스터(TRDb), 및 제5 트랜지스터(TREc)가 배치될 수 있다.
제5 핀형 활성 영역(FAE)과 제5 게이트 라인(GLEc)이 교차하는 지점에 제5 트랜지스터(TREc)가 형성될 수 있다. 제5 게이트 라인(GLEc)은 제5 하부 금속 함유층(M1Ec), 제5 상부 금속 함유층(M2Ec), 제5 도전성 배리어막(BMEc), 및 갭필 금속막(GMc)을 포함할 수 있다. 제5 하부 금속 함유층(M1E)의 최하단부터 최상단까지의 높이는 제5 높이(HEc)일 수 있다.
제1 내지 제4 게이트 라인(GLA, GLB, GLC, GLD) 각각의 높이는 대략 동일한 제4 높이(HD)를 가질 수 있다. 제5 게이트라인(GLEc)의 높이는 제1 내지 제4 게이트 라인(GLA, GLB, GLC, GLD) 각각의 높이인 제4 높이(HD)보다 작은 대략 제5 높이(HEc)를 가질 수 있으나, 일부 실시 예에서, 갭필 금속막(GMc)이 상측(Z 방향)으로 돌출된 형상을 가지는 경우, 제5 게이트 라인(GLEc)의 높이는 제4 높이(HD)보다 작으나, 제5 높이(HEc)보다는 큰 값을 가질 수 있다.
제5 게이트 라인(GLEc)의 폭인 제2 폭(도 4의 WGW)이 제1 내지 제4 게이트 라인(GLA, GLB, GLC, GLD) 각각의 폭인 제1 폭(도 4의 WGN)보다 큰 경우, 제1 내지 제5 게이트 라인(GLA, GLB, GLC, GLD, GLEc)을 형성하는 과정에서, 상대적으로 제5 게이트 라인(GLEc)의 높이가 낮아질 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100, 100a, 100b, 100c : 반도체 소자, GLA : 제1 게이트 라인, GLB : 제2 게이트 라인, GLC : 제3 게이트 라인, GLD, GLDa, GLDb : 제4 게이트 라인, GLE, GLEb, GLEc : 제5 게이트 라인, M1A : 제1 하부 금속 함유층, M1B : 제2 하부 금속 함유층, M1C : 제3 하부 금속 함유층, M1D, M1Da, M1Db : 제4 하부 금속 함유층, M1E, M1Eb, M1Ec : 제5 하부 금속 함유층, M2A : 제1 상부 금속 함유층, M2B : 제2 상부 금속 함유층, M2C : 제3 상부 금속 함유층, M2D, M2Db : 제4 상부 금속 함유층, M2E, M2Eb, M2Ec : 제5 상부 금속 함유층, TRA : 제1 트랜지스터, TRB : 제2 트랜지스터, TRC : 제3 트랜지스터, TRD, TRDa, TRDb : 제4 트랜지스터, TRE, TREb, TREc : 제5 트랜지스터

Claims (10)

  1. 제1 영역, 제2 영역, 및 제3 영역을 가지는 기판과,
    상기 제1 영역에서 상기 기판으로부터 돌출되며 제1 도전형의 불순물이 도핑된 제1 채널 영역을 가지는 제1 핀형 활성 영역과, 상기 제1 핀형 활성 영역과 교차하는 방향으로 연장되며 제1 하부 금속 함유층, 및 상기 제1 하부 금속 함유층 상에 제1 상부 금속 함유층으로 이루어지는 제1 게이트 라인이 구성하는 제1 트랜지스터와,
    상기 제2 영역에서 상기 기판으로부터 돌출되며 상기 제1 도전형의 불순물이 도핑된 제2 채널 영역을 가지는 제2 핀형 활성 영역과, 상기 제2 핀형 활성 영역과 교차하는 방향으로 연장되며 상기 제1 게이트 라인과 동일한 폭을 가지고, 제2 하부 금속 함유층, 및 상기 제2 하부 금속 함유층 상에 제2 상부 금속 함유층으로 이루어지는 제2 게이트 라인이 구성하는 제2 트랜지스터와,
    상기 제3 영역에서 상기 기판으로부터 돌출되며 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 제3 채널 영역을 가지는 제3 핀형 활성 영역과, 상기 제1 게이트 라인과 동일한 폭을 가지고 상기 제3 핀형 활성 영역과 교차하는 방향으로 연장되며, 제3 하부 금속 함유층, 및 상기 제3 하부 금속 함유층 상에 제3 상부 금속 함유층으로 이루어지는 제3 게이트 라인이 구성하는 제3 트랜지스터를 포함하고,
    상기 제1 상부 금속 함유층의 최상단 및 상기 제2 하부 금속 함유층의 최상단 각각은, 상기 제1 하부 금속 함유층의 최상단보다 높은 레벨에 위치하고,
    상기 제3 하부 금속 함유층의 최상단과 상기 제1 하부 금속 함유층의 최상단은 동일 레벨에 위치하고, 상기 제3 상부 금속 함유층의 최상단과 상기 제1 상부 금속 함유층의 최상단은 동일 레벨에 위치하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제2 상부 금속 함유층의 최상단과 상기 제2 하부 금속 함유층의 최상단은 동일 레벨을 가지는 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 제1 및 제2 하부 금속 함유층은, 상기 제1 및 제2 상부 금속 함유층보다 작은 일함수를 가지는 물질로 이루어지고,
    상기 제1 상부 금속 함유층과 상기 제2 상부 금속 함유층은 동일한 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 제1 게이트 라인의 연장 방향에 수직한 평면에서의 상기 제1 하부 금속 함유층의 단면과, 상기 제2 게이트 라인의 연장 방향에 수직한 평면에서의 상기 제2 하부 금속 함유층의 단면은 각각 U자 형상을 가지는 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 하부 금속 함유층의 두께는 상기 제2 하부 금속 함유층의 두께보다 작은 값을 가지는 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 제1 및 제2 트랜지스터는 p형 MOSFET이고,
    상기 제2 트랜지스터의 동작 전압은 상기 제1 트랜지스터의 동작 전압보다 작은 값을 가지는 것을 특징으로 하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 제1 게이트 라인은 상기 제1 상부 금속 함유층 상에 제1 도전성 배리어막을 더 포함하고,
    상기 제3 게이트 라인은, 상기 제3 상부 금속 함유층 상에 상기 제1 도전성 배리어막과 동일 물질로 이루어지는 제2 도전성 배리어막을 더 포함하고,
    상기 제1 도전성 배리어막의 최상단과 상기 제2 도전성 배리어막의 최상단은 동일 레벨에 위치하고, 상기 제1 도전성 배리어막의 최하단은 상기 제2 도전성 배리어막의 최하단보다 높은 레벨에 위치하는 것을 특징으로 하는 반도체 소자.
  8. 제7 항에 있어서,
    상기 제1 도전성 배리어막의 최상단과 상기 제1 상부 금속 함유층의 최상단은 동일 레벨에 위치하는 것을 특징으로 하는 반도체 소자.
  9. 제1 항에 있어서,
    상기 제2 게이트 라인의 높이는 상기 제1 게이트 라인의 높이보다 큰 값을 가지는 것을 특징으로 하는 반도체 소자.
  10. 제1 영역, 제2 영역, 및 제3 영역을 가지는 기판과,
    상기 제1 영역에서 제1 하부 금속 함유층, 및 상기 제1 하부 금속 함유층 상에 제1 상부 금속 함유층으로 이루어지는 제1 게이트 라인이 구성하는 제1 트랜지스터와,
    상기 제2 영역에서 제2 하부 금속 함유층, 및 상기 제2 하부 금속 함유층 상에 제2 상부 금속 함유층으로 이루어지며, 상기 제1 게이트 라인과 동일한 폭을 가지는 제2 게이트 라인이 구성하 제2 트랜지스터와,
    상기 제3 영역에서 제3 하부 금속 함유층, 및 상기 제3 하부 금속 함유층 상에 제3 상부 금속 함유층으로 이루어지며, 상기 제2 게이트 라인보다 큰 폭을 가지는 제3 게이트 라인이 구성하는 제3 트랜지스터를 포함하고,
    상기 제1 상부 금속 함유층의 최상단, 상기 제2 하부 금속 함유층의 최상단 및 상기 제3 하부 금속 함유층의 최상단 각각은, 상기 제1 하부 금속 함유층의 최상단보다 높은 레벨에 위치하고,
    상기 제3 게이트 라인의 높이는 상기 제2 게이트 라인의 높이보다 작은 값을 가지는 반도체 소자.
    상기 제3 게이트 라인의 높이는 상기 제2 게이트 라인의 높이보다 작은 값을 가지는 것을 특징으로 하는 반도체 소자.
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AMND Amendment
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Patent event date: 20171123

Comment text: Patent Application

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Patent event date: 20211229

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Patent event date: 20220728

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Patent event date: 20211229

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Patent event code: PE06011S01I

AMND Amendment
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Patent event date: 20220728

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Patent event code: PX09012R01I

Patent event date: 20220225

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Patent event code: PX09012R01I

Patent event date: 20201123

Comment text: Amendment to Specification, etc.

Patent event code: PX09012R01I

Patent event date: 20171206

Comment text: Amendment to Specification, etc.

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Patent event date: 20221122

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Patent event date: 20221028

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Patent event code: PX07012R01I

Patent event date: 20220728

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Patent event code: PX07011S01I

Patent event date: 20220225

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Patent event code: PX07012R01I

Patent event date: 20201123

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Patent event code: PX07012R01I

Patent event date: 20171206

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Patent event code: PX07012R01I

X701 Decision to grant (after re-examination)
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