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KR101027107B1 - 완전 변환된 반도체 금속 합금에 의한 금속 게이트ｍｏｓｆｅｔ - Google Patents

완전 변환된 반도체 금속 합금에 의한 금속 게이트ｍｏｓｆｅｔ Download PDF

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KR101027107B1
KR101027107B1 KR1020087004254A KR20087004254A KR101027107B1 KR 101027107 B1 KR101027107 B1 KR 101027107B1 KR 1020087004254 A KR1020087004254 A KR 1020087004254A KR 20087004254 A KR20087004254 A KR 20087004254A KR 101027107 B1 KR101027107 B1 KR 101027107B1
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마헨더 쿠마
썬페이 팽
자쿱 티. 켄지에르스키
싸이릴 쥬니어 카브랄
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

본 발명은 MOSFET 구조물 및 그 형성 방법에 관한 것이다. 본 발명의 방법은 제1 MOSFET 타입 영역(40)에서는 반도체층(22)을 반도체 금속 합금으로 완전히 변환시킬 정도로 두껍고 제2 MOSFET 타입 영역(30)에서는 반도체층(20)을 반도체 금속 합금으로 부분적으로 변환시킬 정도로 두꺼운 금속 함유층(56)을 형성하는 단계를 포함한다. 일 실시예에서, 제1 MOSFET 반도체 스택의 높이가 제2 MOSFET 반도체 스택의 높이보다 낮도록 금속 함유층(56)을 형성하기 전에 제1 MOSFET 영역(40)의 게이트 스택이 리세스된다. 다른 실시예에서, 변환 공정 이전에 제1 타입 MOSFET 영역(40) 위의 금속 함유층(56)은 제2 타입 MOSFET 영역(30)에 대해서 박화된다(thinned).
MOSFET 구조물, 금속 함유층, 반도체층

Description

완전 변환된 반도체 금속 합금에 의한 금속 게이트 ＭＯＳＦＥＴ{METAL GATE MOSFET BY FULL SEMICONDUCTOR METAL ALLOY CONVERSION}
본 발명은 일반적으로 집적 회로의 제조에 관한 것이고, 보다 구체적으로 금속 게이트를 구비하는 MOSFET의 구조 및 그 제조 방법에 관한 것이다.
금속 게이트 기술에 의해서는 게이트에서의 소모층(depletion layer)의 제거로 인해, 반도체 게이트 전극을 이용하는 종래의 반도체 MOSFET 소자에 비해 MOSFET 소자의 성능을 향상시킬 수 있고, 따라서, 후속 게이트 산화물 누설 전류를 현저하게 증가시키지 않으며 반전 산화물(electrical inversion oxide) 두께 tinv를 약 3Å 내지 5Å만큼 감소시킬 수 있다. 통상적으로 반도체 게이트 전극은 폴리실리콘(폴리 또는 폴리-실리콘 비정질 Si, SiGe 등)으로 형성된다. 완전 실리사이드화된 게이트 전극(FUSI 게이트)을 갖는 MOSFET 소자는 반전 산화물 두께 tinv가 보다 얇아질 수 있게 하여, 채널 내에서의 캐리어 밀도 증가로 인해 소자 성능을 향상시키고, 또한 단락 채널 효과에 대한 제어를 향상시킨다. 최근에, 실리사이드화 반응 이전에 유전체 경계면에 도펀트 원자를 주입하기 위하여 고온 어닐링과 함께 폴리실리콘 게이트 전극을 사전 도핑하는 방법이 소개되었다. 그 결과, 채널 주입 보상을 통해 임계 전압을 감소시킬 필요가 없으며 표면 채널 MOSFET 동작이 달성될 수 있다. 특히, 공지되어 있는 n-타입 도펀트인 안티몬(Antimony; Sb)으로 표준 폴리실리콘 게이트 사전 도핑 단계와 유사하게 4 ×1015㎝-3 가까이 고선량으로 사전 도핑되고, 그 다음 고온으로 적절히 어닐링되고, 마지막으로 시작 물질로서 Ni를 이용하여 완전 실리사이드화되는 폴리실리콘 게이트는 도핑되지 않은 NiSi 게이트에 비해 일 함수(work function)가 도전 밴드 에지에서 미드 갭(mid-gap) 내지 거의 120meV까지의 변화된다. 한편, p-타입 도펀트는 일함수를 밸런스 밴드 에지(valance band edge)쪽으로 상당히 변화시킬 수 있고, 따라서 완전 실리사이드화된 게이트를 사전 도핑하는 방법은 pFET 소자에 있어서는 덜 효과적임을 알 수 있었다. 현재의 방법을 이용하면, 밸런스 밴드 에지로부터 200meV 이내인 일 함수를 얻기 위해, 예를 들어 30% Pt 함유량을 갖는 NiPt 합금을 이용하면 상이한 금속 실리사이드 물질을 얻을 수 있다. nFET와 pFET 게이트 컨덕터의 실리사이드화에 상이한 프로세스를 사용하는 것은, nFET 및 PFET 소자 둘 다를 집적하는 것을 어렵게 하고, 특히, 고밀도 메모리 셀에서 그러하다. 이하, 편의성을 위하여, 용어 "실리사이드화(silidation)"란 반도체 금속 합금을 형성하기 위한 임의의 공정을 포함하는 것이고, 용어 "실리사이드(silicide)"란 이러한 임의의 공정 결과로 생기는 반도체 금속 합금을 포함하는 것이고, 그리고 용어 "규환된(silicide)"이란 반도체 금속 합금으로 변환된 임의의 적절한 반도체를 포함함을 의미하며, 단지 실리콘 반 도체를 포함하는 물질이나 프로세스에 제한되는 것이 아니다.
따라서, MOSFET의 전기적 특성을 현저히 저해하지 않으며 FUSI 게이트의 성능을 향상시키는 이점을 갖는 FUSI(fully silicided) MOSFET 소자를 고밀도로 비용 효과적으로 집적하는 구조물 및 방법을 마련하는 것이 바람직하다.
본 발명의 목적은 트랜지스터의 전기적 특성을 손상시키지 않으며 반도체 게이트의 FUSI(full silicidation)를 통하여 성취되는 금속 게이트의 성능을 향상시키는 구조물 및 그 제조 방법을 제공하기 위한 것이다.
본 발명의 다른 목적은 nFET 및 pFET 중 어느 하나의 전기적 특성을 손상시키지 않으며 완전 실리사이드화된 nFET 또는 pFET 중 하나를 집적하는 비용 효과적인 방법을 제공하기 위한 것이다.
본 발명의 또 다른 목적은 완전 실리사이드화된 제1 타입의 FET(예를 들어, nFET 또는 pFET)와 함께 부분적으로 실리사이드화된 제2 타입의 FET를 포함하는 구조물 및 이를 생성하고 통합하는 비용 효과적인 방법을 제공하기 위한 것이다. 예를 들어, nFET가 완전 실리사이드화된 게이트를 구비하면, pFET는 부분적으로 실리사이드화된 게이트로 형성되며, 이와 반대로도 형성될 수도 있다.
본 발명의 또 다른 목적은 완전 실리사이드화된(FUSI) nFET 소자와, 이 FUSI nFET 소자와 부분적으로 실리사이드화된 게이트 전극을 구비하는 pFET 소자를 제조하고 이들 양 nFET 및 pFET 소자가 표준 게이트 전극과 유사한 임계 전압을 갖도록 통합하는 방법을 제공하기 위한 것이다.
본 발명의 또 다른 목적은 nFET 및 pFET 소자가 약 200㎚ 미만의 간격을 가지며 고밀도로 패킹되는 회로로 집적될 수 있는 FUSI nFET 및 pFET 소자를 제공하기 위한 것이다.
본 발명의 일 측면에 따르면, 반도체 구조물을 형성하기 위한 방법으로서, nFET 영역에 게이트 스택을 그리고 pFET 영역에 게이트 스택을 포함하는 구조물을 제공하는 단계 ― 상기 게이트 스택은 각각 반도체층을 포함하고, 상기 구조물은 nFET 및 pFET 영역의 게이트 스택 위에 형성되는 평탄화 유전층을 더 포함함 ― ; 상기 평탄화 유전층부를 제거하여 상기 게이트 스택의 반도체층을 노출시키는 단계; 상기 게이트 스택의 상기 노출된 반도체층과 접촉하여 금속 함유층을 형성하는 단계 ― 상기 금속 함유층은 nFET 영역 및 pFET 영역 중 제1 영역에서는 상기 게이트 스택의 반도체층을 완전히 실리사이드화시킬 정도로 두껍고, nFET 영역 및 pFET 영역 중 제2 영역에서는 상기 반도체층을 완전히 실리사이드화시키지 않을 정도로 두꺼움 ― ; 및 nFET 영역 및 pFET 영역 중 제1 영역의 게이트 스택의 반도체층과 접촉하는 금속 함유층으로부터 완전 실리사이드화된 반도체 금속 합금 게이트 컨덕터를 형성하며, 이와 동시에 nFET 영역 및 pFET 영역 중 제2 영역의 게이트 스택의 반도체층과 접촉하는 금속 함유층으로부터 부분적으로 실리사이드화된 반도체 금속 합금 게이트 컨덕터를 형성하는 단계;를 포함하는 반도체 구조물 형성 방법을 제공한다.
본 발명의 일 실시예에서, 금속 함유층을 형성하기 이전에, nFET 영역 및 pFET 영역 중 제1 영역의 게이트 스택의 반도체층이 nFET 영역 및 pFET 영역 중 제2 영역의 게이트 스택의 반도체층의 높이보다 낮은 높이로 리세스된다. 바람직하게, nFET 영역 및 pFET 중 제1 영역의 게이트 스택의 반도체층을 리세스하는 것은 평탄화 유전층에 대해서 선택적으로 반도체층을 이방성 에칭, 예를 들면 RIE하는 것을 포함한다.
본 발명의 또 다른 실시예에 따르면, nFET 및 pFET 영역 중 제2 영역 위의 금속 함유층은 nFET 영역 및 pFET 영역 중 제1 영역 위의 금속 함유층의 두께에 대하여 박화된다(thinned). 금속 함유층의 박화는 바람직하게 습식 에칭을 이용하여 실시한다.
본 발명의 또 다른 실시예에 따라, 반도체 구조물로서, 반도체층을 포함하는 하부 게이트 컨덕터부 및 상기 하부 게이트 컨덕터부 상면의 상부 실리사이드 게이트 컨덕터부를 포함하는 부분적으로 실리사이드화된 게이트 컨덕터를 포함하는 nFET 소자 및 pFET 소자 중 제1 소자와; 상기 nFET 소자 및 pFET 소자 중 상기 제1 소자의 상기 부분적으로 실리사이드화된 게이트 컨덕터의 높이보다 낮은 높이를 갖는 완전 실리사이드화된 게이트 컨덕터를 포함하는 nFET 소자 및 pFET 소자 중 제2 소자;를 포함하는 반도체 구조물을 개시한다. 바람직한 실시예에서, 본 발명의 반도체 구조물은 200㎚ 미만의 거리만큼 이격되어 있는 pFET 소자 및 nFET 소자를 포함한다.
본 발명의 또 다른 실시예에 따라, 반도체 구조물로서, 완전 실리사이드화된 게이트 컨덕터를 포함하는 nFET 소자 그리고 부분 실리사이드화된 게이트 컨덕터를 포함하는 pFET 소자를 포함하는 반도체 구조물은, nFET 영역에 게이트 스택을 그리고 pFET 영역에 게이트 스택을 포함하는 구조물을 제공하는 단계 ― 상기 게이트 스택은 각각 반도체층을 포함하고, 상기 구조물은 nFET 및 pFET 영역의 게이트 스택 위에 형성되는 평탄화 유전층을 더 포함함 ― ; 상기 평탄화 유전층부를 제거하여 상기 게이트 스택의 상기 반도체층을 노출시키는 단계; 상기 게이트 스택의 상기 노출된 반도체층과 접촉하여 금속 함유층을 형성하는 단계 ― 상기 금속 함유층은 nFET 영역에서는 게이트 스택의 반도체층을 완전히 실리사이드화시킬 정도로 두껍고, pFET 영역에서는 게이트 스택의 반도체층을 완전히 실리사이드화시키지 않을 정도로 두꺼움 ― ; 및 nFET 영역의 게이트 스택의 상기 반도체층과 접촉하는 금속 함유층으로부터 완전 실리사이드화된 게이트 컨덕터를 형성하며, 이와 동시에 pFET 영역의 게이트 스택의 상기 반도체층과 접촉하는 금속 함유층으로부터 부분적으로 실리사이드화된 게이트 컨덕터를 형성하는 단계;를 포함하는 방법에 의하여 형성된다.
상술한 특징, 측면 및 이점 그리고 다른 특징, 측면 및 이점들은 축적대로 도시된 것은 아니나 동일 부호가 동일한 요소를 나타내는 다음 도면을 참조하여 그리고 본 발명의 다음 상세한 설명으로부터 보다 명확히 이해될 수 있을 것이다.
도 1 내지 10은 본 발명의 일 실시예를 실시하는 데 이용되는 공정 단계들을 도시한다.
도 11 내지 15는 본 발명의 제2 실시예를 실시하는 데 이용되는 공정 단계들을 도시한다.
이하, 완전 실리사이드화된 게이트 전극을 구비하는 제1 타입 MOSFET(예를 들어, nFET)와 함께 부분 실리사이드화된 게이트 전극을 구비하는 제2 타입 MOSFET 소자(예를 들어, pFET)를 통합하는 구조물과 그 통합 방법을 제공하는 본 발명을 첨부 도면을 참조하여 보다 상세히 설명한다.
본 발명에 따라, 공정 흐름이 제공되는데, 이 공정 흐름에 따라, 제1 타입의 MOSFET 소자는 완전 실리사이드화된 게이트 전극을 포함하고, 제2 타입의 MOSFET 소자는 부분 실리사이드화된 전극을 구비하여 양 소자가 표준 폴리실리콘 게이트 전극 방법에서와 유사한 임계 전압을 갖게 된다. 본 명세서에서 기술하는 방법은 약 200㎚ 미만의 게이트 피치를 가지며 고밀도로 패킹되는 회로에 적용될 수 있다. 후술하는 실시예에서, nFET는 완전 실리사이드화된 게이트 전극을 이용하여 구현되고, pFET는 부분 실리사이드화된 게이트 전극을 이용하여 구현되지만, 본 발명은 이러한 실시예에 국한되는 것이 아니며, 부분 실리사이드화된 nFET 게이트 전극과 통합되는 완전 실리사이드화된 pFET 게이트 전극에도 마찬가지로 적용이 가능하다. 기술하는 본 발명의 구조물은 65㎚ 기술 노드와 일치하는, 200㎚ 크기의 게이트 피치를 갖는 고밀도 회로에 적용이 가능하며 추후 기술 변화에도 적응이 가능하다.
벌크 실리콘 함유 기판, SOI(silicon-on-insulator) 웨이퍼 등을 포함할 수 있는 초기 반도체 웨이퍼 기판(10)을 도시하는 도 1을 참조한다. 실리콘 또는 실리콘 함유 기판은 본 발명에서 채용될 수 있는 Si, SiGe, SiC 및 SiGeC 등과 같은 반도체 재료를 포함할 수 있다. 특히, 도 1의 초기 웨이퍼(10)는 n-도핑된 웰 영역(11) 및 p-도핑된 웰 영역(12)을 포함한다. 게이트 유전층(18)은 기판(10)의 상면에 형성되고, 절연 영역(13)이 기판(10)에 형성될 수 있다. 절연 영역(13)은 현재 공지되어 있는 또는 미래에 개발될 트렌치를 형성하기 위하여 종래의 리소그래피 및 에칭 공정을 포함하는 임의의 방법 ― 상기 트렌치는 그 후 CVD(chemical vapor depostion) 또는 플라즈마 CVD와 같은 공정을 이용하여 산화물 또는 TEOS(tetraethylorthosilicate)와 같은 유전체로 충진되고 그 다음 CMP(chemical mechanical polishing)와 같은 공정을 이용하여 평탄화됨 ― 을 이용하여 형성될 수 있다. 게이트 절연층(18)은 종래의 열적 성장 공정을 이용하여 또는 증착에 의하여 기판 상면에 형성된다. 게이트 유전체(18)는 통상적으로 약 1㎚ 내지 약 10㎚의 두께를 갖는 박막이다. 게이트 유전체는 SiO2, 옥시나이트(oxynitedes), Al2O3, ZrO2, HfO2, Ta2O3, TiO2, 페롭스카이트형 산화물(perovskite-type oxide), 실리케이트 및 질소가 첨가된 또는 첨가되지 않은 이들 물질의 조합 등을 포함하는 산화물로 이루어질 수 있다. 게이트 유전체는 열적 성장 공정을 이용하여 또는 증착에 의해 형성될 수 있다.
구조물의 노출된 표면 상에 게이트 유전체를 형성한 후에, 도 2에 도시하는 바와 같이, 게이트 스택(25, 35)이 n-도핑된 웰 영역(11) 및 p-도핑된 웰 영역(12) 각각의 위에 형성된다. p-FET 소자 영역(30)은 n-도핑된 영역 상에 형성되는 게이트 스택(25)을 포함하고, n-FET 소자 영역(40)은 p-도핑된 영역(12) 상에 형성되는 게이트 스택(35)을 포함한다.
게이트 스택(25, 35)은 폴리실리콘, Ge, SiGe, SiC, SiGeC 또는 이와 유사한 물질 등을 포함하며 예를 들어 pFET 영역에서 p+ 타입 도펀트로 그리고 nFET 영역에서 n+ 타입 도펀트로 도핑되는 반도체를 포함할 수 있는 하나 이상의 반도체층(20, 22)을 포함할 수 있다. 게이트 스택(25, 35)은 통상 실리콘 질화물과 같은 질화물을 포함하는 하드마스크층(24, 26)을 포함할 수 있다. 게이트 스택(25, 35)은 반도체층 및 하드마스크층을 적층하고, 종래의 리소그래피 및 에칭과 같은 패턴화 방법을 이용하여 웨이퍼(10) 상면에 복수의 패턴화 스택 영역을 제공하는 것에 의해 형성될 수 있다.
도 3을 참조하면, 영역(28, 29)에 도시하는 소스/드레인 영역이 예를 들어, pFET 영역(30)의 n-타입 웰(11)의 소스/드레인 영역(29)에 n+ 타입 도펀트를 그리고 nFET 영역(40)의 p-타입 웰(12)의 소스/드레인 영역(29)에 p+ 타입 도펀트를 이용하는 종래의 이온 주입법을 이용하여 도핑 영역(11, 12) 내로 형성된다. 그 다음 소스/드레인 영역(28, 29)을 활성화하기 위하여 예를 들어 약 1000℃ 내지 1100℃의 범위의 온도로 어닐링한다. 그 다음, 질화물 또는 옥시니트라이드와 같은 절연 물질을 먼저 증착시키고 그 다음 절연체 물질을 선택적으로 에칭하는 것에 의해 패턴화된 스택 영역(25, 35)의 노출된 수직 측벽 표면 각각에 절연 스페이서(27)가 형성된다. 스페이서(27)는 복수의 스페이서 및 물질들을 포함할 수 있고, 예를 들 어, 스페이서(27)는 질화물을 포함하는 내부 스페이서와 산화물을 포함하는 외부 스페이서를 포함할 수도 있다. 도 3은 상기 공정 단계들을 수행한 후의 구조물을 도시한다.
이제 도 4를 참조하면, 소스/드레인 영역(28, 29) 상에 실리사이드 영역(32)이 형성된다. 바람직한 실시예에서, 실리사이드 영역(32)을 형성하기 위해 자기 정렬 살리사이드 공정(self-aligned salicide process)을 이용한다. 바람직한 실시예에서, 니켈과 같은 금속이 예를 들어 스퍼터링, PECVD, 전자 빔 증발법 등과 같은 적절한 방법에 의해 증착된다. 실리콘과 접촉하면 금속 실리사이드를 형성할 수 있고 어닐링되는 임의의 금속을 이용할 수 있다. 적절한 금속으로는 예를 들면, Co, Ni, Ti, W, Wo, Ta 등이 있다. 바람직한 금속에는 Ni, Co 및 Ti가 포함되며 이 중 니켈이 가장 바람직하다. 그 다음 금속 종류에 의존하는 온도 ― 예를 들어, 그 금속이 Ni이면 그 온도는 300℃ 내지 600℃ 의 범위가 바람직함 ― 에서의 RTA(rapid thermal anneal)가 뒤따라 니켈 실리사이드 영역(32)을 형성한다. 그 후, 반응하지 않은 금속이 모두 제거되고, 도 4에 도시하는 것과 같은 구조물이 생성된다.
다음으로, 도 5를 참조하면, 실리사이드 영역(32)을 포함하여 nFET 영역(40) 및 pFET 영역(30)을 덮는 구조물 위에 얇은 유전층(52)이 형성된다. 얇은 유전층(52)은 후속 RIE(reactive ion etch) 공정 동안에 실리사이드 영역(32)을 보호하는 역할을 한다. 바람직하게, 얇은 유전층(52)은 약 10㎚ 내지 30㎚의 두께를 갖는 질화물이다. 후속하여, 얇은 유전층(52) 상면에 제2 유전층(54)이 형성된다. 바람직한 실시예에서, 두꺼운 유전층(54)은 산화물이다. 두꺼운 유전층(54)은 게이트 스택(25, 35)의 높이보다 두꺼우며, 바람직하게는 게이트 스택(25, 35)의 높이보다 약 1.3 내지 3배 두껍고, 보다 바람직하게는 게이트 스택(25, 35)의 높이보다 약 2 내지 3배 두껍다. 이와 같이 생성되는 구조물은 도 5에 도시되어 있다.
그 다음, 도 6에 도시하는 바와 같이, 두꺼운 유전층(54)이 평탄화되되 게이트 스택(25, 35)은 계속 덮도록 예를 들면 CMP(chemically-mechanically polishing)에 의하여 웨이퍼를 평탄화한다. 그 다음, 두꺼운 유전층(54)(통상, 산화물), 얇은 유전층(52)(통상, 질화물), 하드마스크(24)(통상, 질화물) 및 스페이서(27)(통상 산화물 및 질화물의 조합)가 예를 들어, RIE(71)를 이용하여 이방성 에칭되어 반도체 게이트 전극(20, 22)(통상 폴리실리콘)을 노출시킨다. 에칭 공정이 폴리실리콘 상에서 정지하는 한, 산화물 및 질화물에 대한 에칭 레이트는 보통 상이하므로 어떤 형상이 생길 수 있다. 이와 같이 생성된 구조물은 도 7에 도시되어 있다.
다음으로, 도 8을 참조하면, pFET 영역(30)은 해당 기술 분야의 기존 리소그래피 레티클(lithography reticle)을 이용하여 포토레지스트층(60)으로 차단된다(blocked). 본 발명에서 이 공정 단계에서 새로운 레티클을 도입할 필요가 없음을 주지하라. 그 다음, nFET 반도체 게이트(22)(통상, 폴리실리콘)를 건식 이방성 에칭, 예를 들어, RIE를 이용하여 유전층(54, 52) 및 스페이서(27)에 대해 선택적으로(통상, 질화물 및 산화물에 대해 선택적으로) 박화시킨다. nFET 반도체 게이트 전극(22)은 바람직하게 초기 두께의 약 2/1 내지 1/3까지 박화된다. 이 공정 후의 nFET 게이트 전극은 nFET 게이트 전극(22)을 완전히 실리사이드화할 정도로 얇지만 pFET 게이트 전극(20)은 완전히 실리사이드화하지 않을 정도로 얇다. 이 공정 결과로 생기는 구조물이 측방으로 공격받지 않도록 RIE를 바람직하게 수행하는데, 이는 고밀도로 패키지되는 게이트 라인(200㎚ 미만의 피치)에 있어서 중요하다.
도 9를 참조하면, 그 다음, 예를 들어, 습식 에칭에 의해서 포토레지스트가 제거되고, 그 다음 반도체 게이트 전극(20, 22)의 노출된 표면과 접촉하여 그 후 게이트 전극(20, 22)과 반응될 금속 함유층(56)을 적층한다. 바람직하게, 금속 함유층(56)은 nFET(30) 및 pFET(40) 양 영역에 걸쳐서 실질적으로 균일하다. 금속 함유층(56)은 반도체와 접촉하면 반도체 금속 합금을 형성 ― 반도체 물질이 실리콘인 경우 통상 그 반응을 실리사이드화(silicidation)라 함 ― 할 수 있는 임의의 금속을 포함할 수 있다. 이하, 용어 "실리사이드화"는 Si, Ge, SiGe, SiC, SiGeC, GaAs 등의 반도체 물질과, Co, Ni, Ti, W, Mo, Ta 등의 금속과의 반응으로부터 반도체 금속 합금을 형성하는 과정을 일컫기 위해 사용한다. 바람직하게, 금속은 공정 결과로 생기는 반도체 금속 합금(이하, 편의성을 위해 "실리사이드"라 함)이 고도로 도핑된 반도체, 예컨대 고도로 도핑된 폴리실리콘의 일 함수와 유사한 일 함수를 갖도록 선택된다. 폴리실리콘 게이트 전극에 바람직한 금속에는 Ni, Co 및 Ti가 있으며, 니켈이 가장 바람직하다. 잔류 nFET 게이트 금속(22)은 완전히 실리사이드화하고 pFET 게이트 금속(20)은 완전히 실리사이드화하지 않을 정도로 두꺼운 두께로 금속층(56)을 적층한다.
다음으로, 구조물은 금속층(56)과 게이트 전극(20, 22)이 반응하도록 RTA(rapid thermal anneal) 처리된다. RTA는 반도체 재료 및 금속에 따라서 다른 온도로 수행된다. 니켈을 이용하는 폴리실리콘 게이트 전극에 있어서 300℃ 내지 600℃의 온도 범위가 바람직하고, Co를 이용하는 경우에는 온도 범위가 550℃ 내지 750℃인 것이 바람직하다. 이러한 실시예에서, pFET 폴리실리콘(20)이 nFET 폴리실리콘(220)보다 두꺼우므로, 공정 결과로 생기는 살리사이드 프로세스는 바람직하게 pFET 전극(20)은 부분적으로 이용하고, nFET 전극은 완전히 이용하여 도 10에 도시하는 바와 같이 완전 실리사이드화된 nFET 게이트 전극(62)을 형성한다. pFET 게이트 스택이 부분적으로 실리사이드화되어 실리사이드부(64) 및 반응하지 않은 부분(20)을 포함한다. ILD(interlevel dieletric)층(70)은 통상 구조물 위에 형성되며 약 400㎚ 내지 500 ㎚의 범위의 두께를 가지고, nFET 및 pFET 소자는 정상적으로 완성된다.
또 다른 실시예에서, 완전 실리사이드화된 nFET 및 부분 실리사이드화된 pFET 게이트는 건식 에칭 대신 습식 에칭을 이용하여 생성된다. 특히, 도 11을 참조하면, 도 7에서 시작하여 위에서 기술한 실시예의 시퀀스를 바로 뒤이어, Ni를 함유하는 금속 함유층(56)이 이 지점에서 반도체(예를 들어, 폴리실리콘) 게이트(20, 22)를 완전 실리사이드화하기에 충분한 두께로 바람직하게 적층된다. 다음으로, nFET 영역(40)은 도 12에 도시하는 기술인 기존의 리소그래피 레티클을 이용하여 포토레지스트층(63)으로 차단된다. 본 발명이 이 공정 단계에서, 새로운 레티클을 도입할 필요가 없음을 주지하라. 다음으로, 금속 함유층(56)은 p-FET 영역 에서 금속을 제거하는 딜루트 습식 에칭 처리가 되는데, 이는 최종 생성 게이트가 완전히 실리사이드화되지 않아 그 후 열 반응될 정도의 두께까지 p-FET 영역을 박화시킨다. 습식 에칭 공정은 등방성이며, 측방 에칭이 발생함을 주지하라. 그 다음 포토레지스트가 습식 에칭되어 제거되어 nFET 영역(40) 위에는 금속 함유층(56)이 남으나 pFET 영역(30) 위의 포토레지스트는 박화되었다.
도 14를 참조하면, 구조물은 금속층(56)이 게이트 전극(20, 22)과 반응하도록 RTA(rapid thermal anneal) 처리된다. 온도는 반응에 따라 다르며, 예를 들면, Ni를 이용하는 폴리실리콘 게이트 전극에서는 온도 300℃ 내지 600℃에서 RTA가 바람직하게 수행된다. 금속이 Co인 경우, 바람직한 RTA 온도는 범위 550℃ 내지 750℃이다. 금속 함유층(56)이 pFET 영역(30) 위에서보다 nFET 영역(40) 위에서 두꺼우므로, 이와 같은 처리 결과 생기는 nFET 게이트(35)는 완전히 실리사이드화되어 금속 변환 영역(metal converted area; 66)을 가지지만, pFET 게이트(25)는 부분적으로 실리사이드화되어 폴리실리콘(20) 컨덕터 위에 형성된 금속 변환 영역(65)을 가진다.
마지막으로, 도 15에 도시하는 바와 같이, ILD(interlevel dielectric)층(70)이 통상 그 구조물 위에 형성되고, 보통 약 400㎚ 내지 500㎚의 두께를 가진다. 후속하여, nFET(35) 및 pFET(25) 소자가 정상적으로 완성될 수 있다.
본 발명에 따르면, 방법은 nFET가 완전 실리사이드화되고, pFET가 부분 실리사이드화되는 것에 제한되는 것이 아니라, pFET가 완전 실리사이드화되고, nFET가 부분 실리사이드화되는 것에도 적용 가능하며, 적절한 변경도 가능하다.
본 발명은 고성능의 CMOS 구조물에 있어서 nFET 및 pFET 중 하나를 위해서는 금속 게이트 기술을 이용하고 이와 동시에 nFET 및 pFET 중 다른 하나를 위해서는 종래의 폴리실리콘 게이트 전극 기술을 적용할 수 있게 한다. 완전 실리사이드화된 nFET 및 부분 실리사이드화된 pFET의 경우, pFET 성능은 다수의 공지된 기술, 예를 들어, 성능을 향상시키기 위하여 응력(stress)을 사용하는 방법을 보다 향상시킬 수 있다. 본 발명의 구조물 및 방법은 특히, 65㎚ 기술 및 이보다 진보된 기술과 호환되는 약 200㎚ 미만의 nFET 및 pFET 소자간 간격을 갖는 고집적 회로에 이용될 수 있다.
본 발명을 그 바람직한 실시예를 참조하여 설명하였으나, 당업자라면, 본 발명의 사상 및 범주로부터 벗어남이 없이 본 발명에 다양한 변경 및 수정이 이루어질 수 있음을 이해할 수 있을 것이며, 본 발명은 첨부하는 청구의 범위에 의해서만 제한된다.
본 발명에 따른 방법 및 구조물은 집적 회로의 제조에 있어서 유용하며 고성능의 CMOS 구조물에 있어서 nFET 및 pFET 중 하나를 위해서는 금속 게이트 기술을 이용하고 이와 동시에 nFET 및 pFET 중 다른 하나를 위해서는 종래의 폴리실리콘 게이트 전극 기술을 적용할 수 있게 하며, 특히, 65㎚ 기술 및 이보다 진보된 기술과 호환되는 약 200㎚ 미만의 nFET 및 pFET 소자간 간격을 갖는 고집적 회로에 이용될 수 있다.

Claims (10)

  1. 반도체 구조물을 형성하는 방법에 있어서,
    제1 타입 MOSFET 영역에 게이트 스택을 및 제2 타입 MOSFET 영역에 게이트 스택을 포함하는 구조물을 마련하는 단계 ― 상기 게이트 스택 각각은 반도체층을 포함하고, 상기 구조물은 상기 제1 타입 MOSFET 영역 및 상기 제2 타입 MOSFET 영역의 상기 게이트 스택 위에 형성되는 평탄화 유전층(planarized dielectric layer)을 더 포함함 ― ;
    상기 평탄화 유전층부를 제거하여 상기 게이트 스택의 상기 반도체층을 노출시키는 단계;
    상기 게이트 스택의 상기 노출된 반도체층과 접촉하여 금속 함유층을 형성하는 단계 ― 상기 금속 함유층은 상기 제1 타입 MOSFET 영역에서는 상기 게이트 스택의 반도체층을 반도체 금속 합금으로 완전히 변환시킬 정도로 두껍고, 상기 제2 타입 MOSFET 영역에서는 상기 반도체층을 반도체 금속 합금으로 완전히 변환시키지 않을 정도로 두꺼움 ― ; 및
    상기 제1 타입 MOSFET 영역의 상기 게이트 스택의 상기 반도체층과 접촉하는 금속 함유층으로부터 완전 변환된 반도체 금속 합금 게이트 컨덕터를 형성하며, 이와 동시에 상기 제2 타입 MOSFET 영역의 상기 게이트 스택의 상기 반도체층과 접촉하는 금속 함유층으로부터 부분적으로 변환된 반도체 금속 합금 게이트 컨덕터를 형성하는 단계;
    를 포함하는 반도체 구조물 형성 방법.
  2. 제 1 항에 있어서,
    상기 게이트 스택의 상기 반도체층은 실리콘을 포함하고,
    상기 금속 함유층은 실리콘과 접촉하면 반도체 금속 실리사이드를 형성할 수 있는 금속을 포함하고 고도로 도핑된 폴리실리콘의 일 함수(work-function)와 실질적으로 유사한 일 함수를 갖는, 반도체 구조물 형성 방법.
  3. 제 1 항에 있어서,
    상기 금속 함유층을 형성하기 이전에, 상기 제1 타입 MOSFET 영역의 상기 게이트 스택의 상기 반도체층을 상기 제2 타입 MOSFET 영역의 상기 게이트 스택의 상기 반도체층의 높이보다 낮은 높이까지 리세스하는 단계를 더 포함하는, 반도체 구조물 형성 방법.
  4. 제 3 항에 있어서,
    상기 제1 타입 MOSFET 영역의 상기 게이트 스택의 상기 반도체층을 리세스하는 단계는 상기 평탄화 유전층에 대하여 선택적인 상기 제1 타입 MOSFET 영역의 상기 게이트 스택의 상기 반도체층의 이방성 에칭을 포함하는, 반도체 구조물 형성 방법.
  5. 제 3 항에 있어서,
    상기 금속 함유층은 니켈을 포함하고,
    상기 완전히 그리고 부분적으로 변환된 반도체 금속 합금 게이트 컨덕터를 형성하는 단계는 300℃ 내지 600℃의 온도에서 RTA(rapid thermal anneal)를 행하는 단계를 포함하는, 반도체 구조물 형성 방법.
  6. 제 1 항에 있어서,
    상기 금속 함유층을 형성하는 단계는 상기 제2 타입 MOSFET 영역 위의 상기 금속 함유층을 상기 제1 타입 MOSFET 영역 위의 상기 금속 함유층의 두께에 대해서 박화(thinning)하는 단계를 더 포함하는, 반도체 구조물 형성 방법.
  7. 제 6 항에 있어서,
    상기 상기 제2 타입 MOSFET 영역 위의 상기 금속 함유층을 상기 박화하는 단계는 상기 제1 타입 MOSFET 영역 위의 마스킹 층을 형성하는 단계 및 상기 제2 타입 MOSFET 영역 위의 습식 에칭을 이용하여 상기 금속 함유층을 박화하는 단계를 더 포함하는, 반도체 구조물 형성 방법.
  8. 제 1 항에 있어서,
    상기 금속 함유층은 니켈을 포함하고,
    상기 완전히 그리고 부분적으로 변환된 반도체 금속 합금 게이트 컨덕터를 형성하는 단계는 300℃ 내지 600℃의 온도에서 RTA(rapid thermal anneal)를 행하는 단계를 포함하는, 반도체 구조물 형성 방법.
  9. 제 1 항에 있어서,
    상기 게이트 스택의 상기 반도체층은 Si, Ge, SiGe, SiC, SiGeC 및 GaAs로 이루어진 군에서 선택된 반도체를 포함하는, 반도체 구조물 형성 방법.
  10. 제 1 항에 있어서,
    상기 제1 타입 MOSFET 영역은 nFET 영역이고, 상기 제2 타입 MOSFET 영역은 pFET 영역인, 반도체 구조물 형성 방법.
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