JPH10303422A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体と金属との低抵抗の化合物膜を形成で
き、簡単な工程でゲート電極の空乏化も抑制できる方法
を提供する。 【解決手段】 不純物のイオン注入及び高温の熱処理で
Ｎ⁺ 拡散層５２及びＰ⁺拡散層５４等を形成し、ＴｉＳ
ｉ₂ 膜５６を形成した後、Ｎ型不純物５８及びＰ型不純
物６２のイオン注入及び低温の熱処理を行う。ＴｉＳｉ
₂ 膜５６を形成する時点では不純物の濃度が低く、Ｎ型
不純物５８及びＰ型不純物６２に対する熱処理の温度も
低いので、ＴｉＳｉ₂ 膜５６の抵抗が低い。多結晶Ｓｉ
膜３８には不純物が２回イオン注入されるので、ゲート
電極の空乏化も抑制される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願の発明は、拡散層及びゲ
ート電極の各々の表面に半導体と金属との化合物膜を形
成する半導体装置の製造方法に関するものである。

【０００２】

【従来の技術】ＭＯＳトランジスタ等の半導体装置を微
細化、高速化するためには、半導体基板に形成されてい
る拡散層や半導体膜から成るゲート電極の寄生抵抗を低
減させる必要があり、そのために、拡散層及びゲート電
極の各々の表面に半導体と金属との化合物膜を形成する
構造が考えられている。

【０００３】また、半導体装置の動作電圧を低くして消
費電力を低減させるために、ＣＭＯＳトランジスタで
は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの
何れもが表面チャネル型であるために、ソース／ドレイ
ン間でパンチスルーが生じにくくて閾値電圧を低下させ
ることができるデュアルゲート構造に対する要求が高ま
っている。

【０００４】上述の二つの構造を有するＣＭＯＳトラン
ジスタを製造するための最も基本的な方法では、Ｓｉ基
板上に多結晶Ｓｉ膜でゲート電極を形成し、ＮＭＯＳト
ランジスタを形成すべきＮチャネル領域及びＰＭＯＳト
ランジスタを形成すべきＰチャネル領域に夫々Ｎ型不純
物及びＰ型不純物をイオン注入した後、拡散層及びゲー
ト電極の各々の表面に自己整合的に化合物膜を形成す
る。

【０００５】図９は、上述の二つの構造を有するＣＭＯ
Ｓトランジスタを製造するために考えられている別の方
法を示している。この方法では、図９（ａ）に示す様
に、Ｓｉ基板１１の表面にＳｉＯ₂ 膜１２を選択的に形
成して素子分離領域を決定する。

【０００６】そして、Ｎチャネル領域１３及びＰチャネ
ル領域１４に夫々Ｐウェル１５及びＮウェル１６を形成
し、ＳｉＯ₂ 膜１２に囲まれている素子活性領域の表面
にゲート酸化膜としてのＳｉＯ₂ 膜１７を形成した後、
多結晶Ｓｉ膜１８を全面に堆積させる。

【０００７】次に、図９（ｂ）に示す様に、Ｐチャネル
領域１４をフォトレジスト２１で覆ってＮチャネル領域
１３の多結晶Ｓｉ膜１８にＮ型不純物２２をイオン注入
する。そして、図９（ｃ）に示す様に、フォトレジスト
２１を除去した後、Ｎチャネル領域１３をフォトレジス
ト２３で覆ってＰチャネル領域１４の多結晶Ｓｉ膜１８
にＰ型不純物２４をイオン注入する。

【０００８】次に、図９（ｄ）に示す様に、フォトレジ
スト２３を除去した後、多結晶Ｓｉ膜１８上に非晶質Ｓ
ｉ膜２５を堆積させ、この非晶質Ｓｉ膜２５上でフォト
レジスト２６をゲート電極のパターンに加工する。そし
て、図示されてはいないが、フォトレジスト２６をマス
クにして非晶質Ｓｉ膜２５及び多結晶Ｓｉ膜１８をエッ
チングしてゲート電極を形成し、更に、ＬＤＤ構造用の
低濃度の拡散層及び側壁スペーサを形成する。

【０００９】その後、Ｐチャネル領域１４をフォトレジ
ストで覆い、Ｎチャネル領域１３の素子活性領域及び非
晶質Ｓｉ膜２５にＮ型不純物をイオン注入し、また、Ｎ
チャネル領域１３をフォトレジストで覆い、Ｐチャネル
領域１４の素子活性領域及び非晶質Ｓｉ膜２５にＰ型不
純物をイオン注入して、高濃度の拡散層を形成する。そ
して、拡散層及び非晶質Ｓｉ膜２５の各々の表面に自己
整合的に高融点金属シリサイド膜を形成する。

【００１０】一方、第２５７０２９２号特許公報には、
拡散層が形成されるべき領域の表面とゲート電極の表面
とに自己整合的に高融点金属シリサイド膜を形成した後
にＮ型不純物をイオン注入し、温度が１０２５℃で時間
が２０秒の熱処理でＮ型不純物を活性化させて、Ｎ型拡
散層を形成すると共にゲート電極の多結晶Ｓｉ膜をＮ型
化する半導体装置の製造方法が記載されている。

【００１１】

【発明が解決しようとする課題】ところで、特に、Ｎ型
不純物としての砒素が高濃度に導入されたＳｉ基板や多
結晶Ｓｉ膜における線幅の狭い領域つまり細い領域で
は、高融点金属シリサイド膜を形成しても、この高融点
金属シリサイド膜の抵抗が十分には低下しないという所
謂細線効果の生じることが知られている。

【００１２】しかし、上述の最も基本的な方法では、細
線効果を抑制するためにＮ型不純物としての砒素のドー
ズ量を減少させると、Ｓｉ基板に形成する拡散層の不純
物濃度のみならず、多結晶Ｓｉ膜から成るゲート電極の
不純物濃度も低下する。この結果、ゲート電極が空乏化
し易くなり、チャネル領域に所望の電圧を印加すること
ができなくなって、電流駆動能力等の特性が劣化する。

【００１３】Ｎ型不純物としての砒素のドーズ量を減少
させても、ゲート電極が薄ければゲート電極の空乏化が
抑制される。しかし、ゲート電極が薄いと、ゲート電極
の表面に形成した高融点金属シリサイド膜がゲート絶縁
膜に到達してこのゲート絶縁膜を突き抜け易くなり、ゲ
ート絶縁膜の耐圧が劣化して、信頼性が低下する。

【００１４】これに対して、図９に示した方法では、Ｎ
チャネル領域１３のゲート電極である多結晶Ｓｉ膜１８
及び非晶質Ｓｉ膜２５の両方にＮ型不純物をイオン注入
していてゲート電極の不純物濃度が高いが、Ｎチャネル
領域１３に拡散層を形成するためには非晶質Ｓｉ膜２５
と同じドーズ量のＮ型不純物しかイオン注入していなく
て拡散層の不純物濃度が低い。このため、拡散層の細線
効果とゲート電極の空乏化との両方が同時に抑制されて
いる。

【００１５】しかも、高融点金属シリサイド膜を非晶質
Ｓｉ膜２５の表面に形成しており、非晶質Ｓｉ膜２５で
は多結晶Ｓｉ膜１８に比べてシリサイド化反応が促進さ
れるので、ゲート電極の不純物濃度が高いにも拘らず、
ゲート電極でも細線効果が抑制されている。更に、上述
の様に、ゲート電極の空乏化を抑制するためにゲート電
極を薄くする必要がないので、ゲート絶縁膜の耐圧劣化
による信頼性の低下も抑制されている。

【００１６】ところが、図９に示した方法では、ゲート
電極を形成するために多結晶Ｓｉ膜１８の他に非晶質Ｓ
ｉ膜２５も必要であるので、工程が複雑で、製造コスト
が増大する。

【００１７】また、この方法では、図９（ｄ）からも明
らかな様に、ゲート電極を形成するためにＮ型の多結晶
Ｓｉ膜１８とＰ型の多結晶Ｓｉ膜１８とを同時にエッチ
ングする必要があるが、Ｎ型の多結晶Ｓｉ膜１８はＰ型
の多結晶Ｓｉ膜１８よりもエッチング速度が速い。

【００１８】しかも、最小加工寸法が０．１８μｍのＭ
ＯＳトランジスタではゲート酸化膜としてのＳｉＯ₂ 膜
１７の厚さが３〜４ｎｍ程度しかないので、ＳｉＯ₂ 膜
１７を多結晶Ｓｉ膜１８のエッチングに対するストッパ
にすることが困難である。このため、Ｎチャネル領域１
３ではオーバエッチングによってＳｉ基板１１が掘られ
て、ＮＭＯＳトランジスタの特性が劣化する。

【００１９】また、多結晶Ｓｉ膜１８にイオン注入した
Ｎ型不純物２２及びＰ型不純物２４を熱処理で活性化さ
せてキャリア濃度を高くすると、Ｎ型の多結晶Ｓｉ膜１
８とＰ型の多結晶Ｓｉ膜１８とでエッチング速度が異な
ることによる上述の現象が更に顕著になる。

【００２０】一方、図５は、厚さ２００ｎｍの単層の多
結晶Ｓｉ膜でＮ型ゲート電極を形成するためにこのゲー
ト電極にイオン注入したリンのドーズ量及び加速エネル
ギーと、ゲート電極に空乏層が形成される様に逆方向電
圧を印加した場合のゲート酸化膜容量Ｃ_oxに対するゲー
ト電極容量Ｃ_inv の比との関係を示している。

【００２１】また、図６は、厚さ２００ｎｍの単層の多
結晶Ｓｉ膜から成るＮ型ゲート電極の線幅並びにこのゲ
ート電極にイオン注入したリンのドーズ量及び加速エネ
ルギーと、リンをイオン注入したゲート電極上に形成し
たＴｉＳｉ₂ 膜のシート抵抗との関係を示している。

【００２２】Ｃ_inv ／Ｃ_oxの値が高ければゲート電極の
空乏層幅が狭くてゲート電極が空乏化しにくいことにな
るので、Ｃ_inv ／Ｃ_oxとしては一般的には９０％以上の
値が必要である。そして、そのためには、図５から、ソ
ース／ドレイン領域の形成と同時に行う砒素のイオン注
入の他に、１５ｋｅＶの加速エネルギー及び５×１０¹⁵
／ｃｍ² のドーズ量によるリンの追加のイオン注入をゲ
ート電極に対して行う必要のあることが分かる。

【００２３】ところが、図６では図６（ｃ）中の黒丸の
データがこの条件に該当するが、このデータから明らか
な様に、この条件では、ＴｉＳｉ₂ 膜で細線効果が顕著
に生じているばかりでなく、ゲート電極の線幅が広い場
合でもＴｉＳｉ₂ 膜のシート抵抗が高い。

【００２４】図６中の白丸のデータから、ソース／ドレ
イン領域の形成と同時に行う砒素のイオン注入をゲート
電極に対して行うのみで、リンの追加のイオン注入をゲ
ート電極に対して行わなければ、ＴｉＳｉ₂ 膜で細線効
果が生じないのみならずＴｉＳｉ₂ 膜のシート抵抗も低
いことが分かる。しかし、その場合は、図５から明らか
な様に、Ｃ_inv ／Ｃ_oxの値が８２％程度にしかならず、
ゲート電極が空乏化し易くて、電流駆動能力等の特性が
劣化する。

【００２５】つまり、図５、６から、単層の多結晶Ｓｉ
膜から成るゲート電極に不純物をイオン注入した後にこ
のゲート電極上に高融点金属シリサイド膜を形成する方
法では、高融点金属シリサイド膜の抵抗値やゲート電極
の空乏化の程度が不純物のイオン注入条件に依存し、し
かも、このイオン注入条件を調整したとしても低抵抗の
高融点金属シリサイド膜を得ることとゲート電極の空乏
化を抑制することとを同時に達成することが困難である
ことが分かる。

【００２６】この様な不純物のイオン注入条件に対する
依存性を抑制する方法として、上述の第２５７０２９２
号特許公報に記載されている様に、高融点金属シリサイ
ド膜を形成した後に不純物をイオン注入する方法が提案
されている。しかし、この方法では、イオン注入した不
純物を十分に活性化させるために温度が１０００℃程度
の熱処理を施しているので、形成済の高融点金属シリサ
イド膜で凝集が発生して、低抵抗の高融点金属シリサイ
ド膜を得ることができない。

【００２７】図７（ａ）は、この方法でＮ⁺ 型拡散層及
びその上のＴｉＳｉ₂ 膜を形成した場合の、拡散層の幅
及び熱処理の条件とＴｉＳｉ₂ 膜のシート抵抗との関係
を示しており、図７（ｂ）は図７（ａ）の拡大グラフで
ある。また、図８は、拡散層がＰ⁺ 型である場合の図７
と同様のグラフである。これらの図７、８から、熱処理
の温度が９５０℃程度以上の場合や、温度が８５０℃程
度でも時間が９０秒程度以上の場合は、低抵抗のＴｉＳ
ｉ₂ 膜を得ることができないことが分かる。

【００２８】つまり、上述の何れの方法でも、細線効果
を抑制して低抵抗の化合物膜を形成し、形成済の化合物
膜で凝集が発生することによる化合物膜の高抵抗化を抑
制し、ゲート絶縁膜の耐圧劣化を抑制し、簡単な工程で
ゲート電極の空乏化を抑制することの総てを同時には達
成することができなかった。

【００２９】従って、本願の発明は、これらの総てを同
時に達成することができて、微細で且つ高速であり、信
頼性が高く、特性も優れた半導体装置を低コストで製造
することができる半導体装置の製造方法を提供すること
を目的としている。

【００３０】

【課題を解決するための手段】請求項１に係る半導体装
置の製造方法は、半導体膜から成るゲート電極を半導体
基板上に形成する工程と、前記半導体基板及び前記ゲー
ト電極に第１の不純物を導入する工程と、前記第１の不
純物を熱処理で活性化させて、前記半導体基板に拡散層
を形成すると共に前記ゲート電極を導電化させる工程
と、前記拡散層及び前記ゲート電極の各々の表面に半導
体と金属との化合物膜を形成する工程と、前記化合物膜
を形成した後に、前記第１の不純物を導入した領域にお
ける前記半導体基板及び前記ゲート電極に前記第１の不
純物と同一導電型の第２の不純物を導入する工程と、前
記熱処理よりも温度の低い加熱を施して前記第２の不純
物を活性化させる工程とを具備することを特徴としてい
る。

【００３１】この様に、請求項１に係る半導体装置の製
造方法では、化合物膜を形成した後に、第１の不純物を
導入した領域における半導体基板及びゲート電極に第１
の不純物と同一導電型の第２の不純物を導入しているの
で、化合物膜を形成する前に導入する第１の不純物の濃
度が低くてよく、細線効果を抑制して低抵抗の化合物膜
を形成することができる。

【００３２】一方、化合物膜を形成した後に第１の不純
物と同一導電型の第２の不純物を導入しているので、ゲ
ート電極を薄くしたり２層の半導体膜で形成したりしな
くても、第１及び第２の不純物の合計でゲート電極の不
純物濃度を所望の値にすることができる。このため、ゲ
ート電極の表面に形成した化合物膜をゲート絶縁膜に到
達しにくくしてゲート絶縁膜の耐圧劣化を抑制すること
ができると共に、簡単な工程でゲート電極の空乏化を抑
制することができる。

【００３３】更に、化合物膜を形成する前に第１の不純
物を熱処理で活性化させているので、化合物膜を形成し
た後に導入した第２の不純物を活性化させるための加熱
の温度が、第１の不純物を活性化させるための熱処理の
温度よりも低くてよい。このため、第２の不純物を活性
化させるための加熱を施しているにも拘らず、形成済の
化合物膜で凝集が発生することによる化合物膜の高抵抗
化を抑制することができる。

【００３４】請求項２に係る半導体装置の製造方法は、
請求項１に係る半導体装置の製造方法において、前記第
２の不純物の前記導入の後に、前記半導体基板上に層間
絶縁膜を形成する工程と、前記半導体基板に達するコン
タクト孔を前記層間絶縁膜に開孔する工程と、前記コン
タクト孔を介して前記第１の不純物と同一導電型の第３
の不純物を前記半導体基板に導入する工程と、前記第３
の不純物を活性化させると共に前記加熱を施す熱処理を
行う工程とを具備することを特徴としている。

【００３５】この様に、請求項２に係る半導体装置の製
造方法では、コンタクト補償のために導入した第３の不
純物を活性化させるための熱処理で第２の不純物も同時
に活性化させているので、第２の不純物を活性化させる
ための専用の工程が不要である。このため、低抵抗の化
合物膜を形成し、ゲート絶縁膜の耐圧劣化を抑制し、ゲ
ート電極の空乏化を抑制することを、工程を増大させる
ことなく行うことができる。

【００３６】請求項３に係る半導体装置の製造方法は、
請求項１に係る半導体装置の製造方法において、前記第
２の不純物の前記導入の後に、前記加熱を施しつつ前記
半導体基板上に層間絶縁膜を形成する工程を具備するこ
とを特徴としている。

【００３７】この様に、請求項３に係る半導体装置の製
造方法では、層間絶縁膜の形成と同時に第２の不純物も
活性化させているので、第２の不純物を活性化させるた
めの専用の工程が不要である。このため、低抵抗の化合
物膜を形成し、ゲート絶縁膜の耐圧劣化を抑制し、ゲー
ト電極の空乏化を抑制することを、工程を増大させるこ
となく行うことができる。

【００３８】請求項４に係る半導体装置の製造方法は、
請求項１に係る半導体装置の製造方法において、前記第
１及び第２の不純物がＮチャネルトランジスタの形成領
域における前記半導体基板及び前記ゲート電極に選択的
に導入する夫々第１及び第２のＮ型不純物であり、前記
半導体基板及び前記ゲート電極の各々の表面を露出させ
た状態で前記第１のＮ型不純物の前記導入を行い、前記
半導体基板及び前記ゲート電極の各々の表面を被覆膜で
被覆した状態でこの被覆膜を介してＰチャネルトランジ
スタの形成領域における前記半導体基板及び前記ゲート
電極に選択的にＰ型不純物を導入し、前記熱処理によっ
て、前記第１のＮ型不純物を含むＮ型拡散層と前記Ｐ型
不純物を含むＰ型拡散層とを前記半導体基板に形成し、
前記Ｎ型拡散層、前記Ｐ型拡散層及び前記ゲート電極の
各々の表面に前記化合物膜を形成することを特徴として
いる。

【００３９】この様に、請求項４に係る半導体装置の製
造方法では、半導体基板及びゲート電極の各々の表面を
露出させた状態で第１のＮ型不純物を導入しているの
で、砒素等の様に質量の大きいＮ型不純物をイオン注入
で導入しても、半導体基板及びゲート電極の比較的深い
位置までＮ型不純物を導入することができて、Ｎ型拡散
層及びＮ型ゲート電極の表面における不純物濃度を低く
することができる。

【００４０】しかも、被覆膜がＳｉＯ₂ 膜等である場合
の様にノックオン効果によって酸素がＮ型拡散層中及び
Ｎ型ゲート電極中に混入するのを抑制することができ
る。これらのために、Ｎ型拡散層及びＮ型ゲート電極の
各々の表面に化合物膜を形成する際の化合反応を促進さ
せることができて、低抵抗で且つ安定な化合物膜を形成
することができる。

【００４１】一方、半導体基板及びゲート電極の各々の
表面を被覆膜で被覆した状態でこの被覆膜を介してＰ型
不純物を導入しているので、フッ化ボロン等の様にＰ型
不純物と他の不純物との化合物を導入しても、Ｐ型不純
物以外の不純物がＰ型拡散層中及びＰ型ゲート電極中に
混入するのを抑制することができる。このため、Ｐ型拡
散層及びＰ型ゲート電極の各々の表面に化合物膜を形成
する際の化合反応を促進させることができて、低抵抗で
且つ安定な化合物膜を形成することができる。

【００４２】請求項５に係る半導体装置の製造方法は、
請求項１に係る半導体装置の製造方法において、前記拡
散層及び前記ゲート電極の各々の表面を露出させた状態
でイオン注入を行ってこれらの表面に非晶質層を形成し
た後に前記化合物膜の前記形成を行うことを特徴として
いる。

【００４３】この様に、請求項５に係る半導体装置の製
造方法では、拡散層及びゲート電極の各々の表面を露出
させた状態でイオン注入を行って非晶質層を形成した後
に化合物膜を形成しているので、ノックオン効果による
酸素の混入を抑制することができると共に十分な厚さの
非晶質層を形成することができる。このため、拡散層及
びゲート電極の各々の表面に化合物膜を形成する際の化
合反応を促進させることができて、低抵抗で且つ安定な
化合物膜を形成することができる。

【００４４】請求項６に係る半導体装置の製造方法は、
請求項１に係る半導体装置の製造方法において、前記第
１及び第２の不純物がＮチャネルトランジスタの形成領
域における前記半導体基板及び前記ゲート電極に選択的
に導入する夫々第１及び第２のＮ型不純物であり、前記
半導体基板及び前記ゲート電極の各々の表面を露出させ
た状態で前記第１のＮ型不純物の前記導入を行い、前記
半導体基板及び前記ゲート電極の各々の表面を被覆膜で
被覆した状態でこの被覆膜を介してＰチャネルトランジ
スタの形成領域における前記半導体基板及び前記ゲート
電極に選択的にＰ型不純物を導入し、前記熱処理によっ
て、前記第１のＮ型不純物を含むＮ型拡散層と前記Ｐ型
不純物を含むＰ型拡散層とを前記半導体基板に形成する
工程と、前記Ｎ型拡散層、前記Ｐ型拡散層及び前記ゲー
ト電極の各々の表面を露出させた状態でイオン注入を行
ってこれらの表面に非晶質層を形成した後にこれらの表
面に前記化合物膜を形成することを特徴としている。

【００４５】この様に、請求項６に係る半導体装置の製
造方法では、Ｎ型拡散層及びＮ型ゲート電極並びにＰ型
拡散層及びＰ型ゲート電極の各々の表面に化合物膜を形
成する際の化合反応を更に促進させることができて、低
抵抗で且つ更に安定な化合物膜を形成することができ
る。

【００４６】

【発明の実施の形態】以下、デュアルゲート構造を有す
るＣＭＯＳトランジスタの製造に適用した本願の発明の
第１〜第６実施形態を、図１〜４を参照しながら説明す
る。図１〜３が第１実施形態を示している。この第１実
施形態では、図１（ａ）に示す様に、温度が９５０℃程
度のウエット酸化を行うＬＯＣＯＳ法によって、Ｓｉ基
板３１の表面にＳｉＯ₂ 膜３２を選択的に形成して素子
分離領域を決定する。ＬＯＣＯＳ素子分離の代わりに、
トレンチ素子分離等を用いてもよい。

【００４７】その後、Ｎチャネル領域３３及びＰチャネ
ル領域３４に夫々Ｐウェル３５及びＮウェル３６を形成
したり、トランジスタのソース／ドレイン間のパンチス
ルーを抑制するための埋め込み層（図示せず）を形成し
たり、トランジスタの閾値電圧を調整したりするための
不純物のイオン注入等を行う。

【００４８】そして、Ｈ₂ ／Ｏ₂ を用いる８５０℃程度
の温度のパイロジェニック酸化等によって、ＳｉＯ₂ 膜
３２に囲まれている素子活性領域の表面に、厚さが５ｎ
ｍ程度のＳｉＯ₂ 膜３７をゲート酸化膜として形成す
る。その後、図１（ｂ）に示す様に、不純物を含まない
多結晶Ｓｉ膜３８を全面に堆積させる。多結晶Ｓｉ膜３
８の代わりに非晶質Ｓｉ膜を用いてもよい。

【００４９】次に、図１（ｃ）に示す様に、従来公知の
フォトリソグラフィ及び異方性ドライエッチングによっ
て、多結晶Ｓｉ膜３８から成るゲート電極を形成する。
多結晶Ｓｉ膜３８は不純物を含んでいないので、多結晶
Ｓｉ膜３８のエッチング速度はＳｉ基板３１の全面で均
一であり、Ｎチャネル領域１３のＳｉ基板１１がオーバ
エッチングによって掘られることがない。

【００５０】その後、適当なフォトレジスト（図示せ
ず）とＳｉＯ₂ 膜３２とをマスクにして、Ｎチャネル領
域３３及びＰチャネル領域３４の素子活性領域及び多結
晶Ｓｉ膜３８に、夫々Ｎ型不純物４１及びＰ型不純物４
２を低濃度にイオン注入する。

【００５１】そして、厚さが１００〜２００ｎｍ程度の
ＳｉＯ₂ 膜４３を堆積させ、異方性ドライエッチング等
によってＳｉＯ₂ 膜４３をエッチバックして、このＳｉ
Ｏ₂膜４３から成る側壁スペーサを多結晶Ｓｉ膜３８の
側面に形成する。ＳｉＯ₂ 膜４３の代わりにＳｉＮ膜等
を用いてもよい。

【００５２】次に、図１（ｄ）に示す様に、Ｐチャネル
領域３４をフォトレジスト４４で覆い、このフォトレジ
スト４４とＳｉＯ₂ 膜３２、４３とをマスクにして、Ｎ
チャネル領域３３の素子活性領域及び多結晶Ｓｉ膜３８
にＮ型不純物４５を高濃度にイオン注入する。例えば、
２０〜６０ｋｅＶ程度の加速エネルギー及び１〜３×１
０¹⁵／ｃｍ² 程度のドーズ量で砒素をイオン注入する。

【００５３】但し、Ｎチャネル領域３３の素子活性領域
及び多結晶Ｓｉ膜３８の表面におけるＮ型不純物４５の
濃度が高過ぎると、後にこれらの表面に形成するＴｉＳ
ｉ₂膜に細線効果が生じる。このため、細線効果が生じ
る加速エネルギーよりも高い加速エネルギー及び細線効
果が生じるドーズ量よりも低いドーズ量で、Ｎ型不純物
４５をイオン注入する。

【００５４】次に、図２（ａ）に示す様に、Ｎチャネル
領域３３をフォトレジスト４６で覆い、このフォトレジ
スト４６とＳｉＯ₂ 膜３２、４３とをマスクにして、Ｐ
チャネル領域３４の素子活性領域及び多結晶Ｓｉ膜３８
にＰ型不純物４７を高濃度にイオン注入する。例えば、
２０〜４０ｋｅＶ程度の加速エネルギー及び１〜５×１
０¹⁵／ｃｍ² 程度のドーズ量でフッ化ボロンをイオン注
入する。

【００５５】次に、図２（ｂ）に示す様に、温度が９５
０〜１１００℃程度で時間が１０〜３０秒程度の高速ア
ニールや温度が８５０〜９００℃程度の炉アニールで、
Ｎ型不純物４１、４５及びＰ型不純物４２、４７を完全
に活性化させて、ＬＤＤ構造のソース／ドレインとして
のＮ拡散層５１、Ｎ⁺ 拡散層５２、Ｐ拡散層５３及びＰ
⁺ 拡散層５４を形成する。

【００５６】次に、図２（ｃ）に示す様に、Ｓｉ基板３
１及び多結晶Ｓｉ膜３８の各々の表面に形成されている
自然酸化膜をフッ酸で完全に除去した後、厚さが３０ｎ
ｍ程度のＴｉ膜５５を蒸着法で全面に堆積させる。Ｔｉ
膜５５の代わりに、Ｃｏ膜やＮｉ膜等の他の高融点金属
膜を用いてもよい。

【００５７】次に、図２（ｄ）に示す様に、温度が６５
０℃程度で時間が３０秒程度の第１段階の高速アニール
と、アンモニア過水等による未反応のＴｉ膜５５の除去
と、温度が８００℃程度で時間が３０秒程度の第２段階
の高速アニールとから成る従来公知の２段階アニール法
で、Ｎ⁺ 拡散層５２、Ｐ⁺ 拡散層５４及び多結晶Ｓｉ膜
３８の各々の表面にのみ自己整合的に、低抵抗のＣ５４
相のＴｉＳｉ₂ 膜５６を形成する。

【００５８】なお、ここまでの工程では、Ｎ拡散層５１
及びＮ⁺ 拡散層５２を形成するためのＮ型不純物４１、
４５しかＮチャネル領域３３の多結晶Ｓｉ膜３８にイオ
ン注入していないので、図５、６において、ゲート電極
に対して追加のイオン注入を行っていない条件に該当す
る。従って、図６からＴｉＳｉ₂ 膜５６が低抵抗である
ことが分かるが、図５からＣ_inv ／Ｃ_oxの値が８２％程
度にしかならなくて多結晶Ｓｉ膜３８が空乏化し易いこ
とも分かる。

【００５９】そこで、この第１実施形態では、次に、図
３（ａ）に示す様に、Ｐチャネル領域３４をフォトレジ
スト５７で覆い、このフォトレジスト５７をマスクにし
て、ＴｉＳｉ₂ 膜５６を通して、Ｎチャネル領域３３の
素子活性領域及び多結晶Ｓｉ膜３８にＮ型不純物５８を
イオン注入する。例えば、５〜３０ｋｅＶ程度の加速エ
ネルギー及び３〜７×１０¹⁵／ｃｍ² 程度のドーズ量で
リンまたは砒素をイオン注入する。

【００６０】また、図３（ｂ）に示す様に、必要に応じ
て、Ｎチャネル領域３３をフォトレジスト６１で覆い、
このフォトレジスト６１をマスクにして、ＴｉＳｉ₂ 膜
５６を通して、Ｐチャネル領域３４の素子活性領域及び
多結晶Ｓｉ膜３８にＰ型不純物６２をイオン注入する。
例えば、５〜３０ｋｅＶ程度の加速エネルギー及び３〜
７×１０¹⁵／ｃｍ² 程度のドーズ量でボロンまたはフッ
化ボロンをイオン注入する。

【００６１】次に、図３（ｃ）に示す様に、窒素雰囲気
中またはアルゴン雰囲気中において温度が８００〜９０
０℃程度で時間が１０〜６０秒程度の高速アニールを行
って、Ｎ型不純物５８及びＰ型不純物６２を活性化させ
る。Ｎ拡散層５１、Ｎ⁺ 拡散層５２、Ｐ拡散層５３及び
Ｐ⁺ 拡散層５４を形成するためのＮ型不純物４１、４５
及びＰ型不純物４２、４７は、図２（ｂ）の工程におけ
る９５０〜１１００℃程度という高温の熱処理で既に完
全に活性化させてある。

【００６２】従って、この図３（ｃ）の工程では、Ｎ型
不純物５８及びＰ型不純物６２を活性化させるだけでよ
く、そのために熱処理の温度も８００〜９００℃程度と
低くてよいので、形成済のＴｉＳｉ₂ 膜５６で凝集が発
生しなくて、ＴｉＳｉ₂ 膜５６が低抵抗のままである。
そして、それにも拘らず、Ｎ型不純物５８及びＰ型不純
物６２を多結晶Ｓｉ膜３８にイオン注入しているので、
この多結晶Ｓｉ膜３８が空乏化しにくくなる。

【００６３】次に、図３（ｄ）に示す様に、層間絶縁膜
６３を形成し、この層間絶縁膜６３の表面を平坦化し、
ＴｉＳｉ₂ 膜５６に達するコンタクト孔６４を層間絶縁
膜６３に開孔する。そして、コンタクト孔６４をタング
ステンプラグ６５等で埋め、金属配線６６等を形成し
て、このＣＭＯＳトランジスタ６７を完成させる。

【００６４】図４は、コンタクト補償を行う第２実施形
態を示している。即ち、図４（ａ）に示す様に、最小加
工寸法の微細化に伴って、コンタクト孔６４を開孔する
ためのフォトリソグラフィにおいて合わせずれが生じる
と、フィールド酸化膜としてのＳｉＯ₂ 膜３２がエッチ
ングされ、この状態のコンタクト孔６４をタングステン
プラグ６５で埋めると、金属配線６６とＰウェル３５と
が短絡する。

【００６５】そこで、図４（ｂ）に示す様に、Ｎチャネ
ル領域３３ではコンタクト孔６４を介してＮ型不純物６
８をイオン注入し、また、Ｐチャネル領域（図示せず）
ではコンタクト孔を介してＰ型不純物をイオン注入し、
温度が８５０℃程度の高速アニールでＮ型不純物６８及
びＰ型不純物を活性化させる。

【００６６】そして、この第２実施形態では、コンタク
ト補償用のＮ型不純物６８及びＰ型不純物を活性化させ
るための上述の高速アニールで同時に、Ｎ型不純物５８
及びＰ型不純物６２をも活性化させる。従って、既述の
第１実施形態における図３（ｃ）の工程の様にＮ型不純
物５８及びＰ型不純物６２を活性化させるための専用の
工程が不要である。

【００６７】次に、第３実施形態を説明する。この第３
実施形態では、既述の第１実施形態における層間絶縁膜
６３として、ＨＴＯ（High Temperature Oxide）と称さ
れるＳｉＯ₂ 膜を、温度：８００〜８５０℃、ガス：Ｓ
ｉＨ₄ ／Ｎ₂ Ｏ＝２０／１２００ｓｃｃｍ、圧力：８０
Ｐａの条件で、数〜１００ｎｍ程度の厚さに形成する。

【００６８】そして、この第３実施形態では、層間絶縁
膜６３を形成する際の加熱が形成済のＴｉＳｉ₂ 膜５６
で凝集を発生させない条件に合致しているので、層間絶
縁膜６３の形成と同時に、Ｎ型不純物５８及びＰ型不純
物６２をも活性化させる。

【００６９】次に、第４実施形態を説明する。既述の第
１実施形態では、図１（ｄ）の工程でＮ型不純物４５を
イオン注入する際も図２（ａ）の工程でＰ型不純物４７
をイオン注入する際も、Ｓｉ基板３１及び多結晶Ｓｉ膜
３８の各々の表面を露出させている。しかし、この第４
実施形態では、全面にＳｉＯ₂ 膜を形成した状態でＰ型
不純物４７をイオン注入する。

【００７０】このため、Ｐ型不純物４７としてフッ化ボ
ロンをイオン注入しても、Ｐ⁺ 拡散層５４中及びＰチャ
ネル領域３４の多結晶Ｓｉ膜３８中にフッ素が混入する
のを抑制することができる。従って、Ｐ⁺ 拡散層５４及
びＰチャネル領域３４の多結晶Ｓｉ膜３８の各々の表面
にＴｉＳｉ₂ 膜５６を形成する際のシリサイド化反応を
促進させることができて、低抵抗で且つ安定なＴｉＳｉ
₂ 膜５６を形成することができる。

【００７１】次に、第５実施形態を説明する。この第５
実施形態では、既述の第１実施形態における図２（ｃ）
の工程で、Ｓｉ基板３１及び多結晶Ｓｉ膜３８の各々の
表面から自然酸化膜をフッ酸で除去した後、Ｔｉ膜５５
を堆積させる前に、砒素等を全面にイオン注入して、Ｓ
ｉ基板３１及び多結晶Ｓｉ膜３８の各々の表面に非晶質
層を形成する。

【００７２】このため、Ｎ⁺ 拡散層５２、Ｐ⁺ 拡散層５
４及び多結晶Ｓｉ膜３８の各々の表面にＴｉＳｉ₂ 膜５
６を形成する際のシリサイド化反応を促進させることが
できて、低抵抗で且つ安定なＴｉＳｉ₂ 膜５６を形成す
ることができる。

【００７３】次に、第６実施形態を説明する。この第６
実施形態では、既述の第１実施形態における図２（ａ）
の工程で、全面にＳｉＯ₂ 膜を形成した状態でＰ型不純
物４７をイオン注入し、また、図２（ｃ）の工程で、Ｓ
ｉＯ₂ 膜をフッ酸で除去し且つ砒素等を全面にイオン注
入してＳｉ基板３１及び多結晶Ｓｉ膜３８の各々の表面
に非晶質層を形成した状態でＴｉ膜５５を堆積させる。

【００７４】つまり、この第６実施形態は、上述の第４
及び第５実施形態を組み合わせたものであり、これら第
４及び第５実施形態の両方の作用効果を奏することがで
きて、低抵抗で且つ更に安定なＴｉＳｉ₂ 膜５６を形成
することができる。

【００７５】なお、以上の第１〜第６実施形態の何れ
も、デュアルゲート構造を有するＣＭＯＳトランジスタ
の製造に本願の発明を適用したものであるが、第１〜第
３実施形態及び第５実施形態はＮＭＯＳトランジスタの
みまたはＰＭＯＳトランジスタのみであってもよい。

【００７６】また、以上の第１〜第６実施形態の何れに
おいても、半導体と金属との化合物膜としてＴｉＳｉ₂
膜５６等の高融点金属シリサイド膜を形成しているが、
シリコン以外の半導体と高融点金属以外の金属との化合
物膜を形成する半導体装置の製造方法にも本願の発明を
適用することができる。

【００７７】

【発明の効果】請求項１に係る半導体装置の製造方法で
は、細線効果を抑制して低抵抗の化合物膜を形成するこ
とができ、形成済の化合物膜で凝集が発生することによ
る化合物膜の高抵抗化を抑制することもできるので、微
細で且つ高速な半導体装置を製造することができる。

【００７８】また、ゲート絶縁膜の耐圧劣化を抑制する
ことができるので信頼性の高い半導体装置を製造するこ
とができ、簡単な工程でゲート電極の空乏化を抑制する
ことができるので特性の優れた半導体装置を低コストで
製造することもできる。

【００７９】請求項２、３に係る半導体装置の製造方法
では、低抵抗の化合物膜を形成し、ゲート絶縁膜の耐圧
劣化を抑制し、ゲート電極の空乏化を抑制することを、
工程を増大させることなく行うことができるので、微細
で且つ高速であり信頼性が高く特性の優れた半導体装置
を更に低コストで製造することができる。

【００８０】請求項４に係る半導体装置の製造方法で
は、Ｎ型拡散層及びＮ型ゲート電極並びにＰ型拡散層及
びＰ型ゲート電極の何れの表面にも低抵抗で且つ安定な
化合物膜を形成することができるので、微細で且つ高速
な上に信頼性の高い相補型の半導体装置を製造すること
ができる。

【００８１】請求項５に係る半導体装置の製造方法で
は、拡散層及びゲート電極の各々の表面に低抵抗で且つ
安定な化合物膜を形成することができるので、微細で且
つ高速な上に信頼性の高い半導体装置を製造することが
できる。

【００８２】請求項６に係る半導体装置の製造方法で
は、Ｎ型拡散層及びＮ型ゲート電極並びにＰ型拡散層及
びＰ型ゲート電極の何れの表面にも低抵抗で且つ更に安
定な化合物膜を形成することができるので、微細で且つ
高速な上に更に信頼性の高い相補型の半導体装置を製造
することができる。

【図面の簡単な説明】

【図１】本願の発明の第１実施形態の初期の工程を順次
に示す側断面図である。

【図２】第１実施形態の中期の工程を順次に示す側断面
図である。

【図３】第１実施形態の終期の工程を順次に示す側断面
図である。

【図４】本願の発明の第２実施形態の主要な工程を順次
に示す側断面図である。

【図５】ゲート電極にイオン注入したリンのドーズ量及
び加速エネルギーとＣ_inv ／Ｃ_oxとの関係を示すグラフ
である。

【図６】ゲート電極の線幅並びにこのゲート電極にイオ
ン注入したリンのドーズ量及び加速エネルギーと、ゲー
ト電極上に形成したＴｉＳｉ₂ 膜のシート抵抗との関係
を示すグラフである。

【図７】Ｎ⁺ 拡散層の幅及び熱処理の条件とＮ⁺ 拡散層
上に形成したＴｉＳｉ₂ 膜のシート抵抗との関係を示す
グラフである。

【図８】Ｐ⁺ 拡散層の幅及び熱処理の条件とＰ⁺ 拡散層
上に形成したＴｉＳｉ₂ 膜のシート抵抗との関係を示す
グラフである。

【図９】本願の発明の一先行例の主要な工程を順次に示
す側断面図である。

【符号の説明】

３１ Ｓｉ基板（半導体基板） ３８ 多結晶Ｓ
ｉ膜（半導体膜） ４５ Ｎ型不純物（第１の不純物） ４７ Ｐ型不純
物（第１の不純物） ５２ Ｎ⁺ 拡散層（拡散層） ５４ Ｐ⁺ 拡散
層（拡散層） ５６ ＴｉＳｉ₂ 膜（化合物膜） ５８ Ｎ型不純
物（第２の不純物） ６２ Ｐ型不純物（第２の不純物） ６３ 層間絶縁
膜 ６４ コンタクト孔 ６８ Ｎ型不純
物（第３の不純物）

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体膜から成るゲート電極を半導体基
   板上に形成する工程と、 前記半導体基板及び前記ゲート電極に第１の不純物を導
   入する工程と、 前記第１の不純物を熱処理で活性化させて、前記半導体
   基板に拡散層を形成すると共に前記ゲート電極を導電化
   させる工程と、 前記拡散層及び前記ゲート電極の各々の表面に半導体と
   金属との化合物膜を形成する工程と、 前記化合物膜を形成した後に、前記第１の不純物を導入
   した領域における前記半導体基板及び前記ゲート電極に
   前記第１の不純物と同一導電型の第２の不純物を導入す
   る工程と、 前記熱処理よりも温度の低い加熱を施して前記第２の不
   純物を活性化させる工程とを具備することを特徴とする
   半導体装置の製造方法。
2. 【請求項２】 前記第２の不純物の前記導入の後に、前
   記半導体基板上に層間絶縁膜を形成する工程と、 前記半導体基板に達するコンタクト孔を前記層間絶縁膜
   に開孔する工程と、 前記コンタクト孔を介して前記第１の不純物と同一導電
   型の第３の不純物を前記半導体基板に導入する工程と、 前記第３の不純物を活性化させると共に前記加熱を施す
   熱処理を行う工程とを具備することを特徴とする請求項
   １記載の半導体装置の製造方法。
3. 【請求項３】 前記第２の不純物の前記導入の後に、前
   記加熱を施しつつ前記半導体基板上に層間絶縁膜を形成
   する工程を具備することを特徴とする請求項１記載の半
   導体装置の製造方法。
4. 【請求項４】 前記第１及び第２の不純物がＮチャネル
   トランジスタの形成領域における前記半導体基板及び前
   記ゲート電極に選択的に導入する夫々第１及び第２のＮ
   型不純物であり、 前記半導体基板及び前記ゲート電極の各々の表面を露出
   させた状態で前記第１のＮ型不純物の前記導入を行い、 前記半導体基板及び前記ゲート電極の各々の表面を被覆
   膜で被覆した状態でこの被覆膜を介してＰチャネルトラ
   ンジスタの形成領域における前記半導体基板及び前記ゲ
   ート電極に選択的にＰ型不純物を導入し、 前記熱処理によって、前記第１のＮ型不純物を含むＮ型
   拡散層と前記Ｐ型不純物を含むＰ型拡散層とを前記半導
   体基板に形成し、 前記Ｎ型拡散層、前記Ｐ型拡散層及び前記ゲート電極の
   各々の表面に前記化合物膜を形成することを特徴とする
   請求項１記載の半導体装置の製造方法。
5. 【請求項５】 前記拡散層及び前記ゲート電極の各々の
   表面を露出させた状態でイオン注入を行ってこれらの表
   面に非晶質層を形成した後に前記化合物膜の前記形成を
   行うことを特徴とする請求項１記載の半導体装置の製造
   方法。
6. 【請求項６】 前記第１及び第２の不純物がＮチャネル
   トランジスタの形成領域における前記半導体基板及び前
   記ゲート電極に選択的に導入する夫々第１及び第２のＮ
   型不純物であり、 前記半導体基板及び前記ゲート電極の各々の表面を露出
   させた状態で前記第１のＮ型不純物の前記導入を行い、 前記半導体基板及び前記ゲート電極の各々の表面を被覆
   膜で被覆した状態でこの被覆膜を介してＰチャネルトラ
   ンジスタの形成領域における前記半導体基板及び前記ゲ
   ート電極に選択的にＰ型不純物を導入し、 前記熱処理によって、前記第１のＮ型不純物を含むＮ型
   拡散層と前記Ｐ型不純物を含むＰ型拡散層とを前記半導
   体基板に形成する工程と、 前記Ｎ型拡散層、前記Ｐ型拡散層及び前記ゲート電極の
   各々の表面を露出させた状態でイオン注入を行ってこれ
   らの表面に非晶質層を形成した後にこれらの表面に前記
   化合物膜を形成することを特徴とする請求項１記載の半
   導体装置の製造方法。