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JPH1012748A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH1012748A
JPH1012748A JP8181631A JP18163196A JPH1012748A JP H1012748 A JPH1012748 A JP H1012748A JP 8181631 A JP8181631 A JP 8181631A JP 18163196 A JP18163196 A JP 18163196A JP H1012748 A JPH1012748 A JP H1012748A
Authority
JP
Japan
Prior art keywords
gate electrode
gate
region
layer
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8181631A
Other languages
English (en)
Inventor
Kazuhiro Tajima
和浩 田島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP8181631A priority Critical patent/JPH1012748A/ja
Publication of JPH1012748A publication Critical patent/JPH1012748A/ja
Pending legal-status Critical Current

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 エッチングの際の基板掘れ等の問題を伴うこ
となく良好にデュアルゲート構造を形成することができ
る半導体装置の製造方法を提供する。 【解決手段】 ゲート電極層として形成した多結晶シリ
コン層のうち、ｐＭＯＳ形成領域１のｐ+ ゲート形成領
域にのみｐ+ 不純物を導入してｐ+ 多結晶シリコン層１
９′を形成し、それ以外の領域にはｎ+ 不純物を導入し
てｎ+ 多結晶シリコン層１６′を形成する。さらに、ｐ
+ 多結晶シリコン層１９′およびｐ+ 多結晶シリコン層
１９′の上に形成したフォトレジスト膜２１ａ，２１ｂ
をマスクとするエッチングを行ってｐ+ ゲートおよびｎ
+ ゲートを形成し、その後の所定の工程を経てデュアル
ゲート構造のＣＭＯＳ素子を得る。エッチング対象とな
るのはｎ+ 多結晶シリコン層１６′のみであり、ｐＭＯ
Ｓ形成領域１とｎＭＯＳ形成領域２との間でエッチング
速度の差がない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、第１導電型ゲート
電極を含む電界効果型半導体素子と、第２導電型ゲート
電極を含む電界効果型半導体素子とを同一の半導体基板
上に混載したデュアルゲート型の半導体装置の製造方法
に関する。
【０００２】
【従来の技術】従来より、ｎＭＯＳ素子とｐＭＯＳ素子
とを同一半導体基板上に混載したＣＭＯＳ（相補型ＭＯ
Ｓ(Metal-Oxide-Semiconductor) ）半導体装置において
は、異なる導電型の不純物を導入して形成した異種ゲー
ト構造（以下、デュアルゲート構造という。）が多く用
いられている。このデュアルゲート構造によるＣＭＯＳ
半導体装置では、多結晶シリコン（ポリシリコン）等に
リン（Ｐ）等のｎ型不純物をドープしたもの（以下、ｎ
+ ゲートという。）をｎＭＯＳ素子のゲートとして用い
ると共に、多結晶シリコン等にボロン（Ｂ）等のｐ型不
純物をドープしたもの（以下、ｐ+ ゲートという。）を
ｐＭＯＳ素子のゲートとして用いることが多い。このよ
うな構造が用いられるのは、一般に、表面チャネルを用
いた動作は、埋め込みチャネルを用いた動作に比べて、
サブスレショールド特性や短チャネル効果、あるいはし
きい値電圧の制御性等の点で優れており、微細化および
高集積化を図る上で有利だからである。
【０００３】ところが、このようなデュアルゲート構造
では、ｎＭＯＳおよびｐＭＯＳの双方のゲートを同一極
のゲート（ｎ+ ゲート）として形成する場合と比べる
と、そのプロセスが複雑となると共に、ボロンの突き抜
けという現象が生ずる問題がある。この現象は、ゲート
電極層としての多結晶シリコン中にドープしたｐ型不純
物としてのボロンが、薄いゲート酸化膜を貫通して半導
体基板に拡散する現象であり、ｐＭＯＳのしきい値電圧
のばらつきの原因となる。特に、この現象は、多結晶シ
リコン中のフッ素含有量に応じて顕著となるため、ボロ
ンのイオン注入後の熱処理温度の上限が厳しく制限され
る。
【０００４】また、ボロンやリンを導入した多結晶シリ
コン上にタングステンシリサイド（ＷＳｉ2 ）等の金属
シリサイドを積層するというポリサイド構造のゲート電
極層を採用する場合には、その後に行う高温（９００°
Ｃ程度）の熱処理により、ボロンやリン等の不純物が多
結晶シリコン中からＷＳｉ2 膜中へと拡散すると共に、
これらの不純物がＷＳｉ2 膜中を異常な拡散速度で横方
向に拡散する。このため、多結晶シリコンのｐ+ ゲート
となるべき領域にｎ+ 不純物が拡散する一方、ｎ+ ゲー
トとなるべき領域にｐ+ 不純物が拡散してしまい、しき
い値電圧を変動させる原因となることが知られている。
【０００５】以上の問題に対処するため、従来より、大
粒径化された多結晶シリコンをゲートに用いる方法が提
案されている。この方法によれば、上記したボロンの突
き抜け現象やＷＳｉ2 膜中での不純物の異常拡散を効果
的に防止して、しきい値電圧のばらつきを抑えることが
可能である。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな大粒径化された多結晶シリコンを用いた場合にも、
デュアルゲート構造を形成する際に次のような問題があ
った。
【０００７】すなわち、従来の製造方法では、まず、半
導体基板上のゲート酸化膜の上に多結晶シリコン層を全
面に形成したのち、そのうちのｎＭＯＳ形成領域をフォ
トレジスト膜で覆った上でボロンをイオン注入すること
により、ｐＭＯＳ形成領域の多結晶シリコン層全体をｐ
+ 領域とする。次に、ｎＭＯＳ形成領域のフォトレジス
ト膜を除去したのち、多結晶シリコン層のうちのｐＭＯ
Ｓ形成領域をフォトレジスト膜で覆った上でリンをイオ
ン注入することにより、ｎＭＯＳ形成領域の多結晶シリ
コン層全体をｎ+ 領域とする。次に、ｐＭＯＳ形成領域
のフォトレジスト膜を除去したのち、イオン注入した不
純物を熱処理によって活性化し、さらに多結晶シリコン
の上にＷＳｉ2 を積層してポリサイド構造のゲート電極
層を形成する。そして、ｐＭＯＳ形成領域のｐ+ ゲート
形成領域およびｎＭＯＳ形成領域のｎ+ ゲート形成領域
のみをフォトレジスト膜を覆ってゲート電極層をエッチ
ングすることにより、ｐ+ ゲートおよびｎ+ ゲートを同
時に形成する。
【０００８】この場合、エッチングされるゲート電極層
の多結晶シリコン層のうち、ｐＭＯＳ形成領域のゲート
電極層はボロンを含むｐ+ 型であり、ｎＭＯＳ形成領域
のゲート電極層はリンを含むｎ+ 型である。しかしなが
ら、一般に、リンを含む多結晶シリコンはボロンを含む
多結晶シリコンに比べてエッチング速度が大きく、ｐＭ
ＯＳ形成領域とｎＭＯＳ形成領域とではエッチング速度
が異なるため、ｐＭＯＳ領域においてエッチング終端に
達した時点で、ｎＭＯＳ領域では下地の基板までエッチ
ングが進んでいることとなり、基板掘れの問題を生ず
る。
【０００９】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、エッチングの際の基板掘れ等の問題
を伴うことなく良好にデュアルゲート構造を形成するこ
とができる半導体装置の製造方法を提供することにあ
る。
【００１０】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、同一の半導体基板上に、第１導電型ゲー
ト電極を含む電界効果型半導体素子と、第２導電型ゲー
ト電極を含む電界効果型半導体素子とを混載してなるデ
ュアルゲート型半導体装置の製造方法であって、半導体
基板の全面に形成されたゲート電極層のうち、第１導電
型ゲートとなる領域を除く領域に第２導電型不純物を導
入する工程と、ゲート電極層のうち、第１導電型ゲート
電極となる領域にのみ第１導電型不純物を導入する工程
と、ゲート電極層に導入された第１および第２導電型不
純物を活性化する工程と、活性化された不純物を含むゲ
ート電極層のうち、第１導電型ゲート電極となる領域お
よび第２導電型ゲートとなる領域の２領域を除く第２導
電型不純物導入領域のゲート電極層を並行して選択的に
エッチングし、第１導電型ゲート電極および第２導電型
ゲート電極を形成するエッチング工程とを含んでいる。
ゲート電極層としては例えば非晶質シリコンまたは多結
晶シリコンを用いる。
【００１１】変形例として、ゲート電極層上に金属シリ
サイド層を積層してポリサイド構造を形成した場合に
は、エッチング工程において、第１導電型ゲート電極と
なる領域および第２伝導型ゲートとなる領域の２領域を
除くポリサイド構造の各層を選択的にエッチングする。
さらに、オフセット酸化膜付ポリサイド構造を形成した
場合には、エッチング工程において、第１導電型ゲート
電極となる領域および第２伝導型ゲートとなる領域の２
領域を除くオフセット酸化膜付ポリサイド構造の各層を
選択的にエッチングする。
【００１２】本発明に係る半導体装置の製造方法では、
第１導電型ゲート電極および第２導電型ゲート電極を形
成するエッチング工程においてエッチングの対象となる
ゲート電極層は、第２導電型不純物が導入された領域の
みであり、第１導電型ゲート電極の形成のためのエッチ
ングの速度と第２導電型ゲート電極の形成のためのエッ
チングの速度とが等しくなる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
【００１４】図１〜図８は、本発明の一実施の形態に係
る半導体装置の製造方法における各工程での素子断面構
造を表すものである。本実施の形態は、ｐ+ ゲートを有
するｐＭＯＳトランジスタとｎ+ ゲートを有するｎＭＯ
Ｓトランジスタとを同一半導体基板上に混載したＣＭＯ
Ｓ半導体装置を製造する場合について説明するものであ
る。
【００１５】まず、図１に示したように、ｐ型のシリコ
ン基板１１のうちｐＭＯＳを形成しようとする領域にｎ
型不純物を導入してｎウェル領域１２を形成したのち、
いわゆるＬＯＣＯＳ(Local Oxidation Of Silicon)法に
よってシリコン基板１１上に素子分離膜１３を選択的に
形成し、ｐＭＯＳ形成領域１とｎＭＯＳ形成領域２とを
分離する。さらに、熱酸化法等により、ｐＭＯＳ形成領
域１およびｎＭＯＳ形成領域２のシリコン基板１１の表
面を酸化して、５〜１０ｎｍ程度の膜厚のゲート酸化膜
を１４を形成したのち、ゲート電極層となる非晶質シリ
コン層１５を全面に形成する。この場合の非晶質シリコ
ン層１５の形成は、例えば低圧ＣＶＤ法等を用いて５５
０°Ｃ程度の温度下で行い、その膜厚は例えば２００ｎ
ｍ程度とする。なお、非晶質シリコン層１５に代えて、
非晶質シリコン層および多結晶シリコンの積層構造とし
てもよい。
【００１６】次に、図２に示したように、ｐＭＯＳ形成
領域１のうち、ｐ+ ゲートを形成しようとする領域にの
みフォトレジスト膜１７を被着形成する。但し、このと
きのフォトレジスト膜１７の長さＬ1 は、図示のよう
に、所望する（設計上の）ゲート長ＬG よりも僅かに
（例えば０．２μｍ程度）大きくするものとし、また、
フォトレジスト膜１７が左右等しい余裕を保ってｐ+ ゲ
ート形成領域（ｐ+ ゲートを形成しようとする設計位置
領域）を覆うこととなるように位置合わせを行う。そし
て、フォトレジスト膜１７をマスクとして、非晶質シリ
コン層１５にｎ+ 不純物であるリンをイオン注入する。
これにより、ｐ+ ゲート領域を除く非晶質シリコン層１
５の表面側にｎ+ 不純物層１６が形成される。この場合
のイオン注入は、打ち込みエネルギーを例えば２０ｋｅ
ｖ程度、ドーズ量を例えば４×１０15／ｃｍ2 程度とし
て行う。
【００１７】次に、図３に示したように、フォトレジス
ト膜１７を除去したのち、ｐＭＯＳ形成領域１のうち、
ｐ+ ゲートを形成しようとする領域にのみ開口を有する
フォトレジスト膜１８を被着形成する。但し、このとき
の開口の長さＬ2 は、図示のように所望するゲート長Ｌ
G よりも僅かに（例えば０．０５μｍ程度）小さくする
ものとし、また、フォトレジスト膜１８が左右等しい余
裕を保ってｐ+ ゲート形成領域を覆うこととなるように
位置合わせを行う。そして、このフォトレジスト膜１８
をマスクとして、非晶質シリコン層１５にｐ+ 不純物で
あるボロンをイオン注入する。これにより、ｐ+ ゲート
領域内の非晶質シリコン層１５の表面側にｐ+ 不純物層
１９が形成される。この場合のイオン注入は、打ち込み
エネルギーを例えば１０ｋｅｖ程度、ドーズ量を例えば
３×１０15／ｃｍ2 程度として行う。
【００１８】この段階では、図３に示したように、ｐ+
多結晶シリコン層１９とｎ+ 多結晶シリコン層１６との
間には、不純物のドープされていない微小なピュア領域
が存在するが、これは、その後に行う熱処理によって不
純物が横方向に拡散するのを見越して設けたものであ
る。
【００１９】次に、図４に示したように、フォトレジス
ト膜１８を除去したのち、例えば６００〜８００°Ｃの
温度下で約１０時間程度の固相成長を行ったのち、ＲＴ
Ａ(Rapid Thermal Annealing,高温短時間熱処理) によ
り、不純物の活性化を行う。このＲＴＡ処理は、例えば
１０００°Ｃの温度下の窒素（Ｎ2 ）雰囲気中で１０秒
程度行う。これにより、図示のように、ｐ+ ゲート形成
領域にｐ+ 多結晶シリコン層１９′が形成されると共
に、それ以外のすべての領域にｎ+ 多結晶シリコン層１
６′が形成される。
【００２０】次に、図５に示したように、ｐＭＯＳ形成
領域１におけるｐ+ ゲート形成領域と、ｎＭＯＳ形成領
域２におけるｎ+ ゲート形成領域に、長さＬG のフォト
レジスト膜２１ａ，２１ｂをそれぞれ形成する。この場
合、フォトレジスト膜２１ａの長さは設計上のゲート長
ＬG と等しくするものとし、これがｐ+ 多結晶シリコン
層１９′の長さＬ3 と等しいか、あるいは僅かに大きい
寸法となるようにする。そして、ｐ+ 多結晶シリコン層
１９′の中心がフォトレジスト膜２１ａの中心と一致す
るように位置合わせを行い、フォトレジスト膜２１ａが
ｐ+ 多結晶シリコン層１９′を完全に覆うようにする。
なお、ｎＭＯＳ形成領域２におけるフォトレジスト膜２
１ｂの位置合わせについては、フォトレジスト膜２１ａ
ほどの厳密さは要しない。
【００２１】次に、図５に示したフォトレジスト膜２１
ａ，２１ｂをマスクとして、ｎ+ 多結晶シリコン層１
６′をエッチング除去する。この場合のエッチングに
は、例えばＥＣＲ(Electron Cyclotron Resonance)系の
エッチング装置を用い、Ｃｌ2 ＋Ｏ 2ガス（塩素と酸素
との混合ガス）またはＨＢｒ＋Ｏ 2ガス（臭化水素と酸
素との混合ガス）雰囲気中で行う。これにより、図６に
示したように、ｐ+ ゲート１９″およびｎ+ ゲート１
６″が並行して形成される。このとき、図５に示したよ
うに、エッチングの対象となるのはｎ+ 多結晶シリコン
層１６′のみであり、ｐ+ 多結晶シリコン層１９′は対
象とならない。このため、ｐＭＯＳ形成領域１およびｎ
ＭＯＳ形成領域２におけるエッチング速度が等しくな
り、両領域でエッチングが同時に終了することとなる。
【００２２】次に、図６に示したように、ｐ+ ゲート１
９″と自己整合的に、ｐＭＯＳ形成領域１のシリコン基
板１１の表面近傍にｐ- 不純物（低濃度のｐ型不純物）
をイオン注入し、いわゆるＬＤＤ(Light Doped Drain)
拡散層を形成する。この場合のイオン注入するｐ型不純
物としては、例えばボロンまたはフッ化ボロン（Ｂ
Ｆ2 ）を用い、その打ち込みエネルギーは例えば５〜５
０ｋｅｖ程度、ドーズ量は例えば１×１０14／ｃｍ2 程
度とする。
【００２３】次に、同じく図６に示したように、ｎ+ ゲ
ート１６″と自己整合的に、ｎＭＯＳ形成領域２のシリ
コン基板１１の表面近傍にｎ- 不純物（低濃度のｎ不純
物）をイオン注入し、ＬＤＤ拡散層を形成する。この場
合のイオン注入するｎ型不純物としては、例えばリンま
たは砒素（Ａｓ）を用い、その打ち込みエネルギーは例
えば５〜１００ｋｅｖ程度、ドーズ量は例えば１×１０
14／ｃｍ2 程度とする。
【００２４】次に、同じく図６に示したように、シリコ
ン酸化膜等の絶縁層を全面に形成したのち、ＲＩＥ（反
応性イオンエッチング）等の異方性エッチング法によっ
て絶縁層をエッチングすることにより、ｐ+ ゲート１
９″およびｎ+ ゲート１６″の各両側面に、絶縁層から
なるサイドウォール２２ａ〜２２ｄを形成する。
【００２５】次に、同じく図６に示したように、ｐ+ ゲ
ート１９″およびサイドウォール２２ｃ，２２ｄと自己
整合的に、上記のＬＤＤ拡散領域にｐ+ 不純物（高濃度
のｐ型不純物）をイオン注入する。この場合のｐ型不純
物としては、例えばフッ化ボロン（ＢＦ2 ）を用い、そ
の打ち込みエネルギーは例えば４０ｋｅｖ程度、ドーズ
量は例えば３×１０15／ｃｍ2 程度とする。さらに、ｎ
+ ゲート１６″およびサイドウォール２２ａ，２２ｂと
自己整合的に、ｎＭＯＳ形成領域２のシリコン基板１１
の表面近傍にｎ+ 不純物（高濃度のｎ型不純物）をイオ
ン注入する。この場合のｎ型不純物としては、例えば砒
素を用い、その打ち込みエネルギーは例えば６０ｋｅｖ
程度、ドーズ量は例えば３×１０15／ｃｍ2 程度とす
る。そして、例えば温度１０００°Ｃで１０秒間、また
は８５０°Ｃで３０分間程度の条件下で熱処理を行うこ
とにより、イオン注入した不純物の活性化を行う。これ
により、ｐＭＯＳ形成領域１には、ＬＤＤ構造のソース
・ドレインとしてのｐ型不純物拡散層２３ｃ，２３ｄが
形成され、ｎＭＯＳ形成領域２には、ＬＤＤ構造のソー
ス・ドレインとしてのｎ型不純物拡散層２３ａ，２３ｂ
が形成される。こうして、ｐＭＯＳ形成領域１にはＬＤ
Ｄ構造のｐＭＯＳトランジスタが形成されると共に、ｎ
ＭＯＳ形成領域２にはＬＤＤ構造のｎＭＯＳトランジス
タが形成され、デュアルゲート構造が完成する。
【００２６】次に、図７に示したように、全面にチタン
（Ｔｉ）またはコバルト（Ｃｏ）を形成したのち、熱処
理を行うことにより、ｐＭＯＳ形成領域１のｐ+ ゲート
１９″およびｐ型不純物拡散層２３ｃ，２３ｄ、並びに
ｎＭＯＳ形成領域２のｎ+ ゲート１６″およびｎ型不純
物拡散層２３ａ，２３ｂの表面近傍領域をシリサイド化
し、その後、未反応の金属（チタン等）を除去する。こ
れにより、ｐＭＯＳ形成領域１のｐ+ ゲート１９″およ
びｐ型不純物拡散層２３ｃ，２３ｄの表面には、シリサ
イド層２４ｅ、２４ｄおよび２４ｆがそれぞれ形成さ
れ、ｎＭＯＳ形成領域２のｎ+ ゲート１６″およびｎ型
不純物拡散層２３ａ，２３ｂの表面には、シリサイド層
２４ｂ、２４ａおよび２４ｃがそれぞれ形成される。こ
うして、ゲートおよびソース・ドレイン領域のすべてが
自己整合的にシリサイド化されたフルサリサイド構造の
形成が完了する。
【００２７】最後に、図８に示したように、ＣＶＤ法等
により全面に層間絶縁膜２６を例えば１５００ｎｍ程度
の膜厚に形成したのち、いわゆるＣＭＰ（化学的機械的
研磨）法により平坦化を行う。そして、ｐＭＯＳ形成領
域１およびｎＭＯＳ形成領域２のソース・ドレイン領域
（ｐ型不純物拡散層２３ｃ，２３ｄおよびｎ型不純物拡
散層２３ａ，２３ｂ）に達するコンタクト孔を層間絶縁
膜２６にそれぞれ形成し、さらにこれらのコンタクト孔
をブランケットタングステン（Ｂｌｋ−Ｗ）層２７ａ〜
２７ｄによって埋め込んだのち、全面にアルミニウム等
からなる配線層を形成し、これをパターニングすること
により、配線２８ａ〜２８ｄを形成する。こうして、フ
ルサリサイド構造を有するデュアルゲート構造のＣＭＯ
Ｓトランジスタの形成を完了する。
【００２８】このように、本実施の形態では、エッチン
グによりｐ+ ゲートおよびｎ+ ゲートを同時に形成する
際のそのエッチングの対象となる層がｎ+ 多結晶シリコ
ン層１６′のみとなるようにしたので、ｐＭＯＳ形成領
域１およびｎＭＯＳ形成領域２におけるエッチング速度
を等しくすることができる。したがって、従来のよう
に、一方の領域（ｐＭＯＳ形成領域１）でエッチング終
端に達した時点で他方の領域（ｎＭＯＳ形成領域２）で
下地の基板までエッチングが進行しているという事態を
回避でき、良好にデュアルゲート構造を形成することが
可能となる。
【００２９】次に、図９〜図１３を参照して、本発明の
他の実施の形態に係る半導体装置の製造方法を説明す
る。上記実施の形態がフルサリサイド構造のＣＭＯＳト
ランジスタを形成するものであったのに対し、本実施の
形態は、ソース・ドレイン領域のみがサリサイド構造と
なっているＣＭＯＳトランジスタを形成するものであ
る。なお、本実施の形態において、ｐ+ 多結晶シリコン
層１９′およびｎ+ 多結晶シリコン層１６′を形成する
までの工程は図１〜図４と同じであるので、説明を省略
する。
【００３０】図４に示したように、ｐ+ 多結晶シリコン
層１９′およびｎ+ 多結晶シリコン層１６′の形成を終
了したのち、図９に示したように、ＣＶＤ法等により全
面にタングステンシリサイド層（以下、ＷＳｉX 層とい
う。）３１を１００ｎｍ程度の膜厚に積層して、いわゆ
るポリサイド構造を形成する。この場合、例えば６フッ
化タングステン（ＷＦ6 ）とシラン（ＳｉＨ4 ）との混
合ガスを用いてＣＶＤを行う。その後、ＣＶＤ法等によ
り、シリコン酸化膜等からなるオフセット酸化膜３２を
全面に形成する。
【００３１】次に、図１０に示したように、ｐＭＯＳ形
成領域１におけるｐ+ ゲート形成領域と、ｎＭＯＳ形成
領域２におけるｎ+ ゲート形成領域に、長さＬG のフォ
トレジスト膜３３ａ，３３ｂをそれぞれ形成する。この
場合、フォトレジスト膜３３ａの長さは設計上のゲート
長ＬG と等しくするものとし、これがｐ+ 多結晶シリコ
ン層１９′の長さＬ3 と等しいか、あるいは僅かに大き
い寸法となるようにする。そして、ｐ+ 多結晶シリコン
層１９′の中心がフォトレジスト膜３３ａの中心と一致
するように位置合わせを行い、フォトレジスト膜３３ａ
がｐ+ 多結晶シリコン層１９′を完全に覆うようにす
る。なお、ｎＭＯＳ形成領域２におけるフォトレジスト
膜３３ｂの位置合わせについては、フォトレジスト膜３
３ａほどの厳密さは要しない。
【００３２】次に、図１０に示したフォトレジスト膜３
３ａ，３３ｂをマスクとして、オフセット酸化膜３２、
ＷＳｉX 層３１およびｎ+ 多結晶シリコン層１６′をそ
れぞれエッチング除去する。この場合のエッチングに
は、例えばＥＣＲ系のエッチング装置を用い、Ｃｌ2 ＋
Ｏ 2ガスまたはＨＢｒ＋Ｏ 2ガスの雰囲気中で行う。こ
れにより、図１１に示したように、それぞれオフセット
酸化膜３２を有するポリサイド構造のｐ+ ゲート３９お
よびｎ+ ゲート３６が並行して形成される。このとき、
図１０に示したように、エッチングの対象となる多結晶
シリコン層はｎ+多結晶シリコン層１６′のみであり、
ｐ+ 多結晶シリコン層１９′は対象とならない。このた
め、ｐＭＯＳ形成領域１およびｎＭＯＳ形成領域２にお
けるエッチング速度が等しくなり、両領域でエッチング
が同時に終了することとなる。
【００３３】次に、図１１に示したように、ｐ+ ゲート
３９と自己整合的に、ｐＭＯＳ形成領域１のシリコン基
板１１の表面近傍にｐ- 不純物をイオン注入してＬＤＤ
拡散層を形成する。この場合のイオン注入するｐ型不純
物としては、上記実施の形態の場合と同様に、例えばボ
ロンまたはフッ化ボロン（ＢＦ2 ）を用い、その打ち込
みエネルギーは例えば５〜５０ｋｅｖ程度、ドーズ量は
例えば１×１０14／ｃｍ2 程度とする。
【００３４】次に、同じく図１１に示したように、ｎ+
ゲート３６と自己整合的に、ｎＭＯＳ形成領域２のシリ
コン基板１１の表面近傍にｎ- 不純物をイオン注入して
ＬＤＤ拡散層を形成する。この場合のイオン注入するｎ
型不純物としては、上記実施の形態の場合と同様に、例
えばリンまたは砒素（Ａｓ）を用い、その打ち込みエネ
ルギーは例えば５〜１００ｋｅｖ程度、ドーズ量は例え
ば１×１０14／ｃｍ2程度とする。
【００３５】次に、同じく図１１に示したように、シリ
コン酸化膜等の絶縁層を全面に形成したのち、ＲＩＥ等
の異方性エッチング法によって絶縁層をエッチングする
ことにより、ｐ+ ゲート３９およびｎ+ ゲート３６の各
両側面に、絶縁層からなるサイドウォール３４ａ〜３４
ｄを形成する。
【００３６】次に、上記実施の形態（図６）の場合と同
様にして、ｐＭＯＳ形成領域１に、ＬＤＤ構造のソース
・ドレイン（ｐ型不純物拡散層２３ｃ，２３ｄ）を形成
すると共に、ｎＭＯＳ形成領域２に、ＬＤＤ構造のソー
ス・ドレイン（ｎ型不純物拡散層２３ａ，２３ｂ）を形
成する。こうして、ｐＭＯＳ形成領域１にはＬＤＤ構造
のｐＭＯＳトランジスタが形成されると共に、ｎＭＯＳ
形成領域２にはＬＤＤ構造のｎＭＯＳトランジスタが形
成され、デュアルゲート構造が完成する。
【００３７】次に、図１２に示したように、全面にチタ
ン膜またはコバルト膜を形成したのち、熱処理を行うこ
とにより、ｐＭＯＳ形成領域１のｐ型不純物拡散層２３
ｃ，２３ｄ、およびｎＭＯＳ形成領域２のｎ型不純物拡
散層２３ａ，２３ｂの表面近傍領域をシリサイド化し、
その後、未反応の金属（チタン等）を除去する。これに
より、ｐＭＯＳ形成領域１のｐ型不純物拡散層２３ｃ，
２３ｄの表面にシリサイド層２４ｄ，２４ｆがそれぞれ
形成されると共に、ｎＭＯＳ形成領域２のｎ型不純物拡
散層２３ａ，２３ｂの表面にシリサイド層２４ａ，２４
ｃがそれぞれ形成される。このとき、ｐ+ ゲート３９お
よびｎ+ ゲート３６の表面はオフセット酸化膜３２によ
って保護されているため、シリサイド化は行われない。
こうして、ソース・ドレイン領域のみが自己整合的にシ
リサイド化されたサリサイド構造の形成が完了する。
【００３８】最後に、図１３に示したように、ＣＶＤ法
等により全面に層間絶縁膜２６を例えば１５００ｎｍ程
度の膜厚に形成したのち、ＣＭＰ法により平坦化を行
う。そして、ｐＭＯＳ形成領域１およびｎＭＯＳ形成領
域２のソース・ドレイン領域（ｐ型不純物拡散層２３
ｃ，２３ｄおよびｎ型不純物拡散層２３ａ，２３ｂ）に
達するコンタクト孔を層間絶縁膜２６にそれぞれ形成
し、さらにこれらのコンタクト孔をＢｌｋ−Ｗ２７ａ〜
２７ｄによって埋め込んだのち、全面にアルミニウム等
からなる配線層を形成し、これをパターニングすること
により、配線２８ａ〜２８ｄを形成する。こうして、サ
リサイド構造を有するデュアルゲート構造のＣＭＯＳト
ランジスタの形成を完了する。
【００３９】このように、本実施の形態では、ゲートを
オフセット酸化膜付きのポリサイド構造とした場合に
も、ｐＭＯＳ形成領域１およびｎＭＯＳ形成領域２にお
ける多結晶シリコン層のエッチング速度が等しくするこ
とができ、良好にデュアルゲート構造を形成することが
可能となる。
【００４０】そして、このようなｐ+ ゲートを有するＣ
ＭＯＳ素子では、表面チャネル動作が可能であるため、
低いしきい値電圧での動作が可能となり、駆動能力の増
加、高速化および低電力化等の効果が期待できる。
【００４１】以上、実施の形態を挙げて本発明を説明し
たが、本発明はこの実施の形態に限定されるものではな
く、その均等の範囲で種々変形可能である。
【００４２】例えば、上記の各実施の形態では、ｐ+ ゲ
ート形成領域を除く領域にｎ+ 不純物を導入（図２）し
てからｐ+ ゲート形成領域にｐ+ 不純物を導入（図３）
するようにしたが、逆に、先にｐ+ ゲート形成領域にｐ
+ 不純物を導入してからｐ+ゲート形成領域を除く領域
にｎ+ 不純物を導入するようにしてもよい。
【００４３】また、上記の各実施の形態では、不純物活
性化のための熱処理の際の不純物の横方向の拡散を考慮
して、ｐ+ ゲート形成領域を除く領域にｎ+ 不純物を導
入する際のエッチングマスクの大きさを本来のゲート長
より大きくすると共に、ｐ+ゲート形成領域にｐ+ 不純
物を導入する際のエッチングマスクの開口の大きさを本
来のゲート長より小さくすることにより、ｐ+ 不純物領
域とｎ+ 不純物領域との間に微小なピュア領域を設ける
ようにしたが、このようなピュア領域を設けることなく
ｐ+ ゲートを形成するようにしてもよい。
【００４４】また、上記の実施の形態では、ＭＯＳ構造
の半導体素子に適用する場合について説明したが、デュ
アルゲート構造を有するものであれば、他のタイプの半
導体素子（例えば、ＭＥＳ(Metal-Semiconductor) 構造
等）にも適用することは可能である。
【００４５】
【発明の効果】以上説明したように、本発明に係る半導
体装置の製造方法によれば、第１導電型ゲート電極およ
び第２導電型ゲート電極を形成するエッチング工程にお
いて、第２導電型不純物が導入された領域のみがエッチ
ング対象となるようにしたのて、第１導電型ゲート電極
の形成のためのエッチングの速度と第２導電型ゲート電
極の形成のためのエッチングの速度とが等しくなる。こ
のため、エッチング時に一方の下地が掘れてしまう等の
不都合を回避することができ、デュアルゲート構造の加
工を良好に行うことができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る半導体装置の製造
方法の一工程を表す断面図である。
【図２】図１に続く工程を表す断面図である。
【図３】図２に続く工程を表す断面図である。
【図４】図３に続く工程を表す断面図である。
【図５】図４に続く工程を表す断面図である。
【図６】図５に続く工程を表す断面図である。
【図７】図６に続く工程を表す断面図である。
【図８】図７に続く工程を表す断面図である。
【図９】本発明の他の実施の形態に係る半導体装置の製
造方法の一工程を表す断面図である。
【図１０】図９に続く工程を表す断面図である。
【図１１】図１０に続く工程を表す断面図である。
【図１２】図１１に続く工程を表す断面図である。
【図１３】図１２に続く工程を表す断面図である。
【符号の説明】
１…ｐＭＯＳ形成領域、２…ｎＭＯＳ形成領域、１１…
シリコン基板、１２…ｎウェル領域、１３…素子分離
膜、１４…ゲート酸化膜、１５…非晶質シリコン層（ゲ
ート電極層）、１６…ｎ+ 不純物層、１６′…ｎ+ 多結
晶シリコン層（第２導電型不純物導入領域）、１６″…
ｎ+ ゲート（第２導電型ゲート電極）、１７，１８，２
１ａ，２１ｂ，３３ａ，３３ｂ…フォトレジスト膜、１
９…ｐ+ 不純物層、１９′…ｐ+ 多結晶シリコン層、１
９″…ｐ+ ゲート（第１導電型ゲート電極）、２３ａ，
２３ｂ…ｎ型不純物拡散層、２３ｃ，２３ｄ…ｐ型不純
物拡散層、２４ａ〜２４ｄ…シリサイド層、２６…層間
絶縁膜、２７ａ〜２７ｄ…ブランケットタングステン
層、２８ａ〜２８ｄ…配線、３１…タングステンシリサ
イド層（金属シリサイド層）、３２…オフセット酸化
膜、３６…ｎ+ ゲート（ポリサイド構造のゲート）、３
９…ｐ+ ゲート（ポリサイド構造のゲート）

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 同一の半導体基板上に、第１導電型ゲー
    ト電極を含む電界効果型半導体素子と、第２導電型ゲー
    ト電極を含む電界効果型半導体素子とを混載してなるデ
    ュアルゲート型半導体装置の製造方法であって、 前記半導体基板の全面に形成されたゲート電極層のう
    ち、前記第１導電型ゲートとなる領域を除く領域に第２
    導電型不純物を導入する工程と、 前記ゲート電極層のうち、前記第１導電型ゲート電極と
    なる領域にのみ第１導電型不純物を導入する工程と、 前記ゲート電極層に導入された前記第１および第２導電
    型不純物を活性化する工程と、 活性化された不純物を含むゲート電極層のうち、前記第
    １導電型ゲート電極となる領域および前記第２導電型ゲ
    ートとなる領域の２領域を除く第２導電型不純物導入領
    域のゲート電極層を並行して選択的にエッチングし、第
    １導電型ゲート電極および第２導電型ゲート電極を形成
    するエッチング工程とを含むことを特徴とする半導体装
    置の製造方法。
  2. 【請求項２】 前記ゲート電極層は非晶質シリコンまた
    は多結晶シリコンからなることを特徴とする請求項１記
    載の半導体装置の製造方法。
  3. 【請求項３】 さらに、前記ゲート電極層への第１およ
    び第２導電型不純物の導入後にゲート電極層上に金属シ
    リサイド層を積層してポリサイド構造を形成する工程を
    含み、 エッチング工程において、前記第１導電型ゲート電極と
    なる領域および前記第２伝導型ゲートとなる領域の２領
    域を除くポリサイド構造の各層を選択的にエッチングす
    るようにしたことを特徴とする請求項２記載の半導体装
    置の製造方法。
  4. 【請求項４】 さらに、前記ゲート電極層上への金属シ
    リサイド層の積層後にオフセット酸化膜を積層して、オ
    フセット酸化膜付ポリサイド構造を形成する工程を含
    み、 前記エッチング工程において、前記第１導電型ゲート電
    極となる領域および前記第２伝導型ゲートとなる領域の
    ２領域を除くオフセット酸化膜付ポリサイド構造の各層
    を選択的にエッチングするようにしたことを特徴とする
    請求項３記載の半導体装置の製造方法。
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