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KR101100752B1 - 반도체 소자의 제조 방법 - Google Patents

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KR101100752B1
KR101100752B1 KR1020040043597A KR20040043597A KR101100752B1 KR 101100752 B1 KR101100752 B1 KR 101100752B1 KR 1020040043597 A KR1020040043597 A KR 1020040043597A KR 20040043597 A KR20040043597 A KR 20040043597A KR 101100752 B1 KR101100752 B1 KR 101100752B1
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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 본 발명은 실리콘 질화막을 이용하여 희생 게이트 전극을 형성한 후 열처리 공정이 포함된 소스/드레인 영역 형성공정을 실시한 다음, 상기 희생 게이트 전극을 제거하고 그 부분에 금속 게이트 전극을 형성한다. 따라서, 본 발명에서는 후속 열처리 공정에 의해 게이트 산화막을 통해 보론 이온이 채널영역으로 침투되는 것을 방지하여 소자의 신뢰성을 향상시킬 수 있다.
반도체 소자, 실리사이드층, 희생 게이트 전극, 고유전체 절연막, 오존 산화막, 금속막

Description

반도체 소자의 제조 방법{A METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
도 1 내지 도 15는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시된 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
102 : 반도체 기판 104 : 소자분리막
106 : 희생 산화막 108 : 희생 전극
110 : NMOS 희생 게이트 전극 112 : PMOS 희생 게이트 전극
114, 116 : 저농도 접합영역
120, 122 : 고농도 접합영역
118 : 스페이서 124 : 금속층
126 : 캡핑층 128 : 제1 실리사이드층
130 : 제2 실리사이드층 132 : 절연막
134, 144 : 오존 산화막 136, 146 : 게이트 산화막
138 : 제1 금속막 140 : 제2 금속막
142 : NMOS 게이트 전극 148 : 제3 금속막
150 : 제4 금속막 152 : PMOS 게이트 전극
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 보론 이온이 채널 영역으로 침투하는 것을 방지하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
현재, 논리소자는 고집적, 소비 전력 감소, 고성능(high performance) 구현 등을 위해 구동전압을 낮추어 가고 있는 추세이다. 이로 인해, 게이트 산화막 두께를 낮추고, 단채널 효과(short channel effect) 등을 개선하기 위해 베리드 채널(burried channel) 동작에서 서피스 채널(surface channel) 동작으로 변경 적용하고 있다. 참고로, 베리드 채널이란 별도의 이온주입 공정을 통해 이온이 주입되어 형성된 채널을 말한다. 그리고, 서피스 채널이란 이온주입 공정을 통해 이온을 주입하는 것이 아니라, 게이트 전극에 인가되는 전압을 통해 형성된 채널을 말한다.
서피스 채널 동작을 구현하기 위하여 CMOS(Complementary Metal-Oxide-Semiconductor) 소자의 경우 NMOS 게이트 전극에는 'n-' 불순물을 주입하고, PMOS 게이트 전극에는 'p-' 불순물을 주입하여 극성이 서로 다른 두 개의 게이트 전극을 형성하는 것이 보편적이다. 그러나, PMOS 게이트 전극의 경우에는 게이트 전극의 저항을 낮추기 위해 게이트 전극에 주입된 보론(boron) 이온이 후속 열처리 공정에 의해 게이트 산화막을 통해 채널 영역으로 침투하게 된다. 이처럼 보론 이온이 채널 영역으로 침투되는 경우 문턱전압이 변화되어 반도체 소자의 신뢰성을 저하시키게 된다.
이처럼, 후속 열처리 공정에 의해 보론 이온이 채널 영역으로 침투되는 것을 개선하기 위하여 열처리 공정시 열처리 온도를 낮추는 방안이 제시되고 있다. 그러나, 열처리 온도를 낮출 경우 주입된 이온이 충분히 확산되지 못하고, 제대로 활성화가 이루어지지 않게 되어 게이트 전극 내에서 이온 결핍 지역(depletion region)이 발생된다. 이에 따라, 문턱전압이 증가되어 구동능력이 저하되는 문제가 발생된다.
한편, 게이트 전극의 두께를 낮추어 도핑효율을 증대시킬 경우 PMOS 게이트 전극에서는 보론 침투의 증가 문제가 발생된다. 또한, 소자의 집적회로 게이트 산화막 두께가 얇아짐에 따라 게이트 산화막에서 누설전류가 발생되는 문제점을 해결하기 위해 고유전체를 게이트 산화막으로 적용할 경우 후속 열처리 공정에서 기판의 실리콘, 그리고 전극으로 사용된 폴리 실리콘과 고유전체가 반응하는 문제점이 발생된다.
따라서, 본 발명은 상기한 문제점들을 해결하기 위하여 안출된 것으로서 다음과 같은 목적이 있다.
먼저, 본 발명은 보론 이온이 채널 영역으로 침투하는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 저항이 감소되고, 이온 결핍 지역이 존재하지 않는 게이트 전극을 형성하여 소자의 문턱전압을 감소시킬 수 있는 반도체 소자의 제조방법을 제공하는데 다른 목적이 있다.
또한, 본 발명은 게이트 산화막에서 유발되는 누설전류를 개선시킬 수 있는 반도체 소자의 제조방법을 제공하는데 또 다른 목적이 있다.
또한, 본 발명은 게이트 산화막의 누설전류를 개선시키기 위하여 고유전체막을 이용하여 게이트 산화막을 형성하는 경우 고유전체막과 실리콘 간에 발생될 수 있는 반응을 방지할 수 있는 반도체 소자의 제조방법을 제공하는 또 다른 목적이 있다.
상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 반도체 기판을 NMOS 영역과 PMOS 영역으로 정의하는 소자 분리막을 형성하는 단계와, 상기 NMOS 영역과 상기 PMOS 영역의 상기 반도체 기판에 각각 웰을 형성하는 단계와, 상기 NMOS 영역과 상기 PMOS 영역의 상기 반도체 기판 상에 각각 희생 게이트 전극을 형성하는 단계와, 상기 희생 게이트 전극의 양측으로 노출된 상기 반도체 기판에 제1 접합영역을 형성하는 단계와, 상기 희생 게이트 전극의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서의 양측벽으로 노출된 상기 반도체 기판에 제2 접합영역을 형성하는 단계와, 상기 제2 접합영역이 형성된 전체 구조 상부면의 단차를 따라 금속층을 증착한 후 열처리 공정을 실시하여 상기 제2 접합영역 상에 실리사이드층을 형성하는 단계와, 상기 실리사이드층이 형성된 전체 구조 상부에 절연막을 증착한 후 평탄화 공정을 실시하여 상기 NMOS 영역과 상기 PMOS 영역의 상기 희생 게이트 전극의 상부를 노출시키는 단계와, 제1 식각공정을 실시하여 상기 NMOS 영역의 상기 희생 게이트 전극을 제거하는 단계와, 상기 NMOS 영역의 상기 희생 게이트 전극이 제거된 부위에 NMOS 게이트 전극을 형성하는 단계와, 제2 식각공정을 실시하여 상기 PMOS 영역의 상기 희생 게이트 전극을 제거하는 단계와, 상기 PMOS 영역의 상기 희생 게이트 전극이 제거된 부위에 PMOS 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 15는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면들로서, 그 일례로 도시한 CMOS 소자의 단면도들이다. 한편, 이하에서 동일한 참조번호는 동일한 기능을 수행하는 동일한 요소이다.
도 1을 참조하면, P형 반도체 기판(102)을 NMOS 영역과 PMOS 영역으로 정의하기 위해 STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리막(104)을 형성한 후 NMOS 영역에는 'p-' 불순물인 보론(boron)을 주입하여 P-웰(P-Well)을 형성 하고, PMOS 영역에는 'n-' 불순물인 인(phosphorous)을 주입하여 N-웰(N-Well)을 형성한다.
그런 다음, NMOS 영역과 PMOS 영역의 문턱전압 조절을 위해 선택적으로 'p-' 불순물과 'n-' 불순물을 주입한 후 주입된 불순물들의 활성화를 위해 열처리 공정을 실시한다.
도 2를 참조하면, P-웰 및 N-웰이 형성된 전체 구조 상부에 희생 게이트 산화막(106)(이하, '희생 산화막'이라 함)을 형성한 후 그 상부에 희생 게이트 전극(108)(이하, '희생 전극'이라 함)을 형성한다. 예컨대, 희생 산화막(106)은 반도체 기판(102)의 전면에 수소와 산소 가스 또는 산소 가스 만을 이용하여 열산화막을 성장시켜 형성할 수 있다. 희생 전극(108)은 실리콘 질화막으로 형성할 수 있다. 여기서, 희생 전극(108)을 실리콘 질화막으로 형성하는 이유는 후속 열처리 공정(소오스/드레인 영역 형성공정에 포함)시 보론이 채널영역으로 침투되는 것을 방지하기 위함이다.
그런 다음, 포토리소그래피(photolithography) 공정을 이용한 식각공정을 실시하여 희생 전극(108), 희생 산화막(106)을 순차적으로 패터닝한다. 이로써, NMOS 영역에는 NMOS 희생 게이트 전극(110)이 형성되고, PMOS 영역에는 PMOS 희생 게이트 전극(112)이 형성된다.
도 3을 참조하면, NMOS 영역이 오픈(open)되도록 포토레지스트 패턴(PR1)을 PMOS 영역에만 형성한 후 이 포토레지트 패턴(PR1)을 이용한 'n-' 이온 주입 공정을 실시하여 NMOS 영역의 P-웰에 얕은 접합영역(shallow junction)인 저농도 접합영역(114)을 형성한다.
도 4를 참조하면, 포토레지스트 패턴(PR1)을 제거한 후 PMOS 영역이 오픈되도록 포토레지스트 패턴(PR2)을 NMOS 영역에만 형성한다. 그런 다음, 이 포토레지트 패턴(PR2)을 이용한 'p-' 이온 주입 공정을 실시하여 PMOS 영역의 N-웰에 얕은 접합영역인 저농도 접합영역(116)을 형성한다.
도 5를 참조하면, 저농도 접합영역(114, 116)이 형성된 전체 구조 상부에 화학적기상증착(Chemical Vapor Deposition; CVD)공정을 실시하여 절연막(미도시)을 증착한다. 그런 다음, 에치백(etch back)과 같은 전면 식각공정을 실시하여 NMOS 희생 게이트 전극(110) 및 PMOS 희생 게이트 전극(112)의 양측벽에 실리콘 산화막으로 스페이서(118)를 형성한다. 참고로, 스페이서(118)를 실리콘 질화막으로 형성하는 경우에는 게이트 길이가 작아짐에 따라 실리콘 질화막의 장력(tensile)에 의해 채널영역에서 캐리어(carrier)의 이동이 저하되어 소자의 구동능력이 저하된다. 그러나, 본 발명에서와 같이 저압 실리콘 산화막으로 형성함으로써 이러한 문제를 해결할 수 있다.
도 6을 참조하면, NMOS 영역이 오픈되도록 포토레지스트 패턴(PR3)을 PMOS 영역에만 형성한 후 이 포토레지트 패턴(PR3)을 이용한 'n+' 이온 주입 공정을 실시하여 NMOS 영역의 P-웰에 깊은 접합영역(depth junction)인 고농도 접합영역(120) 을 형성한다. 이때, 'n+' 이온 주입 공정은 40KeV 내지 60KeV 이온 주입 에너지로 실시할 수 있다.
도 7을 참조하면, 포토레지스트 패턴(PR3)을 제거한 후 PMOS 영역이 오픈되도록 포토레지스트 패턴(PR4)을 NMOS 영역에만 형성한다. 그런 다음, 이 포토레지트 패턴(PR4)을 이용한 'p+' 이온 주입 공정을 실시하여 PMOS 영역의 N-웰에 깊은 접합영역인 고농도 접합영역(122)을 형성한다.
상기 공정을 통해, NMOS 영역의 P-웰에는 저농도 접합영역(114) 및 고농도 접합영역(120)으로 이루어진 NMOS 소오스/드레인 영역이 형성되고, PMOS 영역의 N-웰에는 저농도 접합영역(116) 및 고농도 접합영역(122)으로 이루어진 PMOS 소오스/드레인 영역이 형성된다.
그런 다음, PMOS 영역과 NMOS 영역의 소오스/드레인 영역에 주입된 이온들을 확산시키기 위하여 RTP(Rapid Thermal Process)공정을 실시한 후, 전체 구조 상부의 표면에 잔재하는 파티클(Particle)과 같은 불순물을 제거하기 위해 표면처리를 실시할 수도 있다.
도 8을 참조하면, NMOS 소오스/드레인 영역 및 PMOS 소오스/드레인 영역이 형성된 전체 구조 상부에 니켈(nickel) 또는 코발트(cobalt)를 이용하여 금속층(124)을 증착한다. 예컨대, 금속층(124)은 접합누설전류를 고려하여 50Å 내지 200Å의 두께로 형성할 수 있다.
그런 다음에, 금속층(124)을 보호하기 위하여 금속층(124) 상에 캡핑층(126) 을 형성할 수도 있다. 이때, 캡핑층(126)은 니켈, 코발트, 티타늄(Titanium) 또는 티타늄 질화막(TiN)의 단층으로 이루어지거나, 이 들이 적어도 2층 이상 적층된 적층으로 이루어질 수 있다.
도 9를 참조하면, 캡핑층(126)이 형성된 전체 구조 상부에 대하여 RTA(Rapid Temperature Anneal) 방식으로 제1 열처리공정을 실시한다. 제1 열처리공정에 의해 NMOS 영역과 PMOS 영역의 고농도 접합영역(120 및 122)상에는 실리사이드층(128)(이하, '제1 실리사이드층'이라 함)이 형성된다. 이때, 제1 열처리공정은 400℃ 내지 600℃의 온도범위에서 실시할 수 있다.
도 10을 참조하면, 제1 열처리공정이 완료된 후 미반응되어 잔류되는 미반응 물질(즉, 금속층, 캡핑층)을 H2SO4와 H2O2를 소정 비율로 혼합한 혼합용액 또는 SC-1(NH4OH/H2O2/H2O이 혼합된 혼합용액)와 SC-2(HCl/H2 O2/H2O이 혼합된 혼합용액)을 이용한 세정공정을 실시하여 제거한다.
그런 다음, 세정공정이 완료된 전체 구조 상부면에 대하여 RTA 방식으로 제2 열처리공정을 실시한다. 제2 열처리공정을 이용하여 제1 실리사이드층(128)을 상변이 시켜 소오스/드레인 영역 상에는 비교적 두꺼운 제2 실리사이드층(130)이 형성된다. 여기서, 제2 열처리공정은 700℃ 내지 800℃의 온도범위에서 실시할 수 있다.
도 11을 참조하면, 제2 열처리공정이 완료된 후 전체 구조 상부에 절연막(132)을 증착한다. 이때, 절연막(132)은 BPSG(Boron Phosphorus Silicate Glass)막, SOG(Spin On Glass)막, PE-TEOS(Plasma Enhanced TEOS)막, HDP(High Density Plasma) 산화막 및 USG(Un-doped Silicate Glass)막 등으로 형성할 수 있다.
그런 다음, 절연막(132)에 대하여 평탄화 공정을 실시하여 NMOS 및 PMOS 희생 게이트 전극(110, 112)의 상부표면을 노출시킨다. 이때, 평탄화 공정은 CMP(Chemical Mechanical Polishing) 방식 또는 에치백(etch back)과 같은 전면 식각공정으로 실시할 수 있다.
도 12를 참조하면, NMOS 희생 게이트 전극(110)의 상부만 오픈되도록 포토레지스트 패턴(PR5)을 PMOS 영역에만 형성한 후 식각공정을 실시하여 NMOS 희생 게이트 전극(110)을 선택적으로 제거한다. 이때, 실리콘 질화막으로 이루어진 희생 전극(108)은 습식식각 또는 건식식각 방식으로 제거할 수 있다. 예컨대, 습식식각 방식은 실리콘 산화막과의 식각 선택비가 우수한 인산(H3PO4) 식각용액을 이용하여 실시할 수 있다. 한편, 희생 산화막(106)은 불산을 이용한 세정공정으로 제거할 수 있다.
도 13을 참조하면, 포토레지스트 패턴(PR5)을 제거한 후 NMOS 희생 게이트 전극(110)이 제거되어 노출된 반도체 기판(102)의 상부 표면에 오존 산화막(134)을 형성한다. 즉, 오존 산화막(134)은 스페이서(118) 사이로 노출된 반도체 기판(102)의 상부 표면에 형성된다. 이때, 오존 산화막(134)은 오존수를 이용한 세정방식으로 형성할 수 있다. 이러한 오존 산화막(134)은 전자/정공의 이동성을 향상시키고, NBTI(Negative Bias Temperature Instability) 신뢰성을 향상시키며, 후속 공정을 통해 고유전체 절연막으로 형성되는 게이트 산화막(136)과 반도체 기판(102)이 서로 반응하는 것을 방지한다. 여기서, NBTI는 트랜지스터의 문턱전압 안정성에 관한 신뢰성 항목이다.
그런 다음, 오존 산화막(134)이 형성된 전체 구조 상부면에 단차를 따라 게이트 산화막(136)을 증착한다. 이때, 게이트 산화막(136)은 고유전체 절연막으로 증착할 수 있다. 예컨대, 게이트 산화막(136)은 Ta2O5, Al2O3, HfO2 및 HfSiON 중 어느 하나로 형성할 수 있다. 이처럼, 게이트 산화막(136)을 고유전체 절연막으로 형성함으로써 전기적인 두께는 낮아지는 대신 물리적인 두께는 두꺼워져 누설전류를 방지할 수 있다.
그런 다음, 게이트 산화막(136) 상에 제1 금속층(138)을 증착한다. 제1 금속층(138)은 실리콘의 컨덕션 밴드(conduction band)에 속하는 일함수(work function)의 금속막 물질을 이용하여 증착한다. 예컨대, 제1 금속층(138)은 TiN 및 Zr 중 어느 하나로 형성할 수 있다.
그런 다음, 도 12에서, NMOS 희생 게이트 전극(110)이 제거된 부위가 완전히 매립되도록 저항이 낮은 금속막 물질을 이용하여 제1 금속층(138)이 형성된 전체 구조 상부에 제2 금속층(140)을 형성한다. 예컨대, 제2 금속층(140)은 W, Al 및 Cu들 중 어느 하나로 형성할 수 있다.
그런 다음, 평탄화 공정을 실시하여 NMOS 희생 게이트 전극(110)이 제거된 부위에만 제2 금속층(140), 제1 금속층(138) 및 게이트 산화막(136)을 남기고 그 이외에서는 모두 제거한다. 이로써, NMOS 영역에는 NMOS 게이트 전극(142)이 형성된다.
도 14를 참조하면, PMOS 희생 게이트 전극(112)의 상부만 오픈되도록 포토레지스트 패턴(PR6)을 NMOS 영역에만 형성한 후 식각공정을 실시하여 PMOS 희생 게이트 전극(112)을 선택적으로 제거한다. 이때, 실리콘 질화막으로 이루어진 희생 전극(108)은 습식식각 또는 건식식각 방식으로 제거할 수 있다. 예컨대, 습식식각 방식은 실리콘 산화막과의 식각 선택비가 우수한 인산(H3PO4) 식각용액을 이용하여 실시될 수 있다. 한편, 희생 산화막(106)은 불산을 이용한 세정공정으로 제거할 수 있다.
도 15를 참조하면, 포토레지스트 패턴(PR6)을 제거한 후 PMOS 희생 게이트 전극(112)이 제거되어 노출된 반도체 기판(102)의 상부 표면에 오존 산화막(144)을 형성한다. 즉, 오존 산화막(144)은 스페이서(118) 사이로 노출된 반도체 기판(102)의 상부 표면에 형성된다. 이때, 오존 산화막(144)은 오존수를 이용한 세정방식으로 형성할 수 있다. 이러한 오존 산화막(144)은 전자/정공의 이동성을 향상시키고, NBTI 신뢰성을 향상시키며, 후속 공정을 통해 PMOS 영역에서 오존 산화막(144) 상에 고유전체 절연막으로 형성되는 게이트 산화막(146)과 반도체 기판(102)이 서로 반응하는 것을 방지한다.
그런 다음, 오존 산화막(144)이 형성된 전체 구조 상부면에 단차를 따라 게 이트 산화막(146)을 증착한다. 이때, 게이트 산화막(146)은 고유전체 절연막으로 증착할 수 있다. 예컨대, 게이트 산화막(146)은 Ta2O5, Al2O3, HfO2 및 HfSiON 중 어느 하나로 형성할 수 있다. 이처럼, 게이트 산화막(146)을 고유전체 절연막으로 형성함으로써 전기적인 두께는 낮아지는 대신 물리적인 두께는 두꺼워져 누설전류를 방지할 수 있다.
그런 다음, 게이트 산화막(146) 상에 제3 금속층(148)을 증착한다. 제3 금속층(148)은 실리콘의 밸런치 밴드(valenche band)에 속하는 일함수의 금속막 물질을 이용하여 증착한다. 예컨대, 제3 금속층(148)은 TaN 및 Pt 중 어느 하나로 형성할 수 있다.
그런 다음, 도 14에서, PMOS 희생 게이트 전극(112)이 제거된 부위가 완전히 매립되도록 저항이 낮은 금속막 물질을 이용하여 제3 금속층(148)이 형성된 전체 구조 상부에 제4 금속층(150)을 형성한다. 예컨대, 제4 금속층(150)은 W, Al 및 Cu들 중 어느 하나로 형성할 수 있다.
그런 다음, 평탄화 공정을 실시하여 PMOS 희생 게이트 전극(112)이 제거된 부위에만 제4 금속층(150), 제3 금속층(148) 및 게이트 산화막(146)을 남기고 그 이외에서는 모두 제거한다. 이로써, PMOS 영역에는 PMOS 게이트 전극(152)이 형성된다.
상기 도 13 및 도 15를 통해 설명한 바와 같이 본 발명의 바람직한 실시예에서는 NMOS 게이트 전극과 PMOS 게이트 전극을 폴리 실리콘층 대신에 금속층으로 형 성한다. 금속층은 폴리 실리콘층에 비해 저항이 낮다. 이에 따라, 폴리 실리콘층을 사용하는 경우에는 추가 도핑공정이 필요하지만, 금속층을 사용하는 경우에는 도핑공정이 필요하지 않으며, 이로 인한 추가적인 열처리 공정도 필요하지 않다. 그리고, 도핑공정이 실시되지 않기 때문에 PMOS 에서 발생하는 보론 침투를 방지할 수 있다.
그러나, 금속층을 게이트 전극으로 사용하는 경우에는 실리콘의 미드밴드 갭(midband gap)에 속하는 일함수를 갖는 금속막을 사용하여야 한다. 따라서, 본 발명의 바람직한 실시예에서는 제1 금속층(138)의 경우 컨덕션 밴드의 일함수(4.2eV 내지 4.5eV)를 갖는 TiN으로 형성하고, 제3 금속층(148)의 경우 밸런치 밴드의 일함수(4.7eV 내지 4.8eV)를 갖는 TaN으로 형성한다. 여기서, 일함수는 게이트 산화막과 반도체 기판의 계면 상태에 따라서 달라지기 때문에 반도체 기판의 상태를 조정하면 서피스 채널 동작(surface channel operation)이 가능한 P형 소자를 제조하는 것이 가능하다. 그리고, 서피스 채널은 문턱전압 조절 등이 용이하다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
먼저, 본 발명에서는 실리콘 질화막을 이용하여 희생 게이트 전극을 형성한 후 열처리 공정이 포함된 소스/드레인 영역 형성공정을 실시한 다음, 상기 희생 게이트 전극을 제거하고 그 부분에 금속 게이트 전극을 형성함으로써 종래기술에서와 같이 열처리 공정에 의해 보론 이온이 채널영역으로 침투되는 것을 방지하여 소자의 신뢰성을 향상시킬 수 있다.
또한, 본 발명에서는 게이트 산화막과 반도체 기판 사이에 오존 산화막을 형성함으로써 전자/정공의 이동성을 향상시키고, NBTI(Negative Bias Temperature Instability) 신뢰성을 향상시키며, 후속 공정을 통해 게이트 산화막과 반도체 기판이 서로 반응하는 것을 방지하여 반응에 의해 소자의 신뢰성이 저하되는 것을 방지할 수 있다.
또한, 본 발명에서는 NMOS 게이트 전극을 컨덕션 밴드(conduction band)에 속하는 일함수를 갖는 금속막으로 형성하고, 이와 다르게 PMOS 게이트 전극을 밸런치 밴드(valenche band)에 속하는 일함수를 갖는 금속막으로 형성함으로써 서피스 채널(surface channel) 동작이 가능한 금속 게이트 소자를 구현하는 것이 가능하다.
또한, 본 발명에서는 게이트 전극을 금속물질로 형성함으로써 폴리 실리콘막을 이용하여 게이트 전극을 형성하는 종래기술에서 주입된 불순물의 충분한 활성화를 위해 후속 열공정 온도를 높이는 경우 전극 내의 보론이온이 채널영역으로 침투 하여 문턱전압을 변화시키는 등 소자의 신뢰성을 저하시키는 문제점을 해결할 수 있다. 즉, 본 발명에서는 주입된 불순물의 충분한 활성화가 어려워 폴리 실리콘막 내의 활성화된 이온 감소에 의한 전기적 두께 증가로 문턱전압이 증가되는 문제점을 해결하였다.
또한, 본 발명에서는 고유전체 절연막을 이용하여 게이트 산화막을 형성함으로써 전기적인 두께는 낮아지는 대신 물리적인 두께는 두꺼워져 누설전류를 방지할 수 있다.
또한, 본 발명에서는 스트레스(tensile)가 작은 저압 실리콘 산화막을 이용하여 스페이서를 형성함으로써 게이트 길이가 작아짐에 따라 실리콘 질화막의 장력에 의한 채널영역의 캐리어들의 이동성 저하 현상이 발생되는 것을 방지할 수 있다.

Claims (10)

  1. (a) 반도체 기판을 NMOS 영역과 PMOS 영역으로 정의하는 소자 분리막을 형성하는 단계:
    (b) 상기 NMOS 영역과 상기 PMOS 영역의 상기 반도체 기판에 각각 웰을 형성하는 단계;
    (c) 상기 NMOS 영역과 상기 PMOS 영역의 상기 반도체 기판 상에 각각 희생 게이트 전극을 형성하는 단계;
    (d) 상기 희생 게이트 전극의 양측으로 노출된 상기 반도체 기판에 제1 접합영역을 형성하는 단계;
    (e) 상기 희생 게이트 전극의 양측벽에 스페이서를 형성하는 단계;
    (f) 상기 스페이서의 양측벽으로 노출된 상기 반도체 기판에 제2 접합영역을 형성하는 단계;
    (g) 상기 제2 접합영역이 형성된 전체 구조 상부면의 단차를 따라 금속층을 증착한 후 열처리 공정을 실시하여 상기 제2 접합영역 상에 실리사이드층을 형성하는 단계;
    (h) 상기 실리사이드층이 형성된 전체 구조 상부에 절연막을 증착한 후 평탄화 공정을 실시하여 상기 NMOS 영역과 상기 PMOS 영역의 상기 희생 게이트 전극의 상부를 노출시키는 단계;
    (i) 제1 식각공정을 실시하여 상기 NMOS 영역의 상기 희생 게이트 전극을 제거하는 단계;
    (j) 상기 NMOS 영역의 상기 희생 게이트 전극이 제거된 부위에 NMOS 게이트 전극을 형성하는 단계;
    (k) 제2 식각공정을 실시하여 상기 PMOS 영역의 상기 희생 게이트 전극을 제거하는 단계; 및
    (l) 상기 PMOS 영역의 상기 희생 게이트 전극이 제거된 부위에 PMOS 게이트 전극을 형성하는 단계;를 포함하고,
    상기 (j) 또는 상기 (l) 단계는,
    (j-1) 상기 희생 게이트 전극이 제거되어 노출된 상기 반도체 기판 상에 오존 산화막을 형성하는 단계;
    (j-2) 상기 오존 산화막이 형성된 전체 구조 상부면의 단차를 따라 게이트 산화막을 형성하는 단계;
    (j-3) 상기 게이트 산화막이 형성된 전체 구조 상부면의 단차를 따라 제1 금속막을 형성하는 단계;
    (j-4) 상기 희생 게이트 전극이 제거된 부위가 매립되도록 상기 제1 금속막이 형성된 전체 구조 상부에 제2 금속막을 형성하는 단계; 및
    (j-5) 평탄화 공정을 실시하여 상기 제2 금속막이 형성된 전체 구조 상부를 평탄화하여 상기 NMOS 게이트 전극 또는 상기 PMOS 게이트 전극을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 (c) 단계는,
    (c-1) 상기 반도체 기판 상에 수소와 산소 가스 또는 산소 가스를 이용하여 열산화막을 형성하는 단계;
    (c-2) 상기 열산화막 상에 실리콘 질화막을 이용하여 희생 전극을 형성하는 단계; 및
    (c-3) 상기 희생 전극과 상기 열산화막을 패터닝하는 단계를 포함하는 반도체 소자의 제조방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 게이트 산화막은 Ta2O5, Al2O3, HfO2 및 HfSiON 중 어느 하나로 형성되는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제1 금속막은 컨덕션 밴드에 속하는 일함수의 금속막 물질 및 밸런치 밴드에 속하는 일함수의 금속막 물질 중 어느 하나로 형성되는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 컨덕션 밴드에 속하는 일함수의 금속막 물질은 TiN 또는 Zr인 반도체 소자의 제조방법.
  7. 제 5 항에 있어서,
    상기 밸런치 밴드에 속하는 일함수의 금속막 물질은 TaN 또는 Pt인 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 NMOS 게이트 전극은 컨덕션 밴드에 속하는 일함수의 금속막 물질을 포함하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 PMOS 게이트 전극은 밸런치 밴드에 속하는 일함수의 금속막 물질을 포함하는 반도체 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 제2 금속막은 W, Al, Cu 중 어느 하나로 형성되는 반도체 소자의 제조방법.
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