JP2001024065A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 ＭＯＳトランジスタのゲート電極４２、４７
を金属あるいは金属化合物からなる材料で形成した半導
体装置において、それぞれのトランジスタに対してその
しきい値電圧を別々にしかも容易に調整したものの提供
が望まれている。 【解決手段】 同一半導体基板上にｐＭＯＳトランジス
タとｎＭＯＳトランジスタとを有し、これらＭＯＳトラ
ンジスタのゲート電極が金属あるいは金属化合物からな
る材料で形成された半導体装置である。ｐＭＯＳトラン
ジスタのゲート電極４７とｎＭＯＳトランジスタのゲー
ト電極４２とは仕事関数の異なる材料からなっている。
ｎＭＯＳトランジスタのゲート電極４２に比べて、ｐＭ
ＯＳトランジスタのゲート電極４７の方が仕事関数の大
きい材料によって形成されている。
を金属あるいは金属化合物からなる材料で形成した半導
体装置において、それぞれのトランジスタに対してその
しきい値電圧を別々にしかも容易に調整したものの提供
が望まれている。 【解決手段】 同一半導体基板上にｐＭＯＳトランジス
タとｎＭＯＳトランジスタとを有し、これらＭＯＳトラ
ンジスタのゲート電極が金属あるいは金属化合物からな
る材料で形成された半導体装置である。ｐＭＯＳトラン
ジスタのゲート電極４７とｎＭＯＳトランジスタのゲー
ト電極４２とは仕事関数の異なる材料からなっている。
ｎＭＯＳトランジスタのゲート電極４２に比べて、ｐＭ
ＯＳトランジスタのゲート電極４７の方が仕事関数の大
きい材料によって形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、金属材料を埋め込
むことによってゲート電極を形成する半導体装置に係
り、詳しくは複数種のＭＯＳトランジスタのゲート電極
に対して仕事関数の異なる金属材料を埋め込むことによ
り、各ＭＯＳトランジスタ間のしきい値の制御を容易に
した、半導体装置とその製造方法に関する。
むことによってゲート電極を形成する半導体装置に係
り、詳しくは複数種のＭＯＳトランジスタのゲート電極
に対して仕事関数の異なる金属材料を埋め込むことによ
り、各ＭＯＳトランジスタ間のしきい値の制御を容易に
した、半導体装置とその製造方法に関する。
【０００２】
【従来の技術】ＭＯＳ（Metal Oxide Semiconductor ）
型電界効果トランジスタ（以下、ＭＯＳＦＥＴ）等を備
えた半導体装置では、いわゆる半導体製造におけるスケ
ーリングの法則にしたがい、素子サイズ等が微細化され
続けている。ところが、このような素子サイズの微細
化、縮小に伴い、短チャネル効果によるサブスレッショ
ルド領域特性の劣化や、寄生抵抗および寄生容量効果の
増大による素子の遅延時間の影響、消費電力の増大等の
問題が顕在化している。
型電界効果トランジスタ（以下、ＭＯＳＦＥＴ）等を備
えた半導体装置では、いわゆる半導体製造におけるスケ
ーリングの法則にしたがい、素子サイズ等が微細化され
続けている。ところが、このような素子サイズの微細
化、縮小に伴い、短チャネル効果によるサブスレッショ
ルド領域特性の劣化や、寄生抵抗および寄生容量効果の
増大による素子の遅延時間の影響、消費電力の増大等の
問題が顕在化している。
【０００３】また、微細化に伴う問題の一つとして、シ
リコン酸化膜をゲート絶縁膜として用いることの限界が
挙げられている。すなわち、ゲート絶縁膜の薄膜化は素
子の性能を上げる一つの重要な技術となっているもの
の、例えば、３ｎｍ以下の膜厚のシリコン酸化膜でゲー
ト絶縁膜を形成した場合、ダイレクトトンネル電流によ
るトランジスタのリーク電流が生じ、実用性が損なわれ
てしまう。
リコン酸化膜をゲート絶縁膜として用いることの限界が
挙げられている。すなわち、ゲート絶縁膜の薄膜化は素
子の性能を上げる一つの重要な技術となっているもの
の、例えば、３ｎｍ以下の膜厚のシリコン酸化膜でゲー
ト絶縁膜を形成した場合、ダイレクトトンネル電流によ
るトランジスタのリーク電流が生じ、実用性が損なわれ
てしまう。
【０００４】このような不都合を回避するための対策の
一つとして、ゲート絶縁膜をシリコン酸化膜に比べ誘電
率の高い材料、すなわちＴａ2 Ｏ5 やＳｉＮ等の高誘電
率材料によって形成し、実効酸化膜厚を低減させつつ、
ゲートリーク電流を低減させる方法が提案されている。
一つとして、ゲート絶縁膜をシリコン酸化膜に比べ誘電
率の高い材料、すなわちＴａ2 Ｏ5 やＳｉＮ等の高誘電
率材料によって形成し、実効酸化膜厚を低減させつつ、
ゲートリーク電流を低減させる方法が提案されている。
【０００５】ところが、このような高誘電率材料からな
る高誘電体膜をゲート絶縁膜として用いた場合、例えば
ソース及びドレインをイオン注入した後のＲＴＡ（１０
００℃、１０秒）のような半導体基板を高温加熱する高
温熱プロセスを経ると、前記高誘電体膜がシリコンある
いはシリコン酸化膜と反応してしまい、これにより該高
誘電体膜が劣化し、ゲートリークおよび酸化膜信頼性等
について問題を生じてしまう。
る高誘電体膜をゲート絶縁膜として用いた場合、例えば
ソース及びドレインをイオン注入した後のＲＴＡ（１０
００℃、１０秒）のような半導体基板を高温加熱する高
温熱プロセスを経ると、前記高誘電体膜がシリコンある
いはシリコン酸化膜と反応してしまい、これにより該高
誘電体膜が劣化し、ゲートリークおよび酸化膜信頼性等
について問題を生じてしまう。
【０００６】また、微細化に伴う問題の他の一つとし
て、ゲート電極の抵抗成分に起因する素子の遅延時間の
増大が挙げられる。すなわち、従来ではタングステンシ
リサイドやチタンシリサイド、コバルトシリサイド等の
高融点金属とシリコンとの化合物によってゲートの抵抗
を低減しているものの、０．１３μｍ世代以降のデバイ
スではゲートのシート抵抗として５Ω／□以下が要求さ
れていることから、ゲート電極の一部または全部に金属
膜を用いることが必要となっている。
て、ゲート電極の抵抗成分に起因する素子の遅延時間の
増大が挙げられる。すなわち、従来ではタングステンシ
リサイドやチタンシリサイド、コバルトシリサイド等の
高融点金属とシリコンとの化合物によってゲートの抵抗
を低減しているものの、０．１３μｍ世代以降のデバイ
スではゲートのシート抵抗として５Ω／□以下が要求さ
れていることから、ゲート電極の一部または全部に金属
膜を用いることが必要となっている。
【０００７】ゲート電極の全てに金属を用いる場合、通
常はゲート電極用の金属を成膜し、続いてこれをパター
ニングしてゲート電極を形成するが、金属膜のパターニ
ング（加工）をＲＩＥ（反応性イオンエッチング）によ
って行おうとすると、この金属膜と下地となるゲート絶
縁膜との間で十分に高い選択比をとることが難しく、良
好な状態にゲート電極を加工するのが困難である。
常はゲート電極用の金属を成膜し、続いてこれをパター
ニングしてゲート電極を形成するが、金属膜のパターニ
ング（加工）をＲＩＥ（反応性イオンエッチング）によ
って行おうとすると、この金属膜と下地となるゲート絶
縁膜との間で十分に高い選択比をとることが難しく、良
好な状態にゲート電極を加工するのが困難である。
【０００８】また、ＭＯＳＦＥＴにおけるソース及びド
レイン領域においては、ゲートをマスクとしてセルフア
ラインでイオン注入を行い、その後、活性化のための高
温の熱プロセスを行うが、このような高温熱プロセスを
行うとゲート電極を構成する金属とゲート絶縁膜とが反
応し、ゲート絶縁膜の信頼性が劣化してしまう。
レイン領域においては、ゲートをマスクとしてセルフア
ラインでイオン注入を行い、その後、活性化のための高
温の熱プロセスを行うが、このような高温熱プロセスを
行うとゲート電極を構成する金属とゲート絶縁膜とが反
応し、ゲート絶縁膜の信頼性が劣化してしまう。
【０００９】近年、素子サイズの微細化を進めるうえ
で、前記した微細化に伴う問題を解決するため、埋め込
みゲート電極が提案されている。埋め込みゲート電極を
形成するには、まず、半導体基板上のゲート電極形成予
定領域にダミーのゲートパターン（以下、ダミーゲート
パターンと称する）を形成し、このダミーゲートパター
ンをマスクにして半導体基板の不純物活性領域をセルフ
アラインで形成する。次いで、層間絶縁膜を形成し、続
いて、ダミーゲートパターンを選択的に除去して形成さ
れた凹部の底部または底部にゲート絶縁膜を形成する。
その後、前記凹部内にゲート電極材料を埋め込み、ＣＭ
Ｐ法（化学的機械的研磨法）あるいはエッチバックを行
うことにより、埋め込みゲート電極を形成する。
で、前記した微細化に伴う問題を解決するため、埋め込
みゲート電極が提案されている。埋め込みゲート電極を
形成するには、まず、半導体基板上のゲート電極形成予
定領域にダミーのゲートパターン（以下、ダミーゲート
パターンと称する）を形成し、このダミーゲートパター
ンをマスクにして半導体基板の不純物活性領域をセルフ
アラインで形成する。次いで、層間絶縁膜を形成し、続
いて、ダミーゲートパターンを選択的に除去して形成さ
れた凹部の底部または底部にゲート絶縁膜を形成する。
その後、前記凹部内にゲート電極材料を埋め込み、ＣＭ
Ｐ法（化学的機械的研磨法）あるいはエッチバックを行
うことにより、埋め込みゲート電極を形成する。
【００１０】したがって、このような埋め込みゲート電
極作製のプロセスにあっては、ゲート電極作製用の金属
膜の加工をＲＩＥを用いることなく行うことから、良好
な状態にゲート電極を加工することができ、またソース
・ドレイン活性化のための高温熱プロセスを行った後
に、新たにゲート絶縁膜および埋め込みゲート電極を作
製することから、埋め込みゲート電極を構成する金属と
ゲート絶縁膜とが反応してゲート絶縁膜の信頼性が劣化
するといった不都合も回避することができる。
極作製のプロセスにあっては、ゲート電極作製用の金属
膜の加工をＲＩＥを用いることなく行うことから、良好
な状態にゲート電極を加工することができ、またソース
・ドレイン活性化のための高温熱プロセスを行った後
に、新たにゲート絶縁膜および埋め込みゲート電極を作
製することから、埋め込みゲート電極を構成する金属と
ゲート絶縁膜とが反応してゲート絶縁膜の信頼性が劣化
するといった不都合も回避することができる。
【００１１】以下、図７〜図９を用いて、ＣＭＯＳトラ
ンジスタの製造方法に従来の埋め込みゲート電極形成方
法を適用した場合の一例を説明する。なお、本例におい
ては、ｐ型ＭＯＳトランジスタの製造プロセスとｎ型Ｍ
ＯＳトランジスタの製造プロセスとがほとんど同じであ
るため、図７〜図９においてはｐ型ＭＯＳトランジスタ
の製造プロセスを省略し、ｎ型ＭＯＳトランジスタの製
造プロセスのみを示す。
ンジスタの製造方法に従来の埋め込みゲート電極形成方
法を適用した場合の一例を説明する。なお、本例におい
ては、ｐ型ＭＯＳトランジスタの製造プロセスとｎ型Ｍ
ＯＳトランジスタの製造プロセスとがほとんど同じであ
るため、図７〜図９においてはｐ型ＭＯＳトランジスタ
の製造プロセスを省略し、ｎ型ＭＯＳトランジスタの製
造プロセスのみを示す。
【００１２】まず、図７の（１）に示すように、ｎ型ま
たはｐ型のシリコン基板（図示略）上に、トレンチ法や
ＬＯＣＯＳ（Local Oxidation of Si ）法などによって
シリコン酸化膜からなる素子分離層１を形成し、活性領
域とフィールド領域を区画する。次に、シリコン基板上
のｎ型ＭＯＳトランジスタとなる活性領域にｐ型半導体
ウェル２を形成し、シリコン基板上のｐ型ＭＯＳトラン
ジスタとなる活性領域にｎ型半導体ウェル（図示略）を
形成する。
たはｐ型のシリコン基板（図示略）上に、トレンチ法や
ＬＯＣＯＳ（Local Oxidation of Si ）法などによって
シリコン酸化膜からなる素子分離層１を形成し、活性領
域とフィールド領域を区画する。次に、シリコン基板上
のｎ型ＭＯＳトランジスタとなる活性領域にｐ型半導体
ウェル２を形成し、シリコン基板上のｐ型ＭＯＳトラン
ジスタとなる活性領域にｎ型半導体ウェル（図示略）を
形成する。
【００１３】次いで、図７の（２）に示すように、エッ
チングによる下地保護のためシリコン基板表面にシリコ
ン酸化膜３を形成する。続いて、ダミーゲートパターン
電極形成用として、ＣＶＤ法によりポリシリコンを厚さ
２００ｎｍ程度に堆積し、ポリシリコン膜４を形成す
る。次いで、図７の（３）に示すように、ポリシリコン
膜４上にフォトリソグラフィと現像処理とによってフォ
トレジストパターン５を形成し、続いて、このレジスト
パターン５をマスクにしてポリシリコン膜４をＲＩＥ
（Reactivi Ion Etching）によって異方性エッチング
し、図７の（４）に示すように、ダミーゲートパターン
６を形成する。
チングによる下地保護のためシリコン基板表面にシリコ
ン酸化膜３を形成する。続いて、ダミーゲートパターン
電極形成用として、ＣＶＤ法によりポリシリコンを厚さ
２００ｎｍ程度に堆積し、ポリシリコン膜４を形成す
る。次いで、図７の（３）に示すように、ポリシリコン
膜４上にフォトリソグラフィと現像処理とによってフォ
トレジストパターン５を形成し、続いて、このレジスト
パターン５をマスクにしてポリシリコン膜４をＲＩＥ
（Reactivi Ion Etching）によって異方性エッチング
し、図７の（４）に示すように、ダミーゲートパターン
６を形成する。
【００１４】次いで、図７の（５）に示すように、イオ
ン注入法によって低濃度不純物を拡散領域に注入し、Ｌ
ＤＤ構造における低濃度拡散領域７を形成する。例え
ば、ｎ型ＭＯＳトタンジスタの領域には、打ち込みエネ
ルギー１０ｋｅＶ、ドーズ量８×１０14個／ｃｍ2 とす
る条件でヒ素をイオン注入して低濃度拡散領域７を形成
し、また、ｐ型ＭＯＳトランジスタ領域には、打ち込み
エネルギー１０ｋｅＶ、ドーズ量４×１０14個／ｃｍ2
とする条件で２フッ化ホウ素（ＢＦ2 + ）をイオン注入
して低濃度拡散領域（図示略）を形成する。
ン注入法によって低濃度不純物を拡散領域に注入し、Ｌ
ＤＤ構造における低濃度拡散領域７を形成する。例え
ば、ｎ型ＭＯＳトタンジスタの領域には、打ち込みエネ
ルギー１０ｋｅＶ、ドーズ量８×１０14個／ｃｍ2 とす
る条件でヒ素をイオン注入して低濃度拡散領域７を形成
し、また、ｐ型ＭＯＳトランジスタ領域には、打ち込み
エネルギー１０ｋｅＶ、ドーズ量４×１０14個／ｃｍ2
とする条件で２フッ化ホウ素（ＢＦ2 + ）をイオン注入
して低濃度拡散領域（図示略）を形成する。
【００１５】次いで、図８の（６）に示すように、ＲＴ
Ａを例えば９５０℃で１０秒間行い、前記低濃度拡散領
域７における不純物を拡散させる。このようなＲＴＡに
よると、不純物は当然横方向にも拡散するため、ＲＴＡ
後の低濃度拡散領域７はその一部がダミーゲートパター
ン６の直下にまで延び出た状態となる。
Ａを例えば９５０℃で１０秒間行い、前記低濃度拡散領
域７における不純物を拡散させる。このようなＲＴＡに
よると、不純物は当然横方向にも拡散するため、ＲＴＡ
後の低濃度拡散領域７はその一部がダミーゲートパター
ン６の直下にまで延び出た状態となる。
【００１６】次いで、ＣＶＤ法によってシリコン基板上
にＳｉＮまたはＳｉＯ2 を堆積成膜し、続いてこの膜を
エッチバックすることにより、図８の（７）に示すよう
に、ソース・ドレイン形成用のマスクとなるゲートサイ
ドウォール８を形成する。次いで、図８の（８）に示す
ように、イオン注入法によって高濃度不純物を拡散領域
に注入し、トランジスタのソース・ドレイン領域となる
高濃度不純物領域９を形成する。例えば、ｎ型ＭＯＳト
ランジスタの領域には、打ち込みエネルギー５０ｋｅ
Ｖ、ドーズ量３×１０15個／ｃｍ2 の条件でヒ素をイオ
ン注入して高濃度不純物領域９を形成し、また、ｐ型Ｍ
ＯＳトランジスタ領域には、打ち込みエネルギー２０ｋ
ｅＶ、ドーズ量３×１０15個／ｃｍ2 の条件で二フッ化
ホウ素をイオン注入して高濃度不純物領域（図示略）を
形成する。
にＳｉＮまたはＳｉＯ2 を堆積成膜し、続いてこの膜を
エッチバックすることにより、図８の（７）に示すよう
に、ソース・ドレイン形成用のマスクとなるゲートサイ
ドウォール８を形成する。次いで、図８の（８）に示す
ように、イオン注入法によって高濃度不純物を拡散領域
に注入し、トランジスタのソース・ドレイン領域となる
高濃度不純物領域９を形成する。例えば、ｎ型ＭＯＳト
ランジスタの領域には、打ち込みエネルギー５０ｋｅ
Ｖ、ドーズ量３×１０15個／ｃｍ2 の条件でヒ素をイオ
ン注入して高濃度不純物領域９を形成し、また、ｐ型Ｍ
ＯＳトランジスタ領域には、打ち込みエネルギー２０ｋ
ｅＶ、ドーズ量３×１０15個／ｃｍ2 の条件で二フッ化
ホウ素をイオン注入して高濃度不純物領域（図示略）を
形成する。
【００１７】次いで、図８の（９）に示すように、ＲＴ
Ａを例えば１０００℃で１０秒間行い、前記高濃度拡散
領域９における不純物を活性化させる。次いで、図８の
（１０）に示すように、ダミーゲートパターン６および
サイドウォール８を覆って層間絶縁膜１０を形成する。
ここで、前記サイドウォール８としてＳｉＮを用いた場
合、この層間絶縁膜１０としてＳｉＯ2 を用いれば、サ
イドウォール８はソース・ドレインを形成するためのマ
スクとなるだけでなく、活性領域のコンタクトホール、
すなわちソース・ドレイン領域と上部メタル配線とを接
続するためのコンタクトホールを形成する際のエッチン
グ停止層となり、コンタクトホール内に埋め込まれる導
電材料とゲート電極の側壁との接触を防止するものとな
る。
Ａを例えば１０００℃で１０秒間行い、前記高濃度拡散
領域９における不純物を活性化させる。次いで、図８の
（１０）に示すように、ダミーゲートパターン６および
サイドウォール８を覆って層間絶縁膜１０を形成する。
ここで、前記サイドウォール８としてＳｉＮを用いた場
合、この層間絶縁膜１０としてＳｉＯ2 を用いれば、サ
イドウォール８はソース・ドレインを形成するためのマ
スクとなるだけでなく、活性領域のコンタクトホール、
すなわちソース・ドレイン領域と上部メタル配線とを接
続するためのコンタクトホールを形成する際のエッチン
グ停止層となり、コンタクトホール内に埋め込まれる導
電材料とゲート電極の側壁との接触を防止するものとな
る。
【００１８】次いで、ＣＭＰ法によって層間絶縁膜１０
を研磨し、図９の（１１）に示すようにダミーゲートパ
ターン６の上面を露出させる。次いで、ＲＩＥやウエッ
トエッチングなどの、ダミーゲートパターン６と層間絶
縁膜１０との間で選択比のとれるエッチング法によって
ダミーゲートパターン６を選択的にエッチングし、ダミ
ーゲートパターン６を除去する。続いて、ダミーゲート
パターン６の下に位置したシリコン酸化膜３を除去し、
これによって図９の（１２）に示すようにダミーゲート
パターン６の形成箇所に凹部１１を形成する。
を研磨し、図９の（１１）に示すようにダミーゲートパ
ターン６の上面を露出させる。次いで、ＲＩＥやウエッ
トエッチングなどの、ダミーゲートパターン６と層間絶
縁膜１０との間で選択比のとれるエッチング法によって
ダミーゲートパターン６を選択的にエッチングし、ダミ
ーゲートパターン６を除去する。続いて、ダミーゲート
パターン６の下に位置したシリコン酸化膜３を除去し、
これによって図９の（１２）に示すようにダミーゲート
パターン６の形成箇所に凹部１１を形成する。
【００１９】次いで、例えばＣＶＤ法によってＴａ2 Ｏ
5 を堆積成膜し、図９の（１３）に示すように前記凹部
１１の底面および側面を覆った状態で層間絶縁膜１０上
に絶縁膜１２を形成する。なお、この絶縁膜１２の形成
に代えて、例えば熱酸化法により凹部１１の底面、すな
わちシリコン基板表面にＳｉＯ2 膜を形成してもよい。
5 を堆積成膜し、図９の（１３）に示すように前記凹部
１１の底面および側面を覆った状態で層間絶縁膜１０上
に絶縁膜１２を形成する。なお、この絶縁膜１２の形成
に代えて、例えば熱酸化法により凹部１１の底面、すな
わちシリコン基板表面にＳｉＯ2 膜を形成してもよい。
【００２０】次いで、図９の（１４）に示すように、Ｃ
ＶＤ法やスパッタ法等によって前記絶縁膜１２上にゲー
ト電極材料を成膜し、ゲート電極膜１３を形成する。こ
のゲート電極材料としては、Ｗ、Ａｌ、Ｃｕ、ＷＮ、Ｔ
ｉＮ、Ｔａ等の金属あるいは金属窒化物、ポリシリコン
が用いられる。次いで、ＣＭＰ法によって層間絶縁膜１
０上のゲート電極膜１３および絶縁膜１２を研磨し、図
９の（１５）に示すように前記凹部１１内にのみゲート
電極膜１３および絶縁膜１２を残すことにより、埋め込
みゲート電極１３ａおよびゲート絶縁膜１２ａを形成す
る。その後、層間絶縁膜（図示略）を積層し、さらに配
線とトランジスタ部とを接続するコンタクトを開孔して
通常の配線工程を終了し、半導体装置を得る。
ＶＤ法やスパッタ法等によって前記絶縁膜１２上にゲー
ト電極材料を成膜し、ゲート電極膜１３を形成する。こ
のゲート電極材料としては、Ｗ、Ａｌ、Ｃｕ、ＷＮ、Ｔ
ｉＮ、Ｔａ等の金属あるいは金属窒化物、ポリシリコン
が用いられる。次いで、ＣＭＰ法によって層間絶縁膜１
０上のゲート電極膜１３および絶縁膜１２を研磨し、図
９の（１５）に示すように前記凹部１１内にのみゲート
電極膜１３および絶縁膜１２を残すことにより、埋め込
みゲート電極１３ａおよびゲート絶縁膜１２ａを形成す
る。その後、層間絶縁膜（図示略）を積層し、さらに配
線とトランジスタ部とを接続するコンタクトを開孔して
通常の配線工程を終了し、半導体装置を得る。
【００２１】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の方法にあっては、例えばＭＯＳＦＥＴにおけ
るｎＭＯＳ領域とｐＭＯＳ領域とに同一のゲート電極材
料を用いるため、それぞれのＭＯＳＦＥＴのしきい値電
圧の制御を例えばシリコン基板に導入する不純物の濃度
等によって行わなければならず、したがってｎＭＯＳと
ｐＭＯＳのしきい値電圧を共にしかも容易に調整するの
が困難であった。
うな従来の方法にあっては、例えばＭＯＳＦＥＴにおけ
るｎＭＯＳ領域とｐＭＯＳ領域とに同一のゲート電極材
料を用いるため、それぞれのＭＯＳＦＥＴのしきい値電
圧の制御を例えばシリコン基板に導入する不純物の濃度
等によって行わなければならず、したがってｎＭＯＳと
ｐＭＯＳのしきい値電圧を共にしかも容易に調整するの
が困難であった。
【００２２】本発明は前記事情に鑑みてなされたもの
で、その目的とするところは、同一基板上に複数のＭＯ
Ｓトランジスタを有し、これらＭＯＳトランジスタのゲ
ート電極を金属あるいは金属化合物からなる材料で形成
した半導体装置において、それぞれのトランジスタに対
してそのしきい値電圧を別々にしかも容易に調整した、
半導体装置とその製造方法を提供することにある。
で、その目的とするところは、同一基板上に複数のＭＯ
Ｓトランジスタを有し、これらＭＯＳトランジスタのゲ
ート電極を金属あるいは金属化合物からなる材料で形成
した半導体装置において、それぞれのトランジスタに対
してそのしきい値電圧を別々にしかも容易に調整した、
半導体装置とその製造方法を提供することにある。
【００２３】
【課題を解決するための手段】本発明における請求項１
記載の半導体装置では、同一半導体基板上にｐＭＯＳト
ランジスタとｎＭＯＳトランジスタとを有し、これらＭ
ＯＳトランジスタのゲート電極が金属あるいは金属化合
物からなる材料で形成された半導体装置において、ｐＭ
ＯＳトランジスタのゲート電極とｎＭＯＳトランジスタ
のゲート電極とが仕事関数の異なる材料からなり、ｎＭ
ＯＳトランジスタのゲート電極に比べ、ｐＭＯＳトラン
ジスタのゲート電極の方が仕事関数の大きい材料によっ
て形成されていることを前記課題の解決手段とした。
記載の半導体装置では、同一半導体基板上にｐＭＯＳト
ランジスタとｎＭＯＳトランジスタとを有し、これらＭ
ＯＳトランジスタのゲート電極が金属あるいは金属化合
物からなる材料で形成された半導体装置において、ｐＭ
ＯＳトランジスタのゲート電極とｎＭＯＳトランジスタ
のゲート電極とが仕事関数の異なる材料からなり、ｎＭ
ＯＳトランジスタのゲート電極に比べ、ｐＭＯＳトラン
ジスタのゲート電極の方が仕事関数の大きい材料によっ
て形成されていることを前記課題の解決手段とした。
【００２４】この半導体装置によれば、ｎＭＯＳトラン
ジスタのゲート電極に比べ、ｐＭＯＳトランジスタのゲ
ート電極の方を仕事関数の大きい材料によって形成して
いるので、ｎＭＯＳ、ｐＭＯＳが共に、しきい値制御が
容易になる。
ジスタのゲート電極に比べ、ｐＭＯＳトランジスタのゲ
ート電極の方を仕事関数の大きい材料によって形成して
いるので、ｎＭＯＳ、ｐＭＯＳが共に、しきい値制御が
容易になる。
【００２５】請求項３記載の半導体装置では、同一半導
体基板上に同一の導電型である第１ＭＯＳトランジスタ
と第２ＭＯＳトランジスタとを有し、これらＭＯＳトラ
ンジスタのゲート電極が金属あるいは金属化合物からな
る材料で形成された半導体装置において、第１ＭＯＳト
ランジスタと第２ＭＯＳトランジスタとは、それぞれの
ゲート電極が互いに仕事関数の異なる材料からなること
により、しきい値電圧が異なって形成されていることを
前記課題の解決手段とした。
体基板上に同一の導電型である第１ＭＯＳトランジスタ
と第２ＭＯＳトランジスタとを有し、これらＭＯＳトラ
ンジスタのゲート電極が金属あるいは金属化合物からな
る材料で形成された半導体装置において、第１ＭＯＳト
ランジスタと第２ＭＯＳトランジスタとは、それぞれの
ゲート電極が互いに仕事関数の異なる材料からなること
により、しきい値電圧が異なって形成されていることを
前記課題の解決手段とした。
【００２６】この半導体装置によれば、第１ＭＯＳトラ
ンジスタと第２ＭＯＳトランジスタとが、それぞれのゲ
ート電極が互いに仕事関数の異なる材料からなっている
ことにより、しきい値電圧が異なって形成されているの
で、しきい値電圧の制御が従来のごとく基板に導入する
不純物の濃度のみで行うことなく、ゲート電極の材料に
よって容易に調整可能となる。
ンジスタと第２ＭＯＳトランジスタとが、それぞれのゲ
ート電極が互いに仕事関数の異なる材料からなっている
ことにより、しきい値電圧が異なって形成されているの
で、しきい値電圧の制御が従来のごとく基板に導入する
不純物の濃度のみで行うことなく、ゲート電極の材料に
よって容易に調整可能となる。
【００２７】請求項５記載の半導体装置の製造方法で
は、半導体基板上の、ｐＭＯＳトランジスタ形成領域お
よびｎＭＯＳトランジスタ形成領域のそれぞれのゲート
形成予定領域にゲートパターンを形成する工程と、これ
らゲートパターンをマスクとして前記ｐＭＯＳトランジ
スタ形成領域およびｎＭＯＳトランジスタ形成領域のそ
れぞれに不純物を注入し、電気的活性領域を形成する工
程と、電気的活性領域形成後、前記ゲートパターンの側
壁部に絶縁膜からなるサイドウォールを形成する工程
と、サイドウォール形成後、前記ゲートパターンを選択
的に除去する工程と、前記ゲートパターンを除去したこ
とによって形成された凹部の底部にゲート絶縁膜を形成
する工程と、前記ｎＭＯＳトランジスタ形成領域の前記
凹部内に、該凹部内のゲート絶縁膜を覆って金属あるい
は金属化合物からなる第１の材料を埋め込んで、ゲート
電極を形成するとともに、前記ｐＭＯＳトランジスタ形
成領域の前記凹部内に、該凹部内のゲート絶縁膜を覆っ
て金属あるいは金属化合物からなり前記第１の材料より
仕事関数の大きい第２の材料を埋め込んで、ゲート電極
を形成する工程と、を備えたことを前記課題の解決手段
とした。
は、半導体基板上の、ｐＭＯＳトランジスタ形成領域お
よびｎＭＯＳトランジスタ形成領域のそれぞれのゲート
形成予定領域にゲートパターンを形成する工程と、これ
らゲートパターンをマスクとして前記ｐＭＯＳトランジ
スタ形成領域およびｎＭＯＳトランジスタ形成領域のそ
れぞれに不純物を注入し、電気的活性領域を形成する工
程と、電気的活性領域形成後、前記ゲートパターンの側
壁部に絶縁膜からなるサイドウォールを形成する工程
と、サイドウォール形成後、前記ゲートパターンを選択
的に除去する工程と、前記ゲートパターンを除去したこ
とによって形成された凹部の底部にゲート絶縁膜を形成
する工程と、前記ｎＭＯＳトランジスタ形成領域の前記
凹部内に、該凹部内のゲート絶縁膜を覆って金属あるい
は金属化合物からなる第１の材料を埋め込んで、ゲート
電極を形成するとともに、前記ｐＭＯＳトランジスタ形
成領域の前記凹部内に、該凹部内のゲート絶縁膜を覆っ
て金属あるいは金属化合物からなり前記第１の材料より
仕事関数の大きい第２の材料を埋め込んで、ゲート電極
を形成する工程と、を備えたことを前記課題の解決手段
とした。
【００２８】この半導体装置の製造方法によれば、ｐＭ
ＯＳトランジスタ形成領域の凹部内に、該凹部内のゲー
ト絶縁膜を覆って金属あるいは金属化合物からなる第２
の材料を埋め込んでゲート電極を形成するとともに、こ
の第２の材料をｎＭＯＳトランジスタ形成領域の凹部内
に埋め込んだ第１の材料より仕事関数の大きいものとす
るので、本方法では得られる半導体装置におけるｎＭＯ
ＳおよびｐＭＯＳのしきい値制御が容易になる。
ＯＳトランジスタ形成領域の凹部内に、該凹部内のゲー
ト絶縁膜を覆って金属あるいは金属化合物からなる第２
の材料を埋め込んでゲート電極を形成するとともに、こ
の第２の材料をｎＭＯＳトランジスタ形成領域の凹部内
に埋め込んだ第１の材料より仕事関数の大きいものとす
るので、本方法では得られる半導体装置におけるｎＭＯ
ＳおよびｐＭＯＳのしきい値制御が容易になる。
【００２９】請求項７記載の半導体装置の製造方法で
は、半導体基板上の、第１ＭＯＳトランジスタ形成領域
および第２ＭＯＳトランジスタ形成領域のそれぞれのゲ
ート形成予定領域にゲートパターンを形成する工程と、
これらゲートパターンをマスクとして前記第１ＭＯＳト
ランジスタ形成領域および第２ＭＯＳトランジスタ形成
領域のそれぞれに不純物を注入し、電気的活性領域を形
成する工程と、電気的活性領域形成後、前記ゲートパタ
ーンの側壁部に絶縁膜からなるサイドウォールを形成す
る工程と、サイドウォール形成後、前記ゲートパターン
を選択的に除去する工程と、前記ゲートパターンを除去
したことによって形成された凹部の底部にゲート絶縁膜
を形成する工程と、前記第１ＭＯＳトランジスタ形成領
域の前記凹部内に、該凹部内のゲート絶縁膜を覆って金
属あるいは金属化合物からなる第１の材料を埋め込ん
で、ゲート電極を形成するとともに、前記第２ＭＯＳト
ランジスタ形成領域の前記凹部内に、該凹部内のゲート
絶縁膜を覆って金属あるいは金属化合物からなり前記第
１の材料と仕事関数の異なる第２の材料を埋め込んで、
ゲート電極を形成する工程と、を備えたことを前記課題
の解決手段とした。
は、半導体基板上の、第１ＭＯＳトランジスタ形成領域
および第２ＭＯＳトランジスタ形成領域のそれぞれのゲ
ート形成予定領域にゲートパターンを形成する工程と、
これらゲートパターンをマスクとして前記第１ＭＯＳト
ランジスタ形成領域および第２ＭＯＳトランジスタ形成
領域のそれぞれに不純物を注入し、電気的活性領域を形
成する工程と、電気的活性領域形成後、前記ゲートパタ
ーンの側壁部に絶縁膜からなるサイドウォールを形成す
る工程と、サイドウォール形成後、前記ゲートパターン
を選択的に除去する工程と、前記ゲートパターンを除去
したことによって形成された凹部の底部にゲート絶縁膜
を形成する工程と、前記第１ＭＯＳトランジスタ形成領
域の前記凹部内に、該凹部内のゲート絶縁膜を覆って金
属あるいは金属化合物からなる第１の材料を埋め込ん
で、ゲート電極を形成するとともに、前記第２ＭＯＳト
ランジスタ形成領域の前記凹部内に、該凹部内のゲート
絶縁膜を覆って金属あるいは金属化合物からなり前記第
１の材料と仕事関数の異なる第２の材料を埋め込んで、
ゲート電極を形成する工程と、を備えたことを前記課題
の解決手段とした。
【００３０】この半導体装置の製造方法によれば、第２
ＭＯＳトランジスタ形成領域の凹部内に、該凹部内のゲ
ート絶縁膜を覆って金属あるいは金属化合物からなる第
２の材料を埋め込んでゲート電極を形成するとともに、
この第２の材料を第１ＭＯＳトランジスタ形成領域の凹
部内に埋め込んだ第１の材料と仕事関数の異なるものと
するので、しきい値電圧の制御を従来のごとく基板に導
入する不純物の濃度のみで行うことなく、ゲート電極の
材料によって容易に調整可能となる。
ＭＯＳトランジスタ形成領域の凹部内に、該凹部内のゲ
ート絶縁膜を覆って金属あるいは金属化合物からなる第
２の材料を埋め込んでゲート電極を形成するとともに、
この第２の材料を第１ＭＯＳトランジスタ形成領域の凹
部内に埋め込んだ第１の材料と仕事関数の異なるものと
するので、しきい値電圧の制御を従来のごとく基板に導
入する不純物の濃度のみで行うことなく、ゲート電極の
材料によって容易に調整可能となる。
【００３１】
【発明の実施の形態】以下、本発明を詳しく説明する。
図１〜図５は、本発明における請求項５記載の半導体装
置の製造方法を、埋め込みゲート電極を有したＣＭＯＳ
トランジスタの製造方法に適用した場合の、一実施形態
例を示す図である。
図１〜図５は、本発明における請求項５記載の半導体装
置の製造方法を、埋め込みゲート電極を有したＣＭＯＳ
トランジスタの製造方法に適用した場合の、一実施形態
例を示す図である。
【００３２】本例では、まず、図１の（１）に示すよう
に、ｎ型またはｐ型のシリコン基板（図示略）上に、ト
レンチ法やＬＯＣＯＳ法などによってシリコン酸化膜か
らなる素子分離層２０を形成し、活性領域とフィールド
領域を区画する。次に、シリコン基板上のｎ型ＭＯＳト
ランジスタとなる活性領域（以下、ｎＭＯＳ形成領域と
称する）にｐ型半導体ウェル２１を形成し、シリコン基
板上のｐ型ＭＯＳトランジスタとなる活性領域（以下、
ｐＭＯＳ形成領域と称する）にｎ型半導体ウェル２２を
形成する。
に、ｎ型またはｐ型のシリコン基板（図示略）上に、ト
レンチ法やＬＯＣＯＳ法などによってシリコン酸化膜か
らなる素子分離層２０を形成し、活性領域とフィールド
領域を区画する。次に、シリコン基板上のｎ型ＭＯＳト
ランジスタとなる活性領域（以下、ｎＭＯＳ形成領域と
称する）にｐ型半導体ウェル２１を形成し、シリコン基
板上のｐ型ＭＯＳトランジスタとなる活性領域（以下、
ｐＭＯＳ形成領域と称する）にｎ型半導体ウェル２２を
形成する。
【００３３】次いで、図１の（２）に示すように、エッ
チングによる下地保護のためシリコン基板表面にシリコ
ン酸化膜２３を形成する。続いて、ダミーゲートパター
ン電極形成用として、ＣＶＤ法によりポリシリコンを厚
さ２００ｎｍ程度に堆積し、ポリシリコン膜２４を形成
する。
チングによる下地保護のためシリコン基板表面にシリコ
ン酸化膜２３を形成する。続いて、ダミーゲートパター
ン電極形成用として、ＣＶＤ法によりポリシリコンを厚
さ２００ｎｍ程度に堆積し、ポリシリコン膜２４を形成
する。
【００３４】次いで、図１の（３）に示すように、ポリ
シリコン膜２４上にフォトリソグラフィと現像処理とに
よってフォトレジストパターン２５を形成し、続いて、
このレジストパターン２５をマスクにしてポリシリコン
膜４をＲＩＥ法によって異方性エッチングし、図１の
（４）に示すように、ｎＭＯＳ形成領域に本発明におい
てゲートパターンとなるダミーゲートパターン２６ｎを
形成し、さらに同様にしてｐＭＯＳ形成領域にダミーゲ
ートパターン２６ｐを形成する。
シリコン膜２４上にフォトリソグラフィと現像処理とに
よってフォトレジストパターン２５を形成し、続いて、
このレジストパターン２５をマスクにしてポリシリコン
膜４をＲＩＥ法によって異方性エッチングし、図１の
（４）に示すように、ｎＭＯＳ形成領域に本発明におい
てゲートパターンとなるダミーゲートパターン２６ｎを
形成し、さらに同様にしてｐＭＯＳ形成領域にダミーゲ
ートパターン２６ｐを形成する。
【００３５】次いで、図２の（５）に示すようにフォト
リソグラフィと現像処理とによってダミーゲートパター
ン２６ｐおよびｐＭＯＳ形成領域を覆った状態にフォト
レジスト膜２７を形成し、続いて、イオン注入法によっ
て低濃度不純物をｎＭＯＳ形成領域における拡散領域に
注入し、ＬＤＤ構造における低濃度拡散領域２８を形成
する。例えば、打ち込みエネルギー１０ｋｅＶ、ドーズ
量８×１０14個／ｃｍ2 とする条件でヒ素をイオン注入
して、このｎＭＯＳ形成領域における低濃度拡散領域２
８を形成する。この後、フォレジスト膜２７を除去す
る。
リソグラフィと現像処理とによってダミーゲートパター
ン２６ｐおよびｐＭＯＳ形成領域を覆った状態にフォト
レジスト膜２７を形成し、続いて、イオン注入法によっ
て低濃度不純物をｎＭＯＳ形成領域における拡散領域に
注入し、ＬＤＤ構造における低濃度拡散領域２８を形成
する。例えば、打ち込みエネルギー１０ｋｅＶ、ドーズ
量８×１０14個／ｃｍ2 とする条件でヒ素をイオン注入
して、このｎＭＯＳ形成領域における低濃度拡散領域２
８を形成する。この後、フォレジスト膜２７を除去す
る。
【００３６】次いで、図２の（６）に示すようにフォト
リソグラフィと現像処理とによってダミーゲートパター
ン２６ｎおよびｎＭＯＳ形成領域を覆った状態にフォト
レジスト膜２９を形成し、続いて、イオン注入法によっ
て低濃度不純物をｐＭＯＳ形成領域における拡散領域に
注入し、ＬＤＤ構造における低濃度拡散領域３０を形成
する。例えば、打ち込みエネルギー１０ｋｅＶ、ドーズ
量４×１０14個／ｃｍ2 とする条件で２フッ化ホウ素
（ＢＦ2 + ）をイオン注入して、このｐＭＯＳ形成領域
における低濃度拡散領域３０を形成する。この後、フォ
レジスト膜２９を除去する。
リソグラフィと現像処理とによってダミーゲートパター
ン２６ｎおよびｎＭＯＳ形成領域を覆った状態にフォト
レジスト膜２９を形成し、続いて、イオン注入法によっ
て低濃度不純物をｐＭＯＳ形成領域における拡散領域に
注入し、ＬＤＤ構造における低濃度拡散領域３０を形成
する。例えば、打ち込みエネルギー１０ｋｅＶ、ドーズ
量４×１０14個／ｃｍ2 とする条件で２フッ化ホウ素
（ＢＦ2 + ）をイオン注入して、このｐＭＯＳ形成領域
における低濃度拡散領域３０を形成する。この後、フォ
レジスト膜２９を除去する。
【００３７】次いで、ＣＶＤ法によってシリコン基板上
にＳｉＮまたはＳｉＯ2 を堆積成膜し、続いてこの膜を
エッチバックすることにより、図２の（７）に示すよう
にダミーゲートパターン２６ｎ、２６ｐのそれぞれの側
壁に、ソース・ドレイン形成用のマスクとなるサイドウ
ォール３１を形成する。
にＳｉＮまたはＳｉＯ2 を堆積成膜し、続いてこの膜を
エッチバックすることにより、図２の（７）に示すよう
にダミーゲートパターン２６ｎ、２６ｐのそれぞれの側
壁に、ソース・ドレイン形成用のマスクとなるサイドウ
ォール３１を形成する。
【００３８】次いで、図２の（８）に示すようにフォト
リソグラフィと現像処理とによってダミーゲートパター
ン２６ｐとそのサイドウォール３１およびｐＭＯＳ形成
領域を覆った状態にフォトレジスト膜３２を形成し、続
いて、イオン注入法によって高濃度不純物をｎＭＯＳ形
成領域における拡散領域に注入し、トランジスタの高濃
度拡散領域３３を形成する。例えば、打ち込みエネルギ
ー５０ｋｅＶ、ドーズ量３×１０15個／ｃｍ2 とする条
件でヒ素をイオン注入して、このｎＭＯＳ形成領域にお
ける高濃度拡散領域３３を形成する。この後、フォレジ
スト膜３２を除去する。
リソグラフィと現像処理とによってダミーゲートパター
ン２６ｐとそのサイドウォール３１およびｐＭＯＳ形成
領域を覆った状態にフォトレジスト膜３２を形成し、続
いて、イオン注入法によって高濃度不純物をｎＭＯＳ形
成領域における拡散領域に注入し、トランジスタの高濃
度拡散領域３３を形成する。例えば、打ち込みエネルギ
ー５０ｋｅＶ、ドーズ量３×１０15個／ｃｍ2 とする条
件でヒ素をイオン注入して、このｎＭＯＳ形成領域にお
ける高濃度拡散領域３３を形成する。この後、フォレジ
スト膜３２を除去する。
【００３９】次いで、図３の（９）に示すようにフォト
リソグラフィと現像処理とによってダミーゲートパター
ン２６ｎとそのサイドウォール３１およびｎＭＯＳ形成
領域を覆った状態にフォトレジスト膜３４を形成し、続
いて、イオン注入法によって高濃度不純物をｐＭＯＳ形
成領域における拡散領域に注入し、トランジスタの高濃
度拡散領域（図示略）を形成する。例えば、打ち込みエ
ネルギー２０ｋｅＶ、ドーズ量３×１０15個／ｃｍ2 と
する条件で２フッ化ホウ素（ＢＦ2 + ）をイオン注入し
て、このｐＭＯＳ形成領域における高濃度拡散領域を形
成する。この後、フォレジスト膜３４を除去する。次い
で、ＲＴＡ処理を例えば１０００℃で１０秒間行い、ｎ
ＭＯＳ形成領域の高濃度拡散領域３３、ｐＭＯＳ形成領
域の高濃度拡散領域（図示略）における不純物を共に活
性化させ、ソース・ドレイン領域３５を形成する。
リソグラフィと現像処理とによってダミーゲートパター
ン２６ｎとそのサイドウォール３１およびｎＭＯＳ形成
領域を覆った状態にフォトレジスト膜３４を形成し、続
いて、イオン注入法によって高濃度不純物をｐＭＯＳ形
成領域における拡散領域に注入し、トランジスタの高濃
度拡散領域（図示略）を形成する。例えば、打ち込みエ
ネルギー２０ｋｅＶ、ドーズ量３×１０15個／ｃｍ2 と
する条件で２フッ化ホウ素（ＢＦ2 + ）をイオン注入し
て、このｐＭＯＳ形成領域における高濃度拡散領域を形
成する。この後、フォレジスト膜３４を除去する。次い
で、ＲＴＡ処理を例えば１０００℃で１０秒間行い、ｎ
ＭＯＳ形成領域の高濃度拡散領域３３、ｐＭＯＳ形成領
域の高濃度拡散領域（図示略）における不純物を共に活
性化させ、ソース・ドレイン領域３５を形成する。
【００４０】次いで、図３の（１０）に示すように、ダ
ミーゲートパターン２６ｎ、２６ｐとそのサイドウォー
ル３１を覆って層間絶縁膜３６を形成する。ここで、前
記サイドウォール３１としてＳｉＮを用いた場合、この
層間絶縁膜３６としてＳｉＯ2 を用いれば、サイドウォ
ール３１はソース・ドレインを形成するためのマスクと
なるだけでなく、活性領域のコンタクトホール、すなわ
ちソース・ドレイン領域と上部メタル配線とを接続する
ためのコンタクトホールを形成する際のエッチング停止
層となり、コンタクトホール内に埋め込まれる導電材料
とゲート電極の側壁との接触を防止するものとなる。
ミーゲートパターン２６ｎ、２６ｐとそのサイドウォー
ル３１を覆って層間絶縁膜３６を形成する。ここで、前
記サイドウォール３１としてＳｉＮを用いた場合、この
層間絶縁膜３６としてＳｉＯ2 を用いれば、サイドウォ
ール３１はソース・ドレインを形成するためのマスクと
なるだけでなく、活性領域のコンタクトホール、すなわ
ちソース・ドレイン領域と上部メタル配線とを接続する
ためのコンタクトホールを形成する際のエッチング停止
層となり、コンタクトホール内に埋め込まれる導電材料
とゲート電極の側壁との接触を防止するものとなる。
【００４１】次いで、ＣＭＰ法によって層間絶縁膜３６
を研磨し、図３の（１１）に示すようにダミーゲートパ
ターン２６ｎ、２６ｐの上面をそれぞれ露出させる。次
いで、図３の（１２）に示すようにフォトリソグラフィ
と現像処理とによってダミーゲートパターン２６ｐとそ
のサイドウォール３１およびｐＭＯＳ形成領域を覆った
状態にフォトレジスト膜３７を形成する。
を研磨し、図３の（１１）に示すようにダミーゲートパ
ターン２６ｎ、２６ｐの上面をそれぞれ露出させる。次
いで、図３の（１２）に示すようにフォトリソグラフィ
と現像処理とによってダミーゲートパターン２６ｐとそ
のサイドウォール３１およびｐＭＯＳ形成領域を覆った
状態にフォトレジスト膜３７を形成する。
【００４２】次いで、ＲＩＥやウエットエッチングなど
の、ダミーゲートパターン２６ｎと層間絶縁膜３６との
間で選択比のとれるエッチング法によってダミーゲート
パターン２６ｎを選択的にエッチングし、ダミーゲート
パターン２６ｎを除去する。続いて、このダミーゲート
パターン２６ｎの下のシリコン酸化膜２３を除去し、こ
れによってダミーゲートパターン２６ｎの形成箇所に凹
部３８ｎを形成する。この後、フォレジスト膜３７を除
去する。
の、ダミーゲートパターン２６ｎと層間絶縁膜３６との
間で選択比のとれるエッチング法によってダミーゲート
パターン２６ｎを選択的にエッチングし、ダミーゲート
パターン２６ｎを除去する。続いて、このダミーゲート
パターン２６ｎの下のシリコン酸化膜２３を除去し、こ
れによってダミーゲートパターン２６ｎの形成箇所に凹
部３８ｎを形成する。この後、フォレジスト膜３７を除
去する。
【００４３】次いで、例えばＣＶＤ法によってＴａ2 Ｏ
5 を堆積成膜し、図４の（１３）に示すように前記凹部
３８ｎの底面および側面を覆った状態で層間絶縁膜３６
上に絶縁膜３９を形成する。なお、この絶縁膜３９の形
成に代えて、例えば熱酸化法により凹部３８ｎの底面、
すなわちシリコン基板表面にＳｉＯ2 膜を形成してもよ
い。
5 を堆積成膜し、図４の（１３）に示すように前記凹部
３８ｎの底面および側面を覆った状態で層間絶縁膜３６
上に絶縁膜３９を形成する。なお、この絶縁膜３９の形
成に代えて、例えば熱酸化法により凹部３８ｎの底面、
すなわちシリコン基板表面にＳｉＯ2 膜を形成してもよ
い。
【００４４】次いで、ＣＶＤ法やスパッタ法等により、
前記絶縁膜３９上にゲート電極材料として導電膜材料を
成膜し、図４の（１４）に示すように導電膜４０を形成
する。この導電膜材料としては、後述するｐＭＯＳ形成
領域側の凹部内に成膜する導電膜材料に比べ、仕事関数
の小さい材料が用いられる。具体的には、Ｗ、Ａｌ、Ｃ
ｕ、ＷＮ、ＴｉＮ、Ｔａ、ＴａＮ等の金属あるいは金属
窒化物が用いられ、本例ではＴｉＮが用いられる。
前記絶縁膜３９上にゲート電極材料として導電膜材料を
成膜し、図４の（１４）に示すように導電膜４０を形成
する。この導電膜材料としては、後述するｐＭＯＳ形成
領域側の凹部内に成膜する導電膜材料に比べ、仕事関数
の小さい材料が用いられる。具体的には、Ｗ、Ａｌ、Ｃ
ｕ、ＷＮ、ＴｉＮ、Ｔａ、ＴａＮ等の金属あるいは金属
窒化物が用いられ、本例ではＴｉＮが用いられる。
【００４５】ここで、各金属の仕事関数（φ）は、Ｗ；
４．５〔ｅＶ〕、Ａｌ；４．２〔ｅＶ〕、Ｃｕ；４．６
〔ｅＶ〕、Ｔｉ；３．９〔ｅＶ〕、Ｔａ；４．１〔ｅ
Ｖ〕である。なお、これら金属窒化物についての仕事関
数（φ）は記載しないものの、これら窒化物間において
は対応する金属と同様な関係、すなわち仕事関数（φ）
が高い順にＷ＞Ｔａ＞Ｔｉであることから、これらの窒
化物についてもその仕事関数がＷＮ＞ＴａＮ＞ＴｉＮの
順で高くなる。このようにして形成した導電膜４０は、
この後形成する導電層と前記絶縁膜３９との反応を防止
するバリア膜としても機能するようになっている。
４．５〔ｅＶ〕、Ａｌ；４．２〔ｅＶ〕、Ｃｕ；４．６
〔ｅＶ〕、Ｔｉ；３．９〔ｅＶ〕、Ｔａ；４．１〔ｅ
Ｖ〕である。なお、これら金属窒化物についての仕事関
数（φ）は記載しないものの、これら窒化物間において
は対応する金属と同様な関係、すなわち仕事関数（φ）
が高い順にＷ＞Ｔａ＞Ｔｉであることから、これらの窒
化物についてもその仕事関数がＷＮ＞ＴａＮ＞ＴｉＮの
順で高くなる。このようにして形成した導電膜４０は、
この後形成する導電層と前記絶縁膜３９との反応を防止
するバリア膜としても機能するようになっている。
【００４６】次いで、ＣＶＤ法やスパッタ法等により、
前記凹部３８ｎ内を埋め込んだ状態で前記導電膜４０上
に導電層材料を成膜し、導電層４１を形成する。導電層
材料としては、前記導電膜材料と同様に、Ｗ、Ａｌ、Ｃ
ｕ、ＷＮ、ＴｉＮ、Ｔａ、ＴａＮ等の金属あるいは金属
窒化物が用いられるが、該導電層４１と前記導電膜４０
とから得られるゲート電極を低抵抗化するため、より低
抵抗で高融点の金属が好適とされ、本例ではＷが用いら
れる。
前記凹部３８ｎ内を埋め込んだ状態で前記導電膜４０上
に導電層材料を成膜し、導電層４１を形成する。導電層
材料としては、前記導電膜材料と同様に、Ｗ、Ａｌ、Ｃ
ｕ、ＷＮ、ＴｉＮ、Ｔａ、ＴａＮ等の金属あるいは金属
窒化物が用いられるが、該導電層４１と前記導電膜４０
とから得られるゲート電極を低抵抗化するため、より低
抵抗で高融点の金属が好適とされ、本例ではＷが用いら
れる。
【００４７】次いで、ＣＭＰ法によって層間絶縁膜３６
上の導電層４１、導電膜４０および絶縁膜３９を研磨
し、図４の（１５）に示すように前記凹部３８ｎ内にの
み導電層４１、導電膜４０および絶縁膜１２を残すこと
により、導電層４１と導電膜４０とからなる埋め込みゲ
ート電極４２およびゲート絶縁膜３９ａを形成する。次
いで、図４の（１６）に示すようにフォトリソグラフィ
と現像処理とによってダミーゲートパターン２６ｎとそ
のサイドウォール３１およびｎＭＯＳ形成領域を覆った
状態にフォトレジスト膜４３を形成する。
上の導電層４１、導電膜４０および絶縁膜３９を研磨
し、図４の（１５）に示すように前記凹部３８ｎ内にの
み導電層４１、導電膜４０および絶縁膜１２を残すこと
により、導電層４１と導電膜４０とからなる埋め込みゲ
ート電極４２およびゲート絶縁膜３９ａを形成する。次
いで、図４の（１６）に示すようにフォトリソグラフィ
と現像処理とによってダミーゲートパターン２６ｎとそ
のサイドウォール３１およびｎＭＯＳ形成領域を覆った
状態にフォトレジスト膜４３を形成する。
【００４８】次いで、ＲＩＥやウエットエッチングなど
の、ダミーゲートパターン２６ｐと層間絶縁膜３６との
間で選択比のとれるエッチング法によってダミーゲート
パターン２６ｐを選択的にエッチングし、ダミーゲート
パターン２６ｐを除去する。続いて、このダミーゲート
パターン２６ｐの下のシリコン酸化膜２３を除去し、こ
れによってダミーゲートパターン２６ｐの形成箇所に凹
部３８ｐを形成する。この後、フォレジスト膜４３を除
去する。
の、ダミーゲートパターン２６ｐと層間絶縁膜３６との
間で選択比のとれるエッチング法によってダミーゲート
パターン２６ｐを選択的にエッチングし、ダミーゲート
パターン２６ｐを除去する。続いて、このダミーゲート
パターン２６ｐの下のシリコン酸化膜２３を除去し、こ
れによってダミーゲートパターン２６ｐの形成箇所に凹
部３８ｐを形成する。この後、フォレジスト膜４３を除
去する。
【００４９】次いで、例えばＣＶＤ法によってＴａ2 Ｏ
5 を堆積成膜し、図５の（１７）に示すように前記凹部
３８ｐの底面および側面を覆った状態で層間絶縁膜３６
上に絶縁膜４４を形成する。なお、この絶縁膜４４の形
成に代えて、例えば熱酸化法により凹部３８ｎの底面、
すなわちシリコン基板表面にＳｉＯ2 膜を形成してもよ
い。
5 を堆積成膜し、図５の（１７）に示すように前記凹部
３８ｐの底面および側面を覆った状態で層間絶縁膜３６
上に絶縁膜４４を形成する。なお、この絶縁膜４４の形
成に代えて、例えば熱酸化法により凹部３８ｎの底面、
すなわちシリコン基板表面にＳｉＯ2 膜を形成してもよ
い。
【００５０】次いで、ＣＶＤ法やスパッタ法等により、
前記絶縁膜４４上にゲート電極材料として導電膜材料を
成膜し、図５の（１８）に示すように導電膜４５を形成
する。この導電膜材料としては、前述したように、前記
ｎＭＯＳ形成領域側の凹部３８ｎ内に成膜する導電膜材
料に比べ、仕事関数の大きい材料が用いられる。具体的
には、Ｗ、Ａｌ、Ｃｕ、ＷＮ、ＴｉＮ、Ｔａ、ＴａＮ等
の金属あるいは金属窒化物が用いられ、本例ではＴｉＮ
より仕事関数の大きいＷＮあるいはＴａＮが用いられ
る。このようにして形成した導電膜４５は、ｎＭＯＳ形
成領域側の導電膜４０と同様に、この後形成する導電層
と前記絶縁膜４４との反応を防止するバリア膜としても
機能するようになっている。
前記絶縁膜４４上にゲート電極材料として導電膜材料を
成膜し、図５の（１８）に示すように導電膜４５を形成
する。この導電膜材料としては、前述したように、前記
ｎＭＯＳ形成領域側の凹部３８ｎ内に成膜する導電膜材
料に比べ、仕事関数の大きい材料が用いられる。具体的
には、Ｗ、Ａｌ、Ｃｕ、ＷＮ、ＴｉＮ、Ｔａ、ＴａＮ等
の金属あるいは金属窒化物が用いられ、本例ではＴｉＮ
より仕事関数の大きいＷＮあるいはＴａＮが用いられ
る。このようにして形成した導電膜４５は、ｎＭＯＳ形
成領域側の導電膜４０と同様に、この後形成する導電層
と前記絶縁膜４４との反応を防止するバリア膜としても
機能するようになっている。
【００５１】次いで、ＣＶＤ法やスパッタ法等により、
前記凹部３８ｐ内を埋め込んだ状態で前記導電膜４５上
に導電層材料を成膜し、導電層４６を形成する。導電層
材料としては、ｎＭＯＳ形成領域側の導電層材料と同様
に低抵抗で高融点の金属が用いられ、好ましくはｎＭＯ
Ｓ形成領域側の導電層材料と同じ材料が用いられる。こ
のように導電層材料をｎＭＯＳ形成領域とｐＭＯＳ形成
領域とで同じにすれば、得られるゲート電極のシート抵
抗がｎ型とｐ型とでほぼ等しくなり、バラツキがほとん
どなくなるからである。したがって、本例ではｐＭＯＳ
形成領域側の導電層材料にもＷが用いられる。
前記凹部３８ｐ内を埋め込んだ状態で前記導電膜４５上
に導電層材料を成膜し、導電層４６を形成する。導電層
材料としては、ｎＭＯＳ形成領域側の導電層材料と同様
に低抵抗で高融点の金属が用いられ、好ましくはｎＭＯ
Ｓ形成領域側の導電層材料と同じ材料が用いられる。こ
のように導電層材料をｎＭＯＳ形成領域とｐＭＯＳ形成
領域とで同じにすれば、得られるゲート電極のシート抵
抗がｎ型とｐ型とでほぼ等しくなり、バラツキがほとん
どなくなるからである。したがって、本例ではｐＭＯＳ
形成領域側の導電層材料にもＷが用いられる。
【００５２】次いで、ＣＭＰ法によって層間絶縁膜４４
上の導電層４６、導電膜４５および絶縁膜４４を研磨
し、図５の（１９）に示すように前記凹部３８ｐ内にの
み導電層４６、導電膜４５および絶縁膜４４を残すこと
により、導電層４６と導電膜４５とからなる埋め込みゲ
ート電極４７およびゲート絶縁膜４４ａを形成する。そ
の後、層間絶縁膜（図示略）を積層し、さらに配線とト
ランジスタ部とを接続するコンタクトを開孔して通常の
配線工程を終了し、本発明における請求項１記載の半導
体装置の一例となる半導体装置を得る。
上の導電層４６、導電膜４５および絶縁膜４４を研磨
し、図５の（１９）に示すように前記凹部３８ｐ内にの
み導電層４６、導電膜４５および絶縁膜４４を残すこと
により、導電層４６と導電膜４５とからなる埋め込みゲ
ート電極４７およびゲート絶縁膜４４ａを形成する。そ
の後、層間絶縁膜（図示略）を積層し、さらに配線とト
ランジスタ部とを接続するコンタクトを開孔して通常の
配線工程を終了し、本発明における請求項１記載の半導
体装置の一例となる半導体装置を得る。
【００５３】このようにして得られた半導体装置にあっ
ては、ｎＭＯＳトランジスタにおける埋め込みゲート電
極４２の導電膜４０に比べ、ｐＭＯＳトランジスタにお
ける埋め込みゲート電極４７の導電膜４５の方が仕事関
数の大きい材料によって形成されているので、実質的に
しきい値電圧を左右する導電膜の仕事関数がこのように
ｎＭＯＳトランジスタとｐＭＯＳトランジスタとで異な
っていることにより、ｎＭＯＳトランジスタとｐＭＯＳ
トランジスタとの間のしきい値電圧の調整が従来に比べ
容易になる。
ては、ｎＭＯＳトランジスタにおける埋め込みゲート電
極４２の導電膜４０に比べ、ｐＭＯＳトランジスタにお
ける埋め込みゲート電極４７の導電膜４５の方が仕事関
数の大きい材料によって形成されているので、実質的に
しきい値電圧を左右する導電膜の仕事関数がこのように
ｎＭＯＳトランジスタとｐＭＯＳトランジスタとで異な
っていることにより、ｎＭＯＳトランジスタとｐＭＯＳ
トランジスタとの間のしきい値電圧の調整が従来に比べ
容易になる。
【００５４】また、埋め込みゲート電極４２の導電層４
１と埋め込みゲート電極４７の導電層４６とを同じ金属
材料（本例ではＷ）で形成しているので、埋め込みゲー
ト電極４２のシート抵抗と埋め込みゲート電極４７のシ
ート抵抗とをほぼ等しくすることができ、これによりｎ
ＭＯＳとｐＭＯＳとの間のバラツキをなくして特性向上
を図ることができる。
１と埋め込みゲート電極４７の導電層４６とを同じ金属
材料（本例ではＷ）で形成しているので、埋め込みゲー
ト電極４２のシート抵抗と埋め込みゲート電極４７のシ
ート抵抗とをほぼ等しくすることができ、これによりｎ
ＭＯＳとｐＭＯＳとの間のバラツキをなくして特性向上
を図ることができる。
【００５５】また、この半導体装置の製造方法にあって
は、ｐＭＯＳ形成領域の凹部３８ｐ内に埋め込んだ導電
膜材料を、ｎＭＯＳ形成領域の凹部３８ｎ内に埋め込ん
だ導電膜材料に比べて仕事関数の大きいものとするの
で、ｐＭＯＳトランジスタのしきい値電圧をｎＭＯＳト
ランジスタのしきい値電圧に近くなるように調整するこ
とができ、したがってｎＭＯＳトランジスタとｐＭＯＳ
トランジスタとの間のしきい値電圧の調整を従来に比べ
容易にすることができる。
は、ｐＭＯＳ形成領域の凹部３８ｐ内に埋め込んだ導電
膜材料を、ｎＭＯＳ形成領域の凹部３８ｎ内に埋め込ん
だ導電膜材料に比べて仕事関数の大きいものとするの
で、ｐＭＯＳトランジスタのしきい値電圧をｎＭＯＳト
ランジスタのしきい値電圧に近くなるように調整するこ
とができ、したがってｎＭＯＳトランジスタとｐＭＯＳ
トランジスタとの間のしきい値電圧の調整を従来に比べ
容易にすることができる。
【００５６】なお、前記実施形態例では、埋め込みゲー
ト電極４２（４７）を、導電膜４０（４５）と導電層４
１（４６）とによって構成したが、図６に示すように埋
め込みゲート電極４２、４７をそれぞれ金属あるいは金
属化合物からなる単一層で構成するとともに、ｎＭＯＳ
トランジスタの埋め込みゲート電極４２に比べ、ｐＭＯ
Ｓトランジスタの埋め込みゲート電極４７の方を仕事関
数の大きい材料によって形成してもよく、このような構
成とすれば、図１〜図５に示した実施形態例に比べプロ
セスを簡略化することができ、したがって生産コストの
低減することができる。
ト電極４２（４７）を、導電膜４０（４５）と導電層４
１（４６）とによって構成したが、図６に示すように埋
め込みゲート電極４２、４７をそれぞれ金属あるいは金
属化合物からなる単一層で構成するとともに、ｎＭＯＳ
トランジスタの埋め込みゲート電極４２に比べ、ｐＭＯ
Ｓトランジスタの埋め込みゲート電極４７の方を仕事関
数の大きい材料によって形成してもよく、このような構
成とすれば、図１〜図５に示した実施形態例に比べプロ
セスを簡略化することができ、したがって生産コストの
低減することができる。
【００５７】また、前記実施形態例では、同一半導体基
板上にｐＭＯＳトランジスタとｎＭＯＳトランジスタと
を有したＣＭＯＳトランジスタの製造方法に、本発明を
適用した例を示したが、本発明はこれに限定されること
なく、同一半導体基板上に同一導電型のＭＯＳトランジ
スタが複数ある場合にも適用することができる。
板上にｐＭＯＳトランジスタとｎＭＯＳトランジスタと
を有したＣＭＯＳトランジスタの製造方法に、本発明を
適用した例を示したが、本発明はこれに限定されること
なく、同一半導体基板上に同一導電型のＭＯＳトランジ
スタが複数ある場合にも適用することができる。
【００５８】すなわち、同一導電型のＭＯＳトランジス
タであっても、半導体集積回路（半導体装置）上におい
てその使用目的（用途）が異なる場合に、その使用目的
に応じてしきい値電圧に差をつけたい場合がある。この
ような場合、従来では半導体基板（シリコン基板）に導
入する不純物の濃度を変えることなどで調整していた
が、その後の熱プロセスなどによって不純物濃度が大き
く影響を受けてしまうため、このしきい値電圧の調整を
簡単にはできないのが現状である。
タであっても、半導体集積回路（半導体装置）上におい
てその使用目的（用途）が異なる場合に、その使用目的
に応じてしきい値電圧に差をつけたい場合がある。この
ような場合、従来では半導体基板（シリコン基板）に導
入する不純物の濃度を変えることなどで調整していた
が、その後の熱プロセスなどによって不純物濃度が大き
く影響を受けてしまうため、このしきい値電圧の調整を
簡単にはできないのが現状である。
【００５９】しかして、本発明のごとく使用目的（用
途）の異なるＭＯＳトランジスタ（第１ＭＯＳトランジ
スタ）とＭＯＳトランジスタ（第２ＭＯＳトランジス
タ）とを、それぞれのゲート電極を互いに仕事関数の異
なる材料で形成することにより、しきい値電圧を異なっ
て形成することができ、したがってしきい値電圧の制御
を従来のごとく基板に導入する不純物の濃度のみで行う
ことなく、ゲート電極の材料によって容易に調整するこ
とができる。
途）の異なるＭＯＳトランジスタ（第１ＭＯＳトランジ
スタ）とＭＯＳトランジスタ（第２ＭＯＳトランジス
タ）とを、それぞれのゲート電極を互いに仕事関数の異
なる材料で形成することにより、しきい値電圧を異なっ
て形成することができ、したがってしきい値電圧の制御
を従来のごとく基板に導入する不純物の濃度のみで行う
ことなく、ゲート電極の材料によって容易に調整するこ
とができる。
【００６０】
【発明の効果】以上説明したように本発明における請求
項１記載の半導体装置は、ｎＭＯＳトランジスタのゲー
ト電極に比べ、ｐＭＯＳトランジスタのゲート電極の方
を仕事関数の大きい材料によって形成したものであるか
ら、通常はｎＭＯＳトランジスタに比べてｐＭＯＳトラ
ンジスタの方がしきい値電圧が小さいものの、ｐＭＯＳ
トランジスタのしきい値電圧がｎＭＯＳトランジスタの
しきい値電圧に近くなるよう調整されたものとなり、し
たがってｎＭＯＳトランジスタとｐＭＯＳトランジスタ
との間のしきい値電圧の調整が従来に比べ容易なものと
なる。また、このようにｎＭＯＳトランジスタとｐＭＯ
Ｓトランジスタとの間でしきい値電圧が調整されている
ことから、この半導体装置を、低消費電力向けデバイス
として低Ｖｔｈ化が必要な半導体装置に適用した場合
に、特に有利となる。
項１記載の半導体装置は、ｎＭＯＳトランジスタのゲー
ト電極に比べ、ｐＭＯＳトランジスタのゲート電極の方
を仕事関数の大きい材料によって形成したものであるか
ら、通常はｎＭＯＳトランジスタに比べてｐＭＯＳトラ
ンジスタの方がしきい値電圧が小さいものの、ｐＭＯＳ
トランジスタのしきい値電圧がｎＭＯＳトランジスタの
しきい値電圧に近くなるよう調整されたものとなり、し
たがってｎＭＯＳトランジスタとｐＭＯＳトランジスタ
との間のしきい値電圧の調整が従来に比べ容易なものと
なる。また、このようにｎＭＯＳトランジスタとｐＭＯ
Ｓトランジスタとの間でしきい値電圧が調整されている
ことから、この半導体装置を、低消費電力向けデバイス
として低Ｖｔｈ化が必要な半導体装置に適用した場合
に、特に有利となる。
【００６１】請求項３記載の半導体装置は、第１ＭＯＳ
トランジスタと第２ＭＯＳトランジスタとが、それぞれ
のゲート電極が互いに仕事関数の異なる材料からなって
いることによりしきい値電圧が異なって形成されたもの
であるから、しきい値電圧の制御が従来のごとく基板に
導入する不純物の濃度のみで行うことなく、ゲート電極
の材料によって容易に調整可能なものとなっており、し
たがって同一半導体基板上に使用目的（用途）が異なり
よってしきい値電圧に差をつけたいＭＯＳトランジスタ
がある場合に、その調整を容易に行うことができる。
トランジスタと第２ＭＯＳトランジスタとが、それぞれ
のゲート電極が互いに仕事関数の異なる材料からなって
いることによりしきい値電圧が異なって形成されたもの
であるから、しきい値電圧の制御が従来のごとく基板に
導入する不純物の濃度のみで行うことなく、ゲート電極
の材料によって容易に調整可能なものとなっており、し
たがって同一半導体基板上に使用目的（用途）が異なり
よってしきい値電圧に差をつけたいＭＯＳトランジスタ
がある場合に、その調整を容易に行うことができる。
【００６２】請求項５記載の半導体装置の製造方法は、
ｐＭＯＳトランジスタ形成領域の凹部内に、該凹部内の
ゲート絶縁膜を覆って金属あるいは金属化合物からなる
第２の材料を埋め込んでゲート電極を形成するととも
に、この第２の材料をｎＭＯＳトランジスタ形成領域の
凹部内に埋め込んだ第１の材料より仕事関数の大きいも
のとする方法であるから、通常はｎＭＯＳトランジスタ
に比べてｐＭＯＳトランジスタの方がしきい値電圧が小
さくなるものの、本方法では、得られる半導体装置にお
けるｐＭＯＳトランジスタのしきい値電圧をｎＭＯＳト
ランジスタのしきい値電圧に近くなるように容易に調整
することができる。
ｐＭＯＳトランジスタ形成領域の凹部内に、該凹部内の
ゲート絶縁膜を覆って金属あるいは金属化合物からなる
第２の材料を埋め込んでゲート電極を形成するととも
に、この第２の材料をｎＭＯＳトランジスタ形成領域の
凹部内に埋め込んだ第１の材料より仕事関数の大きいも
のとする方法であるから、通常はｎＭＯＳトランジスタ
に比べてｐＭＯＳトランジスタの方がしきい値電圧が小
さくなるものの、本方法では、得られる半導体装置にお
けるｐＭＯＳトランジスタのしきい値電圧をｎＭＯＳト
ランジスタのしきい値電圧に近くなるように容易に調整
することができる。
【００６３】請求項７記載の半導体装置の製造方法は、
第２ＭＯＳトランジスタ形成領域の凹部内に、該凹部内
のゲート絶縁膜を覆って金属あるいは金属化合物からな
る第２の材料を埋め込んでゲート電極を形成するととも
に、この第２の材料を第１ＭＯＳトランジスタ形成領域
の凹部内に埋め込んだ第１の材料と仕事関数の異なるも
のとする方法であるから、しきい値電圧の制御を従来の
ごとく基板に導入する不純物の濃度のみで行うことな
く、ゲート電極の材料によって容易に調整することがで
きる。
第２ＭＯＳトランジスタ形成領域の凹部内に、該凹部内
のゲート絶縁膜を覆って金属あるいは金属化合物からな
る第２の材料を埋め込んでゲート電極を形成するととも
に、この第２の材料を第１ＭＯＳトランジスタ形成領域
の凹部内に埋め込んだ第１の材料と仕事関数の異なるも
のとする方法であるから、しきい値電圧の制御を従来の
ごとく基板に導入する不純物の濃度のみで行うことな
く、ゲート電極の材料によって容易に調整することがで
きる。
【図１】（１）〜（４）は、本発明の半導体装置の製造
方法の一実施形態例を工程順に説明するための要部側断
面図である。
方法の一実施形態例を工程順に説明するための要部側断
面図である。
【図２】（５）〜（８）は、本発明の半導体装置の製造
方法の一実施形態例を示す図であって、図１の（４）に
続く工程を順に説明するための要部側断面図である。
方法の一実施形態例を示す図であって、図１の（４）に
続く工程を順に説明するための要部側断面図である。
【図３】（９）〜（１２）は、本発明の半導体装置の製
造方法の一実施形態例を示す図であって、図２の（８）
に続く工程を順に説明するための要部側断面図である。
造方法の一実施形態例を示す図であって、図２の（８）
に続く工程を順に説明するための要部側断面図である。
【図４】（１３）〜（１６）は、本発明の半導体装置の
製造方法の一実施形態例を示す図であって、図３の（１
２）に続く工程を順に説明するための要部側断面図であ
る。
製造方法の一実施形態例を示す図であって、図３の（１
２）に続く工程を順に説明するための要部側断面図であ
る。
【図５】（１７）〜（１９）は、本発明の半導体装置の
製造方法の一実施形態例を示す図であって、図４の（１
６）に続く工程を順に説明するための要部側断面図であ
る。
製造方法の一実施形態例を示す図であって、図４の（１
６）に続く工程を順に説明するための要部側断面図であ
る。
【図６】本発明の半導体装置の他の実施形態例を示す要
部側断面図である。
部側断面図である。
【図７】（１）〜（５）は、従来の半導体装置の製造方
法の一例を工程順に説明するための要部側断面図であ
る。
法の一例を工程順に説明するための要部側断面図であ
る。
【図８】（６）〜（１０）は、従来の半導体装置の製造
方法の一例を示す図であって、図７の（５）に続く工程
を順に説明するための要部側断面図である。
方法の一例を示す図であって、図７の（５）に続く工程
を順に説明するための要部側断面図である。
【図９】（１１）〜（１５）は、従来の半導体装置の製
造方法の一例を示す図であって、図８の（１０）に続く
工程を順に説明するための要部側断面図である。
造方法の一例を示す図であって、図８の（１０）に続く
工程を順に説明するための要部側断面図である。
２６ｎ，２６ｐ…ダミーゲートパターン、３６…層間絶
縁膜、３８ｎ，３８ｐ…凹部、４０，４５…導電膜、４
１，４６…導電層、４２，４７…埋め込みゲート電極
縁膜、３８ｎ，３８ｐ…凹部、４０，４５…導電膜、４
１，４６…導電層、４２，４７…埋め込みゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１Ｐ Ｆターム(参考） 4M104 AA01 BB02 BB04 BB17 BB18 BB30 BB32 BB33 CC05 DD03 DD04 DD37 DD43 DD65 DD66 EE09 EE17 GG09 GG10 GG14 HH20 5F040 DA00 DB01 DB03 DC01 EC01 EC04 EC08 EC10 EC12 ED03 EF02 EK01 EK05 FA01 FA02 FA05 FA07 FB02 FC28 5F048 AA00 AA07 AC03 BA01 BB10 BB11 BB15 BC06 BE03 BG02 BG12 BG14 DA25 DA27
Claims (8)
- 【請求項１】 同一半導体基板上にｐＭＯＳトランジス
タとｎＭＯＳトランジスタとを有し、これらＭＯＳトラ
ンジスタのゲート電極が金属あるいは金属化合物からな
る材料で形成された半導体装置において、 ｐＭＯＳトランジスタのゲート電極とｎＭＯＳトランジ
スタのゲート電極とが仕事関数の異なる材料からなり、
ｎＭＯＳトランジスタのゲート電極に比べ、ｐＭＯＳト
ランジスタのゲート電極の方が仕事関数の大きい材料に
よって形成されていることを特徴とする半導体装置。 - 【請求項２】 前記ｐＭＯＳトランジスタのゲート電極
およびｎＭＯＳトランジスタのゲート電極が、それぞれ
ゲート絶縁膜に接する導電膜とこの導電膜上に埋め込ま
れた導電層とを有してなり、ｎＭＯＳトランジスタのゲ
ート電極の導電膜に比べ、ｐＭＯＳトランジスタのゲー
ト電極の導電膜の方が仕事関数の大きい材料によって形
成されていることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 同一半導体基板上に同一の導電型である
第１ＭＯＳトランジスタと第２ＭＯＳトランジスタとを
有し、これらＭＯＳトランジスタのゲート電極が金属あ
るいは金属化合物からなる材料で形成された半導体装置
において、 第１ＭＯＳトランジスタと第２ＭＯＳトランジスタと
は、それぞれのゲート電極が互いに仕事関数の異なる材
料からなることにより、しきい値電圧が異なって形成さ
れていることを特徴とする半導体装置。 - 【請求項４】 前記第１ＭＯＳトランジスタのゲート電
極および第２ＭＯＳトランジスタのゲート電極が、それ
ぞれゲート絶縁膜に接する導電膜とこの導電膜上に埋め
込まれた導電層とを有してなり、これら第１ＭＯＳトラ
ンジスタのゲート電極の導電膜と第２ＭＯＳトランジス
タのゲート電極の導電膜とが互いに仕事関数の異なる材
料によって形成されていることを特徴とする請求項３記
載の半導体装置。 - 【請求項５】 半導体基板上の、ｐＭＯＳトランジスタ
形成領域およびｎＭＯＳトランジスタ形成領域のそれぞ
れのゲート形成予定領域にゲートパターンを形成する工
程と、 これらゲートパターンをマスクとして前記ｐＭＯＳトラ
ンジスタ形成領域およびｎＭＯＳトランジスタ形成領域
のそれぞれに不純物を注入し、電気的活性領域を形成す
る工程と、 電気的活性領域形成後、前記ゲートパターンの側壁部に
絶縁膜からなるサイドウォールを形成する工程と、 サイドウォール形成後、前記ゲートパターンを選択的に
除去する工程と、 前記ゲートパターンを除去したことによって形成された
凹部の底部にゲート絶縁膜を形成する工程と、 前記ｎＭＯＳトランジスタ形成領域の前記凹部内に、該
凹部内のゲート絶縁膜を覆って金属あるいは金属化合物
からなる第１の材料を埋め込んで、ゲート電極を形成す
るとともに、前記ｐＭＯＳトランジスタ形成領域の前記
凹部内に、該凹部内のゲート絶縁膜を覆って金属あるい
は金属化合物からなり前記第１の材料より仕事関数の大
きい第２の材料を埋め込んで、ゲート電極を形成する工
程と、を備えたことを特徴とする半導体装置の製造方
法。 - 【請求項６】 前記第１の材料および第２の材料が、い
ずれも凹部内のゲート絶縁膜を覆う導電膜材料とこの導
電膜材料の上に設けられる導電層材料とを有してなり、
前記第１の材料の導電膜材料に比べ、前記第２の材料の
導電膜材料の方が仕事関数の大きい材料によって形成さ
れていることを特徴とする請求項５記載の半導体装置の
製造方法。 - 【請求項７】 半導体基板上の、第１ＭＯＳトランジス
タ形成領域および第２ＭＯＳトランジスタ形成領域のそ
れぞれのゲート形成予定領域にゲートパターンを形成す
る工程と、 これらゲートパターンをマスクとして前記第１ＭＯＳト
ランジスタ形成領域および第２ＭＯＳトランジスタ形成
領域のそれぞれに不純物を注入し、電気的活性領域を形
成する工程と、 電気的活性領域形成後、前記ゲートパターンの側壁部に
絶縁膜からなるサイドウォールを形成する工程と、 サイドウォール形成後、前記ゲートパターンを選択的に
除去する工程と、 前記ゲートパターンを除去したことによって形成された
凹部の底部にゲート絶縁膜を形成する工程と、 前記第１ＭＯＳトランジスタ形成領域の前記凹部内に、
該凹部内のゲート絶縁膜を覆って金属あるいは金属化合
物からなる第１の材料を埋め込んで、ゲート電極を形成
するとともに、前記第２ＭＯＳトランジスタ形成領域の
前記凹部内に、該凹部内のゲート絶縁膜を覆って金属あ
るいは金属化合物からなり前記第１の材料と仕事関数の
異なる第２の材料を埋め込んで、ゲート電極を形成する
工程と、を備えたことを特徴とする半導体装置の製造方
法。 - 【請求項８】 前記第１の材料および第２の材料が、い
ずれも凹部内のゲート絶縁膜を覆う導電膜材料とこの導
電膜材料の上に設けられる導電層材料とを有してなり、
これら第１の材料の導電膜材料と第２の材料の導電膜材
料とが互いに仕事関数の異なる材料によって形成されて
いることを特徴とする請求項７記載の半導体装置の製造
方法。
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|---|---|---|---|
| JP19125399A JP4491858B2 (ja) | 1999-07-06 | 1999-07-06 | 半導体装置の製造方法 |
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| JP19125399A Expired - Lifetime JP4491858B2 (ja) | 1999-07-06 | 1999-07-06 | 半導体装置の製造方法 |
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