JPH1174527A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH1174527A JPH1174527A JP10185452A JP18545298A JPH1174527A JP H1174527 A JPH1174527 A JP H1174527A JP 10185452 A JP10185452 A JP 10185452A JP 18545298 A JP18545298 A JP 18545298A JP H1174527 A JPH1174527 A JP H1174527A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate
- forming
- insulating film
- dummy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 素子領域のエッジコーナー部における電界集
中を緩和し、トランジスタの特性劣化を防止することを
可能とする。 【解決手段】 半導体基板上に、第１の膜および第２の
膜を形成する工程と、第２の膜、第１の膜及び半導体基
板の上部を選択的に除去して、第１の溝を形成する工程
と、第１の溝に第１の絶縁膜を埋め込み、素子分離領域
を形成する工程と、素子分離領域により囲まれた第２の
膜をパターニングして、ダミーゲート層を形成する工程
と、ダミーゲート層をマスクとして用いて、半導体基板
に不純物を導入する工程と、ダミーゲート層および第１
の絶縁膜により囲まれた半導体基板上に第２の絶縁膜を
形成する工程と、ダミーゲート層および第１の膜を除去
し、第２の溝を形成する工程と、第２の溝内の前記半導
体基板上にゲート絶縁膜を形成する工程と、第２の溝内
の前記ゲート絶縁膜上にゲート電極を形成する工程とを
具備することを特徴とする。
中を緩和し、トランジスタの特性劣化を防止することを
可能とする。 【解決手段】 半導体基板上に、第１の膜および第２の
膜を形成する工程と、第２の膜、第１の膜及び半導体基
板の上部を選択的に除去して、第１の溝を形成する工程
と、第１の溝に第１の絶縁膜を埋め込み、素子分離領域
を形成する工程と、素子分離領域により囲まれた第２の
膜をパターニングして、ダミーゲート層を形成する工程
と、ダミーゲート層をマスクとして用いて、半導体基板
に不純物を導入する工程と、ダミーゲート層および第１
の絶縁膜により囲まれた半導体基板上に第２の絶縁膜を
形成する工程と、ダミーゲート層および第１の膜を除去
し、第２の溝を形成する工程と、第２の溝内の前記半導
体基板上にゲート絶縁膜を形成する工程と、第２の溝内
の前記ゲート絶縁膜上にゲート電極を形成する工程とを
具備することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特に、ダミーゲートを形成する工
程を含む半導体装置の製造方法に関する。
その製造方法に係り、特に、ダミーゲートを形成する工
程を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタを用いた半導体集積
回路の高性能化及び低コスト化のため、素子サイズの微
細化が重要な役割を果たしている。素子サイズの微細化
は、ＳＴＩ（Shallow Trench Isolation）技術を用いて
実現することができるが、微細化による配線抵抗が増加
するという問題を解決するため、ゲート電極に抵抗の低
い金属材料を用いて配線抵抗を下げる方法が提案されて
いる。
回路の高性能化及び低コスト化のため、素子サイズの微
細化が重要な役割を果たしている。素子サイズの微細化
は、ＳＴＩ（Shallow Trench Isolation）技術を用いて
実現することができるが、微細化による配線抵抗が増加
するという問題を解決するため、ゲート電極に抵抗の低
い金属材料を用いて配線抵抗を下げる方法が提案されて
いる。
【０００３】ところが、従来のようにゲート絶縁膜及び
ゲート電極形成後にソース・ドレイン領域を形成する場
合、高温熱工程及び熱酸化工程が必要となり、メタル電
極の抵抗増加やゲート絶縁膜の信頼性劣化といった問題
があった。
ゲート電極形成後にソース・ドレイン領域を形成する場
合、高温熱工程及び熱酸化工程が必要となり、メタル電
極の抵抗増加やゲート絶縁膜の信頼性劣化といった問題
があった。
【０００４】これらの問題を解決する手段として、高温
工程を必要とするソース・ドレイン領域の形成工程を先
に行い、ソース・ドレイン領域に対して自己整合的に形
成されている溝にゲート絶縁膜及びゲート電極を埋め込
み形成する方法が提案されている。
工程を必要とするソース・ドレイン領域の形成工程を先
に行い、ソース・ドレイン領域に対して自己整合的に形
成されている溝にゲート絶縁膜及びゲート電極を埋め込
み形成する方法が提案されている。
【０００５】以下、図６７〜図６９を参照して、上記の
技術（特願平８−３５６４９３）の一例を説明する。な
お、図６７および図６８はトランジスタのＬ方向（チャ
ネル長方向）の断面を示した図であり、図６９はトラン
ジスタのＷ方向（チャネル幅方向）の断面を示した図で
ある。
技術（特願平８−３５６４９３）の一例を説明する。な
お、図６７および図６８はトランジスタのＬ方向（チャ
ネル長方向）の断面を示した図であり、図６９はトラン
ジスタのＷ方向（チャネル幅方向）の断面を示した図で
ある。
【０００６】まず、トレンチ素子分離（ＳＴＩ）技術を
用いて、Ｓｉ基板５０１にトランジスタ形成領域５０２
及び素子分離領域５０３を形成する（図６７（ａ）、図
６９（ａ））。
用いて、Ｓｉ基板５０１にトランジスタ形成領域５０２
及び素子分離領域５０３を形成する（図６７（ａ）、図
６９（ａ））。
【０００７】次いで、Ｓｉ基板５０１の露出した表面に
厚さ１０ｎｍ程度のＳｉＯ2 膜５０４を形成し、このＳ
ｉＯ2 膜５０４上にダミーゲートパターン用のポリＳｉ
膜を３００ｎｍ程度の膜厚で堆積し、例えばリソグラフ
ィー法とＲＩＥ法などを用いて加工し、ダミーゲートパ
ターン５０５を形成する（図６７（ｂ））。
厚さ１０ｎｍ程度のＳｉＯ2 膜５０４を形成し、このＳ
ｉＯ2 膜５０４上にダミーゲートパターン用のポリＳｉ
膜を３００ｎｍ程度の膜厚で堆積し、例えばリソグラフ
ィー法とＲＩＥ法などを用いて加工し、ダミーゲートパ
ターン５０５を形成する（図６７（ｂ））。
【０００８】次に、ダミーゲートパターン５０５をマス
クとして用いて、素子分離領域５０３により囲まれた素
子領域に、例えばリンのイオン注入を行ない、ｎ- 型拡
散領域５０６を形成する（図６７（ｃ））。
クとして用いて、素子分離領域５０３により囲まれた素
子領域に、例えばリンのイオン注入を行ない、ｎ- 型拡
散領域５０６を形成する（図６７（ｃ））。
【０００９】そして、Ｓｉ3 Ｎ4 膜を全面に堆積した
後、全面にＲＩＥを施し、ダミーゲートパターン５０５
の側壁に膜厚２０ｎｍ程度のＳｉ3 Ｎ4 膜５０７を形成
する（図６７（ｄ））。
後、全面にＲＩＥを施し、ダミーゲートパターン５０５
の側壁に膜厚２０ｎｍ程度のＳｉ3 Ｎ4 膜５０７を形成
する（図６７（ｄ））。
【００１０】その後、ダミーゲートパターン５０５およ
びＳｉ3 Ｎ4 膜５０７をマスクとして用いて、ｎ- 型拡
散領域５０６に、例えば砒素のイオン注入を行ない、ｎ
+ 型拡散領域５０８を形成し、いわゆるＬＤＤ構造を形
成する（図６７（ｅ））。
びＳｉ3 Ｎ4 膜５０７をマスクとして用いて、ｎ- 型拡
散領域５０６に、例えば砒素のイオン注入を行ない、ｎ
+ 型拡散領域５０８を形成し、いわゆるＬＤＤ構造を形
成する（図６７（ｅ））。
【００１１】次いで、全面にＣＶＤ−ＳｉＯ2 膜５０９
を例えば３００ｎｍ程度堆積し、例えば８００℃程度の
Ｎ2 雰囲気で３０分程度デンシファイを行なった後に、
全面をＣＭＰにより平坦化し、ダミーゲートパターン５
０５の表面を露出をさせる（図６８（ｆ））。
を例えば３００ｎｍ程度堆積し、例えば８００℃程度の
Ｎ2 雰囲気で３０分程度デンシファイを行なった後に、
全面をＣＭＰにより平坦化し、ダミーゲートパターン５
０５の表面を露出をさせる（図６８（ｆ））。
【００１２】次に、ダミーゲートパターン５０５を選択
的に除去して溝５１０を形成した後、所望の領域に形成
したレジスト膜（図示せず）、層間膜（ＳｉＯ2 膜５０
９）及び側壁絶縁膜（Ｓｉ3 Ｎ4 膜５０７）をマスクと
して用いて、溝５１０の下方のチャネル予定領域にのみ
イオン注入を行なう。このチャネル不純物の活性化は、
この後、例えばＲＴＡを用いて、８００℃、１０秒程度
の熱処理によって行ない、チャネル不純物領域５１１を
形成する（図６８（ｇ））。
的に除去して溝５１０を形成した後、所望の領域に形成
したレジスト膜（図示せず）、層間膜（ＳｉＯ2 膜５０
９）及び側壁絶縁膜（Ｓｉ3 Ｎ4 膜５０７）をマスクと
して用いて、溝５１０の下方のチャネル予定領域にのみ
イオン注入を行なう。このチャネル不純物の活性化は、
この後、例えばＲＴＡを用いて、８００℃、１０秒程度
の熱処理によって行ない、チャネル不純物領域５１１を
形成する（図６８（ｇ））。
【００１３】そして、溝部５１０の底面のＳｉＯ2 膜５
０４を除去する（図６８（ｈ）、図６９（ｂ））。
０４を除去する（図６８（ｈ）、図６９（ｂ））。
【００１４】次に、全面にゲート絶縁膜５１２として、
例えばＴａ2 Ｏ5 膜等の高誘電体膜を膜厚２０ｎｍ程度
堆積し、続いてゲート電極５１３として例えばＲｕなど
のメタル膜を全面に堆積する。その後、全面にＣＭＰを
施すことにより、メタル電極５１３及び高誘電体ゲート
膜５１２を溝５１０内に残留させ、溝５１０内に埋め込
まれた形とする（図６８（ｉ））。
例えばＴａ2 Ｏ5 膜等の高誘電体膜を膜厚２０ｎｍ程度
堆積し、続いてゲート電極５１３として例えばＲｕなど
のメタル膜を全面に堆積する。その後、全面にＣＭＰを
施すことにより、メタル電極５１３及び高誘電体ゲート
膜５１２を溝５１０内に残留させ、溝５１０内に埋め込
まれた形とする（図６８（ｉ））。
【００１５】その後、全面に層間絶縁膜としてＳｉＯ2
膜を約２００ｎｍ程度の膜厚堆積した後、この層間絶縁
膜に、ソース、ドレイン領域及びゲート電極へのコンタ
クトを開口し、更に、全面にＡｌ層を形成した後、これ
をパターニングしてＡｌ配線を形成する。そして、全面
にパッシベーション膜を堆積し、トランジスタの基本構
造が完了する。
膜を約２００ｎｍ程度の膜厚堆積した後、この層間絶縁
膜に、ソース、ドレイン領域及びゲート電極へのコンタ
クトを開口し、更に、全面にＡｌ層を形成した後、これ
をパターニングしてＡｌ配線を形成する。そして、全面
にパッシベーション膜を堆積し、トランジスタの基本構
造が完了する。
【００１６】しかしながら、上記の方法では、図６９
（ａ）及び図６９（ｂ）に示すように、２度も素子分離
領域の端部が露出するため、例えばフッ酸系のエッチン
グ液によってエッチングを施すと、この部分に大きな窪
みが形成され、素子領域のエッジコーナー部が露出して
しまう。従って、このエッジコーナー部に電界が集中
し、ゲート絶縁膜の信頼性低下等、トランジスタの特性
劣化が生じてしまう。
（ａ）及び図６９（ｂ）に示すように、２度も素子分離
領域の端部が露出するため、例えばフッ酸系のエッチン
グ液によってエッチングを施すと、この部分に大きな窪
みが形成され、素子領域のエッジコーナー部が露出して
しまう。従って、このエッジコーナー部に電界が集中
し、ゲート絶縁膜の信頼性低下等、トランジスタの特性
劣化が生じてしまう。
【００１７】このように、ダミーゲートパターンを用い
てソース・ドレイン領域を形成した後、ダミーゲートパ
ターンを除去することにより形成された溝内にゲート絶
縁膜及びゲート配線を形成するトランジスタの製造方法
において、従来は、素子分離領域端部に大きな窪みが生
じて、素子領域のエッジコーナー部が露出するため、エ
ッジコーナー部に電界が集中し、トランジスタの特性劣
化が生じるという問題があった。
てソース・ドレイン領域を形成した後、ダミーゲートパ
ターンを除去することにより形成された溝内にゲート絶
縁膜及びゲート配線を形成するトランジスタの製造方法
において、従来は、素子分離領域端部に大きな窪みが生
じて、素子領域のエッジコーナー部が露出するため、エ
ッジコーナー部に電界が集中し、トランジスタの特性劣
化が生じるという問題があった。
【００１８】次に、ダミーゲートを用いたＭＯＳトラン
ジスタの製造プロセスの他の問題点について説明する。
ジスタの製造プロセスの他の問題点について説明する。
【００１９】第１の問題点は次の通りである。
【００２０】ＤＲＡＭ等に使用されるＭＯＳトランジス
タの製造プロセスにおいては、図７０（ａ）に示すよう
に、ダミーゲート５０５の側面にエッチング耐性のある
側壁絶縁膜５０７を形成し、後に形成される層間絶縁膜
にゲート電極やソース・ドレイン領域へのコンタクトホ
ールを形成する際に多少の合せずれがあっても、側壁絶
縁膜５０７の存在のため、ゲート電極とソース・ドレイ
ン領域との短絡が防止され、それによって集積度を向上
させている。
タの製造プロセスにおいては、図７０（ａ）に示すよう
に、ダミーゲート５０５の側面にエッチング耐性のある
側壁絶縁膜５０７を形成し、後に形成される層間絶縁膜
にゲート電極やソース・ドレイン領域へのコンタクトホ
ールを形成する際に多少の合せずれがあっても、側壁絶
縁膜５０７の存在のため、ゲート電極とソース・ドレイ
ン領域との短絡が防止され、それによって集積度を向上
させている。
【００２１】これまで、ダマシンゲートトランジスタの
製造プロセスにおいて、非結晶シリコン膜５０５ａとシ
リコン窒化膜５０５ｂとからなるダミーゲート５０５の
側面（酸化膜が形成されている）に側壁絶縁膜５０７を
形成するには、層間絶縁膜にＣＭＰを施す際に、そのＣ
ＭＰ終了時に側壁絶縁膜５０７が露出しないように、側
壁絶縁膜５０７の高さを側壁絶縁膜５０７形成時のＲＩ
Ｅにより制御しなければならなかった。
製造プロセスにおいて、非結晶シリコン膜５０５ａとシ
リコン窒化膜５０５ｂとからなるダミーゲート５０５の
側面（酸化膜が形成されている）に側壁絶縁膜５０７を
形成するには、層間絶縁膜にＣＭＰを施す際に、そのＣ
ＭＰ終了時に側壁絶縁膜５０７が露出しないように、側
壁絶縁膜５０７の高さを側壁絶縁膜５０７形成時のＲＩ
Ｅにより制御しなければならなかった。
【００２２】しかし、図７０（ｂ）に示すように、ＣＭ
Ｐ終了時に側壁絶縁膜５０７の上部が露出した場合は、
図７０（ｃ）に示すように、ダミーゲート５０５を除去
する際に側壁絶縁膜５０７も消失するなど、エッチング
バラツキに対してのマージンが低かった。
Ｐ終了時に側壁絶縁膜５０７の上部が露出した場合は、
図７０（ｃ）に示すように、ダミーゲート５０５を除去
する際に側壁絶縁膜５０７も消失するなど、エッチング
バラツキに対してのマージンが低かった。
【００２３】通常のトランジスタの場合は、ゲート電極
の側壁絶縁膜５０７及びゲート電極上に形成するエッチ
ングストッパとしてシリコン窒化膜を用いた場合、シリ
コン窒化膜では誘電率があまり低くなく、微細化し、高
速動作させるという要求を満たすには、寄生容量の低減
が不十分であるという懸念があった。
の側壁絶縁膜５０７及びゲート電極上に形成するエッチ
ングストッパとしてシリコン窒化膜を用いた場合、シリ
コン窒化膜では誘電率があまり低くなく、微細化し、高
速動作させるという要求を満たすには、寄生容量の低減
が不十分であるという懸念があった。
【００２４】第２の問題点は、次の通りである。
【００２５】、ダマシンゲートトランジスタの製造プロ
セスにおいて、ダミーゲートは層間絶縁膜の平坦化の際
のＣＭＰストッパを兼ねるため、ダミーゲート（の上
層）には、図７０（ａ）〜７０（ｃ）に示す例と同様、
シリコン窒化膜５０５ｂが使用される（図７１
（ａ））。通常、ダミーゲート５０５の側面に形成され
るライナーとしてはシリコン窒化膜５２０が一般的であ
るが、ダマシンゲートトランジスタの場合では、ダミー
ゲート除去の際に（図７１（ｂ））、ゲートライナー５
２０も同時にエッチングされてしまう。
セスにおいて、ダミーゲートは層間絶縁膜の平坦化の際
のＣＭＰストッパを兼ねるため、ダミーゲート（の上
層）には、図７０（ａ）〜７０（ｃ）に示す例と同様、
シリコン窒化膜５０５ｂが使用される（図７１
（ａ））。通常、ダミーゲート５０５の側面に形成され
るライナーとしてはシリコン窒化膜５２０が一般的であ
るが、ダマシンゲートトランジスタの場合では、ダミー
ゲート除去の際に（図７１（ｂ））、ゲートライナー５
２０も同時にエッチングされてしまう。
【００２６】その後、ダミーゲートの下層の多結晶又は
非結晶シリコン膜５０５ａを除去し（図７１（ｃ））、
更にバッファとして用いたシリコン酸化膜５０４を除去
する時に、ゲートが形成される溝の上部はシリコン窒化
膜５２０によるライナーが無いため、ダミーゲート５０
５の寸法よりｔだけ広がってしまう（図７１（ｄ））。
非結晶シリコン膜５０５ａを除去し（図７１（ｃ））、
更にバッファとして用いたシリコン酸化膜５０４を除去
する時に、ゲートが形成される溝の上部はシリコン窒化
膜５２０によるライナーが無いため、ダミーゲート５０
５の寸法よりｔだけ広がってしまう（図７１（ｄ））。
【００２７】半導体集積回路では、個々の半導体素子を
微細化し、集積度を向上させるほど、大容量化を図るこ
とができる。しかし、上述した従来例では設計寸法であ
るダミーゲートの幅より、実際に完成したトランジスタ
の寸法が広がってしまうため、微細化には不利となる。
微細化し、集積度を向上させるほど、大容量化を図るこ
とができる。しかし、上述した従来例では設計寸法であ
るダミーゲートの幅より、実際に完成したトランジスタ
の寸法が広がってしまうため、微細化には不利となる。
【００２８】例えば、ダミーゲートのバッファ酸化膜の
厚さを１０ｎｍとし、シリコン窒化膜ライナーの幅を１
５ｎｍとすると、ライナーの厚さ１５ｎｍに加え、バッ
ファ酸化膜を剥離した際にゲート周辺の埋め込み絶縁膜
の広がり分１０ｎｍ×１．３＝１３ｎｍを加えた２８ｎ
ｍが設計上のゲート寸法からの広がりになる。０．１μ
ｍ世代のトランジスタを考えると、ゲート配線が隣接し
た個所では、設計上のゲート配線間距離０．１μｍに対
し、２８ｎｍ×２＝５６ｎｍも狭くなることになり、配
線間容量を考えた場合に高周波数動作上不利になる。
厚さを１０ｎｍとし、シリコン窒化膜ライナーの幅を１
５ｎｍとすると、ライナーの厚さ１５ｎｍに加え、バッ
ファ酸化膜を剥離した際にゲート周辺の埋め込み絶縁膜
の広がり分１０ｎｍ×１．３＝１３ｎｍを加えた２８ｎ
ｍが設計上のゲート寸法からの広がりになる。０．１μ
ｍ世代のトランジスタを考えると、ゲート配線が隣接し
た個所では、設計上のゲート配線間距離０．１μｍに対
し、２８ｎｍ×２＝５６ｎｍも狭くなることになり、配
線間容量を考えた場合に高周波数動作上不利になる。
【００２９】また、ソース・ドレイン領域へのコンタク
トの形成においても、コンタクト形成のための層間絶縁
膜のパターニングに対するマージンを減少させることに
なり、そのぶんだけ最小設計寸法をゆるめなければなら
ず、このことも高集積化に対して不利な点である。
トの形成においても、コンタクト形成のための層間絶縁
膜のパターニングに対するマージンを減少させることに
なり、そのぶんだけ最小設計寸法をゆるめなければなら
ず、このことも高集積化に対して不利な点である。
【００３０】更に、上述のゲート配線上部の広がりを解
消しようとした場合、ゲートの溝が広がっていないレベ
ルまでＣＭＰ等によりオーバーエッチングを行う必要が
出てくる。そのため、ゲート高さを稼ぐことができず、
例えば、ダミーゲートを膜厚２００ｎｍの多結晶シリコ
ンと膜厚２００ｎｍのシリコン窒化膜とで形成した場合
には、ゲート形成後のゲート高さが非常に低くなってし
まう。その結果、ゲート配線の抵抗が高くなり、消費電
力が増大するほか、誘電特性も悪くなる。
消しようとした場合、ゲートの溝が広がっていないレベ
ルまでＣＭＰ等によりオーバーエッチングを行う必要が
出てくる。そのため、ゲート高さを稼ぐことができず、
例えば、ダミーゲートを膜厚２００ｎｍの多結晶シリコ
ンと膜厚２００ｎｍのシリコン窒化膜とで形成した場合
には、ゲート形成後のゲート高さが非常に低くなってし
まう。その結果、ゲート配線の抵抗が高くなり、消費電
力が増大するほか、誘電特性も悪くなる。
【００３１】第３の問題点は、次の通りである。
【００３２】半導体装置、特にシリコンを用いたＭＯＳ
型のＦＥＴ素子の微細化は、ゲート電極材料として多結
晶シリコンを採用するようになってから急激に進むよう
になった。多結晶シリコンゲートを採用する以前に用い
られてきた金属ゲートトランジスタの製造プロセスを、
図７２を参照して以下に示す。
型のＦＥＴ素子の微細化は、ゲート電極材料として多結
晶シリコンを採用するようになってから急激に進むよう
になった。多結晶シリコンゲートを採用する以前に用い
られてきた金属ゲートトランジスタの製造プロセスを、
図７２を参照して以下に示す。
【００３３】まず、シリコン基板上６０１上に素子分離
絶縁膜６０２、ｐ型の拡散層６０３を形成する（図７２
（ａ））。次いで、フォトレジスト６０４をマスクに砒
素等のｎ型不純物をイオン注入することにより、ｎ型拡
散層（ソース、ドレイン領域）６０５を形成する（図７
２（ｂ））。
絶縁膜６０２、ｐ型の拡散層６０３を形成する（図７２
（ａ））。次いで、フォトレジスト６０４をマスクに砒
素等のｎ型不純物をイオン注入することにより、ｎ型拡
散層（ソース、ドレイン領域）６０５を形成する（図７
２（ｂ））。
【００３４】９００℃以上の熱工程により、ｎ型拡散層
（ソース、ドレイン領域）６０５に打ち込まれた不純物
を活性化した後に、熱酸化工程によってシリコン基板６
０１表面を酸化することによりシリコン酸化膜６０６を
形成し、アルミニウム等の金属層６０７を堆積する。こ
の金属層６０７を、フォトリソグラフ工程により、ｎ型
の不純物拡散層（ソース、ドレイン領域）の間の領域を
残してパターニングし、金属のゲート電極６０７を形成
する。
（ソース、ドレイン領域）６０５に打ち込まれた不純物
を活性化した後に、熱酸化工程によってシリコン基板６
０１表面を酸化することによりシリコン酸化膜６０６を
形成し、アルミニウム等の金属層６０７を堆積する。こ
の金属層６０７を、フォトリソグラフ工程により、ｎ型
の不純物拡散層（ソース、ドレイン領域）の間の領域を
残してパターニングし、金属のゲート電極６０７を形成
する。
【００３５】最後に全面にシリコン酸化膜等の絶縁膜６
０８を堆積し、コンタクトホールを開口、金属配線層６
０９を形成し、トランジスタを完成させる。
０８を堆積し、コンタクトホールを開口、金属配線層６
０９を形成し、トランジスタを完成させる。
【００３６】このようなプロセスによれば、金属製のゲ
ート電極６０７を形成する以前に、ソース、ドレイン拡
散層６０５の活性化まで済ませておく必要があるため、
ソース、ドレイン拡散層６０５とゲート電極６０７の位
置関係は、フォトリソグラフ工程によって決定される。
そのため、図７２（ｃ），（ｄ）に示すように、ソース
・ドレイン拡散層６０５とゲート電極６０７はフォトリ
ソグラフ工程のあわせ余裕「ｄ」の分だけオーバーラッ
プする必要が生じる。また、このようなプロセスにおい
ては、ゲート端部の拡散層の不純物濃度を薄くかつ拡散
深さを浅くするといった、いわゆるＬＤＤ（Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を採用することが
不可能であるために、短チャネル効果の抑制が困難であ
るという問題もある。
ート電極６０７を形成する以前に、ソース、ドレイン拡
散層６０５の活性化まで済ませておく必要があるため、
ソース、ドレイン拡散層６０５とゲート電極６０７の位
置関係は、フォトリソグラフ工程によって決定される。
そのため、図７２（ｃ），（ｄ）に示すように、ソース
・ドレイン拡散層６０５とゲート電極６０７はフォトリ
ソグラフ工程のあわせ余裕「ｄ」の分だけオーバーラッ
プする必要が生じる。また、このようなプロセスにおい
ては、ゲート端部の拡散層の不純物濃度を薄くかつ拡散
深さを浅くするといった、いわゆるＬＤＤ（Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を採用することが
不可能であるために、短チャネル効果の抑制が困難であ
るという問題もある。
【００３７】このような理由により、ゲート電極に耐熱
性が高く、かつアルミニウム等の金属に比べて微細加工
のしやすい多結晶シリコンを用いるようになった。ゲー
ト電極に多結晶シリコンを用いたトランジスタの製造方
法の一例を、図７３を参照して以下に示す。
性が高く、かつアルミニウム等の金属に比べて微細加工
のしやすい多結晶シリコンを用いるようになった。ゲー
ト電極に多結晶シリコンを用いたトランジスタの製造方
法の一例を、図７３を参照して以下に示す。
【００３８】まず、シリコン基板上７０１上に素子分離
絶縁膜７０２、ｐ型の拡散層７０３を形成する（図７３
（ａ））。
絶縁膜７０２、ｐ型の拡散層７０３を形成する（図７３
（ａ））。
【００３９】次に、熱酸化工程によってシリコン基板７
０１表面を酸化することにより、シリコン酸化膜７０４
を形成し、多結晶シリコン層７０５を堆積する。この多
結晶シリコン層７０５を、フォトリソグラフ工程により
パターニングし、ゲート電極７０５を形成し、熱酸化等
によりシリコン基板７０１表面および多結晶シリコンゲ
ート電極７０５の周囲を酸化してシリコン酸化膜７０６
を形成し、砒素等のｎ型不純物のイオン注入および９０
０℃以上の熱処理による不純物活性化を行い、浅くかつ
不純物濃度の比較的低いｎ- 型拡散層（ＬＤＤ領域）７
０７を形成する（図７３（ｂ））。
０１表面を酸化することにより、シリコン酸化膜７０４
を形成し、多結晶シリコン層７０５を堆積する。この多
結晶シリコン層７０５を、フォトリソグラフ工程により
パターニングし、ゲート電極７０５を形成し、熱酸化等
によりシリコン基板７０１表面および多結晶シリコンゲ
ート電極７０５の周囲を酸化してシリコン酸化膜７０６
を形成し、砒素等のｎ型不純物のイオン注入および９０
０℃以上の熱処理による不純物活性化を行い、浅くかつ
不純物濃度の比較的低いｎ- 型拡散層（ＬＤＤ領域）７
０７を形成する（図７３（ｂ））。
【００４０】全面にシリコン酸化膜等の絶縁膜を堆積
し、異方性エッチングを行うことにより、多結晶シリコ
ンゲート電極７０５の側面にシリコン酸化膜側壁７０８
を形成し、ゲート電極７０５およびシリコン酸化膜側壁
７０８をマスクにして再びイオン注入および９００℃以
上の熱処理による不純物活性化を行うことにより、ｎ+
型の不純物拡散層（ソース、ドレイン領域）７０９を形
成するとともに、多結晶シリコンゲート電極７０５もｎ
+ 型にドーピングする（図７３（ｃ））。
し、異方性エッチングを行うことにより、多結晶シリコ
ンゲート電極７０５の側面にシリコン酸化膜側壁７０８
を形成し、ゲート電極７０５およびシリコン酸化膜側壁
７０８をマスクにして再びイオン注入および９００℃以
上の熱処理による不純物活性化を行うことにより、ｎ+
型の不純物拡散層（ソース、ドレイン領域）７０９を形
成するとともに、多結晶シリコンゲート電極７０５もｎ
+ 型にドーピングする（図７３（ｃ））。
【００４１】最後に全面にシリコン酸化膜等の絶縁膜７
１０を堆積し、コンタクトホールを開口、金属配線層７
１１を形成し、トランジスタを完成させる（図７３
（ｄ））。
１０を堆積し、コンタクトホールを開口、金属配線層７
１１を形成し、トランジスタを完成させる（図７３
（ｄ））。
【００４２】本プロセスによれば、図７２で示したプロ
セスと比べ、ゲート電極の加工性が向上するだけではな
く、多結晶のゲート電極をマスクにイオン注入を行い不
純物の活性化を行えるようになるために、ゲート電極と
ソース、ドレイン拡散層の位置合わせを自己整合的に行
えるようになり、フォトリソグラフ工程での位置合わせ
のようなあわせ余裕が不要になる。また、素子の微細化
に伴い生じる短チャネル効果対策として、ゲート電極端
部のソース、ドレイン拡散層の不純物濃度を薄く、かつ
拡散層の深さを浅くするといったいわゆるＬＤＤ構造を
用いることも容易になる。
セスと比べ、ゲート電極の加工性が向上するだけではな
く、多結晶のゲート電極をマスクにイオン注入を行い不
純物の活性化を行えるようになるために、ゲート電極と
ソース、ドレイン拡散層の位置合わせを自己整合的に行
えるようになり、フォトリソグラフ工程での位置合わせ
のようなあわせ余裕が不要になる。また、素子の微細化
に伴い生じる短チャネル効果対策として、ゲート電極端
部のソース、ドレイン拡散層の不純物濃度を薄く、かつ
拡散層の深さを浅くするといったいわゆるＬＤＤ構造を
用いることも容易になる。
【００４３】しかしながら、近年のように素子の微細化
が進行し、ゲート長０．１μｍ以下のトランジスタを製
造しようとした場合に、多結晶シリコンのゲート電極で
は寄生抵抗が無視し得ないほど大きくなり、素子性能を
劣化させる要因になる。この問題を解決するためには、
ゲート電極の材料に低抵抗の材料を採用する必要があ
り、再びゲート電極材料に採用することが望まれるよう
になってきた。ただ、図７２に示すような製造方法で
は、前述のように微細素子の製造は困難であるため、ソ
ース、ドレイン拡散層とゲート電極の位置合わせを自己
整合的に出来、かつソース、ドレイン拡散層の活性化終
了後にゲート電極を形成するプロセスが要求されるよう
になってきた。
が進行し、ゲート長０．１μｍ以下のトランジスタを製
造しようとした場合に、多結晶シリコンのゲート電極で
は寄生抵抗が無視し得ないほど大きくなり、素子性能を
劣化させる要因になる。この問題を解決するためには、
ゲート電極の材料に低抵抗の材料を採用する必要があ
り、再びゲート電極材料に採用することが望まれるよう
になってきた。ただ、図７２に示すような製造方法で
は、前述のように微細素子の製造は困難であるため、ソ
ース、ドレイン拡散層とゲート電極の位置合わせを自己
整合的に出来、かつソース、ドレイン拡散層の活性化終
了後にゲート電極を形成するプロセスが要求されるよう
になってきた。
【００４４】またこれまでのトランジスタでは、ゲート
絶縁膜に熱酸化によって形成したシリコン酸化膜を用い
てきたが、ゲート長０．１μｍ以下の世代になると、要
求されるゲート絶縁膜厚が５ｎｍ以下と非常に薄くなっ
ていくため、トンネル電流が発生してしまうといった問
題点が生じる。この問題を解決するために、シリコン酸
化膜に比べて誘電率の高い膜、たとえばタンタル酸化膜
（Ｔａ2 Ｏ5 ）のような高誘電体膜を用いて、物理膜厚
を厚くしてやることが必要となってくる。このタンタル
酸化膜のような高誘電体絶縁膜についても、耐熱性の点
から不純物活性化の熱工程を受けることを避ける必要が
あるため、ソース、ドレイン拡散層形成後にゲート絶縁
膜を形成することが望ましい。
絶縁膜に熱酸化によって形成したシリコン酸化膜を用い
てきたが、ゲート長０．１μｍ以下の世代になると、要
求されるゲート絶縁膜厚が５ｎｍ以下と非常に薄くなっ
ていくため、トンネル電流が発生してしまうといった問
題点が生じる。この問題を解決するために、シリコン酸
化膜に比べて誘電率の高い膜、たとえばタンタル酸化膜
（Ｔａ2 Ｏ5 ）のような高誘電体膜を用いて、物理膜厚
を厚くしてやることが必要となってくる。このタンタル
酸化膜のような高誘電体絶縁膜についても、耐熱性の点
から不純物活性化の熱工程を受けることを避ける必要が
あるため、ソース、ドレイン拡散層形成後にゲート絶縁
膜を形成することが望ましい。
【００４５】このような要求を満たすため、図７４およ
び図７５に示すようなトランジスタ製造プロセスが提案
されている。
び図７５に示すようなトランジスタ製造プロセスが提案
されている。
【００４６】シリコン基板８０１上に素子分離絶縁膜８
０２、ｐ型の拡散層８０３を形成する（図７４
（ａ））。
０２、ｐ型の拡散層８０３を形成する（図７４
（ａ））。
【００４７】次に、熱酸化工程によってシリコン基板８
０１表面を酸化することにより、シリコン酸化膜８０４
を形成し、シリコン窒化膜８０５を堆積、パターニング
し、ダミーのゲート電極を形成する。このダミーゲート
８０５をマスクとして用いて、ｐ型拡散層８０３に砒素
等のｎ型不純物をイオン注入し、９００℃以上の熱処理
による不純物活性化を行うことにより、ｎ- 型ＬＤＤ拡
散層８０６を形成する（図７４（ｂ））。
０１表面を酸化することにより、シリコン酸化膜８０４
を形成し、シリコン窒化膜８０５を堆積、パターニング
し、ダミーのゲート電極を形成する。このダミーゲート
８０５をマスクとして用いて、ｐ型拡散層８０３に砒素
等のｎ型不純物をイオン注入し、９００℃以上の熱処理
による不純物活性化を行うことにより、ｎ- 型ＬＤＤ拡
散層８０６を形成する（図７４（ｂ））。
【００４８】全面にシリコン酸化膜を堆積し、異方性エ
ッチングを行うことにより、シリコン窒化膜ダミーゲー
ト８０５の側面に側壁シリコン酸化膜８０７を形成し、
ゲート電極８０５およびシリコン酸化膜側壁８０７をマ
スクとして用いて、再びイオン注入を行うとともに９０
０℃以上の熱処理による不純物活性化を行うことによ
り、ｎ+ 型の不純物拡散層（ソース、ドレイン領域）８
０８を形成する（図７４（ｃ））。
ッチングを行うことにより、シリコン窒化膜ダミーゲー
ト８０５の側面に側壁シリコン酸化膜８０７を形成し、
ゲート電極８０５およびシリコン酸化膜側壁８０７をマ
スクとして用いて、再びイオン注入を行うとともに９０
０℃以上の熱処理による不純物活性化を行うことによ
り、ｎ+ 型の不純物拡散層（ソース、ドレイン領域）８
０８を形成する（図７４（ｃ））。
【００４９】次に、全面にシリコン酸化膜８０９を堆積
し、シリコン窒化膜からなるダミーゲート８０５をスト
ッパーとして用いてシリコン酸化膜８０９を研磨し、平
坦化する。このシリコン酸化膜８０９の研磨工程におい
て、ストッパーとして使用するために、ダミーゲートの
材料としてはシリコン窒化膜が望ましい（図７４
（ｄ））。
し、シリコン窒化膜からなるダミーゲート８０５をスト
ッパーとして用いてシリコン酸化膜８０９を研磨し、平
坦化する。このシリコン酸化膜８０９の研磨工程におい
て、ストッパーとして使用するために、ダミーゲートの
材料としてはシリコン窒化膜が望ましい（図７４
（ｄ））。
【００５０】露出したシリコン窒化膜８０５を、熱燐酸
等の処理により除去し、ゲート電極形成領域に溝を形成
する（図７５（ｅ））。
等の処理により除去し、ゲート電極形成領域に溝を形成
する（図７５（ｅ））。
【００５１】さらに、前記溝領域内に残存するシリコン
酸化膜８０４を、フッ酸等によりエッチング除去し、シ
リコン基板８０１表面を露出させる（図７５（ｆ））。
酸化膜８０４を、フッ酸等によりエッチング除去し、シ
リコン基板８０１表面を露出させる（図７５（ｆ））。
【００５２】全面にタンタル酸化膜等の高誘電体絶縁膜
８１０を堆積し、拡散バリア層としてのチタン窒化膜８
１１、ゲート電極としてのアルミニウム層８１２を堆積
し、ＣＭＰ研磨等を用いて溝部以外のアルミニウム、チ
タン窒化膜を除去する（図７５（ｇ））。
８１０を堆積し、拡散バリア層としてのチタン窒化膜８
１１、ゲート電極としてのアルミニウム層８１２を堆積
し、ＣＭＰ研磨等を用いて溝部以外のアルミニウム、チ
タン窒化膜を除去する（図７５（ｇ））。
【００５３】全面にシリコン酸化膜８１３を堆積し、コ
ンタクトホールを開口、金属配線層８１４を形成し、ト
ランジスタを完成させる（図７５（ｈ））。
ンタクトホールを開口、金属配線層８１４を形成し、ト
ランジスタを完成させる（図７５（ｈ））。
【００５４】以上説明したプロセスによれば、低抵抗な
メタルを用いたゲート電極をソース、ドレイン拡散層形
成後に形成でき、かつソース、ドレイン拡散層とゲート
電極の位置合わせは自己整合的に出来るようになる。
メタルを用いたゲート電極をソース、ドレイン拡散層形
成後に形成でき、かつソース、ドレイン拡散層とゲート
電極の位置合わせは自己整合的に出来るようになる。
【００５５】しかし、本プロセスでは、図７５（ｆ）に
示すように、ダミーゲート８０５を除去し、シリコン基
板８０１を露出させる際に、初めに微細加工によって形
成したダミーゲートパターンの寸法（Ｌ）よりも溝の幅
（Ｌ′）が広がってしまうために、微細ゲートを形成す
ることが困難になるという問題点がある。この問題点
は、側壁絶縁膜８０７やダミーゲートパターン周囲の埋
め込み材料８１０を、ダミーゲートパターン８０５の材
料であるシリコン窒化膜およびダミーゲート電極下部の
シリコン酸化膜８０４に対してエッチング選択性のある
絶縁材料を用いることによいり解決可能であるようにみ
えるが、半導体製造プロセスにおいてそのような特徴を
持つ材料を新たに採用することには非常な困難が伴う。
示すように、ダミーゲート８０５を除去し、シリコン基
板８０１を露出させる際に、初めに微細加工によって形
成したダミーゲートパターンの寸法（Ｌ）よりも溝の幅
（Ｌ′）が広がってしまうために、微細ゲートを形成す
ることが困難になるという問題点がある。この問題点
は、側壁絶縁膜８０７やダミーゲートパターン周囲の埋
め込み材料８１０を、ダミーゲートパターン８０５の材
料であるシリコン窒化膜およびダミーゲート電極下部の
シリコン酸化膜８０４に対してエッチング選択性のある
絶縁材料を用いることによいり解決可能であるようにみ
えるが、半導体製造プロセスにおいてそのような特徴を
持つ材料を新たに採用することには非常な困難が伴う。
【００５６】
【発明が解決しようとする課題】本発明は、以上のよう
な事情を考慮してなされ、その目的は、素子領域のエッ
ジコーナー部における電界集中を緩和し、トランジスタ
の特性劣化を防止することが可能な半導体装置の製造方
法を提供することにある。
な事情を考慮してなされ、その目的は、素子領域のエッ
ジコーナー部における電界集中を緩和し、トランジスタ
の特性劣化を防止することが可能な半導体装置の製造方
法を提供することにある。
【００５７】本発明の他の目的は、ゲート電極側面への
側壁の形成の際のバラツキに対するマージンを広くし、
歩留まりよく、半導体装置を製造することを可能とする
半導体装置の製造方法を提供することにある。
側壁の形成の際のバラツキに対するマージンを広くし、
歩留まりよく、半導体装置を製造することを可能とする
半導体装置の製造方法を提供することにある。
【００５８】本発明の更に他の目的は、ダミーゲート層
の除去の際に溝が広がることがなく、微細な半導体装置
を製造することを可能とする半導体装置の製造方法を提
供することにある。
の除去の際に溝が広がることがなく、微細な半導体装置
を製造することを可能とする半導体装置の製造方法を提
供することにある。
【００５９】本発明の更にまた他の目的は、素子の寄生
容量を増加させることなく、かつ微細な半導体装置を製
造することを可能とする半導体装置の製造方法を提供す
ることにある。
容量を増加させることなく、かつ微細な半導体装置を製
造することを可能とする半導体装置の製造方法を提供す
ることにある。
【００６０】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、半導体基板上に、第１の膜および第２の
膜を形成する工程と、前記第２の膜、第１の膜及び半導
体基板の上部を選択的に除去して、第１の溝を形成する
工程と、前記第１の溝に第１の絶縁膜を埋め込み、素子
分離領域を形成する工程と、前記素子分離領域により囲
まれた前記第２の膜をパターニングして、ダミーゲート
層を形成する工程と、前記ダミーゲート層をマスクとし
て用いて、前記半導体基板に不純物を導入する工程と、
前記ダミーゲート層および前記第１の絶縁膜により囲ま
れた前記半導体基板上に第２の絶縁膜を形成する工程
と、前記ダミーゲート層および前記第１の膜を除去し、
第２の溝を形成する工程と、前記第２の溝内の前記半導
体基板上にゲート絶縁膜を形成する工程と、前記第２の
溝内の前記ゲート絶縁膜上にゲート電極を形成する工程
とを具備する半導体装置の製造方法を提供する。
め、本発明は、半導体基板上に、第１の膜および第２の
膜を形成する工程と、前記第２の膜、第１の膜及び半導
体基板の上部を選択的に除去して、第１の溝を形成する
工程と、前記第１の溝に第１の絶縁膜を埋め込み、素子
分離領域を形成する工程と、前記素子分離領域により囲
まれた前記第２の膜をパターニングして、ダミーゲート
層を形成する工程と、前記ダミーゲート層をマスクとし
て用いて、前記半導体基板に不純物を導入する工程と、
前記ダミーゲート層および前記第１の絶縁膜により囲ま
れた前記半導体基板上に第２の絶縁膜を形成する工程
と、前記ダミーゲート層および前記第１の膜を除去し、
第２の溝を形成する工程と、前記第２の溝内の前記半導
体基板上にゲート絶縁膜を形成する工程と、前記第２の
溝内の前記ゲート絶縁膜上にゲート電極を形成する工程
とを具備する半導体装置の製造方法を提供する。
【００６１】前記発明によれば、素子領域のエッジコー
ナー部の露出を抑制することができるため、エッジコー
ナー部の電界集中によるトランジスタの特性劣化を防止
することができる。また、チャネル平面部においても基
板表面の露出が抑制されるため、基板とゲート絶縁膜と
の界面の荒さが減少し、動作速度の早いトランジスタを
得ることができる。
ナー部の露出を抑制することができるため、エッジコー
ナー部の電界集中によるトランジスタの特性劣化を防止
することができる。また、チャネル平面部においても基
板表面の露出が抑制されるため、基板とゲート絶縁膜と
の界面の荒さが減少し、動作速度の早いトランジスタを
得ることができる。
【００６２】前記ゲート電極を形成する工程の後、少な
くとも前記ゲート電極上及び前記第１の絶縁膜上に前記
ゲート電極に接続される配線部を形成する工程をさらに
有するようにしてもよい。
くとも前記ゲート電極上及び前記第１の絶縁膜上に前記
ゲート電極に接続される配線部を形成する工程をさらに
有するようにしてもよい。
【００６３】前記第２の膜の少なくとも一部は半導体膜
（シリコン膜）、特にアモルファスシリコン膜を用いる
ことが好ましい。シリコン膜を用いることにより、シリ
コン酸化膜やシリコン窒化膜等に対して選択性よくダミ
ーパターンを除去することができる。また、アモルファ
スシリコン膜を用いることにより、ダミーパターンを加
工する際の加工ばらつきを低減することができる。
（シリコン膜）、特にアモルファスシリコン膜を用いる
ことが好ましい。シリコン膜を用いることにより、シリ
コン酸化膜やシリコン窒化膜等に対して選択性よくダミ
ーパターンを除去することができる。また、アモルファ
スシリコン膜を用いることにより、ダミーパターンを加
工する際の加工ばらつきを低減することができる。
【００６４】また、本発明は、半導体基板上に、ゲート
絶縁膜および第１の導電性膜を形成する工程と、前記第
１の導電性膜、ゲート絶縁膜および半導体基板の上部を
選択的に除去して、第１の溝を形成する工程と、前記第
１の溝に第１の絶縁膜を埋め込み、素子分離領域を形成
する工程と、前記第１の導電性膜および素子分離領域上
にダミー膜を形成する工程と、前記ダミー膜および第１
の導電性膜をパターニングして、島状層を形成する工程
と、前記島状層をマスクとして用いて、前記半導体基板
に不純物を導入する工程と、前記島状層および前記第１
の絶縁膜により囲まれた前記ゲート絶縁膜上に第２の絶
縁膜を形成する工程と、前記ダミー膜を除去し、第２の
溝を形成する工程と、前記第２の溝内の前記第１の導電
性膜上に第２の導電性膜を形成し、前記第１の導電性膜
および第２の導電性膜からなるゲート電極を形成する工
程とを具備する半導体装置の製造方法を提供する。
絶縁膜および第１の導電性膜を形成する工程と、前記第
１の導電性膜、ゲート絶縁膜および半導体基板の上部を
選択的に除去して、第１の溝を形成する工程と、前記第
１の溝に第１の絶縁膜を埋め込み、素子分離領域を形成
する工程と、前記第１の導電性膜および素子分離領域上
にダミー膜を形成する工程と、前記ダミー膜および第１
の導電性膜をパターニングして、島状層を形成する工程
と、前記島状層をマスクとして用いて、前記半導体基板
に不純物を導入する工程と、前記島状層および前記第１
の絶縁膜により囲まれた前記ゲート絶縁膜上に第２の絶
縁膜を形成する工程と、前記ダミー膜を除去し、第２の
溝を形成する工程と、前記第２の溝内の前記第１の導電
性膜上に第２の導電性膜を形成し、前記第１の導電性膜
および第２の導電性膜からなるゲート電極を形成する工
程とを具備する半導体装置の製造方法を提供する。
【００６５】前記発明によれば、素子領域のエッジコー
ナー部の露出を抑制することができるため、エッジコー
ナー部の電界集中によるトランジスタの特性劣化を防止
することができる。また、ゲート形成用パターンの上面
を平坦にすることができる（素子領域上での窪みをなく
すことができる）ため、第２の絶縁膜を形成する工程や
その後の工程が容易となり、ゲート配線の平坦化を達成
することができる。
ナー部の露出を抑制することができるため、エッジコー
ナー部の電界集中によるトランジスタの特性劣化を防止
することができる。また、ゲート形成用パターンの上面
を平坦にすることができる（素子領域上での窪みをなく
すことができる）ため、第２の絶縁膜を形成する工程や
その後の工程が容易となり、ゲート配線の平坦化を達成
することができる。
【００６６】また、本発明は、半導体基板に第１の溝を
形成する工程と、前記第１の溝に第１の絶縁膜を埋め込
み、素子分離領域を形成する工程と、前記素子分離領域
により囲まれた半導体基板の表面に第１の膜および第２
の膜を形成する工程と、前記第２の膜をパターニングし
て、ダミーゲート層を形成する工程と、前記ダミーゲー
ト層をマスクとして用いて、前記半導体基板に不純物を
導入する工程と、前記ダミーゲート層および前記第１の
絶縁膜により囲まれた前記第１の膜上に第２の絶縁膜を
形成する工程と、前記ダミーゲート層およびその下の前
記第１の膜の部分を除去し、第２の溝を形成する工程
と、前記第２の溝内の前記半導体基板上にゲート絶縁膜
を形成する工程と、前記第２の溝内の前記ゲート絶縁膜
上にゲート電極を形成する工程とを具備する半導体装置
の製造方法を提供する。
形成する工程と、前記第１の溝に第１の絶縁膜を埋め込
み、素子分離領域を形成する工程と、前記素子分離領域
により囲まれた半導体基板の表面に第１の膜および第２
の膜を形成する工程と、前記第２の膜をパターニングし
て、ダミーゲート層を形成する工程と、前記ダミーゲー
ト層をマスクとして用いて、前記半導体基板に不純物を
導入する工程と、前記ダミーゲート層および前記第１の
絶縁膜により囲まれた前記第１の膜上に第２の絶縁膜を
形成する工程と、前記ダミーゲート層およびその下の前
記第１の膜の部分を除去し、第２の溝を形成する工程
と、前記第２の溝内の前記半導体基板上にゲート絶縁膜
を形成する工程と、前記第２の溝内の前記ゲート絶縁膜
上にゲート電極を形成する工程とを具備する半導体装置
の製造方法を提供する。
【００６７】また、本発明は、半導体基板上にダミーゲ
ート層を形成する工程と、前記ダミーゲート層の側面に
ダミー側壁を形成する工程と、全面に層間絶縁膜を堆積
する工程と、前記層間絶縁膜を、前記ダミーゲート層の
上面が露出するまで除去する工程と、前記ダミーゲート
層を除去し、溝を形成する工程と、前記溝内にゲート電
極を形成する工程と、前記ダミー側壁を除去して空洞を
形成する工程と、前記空洞内を側壁材料で埋め、側壁を
形成する工程とを具備する半導体装置の製造方法を提供
する。
ート層を形成する工程と、前記ダミーゲート層の側面に
ダミー側壁を形成する工程と、全面に層間絶縁膜を堆積
する工程と、前記層間絶縁膜を、前記ダミーゲート層の
上面が露出するまで除去する工程と、前記ダミーゲート
層を除去し、溝を形成する工程と、前記溝内にゲート電
極を形成する工程と、前記ダミー側壁を除去して空洞を
形成する工程と、前記空洞内を側壁材料で埋め、側壁を
形成する工程とを具備する半導体装置の製造方法を提供
する。
【００６８】また、本発明は、半導体基板上にゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電
極を形成する工程と、前記ゲート電極の側面にダミー側
壁を形成する工程と、全面に層間絶縁膜を堆積する工程
と、前記層間絶縁膜を、前記ゲート電極の上面が露出す
るまで除去する工程と、前記ダミーダミー側壁を除去し
て空洞を形成する工程と、前記空洞内を側壁材料で埋
め、側壁を形成する工程とを具備する半導体装置の製造
方法を提供する。
縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電
極を形成する工程と、前記ゲート電極の側面にダミー側
壁を形成する工程と、全面に層間絶縁膜を堆積する工程
と、前記層間絶縁膜を、前記ゲート電極の上面が露出す
るまで除去する工程と、前記ダミーダミー側壁を除去し
て空洞を形成する工程と、前記空洞内を側壁材料で埋
め、側壁を形成する工程とを具備する半導体装置の製造
方法を提供する。
【００６９】また、本発明は、半導体基板上にダミーゲ
ート層を形成する工程と、前記ダミーゲート層の側面
に、ダミーゲート層を構成する材料との間で、エッチン
グ選択性を有する側壁絶縁膜を形成する工程と、全面に
層間絶縁膜を堆積する工程と、前記層間絶縁膜を、前記
ダミーゲート層の上面が露出するまで除去する工程と、
前記ダミーゲート層を除去し、溝を形成する工程と、前
記溝の底面にゲート絶縁膜を形成する工程と、底面にゲ
ート絶縁膜が形成された前記溝内にゲート電極を形成す
る工程とを具備する半導体装置の製造方法を提供する。
ート層を形成する工程と、前記ダミーゲート層の側面
に、ダミーゲート層を構成する材料との間で、エッチン
グ選択性を有する側壁絶縁膜を形成する工程と、全面に
層間絶縁膜を堆積する工程と、前記層間絶縁膜を、前記
ダミーゲート層の上面が露出するまで除去する工程と、
前記ダミーゲート層を除去し、溝を形成する工程と、前
記溝の底面にゲート絶縁膜を形成する工程と、底面にゲ
ート絶縁膜が形成された前記溝内にゲート電極を形成す
る工程とを具備する半導体装置の製造方法を提供する。
【００７０】また、本発明は、半導体基板と、この半導
体基板上に形成されたゲート絶縁膜と、このゲート絶縁
膜上に形成されたゲート電極と、このゲート電極の側面
に形成された、前記ゲート絶縁膜と同一の材料からなる
絶縁層と、この絶縁層上に形成されたシリコン窒化膜と
を具備する半導体装置を提供する。
体基板上に形成されたゲート絶縁膜と、このゲート絶縁
膜上に形成されたゲート電極と、このゲート電極の側面
に形成された、前記ゲート絶縁膜と同一の材料からなる
絶縁層と、この絶縁層上に形成されたシリコン窒化膜と
を具備する半導体装置を提供する。
【００７１】また、本発明は、半導体基板上に、第１の
シリコン窒化膜からなるダミーゲートを形成する工程
と、全面に第１のシリコン酸化膜を形成する工程と、全
面に第２のシリコン窒化膜を形成する工程と、全面に層
間絶縁膜を形成する工程と、前記ダミーゲートが露出す
るまで、前記層間絶縁膜を研磨する工程と、前記第１お
よび第２のシリコン窒化膜の上部を除去して、第１の溝
を形成する工程と、前記第１の溝を第２のシリコン酸化
膜で埋める工程と、前記第２のシリコン酸化膜に異方性
エッチングを施し、前記第２のシリコン窒化膜上に前記
第２のシリコン酸化膜を残しつつ、前記ダミーゲートを
露出させる工程と、前記ダミーゲートを除去して、第２
の溝を形成する工程と、前記第２の溝の底面および側面
にゲート絶縁膜を形成する工程と、底面および側面にゲ
ート絶縁膜が形成された第２の溝内にゲート電極を形成
する工程とを具備する半導体装置の製造方法を提供す
る。
シリコン窒化膜からなるダミーゲートを形成する工程
と、全面に第１のシリコン酸化膜を形成する工程と、全
面に第２のシリコン窒化膜を形成する工程と、全面に層
間絶縁膜を形成する工程と、前記ダミーゲートが露出す
るまで、前記層間絶縁膜を研磨する工程と、前記第１お
よび第２のシリコン窒化膜の上部を除去して、第１の溝
を形成する工程と、前記第１の溝を第２のシリコン酸化
膜で埋める工程と、前記第２のシリコン酸化膜に異方性
エッチングを施し、前記第２のシリコン窒化膜上に前記
第２のシリコン酸化膜を残しつつ、前記ダミーゲートを
露出させる工程と、前記ダミーゲートを除去して、第２
の溝を形成する工程と、前記第２の溝の底面および側面
にゲート絶縁膜を形成する工程と、底面および側面にゲ
ート絶縁膜が形成された第２の溝内にゲート電極を形成
する工程とを具備する半導体装置の製造方法を提供す
る。
【００７２】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態の説明を行う。
施形態の説明を行う。
【００７３】まず、本発明の第１の実施形態について説
明する。
明する。
【００７４】図１（ａ）〜図３（ｉ）は第１の実施形態
の製造工程を示した断面図である。これらの図におい
て、左側の図はトランジスタのゲート長方向の断面を、
右側の図はトランジスタのゲート幅方向の断面を示して
いる。
の製造工程を示した断面図である。これらの図におい
て、左側の図はトランジスタのゲート長方向の断面を、
右側の図はトランジスタのゲート幅方向の断面を示して
いる。
【００７５】まず、Ｓｉ基板１０１表面に熱酸化法等に
より厚さ１０ｎｍ程度のＳｉＯ2 膜１０２を形成し、続
いてＬＰＣＶＤ法でアモルファスＳｉ膜１０３、Ｓｉ3
Ｎ4膜１０４を厚さそれぞれ２００ｎｍ、１００ｎｍ程
度堆積する。アモルファスＳｉ膜１０３はリン又は砒素
等の不純物ーを含んでいてもよい（図１（ａ））。
より厚さ１０ｎｍ程度のＳｉＯ2 膜１０２を形成し、続
いてＬＰＣＶＤ法でアモルファスＳｉ膜１０３、Ｓｉ3
Ｎ4膜１０４を厚さそれぞれ２００ｎｍ、１００ｎｍ程
度堆積する。アモルファスＳｉ膜１０３はリン又は砒素
等の不純物ーを含んでいてもよい（図１（ａ））。
【００７６】次に、例えばリソグラフィー法及びＲＩＥ
法などを用いて、ＳｉＯ2 膜１０２、アモルファスＳｉ
膜１０３及びＳｉ3 Ｎ4 膜１０４を島状の形状に加工す
る（図１（ｂ））。
法などを用いて、ＳｉＯ2 膜１０２、アモルファスＳｉ
膜１０３及びＳｉ3 Ｎ4 膜１０４を島状の形状に加工す
る（図１（ｂ））。
【００７７】次に、ＲＩＥ法により先に形成した島状の
パターンに対して自己整合的にＳｉ基板１０１をエッチ
ングし、島部１０５を形成するとともに素子分離のため
の溝部１０６を形成する。続いて、熱酸化法により溝表
面にＳｉＯ2 膜（図示せず）を形成した後に、例えばＬ
ＰＣＶＤ法及びＣＭＰ法等によりＳｉＯ2 膜を溝部１０
６に埋め込み、埋め込み素子分離絶縁膜１０７を形成す
る。なお、熱酸化後又は熱酸化膜を希弗酸処理等により
剥離した後に、ＬＰＣＶＤ法等により１０ｎｍ程度の薄
いＳｉ3 Ｎ4 膜（図示せず）を堆積し、その後に埋め込
み素子分離絶縁膜１０７を形成してもよい。このように
Ｓｉ3 Ｎ4 膜を溝部１０６の側壁に形成しておくことに
よりに、後述のダミーパターンの除去工程の際に素子分
離端が露出し難いなり、信頼性が向上する。また、チャ
ネル幅を固定することができるため、後の工程でのばら
つきを抑制することができる（図１（ｃ））。
パターンに対して自己整合的にＳｉ基板１０１をエッチ
ングし、島部１０５を形成するとともに素子分離のため
の溝部１０６を形成する。続いて、熱酸化法により溝表
面にＳｉＯ2 膜（図示せず）を形成した後に、例えばＬ
ＰＣＶＤ法及びＣＭＰ法等によりＳｉＯ2 膜を溝部１０
６に埋め込み、埋め込み素子分離絶縁膜１０７を形成す
る。なお、熱酸化後又は熱酸化膜を希弗酸処理等により
剥離した後に、ＬＰＣＶＤ法等により１０ｎｍ程度の薄
いＳｉ3 Ｎ4 膜（図示せず）を堆積し、その後に埋め込
み素子分離絶縁膜１０７を形成してもよい。このように
Ｓｉ3 Ｎ4 膜を溝部１０６の側壁に形成しておくことに
よりに、後述のダミーパターンの除去工程の際に素子分
離端が露出し難いなり、信頼性が向上する。また、チャ
ネル幅を固定することができるため、後の工程でのばら
つきを抑制することができる（図１（ｃ））。
【００７８】次に、リソグラフィー法とＲＩＥ法等によ
りＳｉ3 Ｎ4 膜１０４及びアモルファスＳｉ膜１０３を
部分的に除去することにより、ゲート電極形成予定領域
にダミーゲート電極パターン１０８を形成するととも
に、その両側に溝部１０９を形成する（図２（ｄ））。
りＳｉ3 Ｎ4 膜１０４及びアモルファスＳｉ膜１０３を
部分的に除去することにより、ゲート電極形成予定領域
にダミーゲート電極パターン１０８を形成するととも
に、その両側に溝部１０９を形成する（図２（ｄ））。
【００７９】次に、ダミーゲート電極パターン１０８を
マスクとして例えばリンのイオン注入を７０ｋｅＶ、４
×１０13ｃｍ-2程度行ない、ｎ- 型拡散層１１０を形成
する。続いて、Ｓｉ3 Ｎ4 膜を全面に堆積した後に全面
のＲＩＥを行ない、ダミーゲート電極パターン１０８の
側壁に膜厚２０ｎｍ程度の側壁絶縁膜１１１を形成す
る。その後、ダミーゲート電極パターン１０８及び側壁
絶縁膜１１１をマスクとして例えば砒素のイオン注入を
３０ｋｅＶ、５×１０15ｃｍ-2程度行ない、ｎ+型拡散
層１１２を形成することにより、いわゆるＬＤＤ構造を
形成する（図２（ｅ））。
マスクとして例えばリンのイオン注入を７０ｋｅＶ、４
×１０13ｃｍ-2程度行ない、ｎ- 型拡散層１１０を形成
する。続いて、Ｓｉ3 Ｎ4 膜を全面に堆積した後に全面
のＲＩＥを行ない、ダミーゲート電極パターン１０８の
側壁に膜厚２０ｎｍ程度の側壁絶縁膜１１１を形成す
る。その後、ダミーゲート電極パターン１０８及び側壁
絶縁膜１１１をマスクとして例えば砒素のイオン注入を
３０ｋｅＶ、５×１０15ｃｍ-2程度行ない、ｎ+型拡散
層１１２を形成することにより、いわゆるＬＤＤ構造を
形成する（図２（ｅ））。
【００８０】次に、全面に層間絶縁膜１１３となるＣＶ
Ｄ−ＳｉＯ2 膜を例えば３００ｎｍ程度堆積し、例えば
８００℃程度のＮ2 雰囲気で３０分程度デンシファイを
行なう。その後、全面をＣＭＰにより平坦化し、ダミー
ゲート電極パターンのアモルファスＳｉ膜１０３表面を
露出させる。続いて、露出したアモルファスＳｉ膜１０
３をＲＩＥ又はＫＯＨ水溶液などを用いて選択的に除去
し、溝部１１４を形成する。その後、所望の領域にレジ
スト膜（図示せず）を形成し、このレジスト膜、層間絶
縁膜１１３（ＳｉＯ2 膜）及び側壁絶縁膜１１１をマス
クとして、チャネル領域にのみ不純物のチャネルイオン
注入を行なう。その後、例えばＲＴＡを用いて８００
℃、１０秒程度の熱処理を行い、チャネル不純物層１１
５の活性化を行う（図２（ｆ））。
Ｄ−ＳｉＯ2 膜を例えば３００ｎｍ程度堆積し、例えば
８００℃程度のＮ2 雰囲気で３０分程度デンシファイを
行なう。その後、全面をＣＭＰにより平坦化し、ダミー
ゲート電極パターンのアモルファスＳｉ膜１０３表面を
露出させる。続いて、露出したアモルファスＳｉ膜１０
３をＲＩＥ又はＫＯＨ水溶液などを用いて選択的に除去
し、溝部１１４を形成する。その後、所望の領域にレジ
スト膜（図示せず）を形成し、このレジスト膜、層間絶
縁膜１１３（ＳｉＯ2 膜）及び側壁絶縁膜１１１をマス
クとして、チャネル領域にのみ不純物のチャネルイオン
注入を行なう。その後、例えばＲＴＡを用いて８００
℃、１０秒程度の熱処理を行い、チャネル不純物層１１
５の活性化を行う（図２（ｆ））。
【００８１】次に、溝部１１４に形成されているダミー
絶縁膜１０２（ＳｉＯ2 膜）を除去する（図３
（ｇ））。
絶縁膜１０２（ＳｉＯ2 膜）を除去する（図３
（ｇ））。
【００８２】続いて、全面にゲート絶縁膜１１６として
例えばＴａ2 Ｏ5 等の高誘電体膜を膜厚２０ｎｍ程度堆
積し、その上にゲート電極１１７として例えばＲｕなど
のメタル膜を全面に堆積する。その後、全面をＣＭＰす
ることにより、ゲート絶縁膜１１６及びゲート電極１１
７を溝１１４内に埋め込む（図３（ｈ））。
例えばＴａ2 Ｏ5 等の高誘電体膜を膜厚２０ｎｍ程度堆
積し、その上にゲート電極１１７として例えばＲｕなど
のメタル膜を全面に堆積する。その後、全面をＣＭＰす
ることにより、ゲート絶縁膜１１６及びゲート電極１１
７を溝１１４内に埋め込む（図３（ｈ））。
【００８３】次に、例えばＡｌ等のメタル膜を全面に堆
積し、これをパターニングして配線１１８を形成する
（図３（ｉ））。
積し、これをパターニングして配線１１８を形成する
（図３（ｉ））。
【００８４】その後、層間絶縁膜としてＳｉＯ2 膜を約
２００ｎｍ程度堆積し、ソース・ドレイン、ゲート電極
へのコンタクトを開口する。さらに、配線のパターニン
グ、パッシベーション膜の堆積を行い、トランジスタの
基本構造が得られる。
２００ｎｍ程度堆積し、ソース・ドレイン、ゲート電極
へのコンタクトを開口する。さらに、配線のパターニン
グ、パッシベーション膜の堆積を行い、トランジスタの
基本構造が得られる。
【００８５】以上のような製造方法によれば、チャネル
領域の素子分離端が１度しか露出しないため、Ｓｉ基板
の素子領域と素子分離絶縁膜との間に窪みが形成され難
くなり、素子分離端でのゲート絶縁膜の信頼性が向上す
る。また、チャネル平面部においても１度しかシリコン
基板表面が露出しないため、シリコン基板／ゲート絶縁
膜界面が平滑で動作速度の速いトランジスタが形成でき
る。
領域の素子分離端が１度しか露出しないため、Ｓｉ基板
の素子領域と素子分離絶縁膜との間に窪みが形成され難
くなり、素子分離端でのゲート絶縁膜の信頼性が向上す
る。また、チャネル平面部においても１度しかシリコン
基板表面が露出しないため、シリコン基板／ゲート絶縁
膜界面が平滑で動作速度の速いトランジスタが形成でき
る。
【００８６】次に、本発明の第２の実施形態について説
明する。
明する。
【００８７】まず、第２の実施形態の第１の具体例につ
いて、図４〜図６並びに図１８を参照して説明する。図
４（ａ）〜図５（ｈ）は製造工程を示したゲート長方向
の断面図（図１８のＡ−Ａ´における断面図）であり、
図６は図５（ｈ）に対応したゲート幅方向の断面図（図
１８のＢ−Ｂ´における断面図）である。
いて、図４〜図６並びに図１８を参照して説明する。図
４（ａ）〜図５（ｈ）は製造工程を示したゲート長方向
の断面図（図１８のＡ−Ａ´における断面図）であり、
図６は図５（ｈ）に対応したゲート幅方向の断面図（図
１８のＢ−Ｂ´における断面図）である。
【００８８】まず、シリコン基板２０１に、バッファ酸
化膜２０２を介してダミーゲートパターンとなるアモル
ファスシリコン膜２０３を１００ｎｍ堆積する（図４
（ａ））。
化膜２０２を介してダミーゲートパターンとなるアモル
ファスシリコン膜２０３を１００ｎｍ堆積する（図４
（ａ））。
【００８９】次に、素子領域形成用レジストパターン
（図示せず）を形成し、このレジストパターンをマスク
に、アモルファスシリコン膜２０３、バッファ酸化膜２
０２及びシリコン基板２０１をリアクティブイオンエッ
チング法でエッチングし、素子形成領域となる島部２０
４及び素子分離領域となる溝部２０５を形成する（図４
（ｂ））。
（図示せず）を形成し、このレジストパターンをマスク
に、アモルファスシリコン膜２０３、バッファ酸化膜２
０２及びシリコン基板２０１をリアクティブイオンエッ
チング法でエッチングし、素子形成領域となる島部２０
４及び素子分離領域となる溝部２０５を形成する（図４
（ｂ））。
【００９０】次に、埋め込み絶縁膜２０６を全面に堆積
し、ケミカルメカニカルポリッシング等でアモルファス
シリコン膜２０３の上面まで平坦化することにより素子
分離領域を埋め込む。本発明では、ここでアモルファス
シリコン膜２０３を除去しないので、素子領域コーナー
部が露出しない（図４（ｃ））。
し、ケミカルメカニカルポリッシング等でアモルファス
シリコン膜２０３の上面まで平坦化することにより素子
分離領域を埋め込む。本発明では、ここでアモルファス
シリコン膜２０３を除去しないので、素子領域コーナー
部が露出しない（図４（ｃ））。
【００９１】次に、ゲート用レジストパターン（図示せ
ず）を形成し、このレジストパターンをマスクにＲＩＥ
等を行い、ダミーゲートパターン２０７及び溝部２０８
を形成する。続いて、ダミーゲートパターン２０７をマ
スクとしてシリコン基板２０１に不純物をイオンを注入
することにより、トランジスタのソース・ドレイン拡散
層（図示せず）を形成する（図４（ｄ））。
ず）を形成し、このレジストパターンをマスクにＲＩＥ
等を行い、ダミーゲートパターン２０７及び溝部２０８
を形成する。続いて、ダミーゲートパターン２０７をマ
スクとしてシリコン基板２０１に不純物をイオンを注入
することにより、トランジスタのソース・ドレイン拡散
層（図示せず）を形成する（図４（ｄ））。
【００９２】次に、埋め込み絶縁膜２０９を堆積し、Ｃ
ＭＰでダミーゲートパターンとなるアモルファスシリコ
ン膜２０３の上面まで研磨し、溝部２０８に埋め込む
（図４（ｅ））。
ＭＰでダミーゲートパターンとなるアモルファスシリコ
ン膜２０３の上面まで研磨し、溝部２０８に埋め込む
（図４（ｅ））。
【００９３】続いて、ダミーゲートパターンとなるアモ
ルファスシリコン膜２０３をＲＩＥ、ＣＤＥ等で除去し
て溝部２１０を形成する（図４（ｆ））。次に、必要に
応じてチャネル部にのみイオン注入を行い、不純物濃度
を制御する。さらに露出したバッファ酸化膜２０２をＮ
Ｈ4 Ｆ等を用いて除去する（図５（ｇ））。
ルファスシリコン膜２０３をＲＩＥ、ＣＤＥ等で除去し
て溝部２１０を形成する（図４（ｆ））。次に、必要に
応じてチャネル部にのみイオン注入を行い、不純物濃度
を制御する。さらに露出したバッファ酸化膜２０２をＮ
Ｈ4 Ｆ等を用いて除去する（図５（ｇ））。
【００９４】次に、シリコン基板２０１の表面を熱酸化
する又はゲート絶縁材をＣＶＤ等で堆積することでゲー
ト絶縁膜２１１を形成する。続いて、ゲート電極材を全
面に堆積し、ゲート電極材をダミーゲートパターンが形
成されていた箇所にゲート絶縁膜２１１を介して埋め込
む。その後、ゲート配線用レジストパターン（図示せ
ず）を形成し、ゲート電極材を所望の形状に加工するこ
とでゲート配線２１２を完成させる（図５（ｇ）、図
６）。
する又はゲート絶縁材をＣＶＤ等で堆積することでゲー
ト絶縁膜２１１を形成する。続いて、ゲート電極材を全
面に堆積し、ゲート電極材をダミーゲートパターンが形
成されていた箇所にゲート絶縁膜２１１を介して埋め込
む。その後、ゲート配線用レジストパターン（図示せ
ず）を形成し、ゲート電極材を所望の形状に加工するこ
とでゲート配線２１２を完成させる（図５（ｇ）、図
６）。
【００９５】この後は、通常のトランジスタ製造過程と
同様であり、層間絶縁膜を堆積した後、コンタクトホー
ル、配線を必要に応じて形成する。
同様であり、層間絶縁膜を堆積した後、コンタクトホー
ル、配線を必要に応じて形成する。
【００９６】次に、第２の実施形態の第２の具体例につ
いて、図７〜図９並びに図１９を参照して説明する。図
７（ａ）〜図８（ｈ）は製造工程を示したゲート長方向
の断面図（図１９のＡ−Ａ´における断面図）であり、
図９は図８（ｈ）に対応したゲート幅方向の断面図（図
１９のＢ−Ｂ´における断面図）である。
いて、図７〜図９並びに図１９を参照して説明する。図
７（ａ）〜図８（ｈ）は製造工程を示したゲート長方向
の断面図（図１９のＡ−Ａ´における断面図）であり、
図９は図８（ｈ）に対応したゲート幅方向の断面図（図
１９のＢ−Ｂ´における断面図）である。
【００９７】本具体例は、第１の具体例において側壁絶
縁膜を形成したものである。第１の具体例と実質的に同
一或いは対応する構成要素には同一の番号を付し、詳細
な説明は省略する。
縁膜を形成したものである。第１の具体例と実質的に同
一或いは対応する構成要素には同一の番号を付し、詳細
な説明は省略する。
【００９８】図７（ａ）の工程及び図７（ｂ）の途中の
工程までは、第１の具体例で示した図４（ａ）及び
（ｂ）と同様である。
工程までは、第１の具体例で示した図４（ａ）及び
（ｂ）と同様である。
【００９９】図４（ｂ）で示した工程の後、シリコン窒
化膜を１００ｎｍ堆積し、これをＲＩＥで後退させるこ
とにより、島部２０４の周囲を覆うように側壁絶縁膜２
２１を形成する。側壁絶縁膜２２１の高さは、島部の半
導体基板の上面より高く、アモルファスシリコン膜２０
３の上面以下とする（図７（ｂ））。
化膜を１００ｎｍ堆積し、これをＲＩＥで後退させるこ
とにより、島部２０４の周囲を覆うように側壁絶縁膜２
２１を形成する。側壁絶縁膜２２１の高さは、島部の半
導体基板の上面より高く、アモルファスシリコン膜２０
３の上面以下とする（図７（ｂ））。
【０１００】その後の工程は第１の実施形態と基本的に
同様である。すなわち、埋め込み絶縁膜２０６を素子分
離領域に埋め込む（図７（ｃ））。続いて、ダミーゲー
トパターン２０７及び溝部２０８を形成し、このダミー
ゲートパターン２０７をマスクとしたイオン注入によ
り、ソース・ドレイン拡散層（図示せず）を形成する
（図７（ｄ））。続いて、埋め込み絶縁膜２０９を堆積
し、ＣＭＰで溝部２０８に埋め込む（図７（ｅ））。次
に、アモルファスシリコン膜２０３を除去して溝部２１
０を形成し（図７（ｆ））、さらに露出したバッファ酸
化膜２０２を除去する（図８（ｇ））。本例では、Ｓｉ
3 Ｎ4 膜が側壁絶縁膜２２１として素子領域周囲を取り
囲んでいるため、アモルファスシリコン膜２０３及びバ
ッファ酸化膜２０２を除去する時に、ほとんど素子領域
コーナー部が露出しない。次に、必要に応じてチャネル
部にのみイオン注入を行い、不純物濃度を制御する。続
いて、ゲート絶縁膜２１１及びゲート配線２１２を形成
する（図８（ｈ）、図９）。その後、通常のトランジス
タ製造過程と同様に、層間絶縁膜の堆積を行い、コンタ
クトホール、アルミニウム配線を必要に応じて形成す
る。
同様である。すなわち、埋め込み絶縁膜２０６を素子分
離領域に埋め込む（図７（ｃ））。続いて、ダミーゲー
トパターン２０７及び溝部２０８を形成し、このダミー
ゲートパターン２０７をマスクとしたイオン注入によ
り、ソース・ドレイン拡散層（図示せず）を形成する
（図７（ｄ））。続いて、埋め込み絶縁膜２０９を堆積
し、ＣＭＰで溝部２０８に埋め込む（図７（ｅ））。次
に、アモルファスシリコン膜２０３を除去して溝部２１
０を形成し（図７（ｆ））、さらに露出したバッファ酸
化膜２０２を除去する（図８（ｇ））。本例では、Ｓｉ
3 Ｎ4 膜が側壁絶縁膜２２１として素子領域周囲を取り
囲んでいるため、アモルファスシリコン膜２０３及びバ
ッファ酸化膜２０２を除去する時に、ほとんど素子領域
コーナー部が露出しない。次に、必要に応じてチャネル
部にのみイオン注入を行い、不純物濃度を制御する。続
いて、ゲート絶縁膜２１１及びゲート配線２１２を形成
する（図８（ｈ）、図９）。その後、通常のトランジス
タ製造過程と同様に、層間絶縁膜の堆積を行い、コンタ
クトホール、アルミニウム配線を必要に応じて形成す
る。
【０１０１】次に、第２の実施形態の第３の具体例につ
いて、図１０を参照して説明する。図１０（ａ）、
（ｂ）は製造工程の一部を示したゲート長方向の断面図
である。
いて、図１０を参照して説明する。図１０（ａ）、
（ｂ）は製造工程の一部を示したゲート長方向の断面図
である。
【０１０２】本具体例は、第２の具体例の図７（ｂ）の
工程において、側壁Ｓｉ3 Ｎ4 膜２２１を形成する直前
に、図１０（ａ）に示すように酸化膜２２２を形成する
ことを特徴としている。この酸化膜２２２により、Ｓｉ
3 Ｎ4 膜２２１と素子領域界面の密着性が向上し、Ｓｉ
3 Ｎ4 膜の膜剥がれを防止することができる。その他の
工程は第２の具体例と基本的に同様であり、最終的に図
１０（ｂ）に示すような形状が得られる。
工程において、側壁Ｓｉ3 Ｎ4 膜２２１を形成する直前
に、図１０（ａ）に示すように酸化膜２２２を形成する
ことを特徴としている。この酸化膜２２２により、Ｓｉ
3 Ｎ4 膜２２１と素子領域界面の密着性が向上し、Ｓｉ
3 Ｎ4 膜の膜剥がれを防止することができる。その他の
工程は第２の具体例と基本的に同様であり、最終的に図
１０（ｂ）に示すような形状が得られる。
【０１０３】次に、第２の実施形態の第４の具体例につ
いて、図１１〜図１３並びに図２０を参照して説明す
る。図１１（ａ）〜図１２（ｉ）は製造工程を示したゲ
ート長方向の断面図（図２０のＡ−Ａ´における断面
図）であり、図１３は図１２（ｉ）に対応したゲート幅
方向の断面図（図２０のＢ−Ｂ´における断面図）であ
る。
いて、図１１〜図１３並びに図２０を参照して説明す
る。図１１（ａ）〜図１２（ｉ）は製造工程を示したゲ
ート長方向の断面図（図２０のＡ−Ａ´における断面
図）であり、図１３は図１２（ｉ）に対応したゲート幅
方向の断面図（図２０のＢ−Ｂ´における断面図）であ
る。
【０１０４】まず、シリコン基板２０１に、バッファ酸
化膜２０２を介してダミーゲートパターンとなるアモル
ファスシリコン膜２０３を１００ｎｍ堆積する（図１１
（ａ））。
化膜２０２を介してダミーゲートパターンとなるアモル
ファスシリコン膜２０３を１００ｎｍ堆積する（図１１
（ａ））。
【０１０５】次に、素子領域形成用レジストパターン
（図示せず）を形成し、このレジストパターンをマスク
に、アモルファスシリコン膜２０３、バッファ酸化膜２
０２及びシリコン基板２０１をリアクティブイオンエッ
チング法でエッチングし、素子形成領域となる島部２０
４及び素子分離領域となる溝部２０５を形成する（図１
１（ｂ））。
（図示せず）を形成し、このレジストパターンをマスク
に、アモルファスシリコン膜２０３、バッファ酸化膜２
０２及びシリコン基板２０１をリアクティブイオンエッ
チング法でエッチングし、素子形成領域となる島部２０
４及び素子分離領域となる溝部２０５を形成する（図１
１（ｂ））。
【０１０６】次に、埋め込み絶縁膜２０６を全面に堆積
し、ＣＭＰ等でアモルファスシリコン膜２０３の上面ま
で平坦化することにより、素子分離領域を埋め込む（図
１１（ｃ））。
し、ＣＭＰ等でアモルファスシリコン膜２０３の上面ま
で平坦化することにより、素子分離領域を埋め込む（図
１１（ｃ））。
【０１０７】次に、全面にアモルファスシリコン膜２３
１を堆積する。このとき、アモルファスシリコン膜２０
３とアモルファスシリコン膜２３１とは密着している
（図１１（ｄ））。
１を堆積する。このとき、アモルファスシリコン膜２０
３とアモルファスシリコン膜２３１とは密着している
（図１１（ｄ））。
【０１０８】次に、ゲート配線用のレジストパターン
（図示せず）を形成し、このレジストパターンをマスク
にＲＩＥ、ＣＤＥ等を行い、アモルファスシリコン膜２
０３とアモルファスシリコン膜２３１とを同時にエッチ
ングし、ダミーゲートパターン２０７及び溝部２０８を
形成する。続いて、ダミーゲートパターン２０７をマス
クとしてシリコン基板２０１に不純物をイオンを注入す
ることにより、トランジスタのソース・ドレイン拡散層
（図示せず）を形成する（図１１（ｅ））。
（図示せず）を形成し、このレジストパターンをマスク
にＲＩＥ、ＣＤＥ等を行い、アモルファスシリコン膜２
０３とアモルファスシリコン膜２３１とを同時にエッチ
ングし、ダミーゲートパターン２０７及び溝部２０８を
形成する。続いて、ダミーゲートパターン２０７をマス
クとしてシリコン基板２０１に不純物をイオンを注入す
ることにより、トランジスタのソース・ドレイン拡散層
（図示せず）を形成する（図１１（ｅ））。
【０１０９】次に、埋め込み酸化膜２０９を堆積し、Ｃ
ＭＰでダミーゲートパターンとなるアモルファスシリコ
ン膜２３１の上面まで研磨する（図１１（ｆ））。
ＭＰでダミーゲートパターンとなるアモルファスシリコ
ン膜２３１の上面まで研磨する（図１１（ｆ））。
【０１１０】次に、ダミーゲートパターンとなるアモル
ファスシリコン膜２０３及びアモルファスシリコン膜２
３１をＲＩＥ、ＣＤＥ等で除去して溝部２１０を形成す
る。このとき、アモルファスシリコン膜２０３とアモル
ファスシリコン膜２３１とは密着しているため、同時に
除去される（図１２（ｇ））。
ファスシリコン膜２０３及びアモルファスシリコン膜２
３１をＲＩＥ、ＣＤＥ等で除去して溝部２１０を形成す
る。このとき、アモルファスシリコン膜２０３とアモル
ファスシリコン膜２３１とは密着しているため、同時に
除去される（図１２（ｇ））。
【０１１１】次に、必要に応じてチャネル部にのみイオ
ン注入を行い、不純物濃度を制御する。そして、露出し
たバッファ酸化膜２０２をＮＨ4 Ｆ等を用いて除去する
（図１２（ｈ））。
ン注入を行い、不純物濃度を制御する。そして、露出し
たバッファ酸化膜２０２をＮＨ4 Ｆ等を用いて除去する
（図１２（ｈ））。
【０１１２】続いて、シリコン基板２０１の表面を熱酸
化する又はゲート絶縁材をＣＶＤ等で堆積させることで
ゲート絶縁膜２１１を形成する。続いて、ゲート電極材
を全面に堆積し、ゲート電極材をダミーゲートパターン
が形成されていた箇所にゲート絶縁膜２１１を介して埋
め込む。その後、ゲート電極材を埋め込み酸化膜２０９
の上面までＣＭＰすることにより、ゲート配線２１２を
形成する。このようにして形成されたゲート配線２１２
は、第１の具体例等で示したような素子領域上での窪み
はなく（図６参照）、図１３に示すように平坦化されて
いる（図１２（ｉ）、図１３）。
化する又はゲート絶縁材をＣＶＤ等で堆積させることで
ゲート絶縁膜２１１を形成する。続いて、ゲート電極材
を全面に堆積し、ゲート電極材をダミーゲートパターン
が形成されていた箇所にゲート絶縁膜２１１を介して埋
め込む。その後、ゲート電極材を埋め込み酸化膜２０９
の上面までＣＭＰすることにより、ゲート配線２１２を
形成する。このようにして形成されたゲート配線２１２
は、第１の具体例等で示したような素子領域上での窪み
はなく（図６参照）、図１３に示すように平坦化されて
いる（図１２（ｉ）、図１３）。
【０１１３】この後は、通常のトランジスタ製造過程と
同様であり、層間絶縁膜を堆積した後、コンタクトホー
ル、アルミニウム配線を必要に応じて形成する。
同様であり、層間絶縁膜を堆積した後、コンタクトホー
ル、アルミニウム配線を必要に応じて形成する。
【０１１４】次に、第２の実施形態の第５の具体例につ
いて、図１４〜図１６並びに図２１を参照して説明す
る。図１４（ａ）〜図１５（ｈ）は製造工程を示したゲ
ート長方向の断面図（図２１のＡ−Ａ´における断面
図）であり、図１６は図１５（ｈ）に対応したゲート幅
方向の断面図（図２１のＢ−Ｂ´における断面図）であ
る。
いて、図１４〜図１６並びに図２１を参照して説明す
る。図１４（ａ）〜図１５（ｈ）は製造工程を示したゲ
ート長方向の断面図（図２１のＡ−Ａ´における断面
図）であり、図１６は図１５（ｈ）に対応したゲート幅
方向の断面図（図２１のＢ−Ｂ´における断面図）であ
る。
【０１１５】本具体例は、第４の具体例において側壁絶
縁膜を形成したものである。第４の具体例と実質的に同
一或いは対応する構成要素には同一の番号を付し、詳細
な説明は省略する。
縁膜を形成したものである。第４の具体例と実質的に同
一或いは対応する構成要素には同一の番号を付し、詳細
な説明は省略する。
【０１１６】図１４（ａ）の工程及び図１４（ｂ）の途
中の工程までは、第４の具体例で示した図１１（ａ）及
び（ｂ）と同様である。
中の工程までは、第４の具体例で示した図１１（ａ）及
び（ｂ）と同様である。
【０１１７】図１１（ｂ）で示した工程の後、シリコン
窒化膜を１００ｎｍ堆積し、これをＲＩＥで後退させる
ことにより、島部２０４の周囲を覆うように側壁絶縁膜
２２１を形成する。側壁絶縁膜２２１の高さは、島部の
半導体基板の上面より高く、アモルファスシリコン膜２
０３の上面以下とする（図１４（ｂ））。
窒化膜を１００ｎｍ堆積し、これをＲＩＥで後退させる
ことにより、島部２０４の周囲を覆うように側壁絶縁膜
２２１を形成する。側壁絶縁膜２２１の高さは、島部の
半導体基板の上面より高く、アモルファスシリコン膜２
０３の上面以下とする（図１４（ｂ））。
【０１１８】その後の工程は第４の実施形態と基本的に
同様である。すなわち、埋め込み絶縁膜２０６を素子分
離領域に埋め込み（図１４（ｃ））、アモルファスシリ
コン膜２３１を堆積する（図１４（ｄ））。続いて、ダ
ミーゲートパターン２０７及び溝部２０８を形成し、こ
のダミーゲートパターン２０７をマスクとしたイオン注
入により、ソース・ドレイン拡散層（図示せず）を形成
する（図１４（ｅ））。続いて、埋め込み絶縁膜２０９
を形成した後（図１４（ｆ））、アモルファスシリコン
膜２０３及び２３１を除去して溝部２１０を形成する
（図１５（ｇ））。
同様である。すなわち、埋め込み絶縁膜２０６を素子分
離領域に埋め込み（図１４（ｃ））、アモルファスシリ
コン膜２３１を堆積する（図１４（ｄ））。続いて、ダ
ミーゲートパターン２０７及び溝部２０８を形成し、こ
のダミーゲートパターン２０７をマスクとしたイオン注
入により、ソース・ドレイン拡散層（図示せず）を形成
する（図１４（ｅ））。続いて、埋め込み絶縁膜２０９
を形成した後（図１４（ｆ））、アモルファスシリコン
膜２０３及び２３１を除去して溝部２１０を形成する
（図１５（ｇ））。
【０１１９】次に、必要に応じてチャネル部にのみイオ
ン注入を行い、不純物濃度を制御する。さらに露出した
バッファ酸化膜２０２を除去する（図１５（ｈ））。本
例では、Ｓｉ3 Ｎ4 膜が側壁絶縁膜２２１として素子領
域周囲を取り囲んでいるため、アモルファスシリコン膜
２０３及びバッファ酸化膜２０２を除去する時に、ほと
んど素子領域コーナー部が露出しない。続いて、ゲート
絶縁膜２１１及びゲート配線２１２を形成する（図１５
（ｉ）、図１６）。本例においても、第４の具体例と同
様、ゲート配線２１２は平坦化される。その後、通常の
トランジスタ製造過程と同様に、層間絶縁膜の堆積を行
い、コンタクトホール、アルミニウム配線を必要に応じ
て形成する。
ン注入を行い、不純物濃度を制御する。さらに露出した
バッファ酸化膜２０２を除去する（図１５（ｈ））。本
例では、Ｓｉ3 Ｎ4 膜が側壁絶縁膜２２１として素子領
域周囲を取り囲んでいるため、アモルファスシリコン膜
２０３及びバッファ酸化膜２０２を除去する時に、ほと
んど素子領域コーナー部が露出しない。続いて、ゲート
絶縁膜２１１及びゲート配線２１２を形成する（図１５
（ｉ）、図１６）。本例においても、第４の具体例と同
様、ゲート配線２１２は平坦化される。その後、通常の
トランジスタ製造過程と同様に、層間絶縁膜の堆積を行
い、コンタクトホール、アルミニウム配線を必要に応じ
て形成する。
【０１２０】次に、第２の実施形態の第６の具体例につ
いて、図１７を参照して説明する。図１７（ａ）、
（ｂ）は製造工程の一部を示したゲート長方向の断面図
である。
いて、図１７を参照して説明する。図１７（ａ）、
（ｂ）は製造工程の一部を示したゲート長方向の断面図
である。
【０１２１】本具体例は、第５の具体例の図１４（ｂ）
の工程において、側壁Ｓｉ3 Ｎ4 膜２２１を形成する直
前に、図１７（ａ）に示すように酸化膜２４２を形成す
ることを特徴としている。この酸化膜２４２により、Ｓ
ｉ3 Ｎ4 膜２２１と素子領域界面の密着性が向上し、Ｓ
ｉ3 Ｎ4 膜の膜剥がれを防止することができる。その他
の工程は第５の具体例と基本的に同様であり、最終的に
図１７（ｂ）に示すような形状が得られる。
の工程において、側壁Ｓｉ3 Ｎ4 膜２２１を形成する直
前に、図１７（ａ）に示すように酸化膜２４２を形成す
ることを特徴としている。この酸化膜２４２により、Ｓ
ｉ3 Ｎ4 膜２２１と素子領域界面の密着性が向上し、Ｓ
ｉ3 Ｎ4 膜の膜剥がれを防止することができる。その他
の工程は第５の具体例と基本的に同様であり、最終的に
図１７（ｂ）に示すような形状が得られる。
【０１２２】なお、上記第２の実施形態の各具体例にお
いて、平坦化させる方法はＣＭＰに限らずケミカルドラ
イエッチング法でエッチバックしてもよく、またソース
・ドレイン領域の形成はイオン注入法に限らず気層拡散
法でもよい。また、ゲート絶縁膜は単層とは限らず、例
えばシリコン絶縁膜と高誘電体膜の組み合わせといった
積層構造でもよい。
いて、平坦化させる方法はＣＭＰに限らずケミカルドラ
イエッチング法でエッチバックしてもよく、またソース
・ドレイン領域の形成はイオン注入法に限らず気層拡散
法でもよい。また、ゲート絶縁膜は単層とは限らず、例
えばシリコン絶縁膜と高誘電体膜の組み合わせといった
積層構造でもよい。
【０１２３】次に、本発明の第３の実施形態について説
明する。
明する。
【０１２４】まず、第３の実施形態の第１の具体例につ
いて、図２２〜図２４並びに図３３を参照して説明す
る。図２２（ａ）〜図２３（ｈ）は製造工程を示したゲ
ート長方向の断面図（図３５のＡ−Ａ´における断面
図）であり、図２４は図２３（ｈ）に対応したゲート幅
方向の断面図（図３５のＢ−Ｂ´における断面図）であ
る。
いて、図２２〜図２４並びに図３３を参照して説明す
る。図２２（ａ）〜図２３（ｈ）は製造工程を示したゲ
ート長方向の断面図（図３５のＡ−Ａ´における断面
図）であり、図２４は図２３（ｈ）に対応したゲート幅
方向の断面図（図３５のＢ−Ｂ´における断面図）であ
る。
【０１２５】まず、シリコン基板３０１にゲート絶縁膜
３０２を介してゲート配線の一部となる不純物を含んだ
多結晶シリコン又はアモルファスシリコンからなるシリ
コン膜３０３を１００ｎｍ堆積する。また、必要に応じ
て、ゲート電極堆積前に不純物を基板に注入し、基板濃
度を制御する（図２２（ａ））。
３０２を介してゲート配線の一部となる不純物を含んだ
多結晶シリコン又はアモルファスシリコンからなるシリ
コン膜３０３を１００ｎｍ堆積する。また、必要に応じ
て、ゲート電極堆積前に不純物を基板に注入し、基板濃
度を制御する（図２２（ａ））。
【０１２６】次に、素子領域形成用のレジストパターン
（図示せず）を形成し、このレジストパターンをマスク
として、シリコン膜３０３、ゲート絶縁膜３０２及びシ
リコン基板３０１をリアクティブイオンエッチング法で
エッチングし、島部３０４及び溝部３０５を形成する。
レジストパターンを除去した後、表面状態を良くするた
め必要に応じて形成された島部の周囲を酸化する（図２
２（ｂ））。
（図示せず）を形成し、このレジストパターンをマスク
として、シリコン膜３０３、ゲート絶縁膜３０２及びシ
リコン基板３０１をリアクティブイオンエッチング法で
エッチングし、島部３０４及び溝部３０５を形成する。
レジストパターンを除去した後、表面状態を良くするた
め必要に応じて形成された島部の周囲を酸化する（図２
２（ｂ））。
【０１２７】次に、埋め込み絶縁膜３０６を全面に堆積
し、ＣＭＰ等でシリコン膜３０３の上面まで平坦化する
ことにより、素子分離領域を埋め込む。本発明では、こ
のときシリコン膜３０３を除去しないので素子領域コー
ナー部が露出しない（図２２（ｃ））。
し、ＣＭＰ等でシリコン膜３０３の上面まで平坦化する
ことにより、素子分離領域を埋め込む。本発明では、こ
のときシリコン膜３０３を除去しないので素子領域コー
ナー部が露出しない（図２２（ｃ））。
【０１２８】次に、Ｓｉ3 Ｎ4 膜３０８を全面に堆積す
る。このとき、シリコン膜３０３とＳｉ3 Ｎ4 膜３０８
とは密着し、かつＳｉ3 Ｎ4 膜３０８の上面は平坦に仕
上がっている（図２２（ｄ））。
る。このとき、シリコン膜３０３とＳｉ3 Ｎ4 膜３０８
とは密着し、かつＳｉ3 Ｎ4 膜３０８の上面は平坦に仕
上がっている（図２２（ｄ））。
【０１２９】次に、レジストパターン（図示せず）を形
成し、このレジストパターンをマスクにしてＲＩＥ等で
シリコン膜３０３とＳｉ3 Ｎ4 膜３０８とを同時にエッ
チングすることにより、ゲート形成用パターン３０９及
び溝部３１０を形成する。レジストパターンを除去した
後、表面状態を良くするため必要応じて側面部を酸化す
る。続いて、ゲート形成用パターン３０９をマスクとし
て、シリコン基板３０１に不純物イオンを注入すること
により、トランジスタのソース・ドレイン拡散領域（図
示せず）を形成する（図２２（ｅ））。
成し、このレジストパターンをマスクにしてＲＩＥ等で
シリコン膜３０３とＳｉ3 Ｎ4 膜３０８とを同時にエッ
チングすることにより、ゲート形成用パターン３０９及
び溝部３１０を形成する。レジストパターンを除去した
後、表面状態を良くするため必要応じて側面部を酸化す
る。続いて、ゲート形成用パターン３０９をマスクとし
て、シリコン基板３０１に不純物イオンを注入すること
により、トランジスタのソース・ドレイン拡散領域（図
示せず）を形成する（図２２（ｅ））。
【０１３０】次に、埋め込み酸化膜３１１を全面に堆積
し、Ｓｉ3 Ｎ4 膜３０８の上面までＣＭＰ等で平坦化す
る。このとき、Ｓｉ3 Ｎ4 膜３０８の上面には埋め込み
絶縁膜３１１は残留していない（図２２（ｆ））。
し、Ｓｉ3 Ｎ4 膜３０８の上面までＣＭＰ等で平坦化す
る。このとき、Ｓｉ3 Ｎ4 膜３０８の上面には埋め込み
絶縁膜３１１は残留していない（図２２（ｆ））。
【０１３１】次に、熱リン酸によりＳｉ3 Ｎ4 膜３０８
を除去して、シリコン膜３０３上面を露出させ、溝３１
２を形成する（図２３（ｇ））。
を除去して、シリコン膜３０３上面を露出させ、溝３１
２を形成する（図２３（ｇ））。
【０１３２】次に、シリコン膜３０３と後に埋め込むゲ
ート配線材との接続をよくするため、必要に応じてシリ
コン膜３０３上面の洗浄処理を行い、溝３１２にゲート
配線材３１３を埋め込む。その後、ＣＭＰ等で埋め込み
酸化膜３１１の上面まで平坦化を行い、電極部３０３及
び配線部３１３からなるゲート配線を形成する。この
時、ゲート配線の上面（配線部３１３の上面）は平坦に
仕上がっている（図２３（ｈ）、図２４）。
ート配線材との接続をよくするため、必要に応じてシリ
コン膜３０３上面の洗浄処理を行い、溝３１２にゲート
配線材３１３を埋め込む。その後、ＣＭＰ等で埋め込み
酸化膜３１１の上面まで平坦化を行い、電極部３０３及
び配線部３１３からなるゲート配線を形成する。この
時、ゲート配線の上面（配線部３１３の上面）は平坦に
仕上がっている（図２３（ｈ）、図２４）。
【０１３３】なお、配線材３１３を構成する材料がＷ等
の金属であれば、電極部３０３を構成するａ−Ｓｉ等と
の反応を防ぐ目的で、図２５及び図３６に示すように、
バリアメタル３２１を設けるようにしてもよい。
の金属であれば、電極部３０３を構成するａ−Ｓｉ等と
の反応を防ぐ目的で、図２５及び図３６に示すように、
バリアメタル３２１を設けるようにしてもよい。
【０１３４】その後の工程は通常のトランジスタ製造過
程と同様であり、層間絶縁膜を堆積した後、コンタクト
ホール、アルミニウム配線を必要に応じて形成する。
程と同様であり、層間絶縁膜を堆積した後、コンタクト
ホール、アルミニウム配線を必要に応じて形成する。
【０１３５】次に、第３の実施形態の第２の具体例につ
いて、図２６及び図３７を参照して説明する。図２６
（ａ）〜（ｄ）は製造工程を示したゲート長方向の断面
図（図３７のＡ−Ａ´における断面図）である。
いて、図２６及び図３７を参照して説明する。図２６
（ａ）〜（ｄ）は製造工程を示したゲート長方向の断面
図（図３７のＡ−Ａ´における断面図）である。
【０１３６】本具体例は、第１の具体例において、側壁
酸化膜を形成したものである。第１の具体例と実質的に
同一或いは対応する構成要素には同一の番号を付し、詳
細な説明は省略する。なお、途中の工程までは、第１の
具体例で示した図２２（ａ）〜（ｅ）の工程と基本的に
同様であるため、説明は省略する。
酸化膜を形成したものである。第１の具体例と実質的に
同一或いは対応する構成要素には同一の番号を付し、詳
細な説明は省略する。なお、途中の工程までは、第１の
具体例で示した図２２（ａ）〜（ｅ）の工程と基本的に
同様であるため、説明は省略する。
【０１３７】図２２（ｅ）の工程でゲート形成用パター
ン３０９を形成した後、シリコン酸化膜を１００ｎｍ堆
積し、このシリコン酸化膜をＲＩＥで後退させることに
よりゲート形成用パターンの周囲を覆うように側壁絶縁
膜３３１を形成する。ここで不純物のイオン注入を再度
行うことにより、ソース・ドレイン領域における基板プ
ロファイルを制御することができる（図２６（ａ））。
ン３０９を形成した後、シリコン酸化膜を１００ｎｍ堆
積し、このシリコン酸化膜をＲＩＥで後退させることに
よりゲート形成用パターンの周囲を覆うように側壁絶縁
膜３３１を形成する。ここで不純物のイオン注入を再度
行うことにより、ソース・ドレイン領域における基板プ
ロファイルを制御することができる（図２６（ａ））。
【０１３８】その後の工程は、第１の具体例と同様であ
り、図２６（ｂ）及び（ｃ）の工程を経ることにより、
図２６（ｄ）に示すような構造が得られる。
り、図２６（ｂ）及び（ｃ）の工程を経ることにより、
図２６（ｄ）に示すような構造が得られる。
【０１３９】なお、本具体例においても第１の具体例の
図２５で示したのと同様に、図２７及び図３８に示すよ
うに、バリアメタル３２１を設けるようにしてもよい。
図２５で示したのと同様に、図２７及び図３８に示すよ
うに、バリアメタル３２１を設けるようにしてもよい。
【０１４０】次に、第３の実施形態の第３の具体例につ
いて、図２８〜図２９を参照して説明する。図２８
（ａ）〜図２９（ｈ）は製造工程を示したゲート長方向
の断面図（図３５のＡ−Ａ´における断面図）である。
いて、図２８〜図２９を参照して説明する。図２８
（ａ）〜図２９（ｈ）は製造工程を示したゲート長方向
の断面図（図３５のＡ−Ａ´における断面図）である。
【０１４１】まず、シリコン基板３０１にゲート絶縁膜
３０２を介してゲート配線の一部となる不純物を含んだ
多結晶シリコン又はアモルファスシリコンからなるシリ
コン膜３０３を１００ｎｍ堆積する。また、必要に応じ
て、ゲート電極堆積前に不純物を基板に注入し、基板濃
度を制御する（図２８（ａ））。
３０２を介してゲート配線の一部となる不純物を含んだ
多結晶シリコン又はアモルファスシリコンからなるシリ
コン膜３０３を１００ｎｍ堆積する。また、必要に応じ
て、ゲート電極堆積前に不純物を基板に注入し、基板濃
度を制御する（図２８（ａ））。
【０１４２】次に、素子領域形成用のレジストパターン
（図示せず）を形成し、このレジストパターンをマスク
として、シリコン膜３０３、ゲート絶縁膜３０２及びシ
リコン基板３０１をリアクティブイオンエッチング法で
エッチングし、島部３０４及び溝部３０５を形成する。
レジストパターンを除去した後、表面状態を良くするた
め必要に応じて形成された島部の周囲を酸化する（図２
８（ｂ））。
（図示せず）を形成し、このレジストパターンをマスク
として、シリコン膜３０３、ゲート絶縁膜３０２及びシ
リコン基板３０１をリアクティブイオンエッチング法で
エッチングし、島部３０４及び溝部３０５を形成する。
レジストパターンを除去した後、表面状態を良くするた
め必要に応じて形成された島部の周囲を酸化する（図２
８（ｂ））。
【０１４３】次に、埋め込み絶縁膜３０６を全面に堆積
し、ＣＭＰ等でシリコン膜３０３の上面まで平坦化する
ことにより、素子分離領域を埋め込む。本発明では、こ
のときシリコン膜３０３を除去しないので素子領域コー
ナー部が露出しない（図２８（ｃ））。
し、ＣＭＰ等でシリコン膜３０３の上面まで平坦化する
ことにより、素子分離領域を埋め込む。本発明では、こ
のときシリコン膜３０３を除去しないので素子領域コー
ナー部が露出しない（図２８（ｃ））。
【０１４４】次に、バッファ酸化膜３４１及び多結晶シ
リコン又アモルファスシリコンからなるシリコン膜３４
２を形成する。このとき、シリコン膜３０３とシリコン
膜３４２とはバッファ酸化膜３４１を介して密着し、か
つシリコン膜３４２の上面は平坦に仕上がっている（図
２８（ｄ））。
リコン又アモルファスシリコンからなるシリコン膜３４
２を形成する。このとき、シリコン膜３０３とシリコン
膜３４２とはバッファ酸化膜３４１を介して密着し、か
つシリコン膜３４２の上面は平坦に仕上がっている（図
２８（ｄ））。
【０１４５】次に、レジストパターン（図示せず）を形
成し、このレジストパターンをマスクにしてＲＩＥ等で
シリコン膜３４２、バッファ酸化膜３４１及びシリコン
膜３０３を同時にエッチングすることにより、ゲート形
成用パターン３０９及び溝部３１０を形成する。レジス
トパターンを除去した後、表面状態を良くするため必要
応じて側面部を酸化する。続いて、ゲート形成用パター
ン３０９をマスクとして、シリコン基板３０１に不純物
イオンを注入することにより、トランジスタのソース・
ドレイン拡散領域（図示せず）を形成する（図２８
（ｅ））。
成し、このレジストパターンをマスクにしてＲＩＥ等で
シリコン膜３４２、バッファ酸化膜３４１及びシリコン
膜３０３を同時にエッチングすることにより、ゲート形
成用パターン３０９及び溝部３１０を形成する。レジス
トパターンを除去した後、表面状態を良くするため必要
応じて側面部を酸化する。続いて、ゲート形成用パター
ン３０９をマスクとして、シリコン基板３０１に不純物
イオンを注入することにより、トランジスタのソース・
ドレイン拡散領域（図示せず）を形成する（図２８
（ｅ））。
【０１４６】次に、埋め込み酸化膜３１１を全面に堆積
し、シリコン膜３４２の上面までＣＭＰ等で平坦化す
る。このとき、シリコン膜３４２の上面には埋め込み絶
縁膜３１１は残留していない（図２８（ｆ））。
し、シリコン膜３４２の上面までＣＭＰ等で平坦化す
る。このとき、シリコン膜３４２の上面には埋め込み絶
縁膜３１１は残留していない（図２８（ｆ））。
【０１４７】次に、ＣＤＥ法によりシリコン膜３４２を
除去し、さらにＲＩＥ法によりバッファ酸化膜３４１を
除去してシリコン膜３０３上面を露出させ、溝３１２を
形成する（図２９（ｇ））。
除去し、さらにＲＩＥ法によりバッファ酸化膜３４１を
除去してシリコン膜３０３上面を露出させ、溝３１２を
形成する（図２９（ｇ））。
【０１４８】次に、シリコン膜３０３と後に埋め込むゲ
ート配線材との接続をよくするため、必要に応じてシリ
コン膜３０３上面の洗浄処理を行い、溝３１２にゲート
配線材３１３を埋め込む。その後、ＣＭＰ等で埋め込み
酸化膜３１１の上面まで平坦化を行い、電極部３０３及
び配線部３１３からなるゲート配線を形成する。このと
き、ゲート配線の上面（配線部３１３の上面）は平坦に
仕上がっている（図２９（ｈ））。
ート配線材との接続をよくするため、必要に応じてシリ
コン膜３０３上面の洗浄処理を行い、溝３１２にゲート
配線材３１３を埋め込む。その後、ＣＭＰ等で埋め込み
酸化膜３１１の上面まで平坦化を行い、電極部３０３及
び配線部３１３からなるゲート配線を形成する。このと
き、ゲート配線の上面（配線部３１３の上面）は平坦に
仕上がっている（図２９（ｈ））。
【０１４９】なお、配線材３１３を構成する材料がＷ等
の金属であれば、電極部３０３を構成するａ−Ｓｉ等と
の反応を防ぐ目的で、図３０及び図３６に示すように、
バリアメタル３２１を設けるようにしてもよい。
の金属であれば、電極部３０３を構成するａ−Ｓｉ等と
の反応を防ぐ目的で、図３０及び図３６に示すように、
バリアメタル３２１を設けるようにしてもよい。
【０１５０】その後の工程は通常のトランジスタ製造過
程と同様であり、層間絶縁膜を堆積した後、コンタクト
ホール、アルミニウム配線を必要に応じて形成する。
程と同様であり、層間絶縁膜を堆積した後、コンタクト
ホール、アルミニウム配線を必要に応じて形成する。
【０１５１】次に、第３の実施形態の第４の具体例につ
いて、図３１及び図３７を参照して説明する。図３１
（ａ）〜（ｄ）は製造工程を示したゲート長方向の断面
図（図３７のＡ−Ａ´における断面図）である。
いて、図３１及び図３７を参照して説明する。図３１
（ａ）〜（ｄ）は製造工程を示したゲート長方向の断面
図（図３７のＡ−Ａ´における断面図）である。
【０１５２】本具体例は、第３の具体例において、側壁
窒化膜を形成したものである。第３の具体例と実質的に
同一或いは対応する構成要素には同一の番号を付し、詳
細な説明は省略する。なお、途中の工程までは、第３の
具体例で示した図２８（ａ）〜（ｅ）の工程と基本的に
同様であるため、説明は省略する。
窒化膜を形成したものである。第３の具体例と実質的に
同一或いは対応する構成要素には同一の番号を付し、詳
細な説明は省略する。なお、途中の工程までは、第３の
具体例で示した図２８（ａ）〜（ｅ）の工程と基本的に
同様であるため、説明は省略する。
【０１５３】図２８（ｅ）の工程でゲート形成用パター
ン３０９を形成した後、シリコン窒化膜を１００ｎｍ堆
積し、このシリコン窒化膜をＲＩＥで後退させることに
よりゲート形成用パターンの周囲を覆うように側壁絶縁
膜３３１を形成する。ここで不純物のイオン注入を再度
行うことにより、ソース・ドレイン領域における基板プ
ロファイルを制御することができる（図３１（ａ））。
ン３０９を形成した後、シリコン窒化膜を１００ｎｍ堆
積し、このシリコン窒化膜をＲＩＥで後退させることに
よりゲート形成用パターンの周囲を覆うように側壁絶縁
膜３３１を形成する。ここで不純物のイオン注入を再度
行うことにより、ソース・ドレイン領域における基板プ
ロファイルを制御することができる（図３１（ａ））。
【０１５４】その後の工程は、第１の具体例と同様であ
り、図３１（ｂ）及び（ｃ）の工程を経ることにより、
図３１（ｄ）に示すような構造が得られる。
り、図３１（ｂ）及び（ｃ）の工程を経ることにより、
図３１（ｄ）に示すような構造が得られる。
【０１５５】なお、本具体例においても第１の具体例の
図２５で示したのと同様に、図３２及び図３８に示すよ
うに、バリアメタル３２１を設けるようにしてもよい。
図２５で示したのと同様に、図３２及び図３８に示すよ
うに、バリアメタル３２１を設けるようにしてもよい。
【０１５６】本具体例は、ソース・ドレインのコンタク
トを自己整合法で形成する際にも有効であり、その場合
には図３３に示すように、埋め込んだゲート配線の上面
をエッチングにより後退させ、そこにシリコン窒化膜３
５１を埋め込んだ後、ＣＭＰ等で平坦化させればよい。
トを自己整合法で形成する際にも有効であり、その場合
には図３３に示すように、埋め込んだゲート配線の上面
をエッチングにより後退させ、そこにシリコン窒化膜３
５１を埋め込んだ後、ＣＭＰ等で平坦化させればよい。
【０１５７】次に、第３の実施形態の第５の具体例につ
いて、図３４を参照して説明する。図３４（ａ）、
（ｂ）は製造工程を示したゲート長方向の断面図（図３
７のＡ−Ａ´における断面図）である。
いて、図３４を参照して説明する。図３４（ａ）、
（ｂ）は製造工程を示したゲート長方向の断面図（図３
７のＡ−Ａ´における断面図）である。
【０１５８】本具体例は、第４の具体例において、側壁
絶縁膜を形成する直前にゲート形成用パターンの周囲を
酸化して、酸化膜３６１を形成したものである（図３４
（ａ））。この酸化膜３６１によりＳｉ3 Ｎ4 膜３３１
と素子領域界面の密着性が向上し、Ｓｉ3 Ｎ4 膜の膜剥
がれを防止することができる（図３４（ｂ））。その他
の工程は基本的に第４の具体例と同様である。
絶縁膜を形成する直前にゲート形成用パターンの周囲を
酸化して、酸化膜３６１を形成したものである（図３４
（ａ））。この酸化膜３６１によりＳｉ3 Ｎ4 膜３３１
と素子領域界面の密着性が向上し、Ｓｉ3 Ｎ4 膜の膜剥
がれを防止することができる（図３４（ｂ））。その他
の工程は基本的に第４の具体例と同様である。
【０１５９】なお、上記第３の実施形態の各具体例にお
いて、平坦化させる方法はＣＭＰに限らずケミカルドラ
イエッチング法でエッチバックしてもよく、またソース
・ドレイン領域の形成はイオン注入法に限らず気層拡散
法でもよい。
いて、平坦化させる方法はＣＭＰに限らずケミカルドラ
イエッチング法でエッチバックしてもよく、またソース
・ドレイン領域の形成はイオン注入法に限らず気層拡散
法でもよい。
【０１６０】また、ゲート電極の一部となるシリコン膜
３０３には、不純物を含まないシリコン膜を堆積し溝部
３１２を形成した後にイオン注入等により不純物を導入
したものを用いてもよい。この場合、必要に応じてパタ
ーニングを行うことにより、不純物の種類及び量を局所
的に変化させることができ、しきい値を制御することが
可能となる。
３０３には、不純物を含まないシリコン膜を堆積し溝部
３１２を形成した後にイオン注入等により不純物を導入
したものを用いてもよい。この場合、必要に応じてパタ
ーニングを行うことにより、不純物の種類及び量を局所
的に変化させることができ、しきい値を制御することが
可能となる。
【０１６１】次に、本発明の第４の実施形態について説
明する。
明する。
【０１６２】まず、第４の実施形態の第１の具体例につ
いて、図３９〜図４４を参照して説明する。図３９〜図
４２は製造工程を示したゲート長方向の断面図を示した
ものであり、図４３及び図４４はゲート幅方向の断面図
を示したものである。なお、図ではＮＭＯＳ構造につい
て示しているが、ＰＭＯＳも同様に形成することが可能
である。
いて、図３９〜図４４を参照して説明する。図３９〜図
４２は製造工程を示したゲート長方向の断面図を示した
ものであり、図４３及び図４４はゲート幅方向の断面図
を示したものである。なお、図ではＮＭＯＳ構造につい
て示しているが、ＰＭＯＳも同様に形成することが可能
である。
【０１６３】まず、Ｓｉ基板を用意し、素子分離領域に
深さ２００ｎｍ程度のトレンチをＲＩＥにて形成する。
続いて、ＴＥＯＳを堆積した後これをＣＭＰにより埋め
込み平坦化することで、Ｓｉ基板からなる島部４０１及
びＳＴＩ構造の素子分離領域４０２を形成する。その
後、基板表面を５ｎｍ程度酸化してダミーゲート酸化膜
４０３を形成する。なお、基板中のＮＭＯＳ領域にはＰ
型のウェル（ピーク濃度１×１０18ｃｍ-3程度）を形成
しておく（図３９（ａ）、図４３（ａ））。
深さ２００ｎｍ程度のトレンチをＲＩＥにて形成する。
続いて、ＴＥＯＳを堆積した後これをＣＭＰにより埋め
込み平坦化することで、Ｓｉ基板からなる島部４０１及
びＳＴＩ構造の素子分離領域４０２を形成する。その
後、基板表面を５ｎｍ程度酸化してダミーゲート酸化膜
４０３を形成する。なお、基板中のＮＭＯＳ領域にはＰ
型のウェル（ピーク濃度１×１０18ｃｍ-3程度）を形成
しておく（図３９（ａ）、図４３（ａ））。
【０１６４】次に、ＬＰＣＶＤによりアモルファスシリ
コン（ａ−Ｓｉ）膜４０４を２０ｎｍ程度、シリコン窒
化膜（Ｓｉ3 Ｎ4 膜）４０５を１００ｎｍ程度堆積す
る。続いて、レジスト（図示せず）を塗布し、フォトリ
ソグラフィー又はＥＢ（電子ビーム）描画によりダミー
ゲートの形状にパターニングを行ない、ＲＩＥによって
Ｓｉ3 Ｎ4 膜４０５とａ−Ｓｉ膜４０４を加工し、ダミ
ーゲート４２１を形成する（図３９（ｂ）、図４３
（ｂ））。
コン（ａ−Ｓｉ）膜４０４を２０ｎｍ程度、シリコン窒
化膜（Ｓｉ3 Ｎ4 膜）４０５を１００ｎｍ程度堆積す
る。続いて、レジスト（図示せず）を塗布し、フォトリ
ソグラフィー又はＥＢ（電子ビーム）描画によりダミー
ゲートの形状にパターニングを行ない、ＲＩＥによって
Ｓｉ3 Ｎ4 膜４０５とａ−Ｓｉ膜４０４を加工し、ダミ
ーゲート４２１を形成する（図３９（ｂ）、図４３
（ｂ））。
【０１６５】ここで、ダミーゲート４２１を２層構造に
したことにより、ＲＩＥを行なうのが容易になってい
る。なぜならば、Ｓｉ3 Ｎ4 膜４０５をエッチングする
ときに、ａ−Ｓｉ膜４０４がストッパーの役割を果たす
からである。このため、エッチングオーバーによりシリ
コン基板が削れるというような心配がない。また、十分
に長時間Ｓｉ3 Ｎ4 膜４０５のエッチングを行なうこと
ができるため、ＳＴＩエッジなどの断差部でＳｉＮ残り
が生じないというメリットもある。また、Ｓｉ3Ｎ4 膜
４０５堆積時の高温工程でｓ−Ｓｉ膜４０４は結晶化す
るが、ａ−Ｓｉ膜の厚さを十分薄くすることにより、そ
れぞれの結晶粒（グレイン）サイズを小さくすることが
できる。したがって、グレインが原因で生じる側面の凸
凹を小さくすることができ、ゲート長加工寸法の制御が
行ないやすくなる。
したことにより、ＲＩＥを行なうのが容易になってい
る。なぜならば、Ｓｉ3 Ｎ4 膜４０５をエッチングする
ときに、ａ−Ｓｉ膜４０４がストッパーの役割を果たす
からである。このため、エッチングオーバーによりシリ
コン基板が削れるというような心配がない。また、十分
に長時間Ｓｉ3 Ｎ4 膜４０５のエッチングを行なうこと
ができるため、ＳＴＩエッジなどの断差部でＳｉＮ残り
が生じないというメリットもある。また、Ｓｉ3Ｎ4 膜
４０５堆積時の高温工程でｓ−Ｓｉ膜４０４は結晶化す
るが、ａ−Ｓｉ膜の厚さを十分薄くすることにより、そ
れぞれの結晶粒（グレイン）サイズを小さくすることが
できる。したがって、グレインが原因で生じる側面の凸
凹を小さくすることができ、ゲート長加工寸法の制御が
行ないやすくなる。
【０１６６】次に、ＬＤＤ構造を形成する場合は、ｎ-
層４０６を形成するための不純物導入をイオン注入、固
層拡散又は気相拡散にて行なう。最終的にこのｎ- 層４
０６の不純物濃度が１×１０20ｃｍ-3程度となるように
不純物のドーピングを行なう（図３９（ｃ））。
層４０６を形成するための不純物導入をイオン注入、固
層拡散又は気相拡散にて行なう。最終的にこのｎ- 層４
０６の不純物濃度が１×１０20ｃｍ-3程度となるように
不純物のドーピングを行なう（図３９（ｃ））。
【０１６７】次に、ゲート側壁にシリコン窒化膜を形成
する工程に入る。すなわち、ＬＰＣＶＤによりシリコン
酸化膜４０７を５ｎｍ程度、シリコン窒化膜４０８を４
０ｎｍ程度堆積し、全面ＲＩＥによりダミーゲートの側
部にだけシリコン窒化膜４０８を残す（図４０
（ｄ））。
する工程に入る。すなわち、ＬＰＣＶＤによりシリコン
酸化膜４０７を５ｎｍ程度、シリコン窒化膜４０８を４
０ｎｍ程度堆積し、全面ＲＩＥによりダミーゲートの側
部にだけシリコン窒化膜４０８を残す（図４０
（ｄ））。
【０１６８】次に、ソース／ドレイン形成工程に進む
が、ここでは選択エピタキシャル成長によりエレベイト
ソース・ドレインを形成し、そこにコバルトシリサイド
４１０を貼り付ける構造とする。ｎ+ 層４０９は、イオ
ン注入やエレベイトソース・ドレインからの固相拡散に
よって、不純物濃度が１×１０21ｃｍ-3程度となるよう
に形成することができる（図４０（ｅ））。
が、ここでは選択エピタキシャル成長によりエレベイト
ソース・ドレインを形成し、そこにコバルトシリサイド
４１０を貼り付ける構造とする。ｎ+ 層４０９は、イオ
ン注入やエレベイトソース・ドレインからの固相拡散に
よって、不純物濃度が１×１０21ｃｍ-3程度となるよう
に形成することができる（図４０（ｅ））。
【０１６９】次に、ソース・ドレイン上及び素子分離領
域上に層間絶縁膜４１１を形成する。形成方法は、まず
ＴＥＯＳを１５０ｎｍ程度堆積し、これをＣＭＰにてエ
ッチバックして平坦化する。このとき、Ｓｉ3 Ｎ4 膜４
０５がＣＭＰのストッパーとなる（図４０（ｆ）、図４
３（ｆ））。
域上に層間絶縁膜４１１を形成する。形成方法は、まず
ＴＥＯＳを１５０ｎｍ程度堆積し、これをＣＭＰにてエ
ッチバックして平坦化する。このとき、Ｓｉ3 Ｎ4 膜４
０５がＣＭＰのストッパーとなる（図４０（ｆ）、図４
３（ｆ））。
【０１７０】次に、ダミーゲート４２１及びダミー酸化
膜４０３を除去して溝部４２２を形成する工程に入る。
ダミーゲートを構成するＳｉ3 Ｎ4 膜４０５はホットリ
ン酸で除去し、ａ−Ｓｉ膜４０４はＣＤＥやＲＩＥで除
去することができる。ホットリン酸はＳｉＮ膜のみを選
択的に除去することができ、ａ−Ｓｉ膜は２０ｎｍと薄
いため短時間のエッチングで除去可能である。したがっ
て、厚いエッチングストッパー膜を下地に形成する必要
が無く、ダミー酸化膜４０３を薄膜化することができ
る。ダミー酸化膜４０３が薄くできれば、それを除去す
るためのフッ酸系ウエットエッチングの量も少なくて済
み、ＳＴＩ４０２の端部があまり窪まずに済む。また、
フッ酸系ウェットエッチングの量が少ないため、ゲート
を埋め込むための溝幅（ゲート長）が広がらずに済み、
ゲート長加工寸法の制御を行ないやすい。今回の構造で
は、ダミーゲートの側面にＳｉ3 Ｎ4 膜４０８を形成し
ているため、ここでエッチングは止まり、溝幅が広がり
すぎる心配はないが、ウェットエッチングの量が多い
と、このＳｉ3 Ｎ4 膜４０８の下の酸化膜４０３が横か
ら浸食される危険がある。浸食されると、この後でゲー
ト絶縁膜を形成することが困難になる（図４１（ｇ）、
図４４（ｇ））。
膜４０３を除去して溝部４２２を形成する工程に入る。
ダミーゲートを構成するＳｉ3 Ｎ4 膜４０５はホットリ
ン酸で除去し、ａ−Ｓｉ膜４０４はＣＤＥやＲＩＥで除
去することができる。ホットリン酸はＳｉＮ膜のみを選
択的に除去することができ、ａ−Ｓｉ膜は２０ｎｍと薄
いため短時間のエッチングで除去可能である。したがっ
て、厚いエッチングストッパー膜を下地に形成する必要
が無く、ダミー酸化膜４０３を薄膜化することができ
る。ダミー酸化膜４０３が薄くできれば、それを除去す
るためのフッ酸系ウエットエッチングの量も少なくて済
み、ＳＴＩ４０２の端部があまり窪まずに済む。また、
フッ酸系ウェットエッチングの量が少ないため、ゲート
を埋め込むための溝幅（ゲート長）が広がらずに済み、
ゲート長加工寸法の制御を行ないやすい。今回の構造で
は、ダミーゲートの側面にＳｉ3 Ｎ4 膜４０８を形成し
ているため、ここでエッチングは止まり、溝幅が広がり
すぎる心配はないが、ウェットエッチングの量が多い
と、このＳｉ3 Ｎ4 膜４０８の下の酸化膜４０３が横か
ら浸食される危険がある。浸食されると、この後でゲー
ト絶縁膜を形成することが困難になる（図４１（ｇ）、
図４４（ｇ））。
【０１７１】次に、実効膜厚が３〜４ｎｍのゲート絶縁
膜４１２を形成し、５〜１０ｎｍ程度のバリアメタル４
１３（反応防止膜）を介してメタルゲート配線４１４を
埋め込み形成する。ここでは、ゲート絶縁膜としてＳｉ
ＯＮ膜、バリアメタルとしてＴｉＮ又はタングステンナ
イトライド、メタルゲート材料としてＷ（タングステ
ン）を用いている。ゲート絶縁膜としては、Ｔａ2 Ｏ5
膜や（Ｂａ，Ｓｒ）ＴｉＯ3 膜などの高誘電体膜や強誘
電体膜を適用することもできる。その場合は、用いるゲ
ート絶縁膜の種類に応じてゲート電極材料を選ぶ必要が
あり、Ａｌ、Ｒｕ、ＴｉＮ等が使用可能となる（図４１
（ｈ）、図４４（ｈ））。
膜４１２を形成し、５〜１０ｎｍ程度のバリアメタル４
１３（反応防止膜）を介してメタルゲート配線４１４を
埋め込み形成する。ここでは、ゲート絶縁膜としてＳｉ
ＯＮ膜、バリアメタルとしてＴｉＮ又はタングステンナ
イトライド、メタルゲート材料としてＷ（タングステ
ン）を用いている。ゲート絶縁膜としては、Ｔａ2 Ｏ5
膜や（Ｂａ，Ｓｒ）ＴｉＯ3 膜などの高誘電体膜や強誘
電体膜を適用することもできる。その場合は、用いるゲ
ート絶縁膜の種類に応じてゲート電極材料を選ぶ必要が
あり、Ａｌ、Ｒｕ、ＴｉＮ等が使用可能となる（図４１
（ｈ）、図４４（ｈ））。
【０１７２】次に、メタルゲート４１４の表面部分をＣ
ＤＥやＲＩＥで３０ｎｍ程度窪ませ、Ｓｉ3 Ｎ4 膜４１
５を埋め込む。Ｓｉ3 Ｎ4 膜４１５の埋め込みには、Ｃ
ＶＤとＣＭＰを用いる。ここまでの工程で、メタルゲー
ト４１４の上部と側面をシリコン窒化膜で覆うことにな
る（図４１（ｉ））。
ＤＥやＲＩＥで３０ｎｍ程度窪ませ、Ｓｉ3 Ｎ4 膜４１
５を埋め込む。Ｓｉ3 Ｎ4 膜４１５の埋め込みには、Ｃ
ＶＤとＣＭＰを用いる。ここまでの工程で、メタルゲー
ト４１４の上部と側面をシリコン窒化膜で覆うことにな
る（図４１（ｉ））。
【０１７３】その後、層間絶縁膜４１６としてＴＥＯＳ
を１５０ｎｍ程度堆積し、ソース・ドレイン上にコンタ
クト孔を形成し、Ｔｉ／ＴｉＮなどのバリアメタル４１
７を介してＡｌやＣｕのメタル配線４１８を形成する
（図４２（ｊ））。
を１５０ｎｍ程度堆積し、ソース・ドレイン上にコンタ
クト孔を形成し、Ｔｉ／ＴｉＮなどのバリアメタル４１
７を介してＡｌやＣｕのメタル配線４１８を形成する
（図４２（ｊ））。
【０１７４】以上の工程によれば、ＳＴＩエッジ部分で
のゲートの落ち込みがほとんど無く、トランジスタ特性
が向上する。すなわち、ＳＴＩエッジ部分での寄生トラ
ンジスタの形成が抑制されるので、サブスレショルド特
性にハンプが無く、ゲート耐圧も良好になる。
のゲートの落ち込みがほとんど無く、トランジスタ特性
が向上する。すなわち、ＳＴＩエッジ部分での寄生トラ
ンジスタの形成が抑制されるので、サブスレショルド特
性にハンプが無く、ゲート耐圧も良好になる。
【０１７５】次に、第４の実施形態の第２の具体例につ
いて、図４５〜図４９を参照して説明する。図４５〜図
４７は製造工程を示したゲート長方向の断面図を示した
ものであり、図４８及び図４９はゲート幅方向の断面図
を示したものである。なお、図ではＮＭＯＳ構造につい
て示しているが、ＰＭＯＳも同様に形成することが可能
である。
いて、図４５〜図４９を参照して説明する。図４５〜図
４７は製造工程を示したゲート長方向の断面図を示した
ものであり、図４８及び図４９はゲート幅方向の断面図
を示したものである。なお、図ではＮＭＯＳ構造につい
て示しているが、ＰＭＯＳも同様に形成することが可能
である。
【０１７６】まず、Ｓｉ基板を用意し、素子分離領域に
深さ２００ｎｍ程度のトレンチをＲＩＥにて形成する。
続いて、ＴＥＯＳを堆積した後これをＣＭＰにより埋め
込み平坦化することで、Ｓｉ基板からなる島部４０１及
びＳＴＩ構造の素子分離領域４０２を形成する。その
後、基板表面を１５ｎｍ程度酸化してダミーゲート酸化
膜４０３を形成する。後にダミーゲートをＲＩＥで加工
するときのエッチングストッパーとするため、第１の具
体例に比べてダミーゲート酸化膜４０３は厚くしてお
く。また、基板中のＮＭＯＳ領域にはＰ型のウェル（ピ
ーク濃度１×１０18ｃｍ-3程度）を形成しておく（図４
５（ａ）、図４８（ａ））。
深さ２００ｎｍ程度のトレンチをＲＩＥにて形成する。
続いて、ＴＥＯＳを堆積した後これをＣＭＰにより埋め
込み平坦化することで、Ｓｉ基板からなる島部４０１及
びＳＴＩ構造の素子分離領域４０２を形成する。その
後、基板表面を１５ｎｍ程度酸化してダミーゲート酸化
膜４０３を形成する。後にダミーゲートをＲＩＥで加工
するときのエッチングストッパーとするため、第１の具
体例に比べてダミーゲート酸化膜４０３は厚くしてお
く。また、基板中のＮＭＯＳ領域にはＰ型のウェル（ピ
ーク濃度１×１０18ｃｍ-3程度）を形成しておく（図４
５（ａ）、図４８（ａ））。
【０１７７】次に、ＬＰＣＶＤによりＳｉ3 Ｎ4 膜４０
５を１２０ｎｍ程度堆積する。続いて、レジスト（図示
せず）を塗布し、フォトリソグラフィー又はＥＢ（電子
ビーム）描画によりダミーゲートの形状にパターニング
を行ない、ＲＩＥによってＳｉ3 Ｎ4 膜４０５を加工
し、ダミーゲート４２１を形成する。Ｓｉ3 Ｎ4 膜はア
モルファスであるから、ポリシリコンをエッチングする
場合と異なり、グレインが原因で生じる側面の凹凸の問
題は生じない。したがって、ゲート長加工寸法の制御を
行ないやすい（図４５（ｂ）、図４８（ｂ））。
５を１２０ｎｍ程度堆積する。続いて、レジスト（図示
せず）を塗布し、フォトリソグラフィー又はＥＢ（電子
ビーム）描画によりダミーゲートの形状にパターニング
を行ない、ＲＩＥによってＳｉ3 Ｎ4 膜４０５を加工
し、ダミーゲート４２１を形成する。Ｓｉ3 Ｎ4 膜はア
モルファスであるから、ポリシリコンをエッチングする
場合と異なり、グレインが原因で生じる側面の凹凸の問
題は生じない。したがって、ゲート長加工寸法の制御を
行ないやすい（図４５（ｂ）、図４８（ｂ））。
【０１７８】次に、ＬＤＤ構造を形成する場合は、ｎ-
層４０６を形成するための不純物導入をイオン注入、固
層拡散又は気相拡散にて行なう。最終的にこのｎ- 層４
０６の不純物濃度が１×１０20ｃｍ-3程度となるように
不純物のドーピングを行なう（図４５（ｃ））。
層４０６を形成するための不純物導入をイオン注入、固
層拡散又は気相拡散にて行なう。最終的にこのｎ- 層４
０６の不純物濃度が１×１０20ｃｍ-3程度となるように
不純物のドーピングを行なう（図４５（ｃ））。
【０１７９】次に、ゲート側壁にシリコン窒化膜を形成
する工程に入る。すなわち、ＬＰＣＶＤによりシリコン
酸化膜４０７を５ｎｍ程度、シリコン窒化膜４０８を４
０ｎｍ程度堆積し、全面ＲＩＥによりダミーゲートの側
部にだけシリコン窒化膜４０８を残す（図４６
（ｄ））。
する工程に入る。すなわち、ＬＰＣＶＤによりシリコン
酸化膜４０７を５ｎｍ程度、シリコン窒化膜４０８を４
０ｎｍ程度堆積し、全面ＲＩＥによりダミーゲートの側
部にだけシリコン窒化膜４０８を残す（図４６
（ｄ））。
【０１８０】次に、ソース／ドレイン形成工程に進む
が、ここでは選択エピタキシャル成長によりエレベイト
ソース・ドレインを形成し、そこにコバルトシリサイド
４１０を貼り付ける構造とする。ｎ+ 層４０９は、イオ
ン注入やエレベイトソース・ドレインからの固相拡散に
よって、不純物濃度が１×１０21ｃｍ-3程度となるよう
に形成することができる（図４６（ｅ））。
が、ここでは選択エピタキシャル成長によりエレベイト
ソース・ドレインを形成し、そこにコバルトシリサイド
４１０を貼り付ける構造とする。ｎ+ 層４０９は、イオ
ン注入やエレベイトソース・ドレインからの固相拡散に
よって、不純物濃度が１×１０21ｃｍ-3程度となるよう
に形成することができる（図４６（ｅ））。
【０１８１】次に、ソース・ドレイン上及び素子分離領
域上に層間絶縁膜４１１を形成する。形成方法は、まず
ＴＥＯＳを１５０ｎｍ程度堆積し、これをＣＭＰにてエ
ッチバックして平坦化する。このとき、Ｓｉ3 Ｎ4 膜４
０５がＣＭＰのストッパーとなる（図４６（ｆ）、図４
８（ｆ））。
域上に層間絶縁膜４１１を形成する。形成方法は、まず
ＴＥＯＳを１５０ｎｍ程度堆積し、これをＣＭＰにてエ
ッチバックして平坦化する。このとき、Ｓｉ3 Ｎ4 膜４
０５がＣＭＰのストッパーとなる（図４６（ｆ）、図４
８（ｆ））。
【０１８２】次に、ダミーゲート４２１及びダミー酸化
膜４０３を除去して溝部４２２を形成する工程に入る。
ダミーゲートを構成するＳｉ3 Ｎ4 膜４０５はホットリ
ン酸で除去し、ダミー酸化膜４０３はフッ酸系ウエット
エッチングで除去する。ダミーゲートの側面にはＳｉ3
Ｎ4 膜４０８が形成されているため、ここでウエットエ
ッチングは止まり、溝幅が広がりすぎる心配はない。フ
ッ酸系ウエットエッチングの際にＳＴＩ４０２のエッジ
近傍が窪み、素子領域となるシリコンのエッジコーナー
部分が露出する。そこで、ＲＩＥによりシリコン基板４
０１を６０ｎｍ程度掘り下げる。このようにすると、チ
ャネル領域のシリコン基板４０１表面はＳＴＩ領域４０
２のＴＥＯＳ表面より低くなり、シリコン基板４０１の
エッジコーナー部分が露出しなくなる（図４７（ｇ）、
図４９（ｇ））。
膜４０３を除去して溝部４２２を形成する工程に入る。
ダミーゲートを構成するＳｉ3 Ｎ4 膜４０５はホットリ
ン酸で除去し、ダミー酸化膜４０３はフッ酸系ウエット
エッチングで除去する。ダミーゲートの側面にはＳｉ3
Ｎ4 膜４０８が形成されているため、ここでウエットエ
ッチングは止まり、溝幅が広がりすぎる心配はない。フ
ッ酸系ウエットエッチングの際にＳＴＩ４０２のエッジ
近傍が窪み、素子領域となるシリコンのエッジコーナー
部分が露出する。そこで、ＲＩＥによりシリコン基板４
０１を６０ｎｍ程度掘り下げる。このようにすると、チ
ャネル領域のシリコン基板４０１表面はＳＴＩ領域４０
２のＴＥＯＳ表面より低くなり、シリコン基板４０１の
エッジコーナー部分が露出しなくなる（図４７（ｇ）、
図４９（ｇ））。
【０１８３】次に、実効膜厚が３〜４ｎｍのゲート絶縁
膜４１２を形成し、５〜１０ｎｍ程度のバリアメタル４
１３を介してメタルゲート配線４１４を埋め込み形成す
る。ここでは、ゲート絶縁膜としてＳｉＯＮ膜、バリア
メタルとしてＴｉＮ又はタングステンナイトライド、メ
タルゲート材料としてタングステンを用いている。ゲー
ト絶縁膜としては、Ｔａ2 Ｏ5 膜や（Ｂａ，Ｓｒ）Ｔｉ
Ｏ3 膜などの高誘電体膜や強誘電体膜を適用することも
できる。その場合は、用いるゲート絶縁膜の種類に応じ
てゲート電極材料を選ぶ必要があり、Ａｌ、Ｒｕ、Ｔｉ
Ｎ等が使用可能となる（図４７（ｈ）、図４９
（ｈ））。
膜４１２を形成し、５〜１０ｎｍ程度のバリアメタル４
１３を介してメタルゲート配線４１４を埋め込み形成す
る。ここでは、ゲート絶縁膜としてＳｉＯＮ膜、バリア
メタルとしてＴｉＮ又はタングステンナイトライド、メ
タルゲート材料としてタングステンを用いている。ゲー
ト絶縁膜としては、Ｔａ2 Ｏ5 膜や（Ｂａ，Ｓｒ）Ｔｉ
Ｏ3 膜などの高誘電体膜や強誘電体膜を適用することも
できる。その場合は、用いるゲート絶縁膜の種類に応じ
てゲート電極材料を選ぶ必要があり、Ａｌ、Ｒｕ、Ｔｉ
Ｎ等が使用可能となる（図４７（ｈ）、図４９
（ｈ））。
【０１８４】次に、メタルゲート４１４の表面部分をＣ
ＤＥやＲＩＥで３０ｎｍ程度窪ませ、Ｓｉ3 Ｎ4 膜４１
５を埋め込む。Ｓｉ3 Ｎ4 膜４１５の埋め込みには、Ｃ
ＶＤとＣＭＰを用いる。ここまでの工程で、メタルゲー
ト４１４の上部と側面をシリコン窒化膜で覆うことにな
る（図４７（ｉ））。
ＤＥやＲＩＥで３０ｎｍ程度窪ませ、Ｓｉ3 Ｎ4 膜４１
５を埋め込む。Ｓｉ3 Ｎ4 膜４１５の埋め込みには、Ｃ
ＶＤとＣＭＰを用いる。ここまでの工程で、メタルゲー
ト４１４の上部と側面をシリコン窒化膜で覆うことにな
る（図４７（ｉ））。
【０１８５】その後の工程は第１の具体例と同様であ
る。すなわち、層間絶縁膜としてＴＥＯＳを１５０ｎｍ
程度堆積し、ソース・ドレイン上にコンタクト孔を形成
し、Ｔｉ／ＴｉＮなどのバリアメタルを介してＡｌやＣ
ｕのメタル配線を形成する。
る。すなわち、層間絶縁膜としてＴＥＯＳを１５０ｎｍ
程度堆積し、ソース・ドレイン上にコンタクト孔を形成
し、Ｔｉ／ＴｉＮなどのバリアメタルを介してＡｌやＣ
ｕのメタル配線を形成する。
【０１８６】以上の工程によれば、ＳＴＩエッジ部分で
のゲートの落ち込みが無く、むしろ素子領域から素子分
離領域に移るところでゲートが持ち上がる形となり、ト
ランジスタ特性が向上する。すなわち、ＳＴＩ領域エッ
ジ部分での寄生トランジスタの形成が防止されるので、
サブスレショルド特性にハンプが無く、ゲート耐圧も良
好になる。
のゲートの落ち込みが無く、むしろ素子領域から素子分
離領域に移るところでゲートが持ち上がる形となり、ト
ランジスタ特性が向上する。すなわち、ＳＴＩ領域エッ
ジ部分での寄生トランジスタの形成が防止されるので、
サブスレショルド特性にハンプが無く、ゲート耐圧も良
好になる。
【０１８７】以下の第５〜第８の実施形態は、ダミーゲ
ート側壁を用いた例である。
ート側壁を用いた例である。
【０１８８】図５０〜図５３は、本発明の第５の実施形
態に係る半導体装置の製造工程を示す断面図である。
態に係る半導体装置の製造工程を示す断面図である。
【０１８９】まず、シリコンからなる半導体基板１１に
既知の方法で、浅溝型素子分離（ＳＴＩ）領域１２を形
成し、このＳＴＩ領域１２により他の領域から分離され
た素子領域を形成する（図５０（ａ））。
既知の方法で、浅溝型素子分離（ＳＴＩ）領域１２を形
成し、このＳＴＩ領域１２により他の領域から分離され
た素子領域を形成する（図５０（ａ））。
【０１９０】この工程は、例えば次のようにして行われ
る。即ち、シリコン基板１１上にバッファ酸化膜を介し
てマスクとなるシリコン窒化膜を堆積させ、転写用のレ
ジストパターンを形成したのち、ＲＩＥによりシリコン
窒化膜をパターニングして、素子領域パターンを形成す
る。次に、シリコン窒化膜パターンをマスクとして用い
て、素子分離領域のシリコン基板１１をエッチングして
トレンチを形成する。レジストを除去した後、全面にシ
リコン酸化膜などの絶縁膜を堆積させ、ＣＭＰ等でマス
クであるシリコン窒化膜パターンの上面まで平坦化す
る。その後、シリコン窒化膜とバッファ酸化膜を除去す
ることで、トレンチに絶縁膜が埋め込まれた素子分離領
域と、この素子分離領域により他の領域から分離された
素子領域とが形成される。
る。即ち、シリコン基板１１上にバッファ酸化膜を介し
てマスクとなるシリコン窒化膜を堆積させ、転写用のレ
ジストパターンを形成したのち、ＲＩＥによりシリコン
窒化膜をパターニングして、素子領域パターンを形成す
る。次に、シリコン窒化膜パターンをマスクとして用い
て、素子分離領域のシリコン基板１１をエッチングして
トレンチを形成する。レジストを除去した後、全面にシ
リコン酸化膜などの絶縁膜を堆積させ、ＣＭＰ等でマス
クであるシリコン窒化膜パターンの上面まで平坦化す
る。その後、シリコン窒化膜とバッファ酸化膜を除去す
ることで、トレンチに絶縁膜が埋め込まれた素子分離領
域と、この素子分離領域により他の領域から分離された
素子領域とが形成される。
【０１９１】次いで、素子領域上に例えばシリコン酸化
膜などのバッファ酸化膜１４を介して、例えばシリコン
窒化膜を堆積し、このシリコン窒化膜を、レジストパタ
ーン（図示せず）をマクスとして用いてＲＩＥ等でエッ
チングすることで、ダミーゲート１３を形成する（図５
０（ｂ））。なお、ダミーゲート１３の形成前後に、チ
ャネル及び拡散層プロファイルの制御のために、不純物
のイオン注入を行うことがある。
膜などのバッファ酸化膜１４を介して、例えばシリコン
窒化膜を堆積し、このシリコン窒化膜を、レジストパタ
ーン（図示せず）をマクスとして用いてＲＩＥ等でエッ
チングすることで、ダミーゲート１３を形成する（図５
０（ｂ））。なお、ダミーゲート１３の形成前後に、チ
ャネル及び拡散層プロファイルの制御のために、不純物
のイオン注入を行うことがある。
【０１９２】次に、全面に多結晶又は非結晶シリコンを
堆積し、ＲＩＥにより、ダミーゲート１３の側面部にダ
ミー側壁１５を形成する（図５０（ｃ））。その後、ソ
ース・ドレインを形成するためのイオン注入を行う（図
示せず）。
堆積し、ＲＩＥにより、ダミーゲート１３の側面部にダ
ミー側壁１５を形成する（図５０（ｃ））。その後、ソ
ース・ドレインを形成するためのイオン注入を行う（図
示せず）。
【０１９３】層間絶縁膜１６を全面に堆積し（図５０
（ｄ））、ＣＭＰ等によりダミーゲート１３の上面まで
平坦化を行う（図５１（ｅ））。ダミーゲート１３と露
出したバッファ酸化膜１４を除去し（図５１（ｆ））、
その後、新たにゲート絶縁膜１７を形成し、更にゲート
電極１８を堆積する（図５１（ｇ））。なお、ゲート電
極１８が金属の場合は、必要に応じてゲート絶縁膜１７
とゲート電極１８の間に反応防止層を形成する。
（ｄ））、ＣＭＰ等によりダミーゲート１３の上面まで
平坦化を行う（図５１（ｅ））。ダミーゲート１３と露
出したバッファ酸化膜１４を除去し（図５１（ｆ））、
その後、新たにゲート絶縁膜１７を形成し、更にゲート
電極１８を堆積する（図５１（ｇ））。なお、ゲート電
極１８が金属の場合は、必要に応じてゲート絶縁膜１７
とゲート電極１８の間に反応防止層を形成する。
【０１９４】ゲート電極１８を平坦化し（図５１
（ｈ））、さらにダミー側壁１５が十分露出するよう
に、必要に応じてゲート絶縁膜１７とゲート電極１８の
上面を多少エッチングする（図５２（ｉ））。
（ｈ））、さらにダミー側壁１５が十分露出するよう
に、必要に応じてゲート絶縁膜１７とゲート電極１８の
上面を多少エッチングする（図５２（ｉ））。
【０１９５】なお、この場合にダミー側壁１５がゲート
電極１８を平坦化する際に露出する場合があり、この時
は改めてゲート電極１８の上面をエッチングする必要が
ない場合もある。
電極１８を平坦化する際に露出する場合があり、この時
は改めてゲート電極１８の上面をエッチングする必要が
ない場合もある。
【０１９６】次いで、露出したダミー側壁１５を例えば
ＫＯＨ等を用いたエッチングにより除去し、空洞１９を
形成する。この空洞１９が後に新たに側壁を形成する鋳
型となる（図５２（ｊ））。
ＫＯＨ等を用いたエッチングにより除去し、空洞１９を
形成する。この空洞１９が後に新たに側壁を形成する鋳
型となる（図５２（ｊ））。
【０１９７】次に、空洞１９内に、絶縁性が高く、コン
タクトホール形成のためのＲＩＥ、すなわち、層間絶縁
膜のＲＩＥに対して高い選択比をもつ材料２０を流し込
む（図５２（ｋ））。そのような材料としては、例えば
Ｓｉ3 Ｎ4 が挙げられるが、より低誘電率の側壁を形成
したい場合には、絶縁性を有する有機物系材料を使用す
ることも可能である。
タクトホール形成のためのＲＩＥ、すなわち、層間絶縁
膜のＲＩＥに対して高い選択比をもつ材料２０を流し込
む（図５２（ｋ））。そのような材料としては、例えば
Ｓｉ3 Ｎ4 が挙げられるが、より低誘電率の側壁を形成
したい場合には、絶縁性を有する有機物系材料を使用す
ることも可能である。
【０１９８】その後、空洞１９の外にはみ出した側壁材
料を、例えばＣＭＰを使って除去すると同時に平坦化を
行い、側壁２０の埋め込みが完成する（図５３
（ｌ））。
料を、例えばＣＭＰを使って除去すると同時に平坦化を
行い、側壁２０の埋め込みが完成する（図５３
（ｌ））。
【０１９９】その後は、公知のトランジスタ製造工程を
経て、トランジスタが完成される。すなわち、層間絶縁
膜２１を堆積した後、レジストパターンをマスクとして
用いて、コンタクトのためのコンタクトホールをＲＩＥ
により形成する（図５３（ｍ））。
経て、トランジスタが完成される。すなわち、層間絶縁
膜２１を堆積した後、レジストパターンをマスクとして
用いて、コンタクトのためのコンタクトホールをＲＩＥ
により形成する（図５３（ｍ））。
【０２００】ここで、本実施形態では、側壁２０がある
ため、レジストパターン形成の際に、パターニングが多
少ずれても、ゲート電極上面に直接ソース・ドレイン用
のコンタクトホールが開くことはなく、ゲート電極とソ
ース・ドレイン領域とがショートすることを防ぐことが
できる。
ため、レジストパターン形成の際に、パターニングが多
少ずれても、ゲート電極上面に直接ソース・ドレイン用
のコンタクトホールが開くことはなく、ゲート電極とソ
ース・ドレイン領域とがショートすることを防ぐことが
できる。
【０２０１】なお、ゲート電極に対するコンタクトは、
合せずれに対し寛容であるゲート電極及びソース・ドレ
イン領域のコンタクトホールに反応防止層を形成した
後、コンタクトホール内に例えばＡｌを埋め込む。その
後、別途レジストパターンを形成し、これをマスクとし
て用いてＡｌ層をエッチングすることで、第一層の配線
２２が形成される（図５３（ｎ））。
合せずれに対し寛容であるゲート電極及びソース・ドレ
イン領域のコンタクトホールに反応防止層を形成した
後、コンタクトホール内に例えばＡｌを埋め込む。その
後、別途レジストパターンを形成し、これをマスクとし
て用いてＡｌ層をエッチングすることで、第一層の配線
２２が形成される（図５３（ｎ））。
【０２０２】実施形態６ 図５４〜図５６は、本発明の第６の実施形態に係る半導
体装置の製造工程を示す断面図である。
体装置の製造工程を示す断面図である。
【０２０３】本実施形態は、第５の実施形態において、
ダミーゲートを多結晶又は非結晶シリコンとシリコン窒
化膜の２層構造とした場合である。
ダミーゲートを多結晶又は非結晶シリコンとシリコン窒
化膜の２層構造とした場合である。
【０２０４】第５の実施形態と同様にして、シリコンか
らなる半導体基板１１に既知の方法で、浅溝型素子分離
（ＳＴＩ）領域１２を形成し、このＳＴＩ領域１２によ
り他の領域から分離された素子領域を形成する（図５４
（ａ））。次いで、素子領域上に、例えばシリコン酸化
膜などのバッファ層１４を介して、例えば非結晶シリコ
ン膜とシリコン窒化膜とからなるダミーゲート層を堆積
させ、その後、このダミーゲート層を、レジストパター
ン（図示せず）をマクスとして用いてＲＩＥ等でエッチ
ングすることで、非結晶シリコン膜２３とシリコン窒化
膜２４とからなるダミーゲート１３を形成する（図５４
（ｂ））。なお、ダミーゲート形成前後に、チャネル及
び拡散層プロファイルの制御のために、不純物のイオン
注入を行うことがある。
らなる半導体基板１１に既知の方法で、浅溝型素子分離
（ＳＴＩ）領域１２を形成し、このＳＴＩ領域１２によ
り他の領域から分離された素子領域を形成する（図５４
（ａ））。次いで、素子領域上に、例えばシリコン酸化
膜などのバッファ層１４を介して、例えば非結晶シリコ
ン膜とシリコン窒化膜とからなるダミーゲート層を堆積
させ、その後、このダミーゲート層を、レジストパター
ン（図示せず）をマクスとして用いてＲＩＥ等でエッチ
ングすることで、非結晶シリコン膜２３とシリコン窒化
膜２４とからなるダミーゲート１３を形成する（図５４
（ｂ））。なお、ダミーゲート形成前後に、チャネル及
び拡散層プロファイルの制御のために、不純物のイオン
注入を行うことがある。
【０２０５】次に、シリコン酸化膜２５を薄く全面に堆
積し（図５４（ｃ））、更に、多結晶又は非結晶シリコ
ンを堆積し、ＲＩＥにより、ダミーゲート側面部にダミ
ー側壁１５を形成する（図５４（ｄ））。その後、ソー
ス・ドレイン領域（図示せず）を形成するためのイオン
注入を行う。
積し（図５４（ｃ））、更に、多結晶又は非結晶シリコ
ンを堆積し、ＲＩＥにより、ダミーゲート側面部にダミ
ー側壁１５を形成する（図５４（ｄ））。その後、ソー
ス・ドレイン領域（図示せず）を形成するためのイオン
注入を行う。
【０２０６】層間絶縁膜１６を全面に堆積し（図５５
（ｅ））、ＣＭＰ等によりダミーゲート１３の上面まで
平坦化を行う（図５５（ｆ））。この時、ダミー側壁１
５が露出した場合は、ダミー側壁１５の露出した部分を
酸化させ、酸化膜２６を形成することで、ダミー側壁１
５を覆う（図５５（ｇ））。
（ｅ））、ＣＭＰ等によりダミーゲート１３の上面まで
平坦化を行う（図５５（ｆ））。この時、ダミー側壁１
５が露出した場合は、ダミー側壁１５の露出した部分を
酸化させ、酸化膜２６を形成することで、ダミー側壁１
５を覆う（図５５（ｇ））。
【０２０７】次に、ダミーゲート１３とバッファ酸化膜
１４を除去するが、ダミー側壁１５が非結晶シリコンか
らなる場合でも、ダミー側壁１５が酸化膜により覆われ
ているため、ダミーゲート１３のみを除去することがで
きる（図５５（ｈ））。バッファ酸化膜１４を除去する
時には、酸化膜２５もエッチングされる。
１４を除去するが、ダミー側壁１５が非結晶シリコンか
らなる場合でも、ダミー側壁１５が酸化膜により覆われ
ているため、ダミーゲート１３のみを除去することがで
きる（図５５（ｈ））。バッファ酸化膜１４を除去する
時には、酸化膜２５もエッチングされる。
【０２０８】その後の工程は、実施形態５の場合と同様
である。即ち、新たにゲート絶縁膜１７およびゲート電
極１８を堆積し（図５６（ｉ））、ゲート電極１８を平
坦化し（図４５Ｊ）、さらに、ダミー側壁１５が十分露
出するように、ゲート電極の上面を多少エッチングする
（図５６（ｋ））。そして、露出したダミー側壁を例え
ばＫＯＨ等を用いてエッチングにより除去し、空洞を形
成する。この空洞に絶縁性が高く、コンタクトホールの
ためのＲＩＥ、すなわち、酸化膜のＲＩＥに対して高い
選択比をもつ材料を流し込む。その後、はみ出した側壁
材料を例えばＣＭＰを使って除去すると同時に平坦化を
行い、側壁の埋め込みが完成する。
である。即ち、新たにゲート絶縁膜１７およびゲート電
極１８を堆積し（図５６（ｉ））、ゲート電極１８を平
坦化し（図４５Ｊ）、さらに、ダミー側壁１５が十分露
出するように、ゲート電極の上面を多少エッチングする
（図５６（ｋ））。そして、露出したダミー側壁を例え
ばＫＯＨ等を用いてエッチングにより除去し、空洞を形
成する。この空洞に絶縁性が高く、コンタクトホールの
ためのＲＩＥ、すなわち、酸化膜のＲＩＥに対して高い
選択比をもつ材料を流し込む。その後、はみ出した側壁
材料を例えばＣＭＰを使って除去すると同時に平坦化を
行い、側壁の埋め込みが完成する。
【０２０９】図５７および図５８は、本発明の第７の実
施形態に係る半導体装置の製造工程を示す断面図であ
る。
施形態に係る半導体装置の製造工程を示す断面図であ
る。
【０２１０】まず、シリコンからなる半導体基板１１に
既知の方法で、浅溝型素子分離（ＳＴＩ）領域１２を形
成し、このＳＴＩ領域１２により他の領域から分離され
た素子領域を形成する。ここで、不純物のイオン注入を
行い、チャネルプロファイルを制御することがある。
既知の方法で、浅溝型素子分離（ＳＴＩ）領域１２を形
成し、このＳＴＩ領域１２により他の領域から分離され
た素子領域を形成する。ここで、不純物のイオン注入を
行い、チャネルプロファイルを制御することがある。
【０２１１】次いで、素子領域上にゲート絶縁膜として
シリコン酸化膜１７を形成した後、ゲート電極１８とな
るリンを含んだ導電性の多結晶シリコンを堆積させる。
ゲートのパターニングを行った後、ＲＩＥ等でエッチン
グしてゲート電極１８を形成する。ここで、不純物のイ
オン注入を行い、拡散層（図示せず）プロファイルを制
御することがある。
シリコン酸化膜１７を形成した後、ゲート電極１８とな
るリンを含んだ導電性の多結晶シリコンを堆積させる。
ゲートのパターニングを行った後、ＲＩＥ等でエッチン
グしてゲート電極１８を形成する。ここで、不純物のイ
オン注入を行い、拡散層（図示せず）プロファイルを制
御することがある。
【０２１２】次に、シリコン窒化膜を堆積させた後、Ｒ
ＩＥ等でエッチングし、ゲート電極１８の側面に側壁１
５を形成する（図５７（ａ））。次に、ソース・ドレイ
ン領域（図示せず）を形成するためのイオン注入を行
う。その後、層間絶縁膜１６を堆積した後（図５７
（ｂ））、ＣＭＰ等で平坦化し、ゲート電極１８の上面
を露出させる（図５７（ｃ））。
ＩＥ等でエッチングし、ゲート電極１８の側面に側壁１
５を形成する（図５７（ａ））。次に、ソース・ドレイ
ン領域（図示せず）を形成するためのイオン注入を行
う。その後、層間絶縁膜１６を堆積した後（図５７
（ｂ））、ＣＭＰ等で平坦化し、ゲート電極１８の上面
を露出させる（図５７（ｃ））。
【０２１３】ゲート電極１８をエッチングにより後退さ
せた後（図５７（ｄ））、露出したシリコン窒化膜側壁
１５を、例えば熱りん酸処理により除去し、新たに側壁
が形成される鋳型である空洞１９を形成する（図５８
（ｅ））。
せた後（図５７（ｄ））、露出したシリコン窒化膜側壁
１５を、例えば熱りん酸処理により除去し、新たに側壁
が形成される鋳型である空洞１９を形成する（図５８
（ｅ））。
【０２１４】次に、側壁材料である、シリコン酸化膜と
の間でエッチング選択比を持ち、シリコン窒化膜より誘
電率が低い絶縁性有機材料２０を上述の空洞１９に流し
込む（図４６Ｆ）。その後、はみ出した側壁材料を例え
ばＣＭＰを使って除去すると同時に平坦化を行い、側壁
２０の埋め込みが完成する（図５８（ｇ））。
の間でエッチング選択比を持ち、シリコン窒化膜より誘
電率が低い絶縁性有機材料２０を上述の空洞１９に流し
込む（図４６Ｆ）。その後、はみ出した側壁材料を例え
ばＣＭＰを使って除去すると同時に平坦化を行い、側壁
２０の埋め込みが完成する（図５８（ｇ））。
【０２１５】その後は既知のトランジスタ工程を経てト
ランジスタが完成される。すなわち、層間絶縁膜を堆積
させた後、レジストパターンをマスクとして用いて、コ
ンタクトを形成するためのコンタクトホールをＲＩＥに
より形成する。ここで、本実施形態で形成した側壁があ
るために、前述のレジストパターンが多少ずれてもゲー
ト電極上面に直接ソース・ドレインのコンタクトホール
が開くことはなく、ゲートとソース・ドレインとがショ
ートすることを防ぐことができる。
ランジスタが完成される。すなわち、層間絶縁膜を堆積
させた後、レジストパターンをマスクとして用いて、コ
ンタクトを形成するためのコンタクトホールをＲＩＥに
より形成する。ここで、本実施形態で形成した側壁があ
るために、前述のレジストパターンが多少ずれてもゲー
ト電極上面に直接ソース・ドレインのコンタクトホール
が開くことはなく、ゲートとソース・ドレインとがショ
ートすることを防ぐことができる。
【０２１６】その後、ゲート及び、ソース・ドレインの
コンタクトホールに反応防止層を形成した後、例えばＡ
ｌを埋め込む。このＡｌ膜をレジストパターンをマスク
として用いてエッチングすることで、第一層の配線が完
成する。
コンタクトホールに反応防止層を形成した後、例えばＡ
ｌを埋め込む。このＡｌ膜をレジストパターンをマスク
として用いてエッチングすることで、第一層の配線が完
成する。
【０２１７】次に、本発明を配線の形成に適用した第８
の実施形態について説明する。
の実施形態について説明する。
【０２１８】下層配線上に堆積された層間絶縁膜の上に
多結晶シリコンを堆積し、レジストパターンをマスクと
して用いて多結晶シリコン膜をエッチングして、ダミー
配線を形成する。次いで、シリコン窒化膜を堆積し、エ
ッチングすることによってダミー配線の側面部にダミー
側壁を形成する。
多結晶シリコンを堆積し、レジストパターンをマスクと
して用いて多結晶シリコン膜をエッチングして、ダミー
配線を形成する。次いで、シリコン窒化膜を堆積し、エ
ッチングすることによってダミー配線の側面部にダミー
側壁を形成する。
【０２１９】次に、層間絶縁膜を堆積した後、ＣＭＰ等
で平坦化し、ダミー配線の上面部を露出させる。その
後、ダミー配線を除去して配線の入る溝を形成し、配線
材料（例えばアルミ、タングステン、銅など）を堆積
し、ＣＭＰ等で平坦化して、配線材料を溝に埋め込む。
で平坦化し、ダミー配線の上面部を露出させる。その
後、ダミー配線を除去して配線の入る溝を形成し、配線
材料（例えばアルミ、タングステン、銅など）を堆積
し、ＣＭＰ等で平坦化して、配線材料を溝に埋め込む。
【０２２０】更に、埋め込まれた配線の上部をドライエ
ッチング等で後退させ、ダミー側壁を露出させる。ダミ
ー側壁を熱りん酸処理等で除去し、側壁材料が入る空洞
を形成する。次に、シリコン酸化膜との間で高いエッチ
ング選択比を持ち、シリコン窒化膜より誘電率が低い有
機材料を上述の空洞に流し込む。そして、はみ出した側
壁材料を、例えばＣＭＰ等で除去すると同時に平坦化を
おこない、側壁の埋め込みが完成する。
ッチング等で後退させ、ダミー側壁を露出させる。ダミ
ー側壁を熱りん酸処理等で除去し、側壁材料が入る空洞
を形成する。次に、シリコン酸化膜との間で高いエッチ
ング選択比を持ち、シリコン窒化膜より誘電率が低い有
機材料を上述の空洞に流し込む。そして、はみ出した側
壁材料を、例えばＣＭＰ等で除去すると同時に平坦化を
おこない、側壁の埋め込みが完成する。
【０２２１】以上の第５〜第６の実施形態において、側
壁材料は有機材料に限らず、層間絶縁膜であるシリコン
酸化膜との間で高いエッチング選択比を持つ絶縁材料で
あればよい。その際、誘電率が低ければ、高周波特性な
どの電気特性上において、特に好ましい。また、ダミー
側壁の除去にはウェットエッチングだけでなく、ドライ
エッチングを用いてもよい。
壁材料は有機材料に限らず、層間絶縁膜であるシリコン
酸化膜との間で高いエッチング選択比を持つ絶縁材料で
あればよい。その際、誘電率が低ければ、高周波特性な
どの電気特性上において、特に好ましい。また、ダミー
側壁の除去にはウェットエッチングだけでなく、ドライ
エッチングを用いてもよい。
【０２２２】ダマシンプロセスでダミーゲートに側壁を
直接ＲＩＥで形成する場合は、側壁形成のためのＲＩＥ
や、平坦化時のＣＭＰのマージンがきわめて狭くなって
しまうが、上記第５〜第８の実施形態に示す方法では、
ダミー側壁を利用することにより、ダミー側壁のＲＩＥ
時や平坦化ＣＭＰのバラツキに対してのマージンを広く
することができる。これは、最終的に製品の歩留まりに
対して有利となる。また、第５〜第８の実施形態で示す
ダマシンゲートトランジスタ、コンベンショナルトラン
ジスタ、及び配線の側壁形成の方法では、側壁形成後に
拡散層の活性化等の高温工程がないため、側壁に有機系
絶縁膜などの低誘電率膜を使用することができるため、
高周波で動作させる場合に重要な寄生容量を低減する上
で有利となる。
直接ＲＩＥで形成する場合は、側壁形成のためのＲＩＥ
や、平坦化時のＣＭＰのマージンがきわめて狭くなって
しまうが、上記第５〜第８の実施形態に示す方法では、
ダミー側壁を利用することにより、ダミー側壁のＲＩＥ
時や平坦化ＣＭＰのバラツキに対してのマージンを広く
することができる。これは、最終的に製品の歩留まりに
対して有利となる。また、第５〜第８の実施形態で示す
ダマシンゲートトランジスタ、コンベンショナルトラン
ジスタ、及び配線の側壁形成の方法では、側壁形成後に
拡散層の活性化等の高温工程がないため、側壁に有機系
絶縁膜などの低誘電率膜を使用することができるため、
高周波で動作させる場合に重要な寄生容量を低減する上
で有利となる。
【０２２３】以下の第９および第１０の実施形態は、ゲ
ートライナーとしてＴａ2 Ｏ5 を用いた場合を示す。
ートライナーとしてＴａ2 Ｏ5 を用いた場合を示す。
【０２２４】図５９〜図６１は、本発明の第９の実施形
態に係る半導体装置の製造工程を示す断面図である。
態に係る半導体装置の製造工程を示す断面図である。
【０２２５】まず、シリコンからなる半導体基板１１に
既知の方法で、浅溝型素子分離（ＳＴＩ）領域１２を形
成し、このＳＴＩ領域１２により他の領域から分離され
た素子領域を形成する（図５９（ａ））。
既知の方法で、浅溝型素子分離（ＳＴＩ）領域１２を形
成し、このＳＴＩ領域１２により他の領域から分離され
た素子領域を形成する（図５９（ａ））。
【０２２６】次いで、例えばバッファ層としてシリコン
酸化膜１４を形成し、ダミーゲートとなる非結晶又は多
結晶シリコン膜、およびその上にシリコン窒化膜を堆積
し、ダミーゲート層を形成する。その後、このダミーゲ
ート層をレジストパターン（図示せず）をマスクとして
用いてＲＩＥ等でエッチングすることで、非結晶シリコ
ン膜２３とシリコン窒化膜２４とからなるダミーゲート
１３を形成する（図５９（ｂ））。なお、ダミーゲート
形成前後に、チャネルおよび拡散層（図示せず）プロフ
ァイルの制御のために、不純物のイオン注入を行うこと
がある。
酸化膜１４を形成し、ダミーゲートとなる非結晶又は多
結晶シリコン膜、およびその上にシリコン窒化膜を堆積
し、ダミーゲート層を形成する。その後、このダミーゲ
ート層をレジストパターン（図示せず）をマスクとして
用いてＲＩＥ等でエッチングすることで、非結晶シリコ
ン膜２３とシリコン窒化膜２４とからなるダミーゲート
１３を形成する（図５９（ｂ））。なお、ダミーゲート
形成前後に、チャネルおよび拡散層（図示せず）プロフ
ァイルの制御のために、不純物のイオン注入を行うこと
がある。
【０２２７】次に、全面に酸化タンタルを１０ｎｍに堆
積し、ゲート（ダミーゲート）のライナー３１とする
（図５９（ｃ））。その後、例えば酸化膜を堆積した
後、ＲＩＥ等でエッチングバックさせることで、ダミー
ゲート１３の側面に側壁１５を形成し（図４７Ｄ）、ド
ライエッチングを用いて、側壁１５に覆われていない部
分の酸化タンタル膜３１を除去する（図６０（ｅ））。
なお、このときのエッチング条件は、通常のシリコンを
エッチングする条件でタンタルが除去できることを確認
している。
積し、ゲート（ダミーゲート）のライナー３１とする
（図５９（ｃ））。その後、例えば酸化膜を堆積した
後、ＲＩＥ等でエッチングバックさせることで、ダミー
ゲート１３の側面に側壁１５を形成し（図４７Ｄ）、ド
ライエッチングを用いて、側壁１５に覆われていない部
分の酸化タンタル膜３１を除去する（図６０（ｅ））。
なお、このときのエッチング条件は、通常のシリコンを
エッチングする条件でタンタルが除去できることを確認
している。
【０２２８】更に、イオン注入を行い、ソース・ドレイ
ン領域（図示せず）を形成し、層間絶縁膜１６を全面に
堆積させてダミーゲートを埋め込み（図６０（ｆ））、
ＣＭＰ等で平坦化する（図６０（ｇ））。この時、ダミ
ーゲート１３の上面が露出する。熱りん酸処理によりダ
ミーゲート１３の上層のシリコン窒化膜２４を除去し
（図６１（ｈ））、ＫＯＨまたは混酸により、ダミーゲ
ート１３の下層の多結晶又は非結晶シリコン２３を除去
する（図６１（ｉ））。
ン領域（図示せず）を形成し、層間絶縁膜１６を全面に
堆積させてダミーゲートを埋め込み（図６０（ｆ））、
ＣＭＰ等で平坦化する（図６０（ｇ））。この時、ダミ
ーゲート１３の上面が露出する。熱りん酸処理によりダ
ミーゲート１３の上層のシリコン窒化膜２４を除去し
（図６１（ｈ））、ＫＯＨまたは混酸により、ダミーゲ
ート１３の下層の多結晶又は非結晶シリコン２３を除去
する（図６１（ｉ））。
【０２２９】最後に、バッファとして形成したシリコン
酸化膜を希フッ酸で除去することで、ゲートを形成する
溝３２が得られる（図６１（ｊ））。なお、酸化タンタ
ルもフッ酸によりエッチングされるが、そのエッチング
レートはシリコン酸化膜に対して１／２５であるので、
実質的には酸化タンタルは殆どエッチングされないと考
えてよい。
酸化膜を希フッ酸で除去することで、ゲートを形成する
溝３２が得られる（図６１（ｊ））。なお、酸化タンタ
ルもフッ酸によりエッチングされるが、そのエッチング
レートはシリコン酸化膜に対して１／２５であるので、
実質的には酸化タンタルは殆どエッチングされないと考
えてよい。
【０２３０】その後は、通常のダマシンゲート形成工程
と同様である。即ち、シリコン基板１１を酸化させ、ま
たは絶縁膜を堆積させることでゲート絶縁膜を形成する
（なお、絶縁膜として酸化タンタルを用いることも可能
である）。必要ならば反応防止層を形成し、電極材料を
全面に堆積させる。ＣＭＰ等で平坦化することで、ダミ
ーゲートを除去した溝にゲート電極が形成される。
と同様である。即ち、シリコン基板１１を酸化させ、ま
たは絶縁膜を堆積させることでゲート絶縁膜を形成する
（なお、絶縁膜として酸化タンタルを用いることも可能
である）。必要ならば反応防止層を形成し、電極材料を
全面に堆積させる。ＣＭＰ等で平坦化することで、ダミ
ーゲートを除去した溝にゲート電極が形成される。
【０２３１】本実施形態は、第９の実施形態において、
ダミーゲートの側面に直接側壁としてゲートライナーを
形成する場合を示す。即ち、実施形態９と同様、ＳＴＩ
領域により分離された素子領域上にダミーゲートを形成
した後、ゲートライナーを堆積させる。本実施形態の場
合、側壁として形成するので、形成後の電気特性上実質
的な幅が通常のＳｉＯ2 より厚くなるため、酸化タンタ
ルより低誘電率の膜を用いることが望ましく、例えば酸
化イットリウムを用いる。堆積後に異方性エッチングに
よりダミーゲートの側面に側壁１５を形成する（図６２
（ａ））。
ダミーゲートの側面に直接側壁としてゲートライナーを
形成する場合を示す。即ち、実施形態９と同様、ＳＴＩ
領域により分離された素子領域上にダミーゲートを形成
した後、ゲートライナーを堆積させる。本実施形態の場
合、側壁として形成するので、形成後の電気特性上実質
的な幅が通常のＳｉＯ2 より厚くなるため、酸化タンタ
ルより低誘電率の膜を用いることが望ましく、例えば酸
化イットリウムを用いる。堆積後に異方性エッチングに
よりダミーゲートの側面に側壁１５を形成する（図６２
（ａ））。
【０２３２】ダミーゲートおよび側壁１５をマスクとし
て用いてイオン注入を行い、ソース・ドレイン領域を形
成した後、層間絶縁膜１６を堆積し、ダミーゲートを埋
め込む。ＣＭＰ等で平坦化すると共に、ダミーゲートの
上面を露出させる（図６２（ｂ）。
て用いてイオン注入を行い、ソース・ドレイン領域を形
成した後、層間絶縁膜１６を堆積し、ダミーゲートを埋
め込む。ＣＭＰ等で平坦化すると共に、ダミーゲートの
上面を露出させる（図６２（ｂ）。
【０２３３】露出したダミーゲートを除去し、ゲートが
形成される溝を形成する。例えば、ダミーゲートの構成
が、シリコン窒化膜２４と非結晶シリコン２３の場合
は、実施形態９と同様に熱りん酸処理と混酸処理で除去
する。
形成される溝を形成する。例えば、ダミーゲートの構成
が、シリコン窒化膜２４と非結晶シリコン２３の場合
は、実施形態９と同様に熱りん酸処理と混酸処理で除去
する。
【０２３４】次に、フッ酸処理を行い、バッファとして
形成したシリコン酸化膜１４を除去するが、酸化イット
リウムはフッ酸に溶解しないので。側壁１５が削れる心
配はない。
形成したシリコン酸化膜１４を除去するが、酸化イット
リウムはフッ酸に溶解しないので。側壁１５が削れる心
配はない。
【０２３５】その後は通常のダマシンゲート形成工程と
同じである。即ち、シリコン基板を酸化させるかまたは
絶縁膜を堆積させることでゲート絶縁膜を形成する。な
お、絶縁膜として酸化タンタルを用いることも考えられ
る）。必要ならば、反応防止層を形成し、電極材料を全
面に堆積させる。ＣＭＰ等で平坦化することで、ダミー
ゲートを除去した溝にゲート電極が形成される。
同じである。即ち、シリコン基板を酸化させるかまたは
絶縁膜を堆積させることでゲート絶縁膜を形成する。な
お、絶縁膜として酸化タンタルを用いることも考えられ
る）。必要ならば、反応防止層を形成し、電極材料を全
面に堆積させる。ＣＭＰ等で平坦化することで、ダミー
ゲートを除去した溝にゲート電極が形成される。
【０２３６】以上の第９および第１０の実施形態におい
て、ライナーに使われる材料としては、酸化タンタルに
限らず、酸化ニオブ、酸化イットリウム、酸化セリウム
を用いることもできる。また、側壁の代わりに酸化タン
タル、酸化ニオブ、酸化セリウムを用いてもよい。ま
た、ダミーゲートは複層でも、単層でもよい。
て、ライナーに使われる材料としては、酸化タンタルに
限らず、酸化ニオブ、酸化イットリウム、酸化セリウム
を用いることもできる。また、側壁の代わりに酸化タン
タル、酸化ニオブ、酸化セリウムを用いてもよい。ま
た、ダミーゲートは複層でも、単層でもよい。
【０２３７】以上、第９および第１０の実施形態により
得られたトランジスタは、ダミーゲートの除去に際し、
後にゲートの形成される溝が必要以上に広がらないの
で、微細化に際して非常に有利である。例えば、最小ゲ
ート配線間寸法が設計寸法に対して狭くならず、高周波
動作を考慮した場合に問題となる配線間容量が増大しな
い。また、ソース・ドレインコンタクトに対してもゲー
ト配線が設計寸法に仕上がるため、コンタクトのパター
ニングマージンにゲート配線の広がり分を含める必要が
無く、高集積化に有利である。また、従来技術でゲート
上部の広がりを抑制させる場合には最終的なゲート厚さ
を薄くしなければならず、ゲート配線抵抗が上昇してし
まうのに対し、本実施形態ではゲート厚さを薄くする必
要が無いので、ゲート配線抵抗を押さえることができ、
消費電力が少なくてすむほか、誘電特性への影響も少な
くてすむ。
得られたトランジスタは、ダミーゲートの除去に際し、
後にゲートの形成される溝が必要以上に広がらないの
で、微細化に際して非常に有利である。例えば、最小ゲ
ート配線間寸法が設計寸法に対して狭くならず、高周波
動作を考慮した場合に問題となる配線間容量が増大しな
い。また、ソース・ドレインコンタクトに対してもゲー
ト配線が設計寸法に仕上がるため、コンタクトのパター
ニングマージンにゲート配線の広がり分を含める必要が
無く、高集積化に有利である。また、従来技術でゲート
上部の広がりを抑制させる場合には最終的なゲート厚さ
を薄くしなければならず、ゲート配線抵抗が上昇してし
まうのに対し、本実施形態ではゲート厚さを薄くする必
要が無いので、ゲート配線抵抗を押さえることができ、
消費電力が少なくてすむほか、誘電特性への影響も少な
くてすむ。
【０２３８】本発明の第１１の実施形態に係る半導体装
置の製造方法について、図６３および図６４を参照して
説明する。
置の製造方法について、図６３および図６４を参照して
説明する。
【０２３９】まず、シリコン基板４１上に素子分離絶縁
膜４２、ｐ型の拡散層４３を形成する（図６３
（ａ））。次いで、熱酸化工程によってシリコン基板４
１表面を５ｎｍ程度酸化することにより、シリコン酸化
膜４４を形成し、その上に２００ｎｍ程度のシリコン窒
化膜４５を堆積し、パターニングし、ダミーのゲート電
極４５を形成する。その後、このダミーゲート電極４５
をマスクとして用いて、砒素等のｎ型不純物をイオン注
入し、７５０℃以上の熱処理による不純物活性化を行う
ことにより、ｎ- 型ＬＤＤ拡散層４６を形成する（図６
３（ｂ））。
膜４２、ｐ型の拡散層４３を形成する（図６３
（ａ））。次いで、熱酸化工程によってシリコン基板４
１表面を５ｎｍ程度酸化することにより、シリコン酸化
膜４４を形成し、その上に２００ｎｍ程度のシリコン窒
化膜４５を堆積し、パターニングし、ダミーのゲート電
極４５を形成する。その後、このダミーゲート電極４５
をマスクとして用いて、砒素等のｎ型不純物をイオン注
入し、７５０℃以上の熱処理による不純物活性化を行う
ことにより、ｎ- 型ＬＤＤ拡散層４６を形成する（図６
３（ｂ））。
【０２４０】次に、全面に１０ｎｍ程度のシリコン酸化
膜４７、１０ｎｍ程度のシリコン窒化膜４８を堆積し、
ダミーゲート電極を覆った後に、再び５０ｎｍ程度のシ
リコン酸化膜４９を堆積し、異方性エッチングを行うこ
とにより、側壁シリコン酸化膜４９を形成する。
膜４７、１０ｎｍ程度のシリコン窒化膜４８を堆積し、
ダミーゲート電極を覆った後に、再び５０ｎｍ程度のシ
リコン酸化膜４９を堆積し、異方性エッチングを行うこ
とにより、側壁シリコン酸化膜４９を形成する。
【０２４１】その後、ダミーゲート電極４５およびその
側面の絶縁膜４７，４８，４９をマスクとして用いて再
びイオン注入および９００℃以上の熱処理による不純物
活性化を行うことにより、ｎ+ 型の不純物拡散層（ソー
ス、ドレイン領域）５０を形成する（図６３（ｃ））。
側面の絶縁膜４７，４８，４９をマスクとして用いて再
びイオン注入および９００℃以上の熱処理による不純物
活性化を行うことにより、ｎ+ 型の不純物拡散層（ソー
ス、ドレイン領域）５０を形成する（図６３（ｃ））。
【０２４２】次に、全面にシリコン酸化膜５１を堆積
し、シリコン窒化膜４８もしくは４５をストッパーとし
て用いてシリコン酸化膜５１を研磨、平坦化する。本実
施形態の図面においては、ダミーゲート電極４５上にあ
るシリコン窒化膜４８は、シリコン酸化膜５１の研磨の
際に消失し、ダミーゲート電極４５で研磨が停止してい
る状況を示しているが、シリコン窒化膜４８で研磨が停
止しても、以下の工程を経ることにより、ほぼ同様の結
果が得られる（図６３（ｄ））。
し、シリコン窒化膜４８もしくは４５をストッパーとし
て用いてシリコン酸化膜５１を研磨、平坦化する。本実
施形態の図面においては、ダミーゲート電極４５上にあ
るシリコン窒化膜４８は、シリコン酸化膜５１の研磨の
際に消失し、ダミーゲート電極４５で研磨が停止してい
る状況を示しているが、シリコン窒化膜４８で研磨が停
止しても、以下の工程を経ることにより、ほぼ同様の結
果が得られる（図６３（ｄ））。
【０２４３】露出したシリコン窒化膜ダミーゲート４５
およびシリコン窒化膜４８を、熱燐酸等の処理により５
０ｎｍ程度エッチングし、幅Ｌとｄの２つの溝を形成
し、次いで、全面に１０ｎｍ程度のシリコン酸化膜５２
を堆積する。この時、このシリコン酸化膜５２の膜厚
は、ダミーゲート電極の幅（Ｌ）の少なくとも１／２以
下であり、かつシリコン窒化膜４８の膜厚ｄの１／２以
上でなければならない（図６４（ｅ））。即ち、シリコ
ン窒化膜４８の上の溝は埋まるが、ダミーゲート４５の
上の溝は埋まらないような膜厚とする必要がある。
およびシリコン窒化膜４８を、熱燐酸等の処理により５
０ｎｍ程度エッチングし、幅Ｌとｄの２つの溝を形成
し、次いで、全面に１０ｎｍ程度のシリコン酸化膜５２
を堆積する。この時、このシリコン酸化膜５２の膜厚
は、ダミーゲート電極の幅（Ｌ）の少なくとも１／２以
下であり、かつシリコン窒化膜４８の膜厚ｄの１／２以
上でなければならない（図６４（ｅ））。即ち、シリコ
ン窒化膜４８の上の溝は埋まるが、ダミーゲート４５の
上の溝は埋まらないような膜厚とする必要がある。
【０２４４】次に、シリコン酸化膜５２を異方性エッチ
ングでエッチバックすることにより、ダミーゲート電極
４５上部を露出させる。このとき、シリコン窒化膜４８
は、シリコン酸化膜５２により被覆されているため、露
出しない（図６４（ｆ））。
ングでエッチバックすることにより、ダミーゲート電極
４５上部を露出させる。このとき、シリコン窒化膜４８
は、シリコン酸化膜５２により被覆されているため、露
出しない（図６４（ｆ））。
【０２４５】その後、露出したシリコン窒化膜ダミーゲ
ート４５を、熱燐酸等の処理により除去し、ゲート電極
形成領域に溝を形成した後に、フッ酸等によるエッチン
グにより溝領域内に残存するシリコン酸化膜４７、およ
びエッチバック工程で残したシリコン酸化膜５２を除去
し、シリコン基板４１表面を露出させる（図６４
（ｇ））。
ート４５を、熱燐酸等の処理により除去し、ゲート電極
形成領域に溝を形成した後に、フッ酸等によるエッチン
グにより溝領域内に残存するシリコン酸化膜４７、およ
びエッチバック工程で残したシリコン酸化膜５２を除去
し、シリコン基板４１表面を露出させる（図６４
（ｇ））。
【０２４６】そして、全面にタンタル酸化膜等の高誘電
体絶縁膜５３を堆積し、拡散バリア層としてのチタン窒
化膜５４、ゲート電極としてのアルミニウム層５５を堆
積し、ＣＭＰ研磨等を用いて溝部以外のアルミニウム膜
５５、チタン窒化膜５４、タンタル酸化膜５３を除去す
る（図６４（ｈ））。
体絶縁膜５３を堆積し、拡散バリア層としてのチタン窒
化膜５４、ゲート電極としてのアルミニウム層５５を堆
積し、ＣＭＰ研磨等を用いて溝部以外のアルミニウム膜
５５、チタン窒化膜５４、タンタル酸化膜５３を除去す
る（図６４（ｈ））。
【０２４７】全面にシリコン酸化膜５６を堆積し、コン
タクトホールを開口し、金属配線層５７を形成し、トラ
ンジスタを完成させる（図６４（ｉ））。
タクトホールを開口し、金属配線層５７を形成し、トラ
ンジスタを完成させる（図６４（ｉ））。
【０２４８】以上のように、本実施形態に係る方法によ
れば、微細加工上の問題点なしに、非常に低抵抗なゲー
ト電極を形成することが可能になり、寄生抵抗による素
子性能の劣化を抑制できるようになる。
れば、微細加工上の問題点なしに、非常に低抵抗なゲー
ト電極を形成することが可能になり、寄生抵抗による素
子性能の劣化を抑制できるようになる。
【０２４９】本発明の第１２の実施形態に係る半導体装
置の製造方法について、図６５および図６６を参照して
説明する。
置の製造方法について、図６５および図６６を参照して
説明する。
【０２５０】まず、シリコン基板４１上に素子分離絶縁
膜４２、ｐ型の拡散層４３を形成する（図６５
（ａ））。次いで、熱酸化工程によってシリコン基板４
１表面を５ｎｍ程度酸化することにより、シリコン酸化
膜４４を形成し、その上に２５０ｎｍ程度のシリコン窒
化膜４５を堆積し、パターニングし、ダミーのゲート電
極４５を形成すう。その後、このダミーゲート電極４５
をマスクとして用いて、砒素等のｎ型不純物をイオン注
入し、７５０℃以上の熱処理による不純物活性化を行う
ことにより、ｎ- 型ＬＤＤ拡散層４６を形成する（図６
５（ｂ））。
膜４２、ｐ型の拡散層４３を形成する（図６５
（ａ））。次いで、熱酸化工程によってシリコン基板４
１表面を５ｎｍ程度酸化することにより、シリコン酸化
膜４４を形成し、その上に２５０ｎｍ程度のシリコン窒
化膜４５を堆積し、パターニングし、ダミーのゲート電
極４５を形成すう。その後、このダミーゲート電極４５
をマスクとして用いて、砒素等のｎ型不純物をイオン注
入し、７５０℃以上の熱処理による不純物活性化を行う
ことにより、ｎ- 型ＬＤＤ拡散層４６を形成する（図６
５（ｂ））。
【０２５１】次に、全面に１０ｎｍ程度のシリコン酸化
膜４７、１０ｎｍ程度のシリコン窒化膜４８を堆積し、
ダミーゲート電極を覆った後に、再び５０ｎｍ程度のシ
リコン酸化膜４９を堆積し、異方性エッチングを行うこ
とにより、側壁シリコン酸化膜４９を形成する。
膜４７、１０ｎｍ程度のシリコン窒化膜４８を堆積し、
ダミーゲート電極を覆った後に、再び５０ｎｍ程度のシ
リコン酸化膜４９を堆積し、異方性エッチングを行うこ
とにより、側壁シリコン酸化膜４９を形成する。
【０２５２】その後、異方性エッチングにより露出した
シリコン窒化膜４８を除去し、ダミーゲート電極４５お
よびその側面の絶縁膜４７，４８，４９をマスクとして
用いて再びイオン注入および９００℃以上の熱処理によ
る不純物活性化を行うことにより、ｎ+ 型の不純物拡散
層（ソース、ドレイン領域）５０を形成する（図５０
Ｃ）。
シリコン窒化膜４８を除去し、ダミーゲート電極４５お
よびその側面の絶縁膜４７，４８，４９をマスクとして
用いて再びイオン注入および９００℃以上の熱処理によ
る不純物活性化を行うことにより、ｎ+ 型の不純物拡散
層（ソース、ドレイン領域）５０を形成する（図５０
Ｃ）。
【０２５３】次に全面にシリコン酸化膜５１を堆積し、
シリコン窒化膜４５をストッパーとして用いてシリコン
酸化膜５１を研磨、平坦化する（図６５（ｄ））。
シリコン窒化膜４５をストッパーとして用いてシリコン
酸化膜５１を研磨、平坦化する（図６５（ｄ））。
【０２５４】露出したシリコン窒化膜ダミーゲート４
５、およびシリコン窒化膜４８を、熱燐酸等の処理によ
り５０ｎｍ程度エッチングし、幅の違う溝を形成し、全
面に１０ｎｍ程度のシリコン酸化膜５２を堆積する。こ
の時、このシリコン酸化膜５２の膜厚は、ダミーゲート
電極の幅（Ｌ）の少なくとも１／２以下であり、かつシ
リコン窒化膜４８の膜厚ｄの１／２以上でなければなら
ない（図６（ｅ））。
５、およびシリコン窒化膜４８を、熱燐酸等の処理によ
り５０ｎｍ程度エッチングし、幅の違う溝を形成し、全
面に１０ｎｍ程度のシリコン酸化膜５２を堆積する。こ
の時、このシリコン酸化膜５２の膜厚は、ダミーゲート
電極の幅（Ｌ）の少なくとも１／２以下であり、かつシ
リコン窒化膜４８の膜厚ｄの１／２以上でなければなら
ない（図６（ｅ））。
【０２５５】次に、シリコン酸化膜５２を異方性エッチ
ングでエッチバックすることにより、ダミーゲート電極
４５上部を露出させる。このとき、シリコン窒化膜４８
は、シリコン酸化膜５２により被覆されているため、露
出しない（図６６（ｆ））。
ングでエッチバックすることにより、ダミーゲート電極
４５上部を露出させる。このとき、シリコン窒化膜４８
は、シリコン酸化膜５２により被覆されているため、露
出しない（図６６（ｆ））。
【０２５６】その後、露出したシリコン窒化膜ダミーゲ
ート４５を、熱燐酸等の処理により除去し、ゲート電極
形成領域に溝を形成した後に、フッ酸等によるエッチン
グにより溝領域内に残存するシリコン酸化膜４７、およ
びエッチバック工程で残したシリコン酸化膜５２を除去
し、シリコン基板４１表面を露出させる（図６６
（ｇ））。
ート４５を、熱燐酸等の処理により除去し、ゲート電極
形成領域に溝を形成した後に、フッ酸等によるエッチン
グにより溝領域内に残存するシリコン酸化膜４７、およ
びエッチバック工程で残したシリコン酸化膜５２を除去
し、シリコン基板４１表面を露出させる（図６６
（ｇ））。
【０２５７】そして、全面にタンタル酸化膜等の高誘電
体絶縁膜５３を堆積し、拡散バリア層としてのチタン窒
化膜５４、ゲート電極としてのアルミニウム層５５を堆
積し、ＣＭＰ研磨等を用いて溝部以外のタングステン膜
５５、チタン窒化膜５４、タンタル酸化膜５３を除去す
る（図６６（ｈ））。
体絶縁膜５３を堆積し、拡散バリア層としてのチタン窒
化膜５４、ゲート電極としてのアルミニウム層５５を堆
積し、ＣＭＰ研磨等を用いて溝部以外のタングステン膜
５５、チタン窒化膜５４、タンタル酸化膜５３を除去す
る（図６６（ｈ））。
【０２５８】全面にシリコン酸化膜５６を堆積し、コン
タクトホールを開口し、金属配線層５７を形成し、トラ
ンジスタを完成させる（図６６（ｉ））。
タクトホールを開口し、金属配線層５７を形成し、トラ
ンジスタを完成させる（図６６（ｉ））。
【０２５９】以上のように、本実施形態によれば、第１
１の実施形態と同様に、微細加工上の問題点なしに、常
に低抵抗なゲート電極を形成することが可能になり、寄
生抵抗による素子性能の劣化を抑制できるようになる。
その上、シリコン窒化膜４８によりゲート電極の周囲の
浅い拡散層４６の部分が被覆されているために、コンタ
クト開口を形成する際にシリコン窒化膜に対して選択比
の高いシリコン酸化膜エッチング技術を用いれば、たと
えばコンタクト開口の位置がずれても、浅い拡散層部分
に金属配線層５７が接続して、接合リーク電流が増大す
ることがなくなるため、さらに素子面積を小さく設計す
ることが可能になる。
１の実施形態と同様に、微細加工上の問題点なしに、常
に低抵抗なゲート電極を形成することが可能になり、寄
生抵抗による素子性能の劣化を抑制できるようになる。
その上、シリコン窒化膜４８によりゲート電極の周囲の
浅い拡散層４６の部分が被覆されているために、コンタ
クト開口を形成する際にシリコン窒化膜に対して選択比
の高いシリコン酸化膜エッチング技術を用いれば、たと
えばコンタクト開口の位置がずれても、浅い拡散層部分
に金属配線層５７が接続して、接合リーク電流が増大す
ることがなくなるため、さらに素子面積を小さく設計す
ることが可能になる。
【０２６０】以上、第１１および第１２の実施形態によ
れば、ゲート電極の微細加工性を損なわずに、必ずしも
ソース、ドレイン領域の不純物を活性化するために要求
される熱工程に対して耐性のある材料をゲート電極材料
やゲート絶縁膜材料に使用する必要がなくなるため、材
料選択の幅が広がり、低抵抗のゲート電極材料や高誘電
率のゲート絶縁膜材料を使用することが可能になり、そ
の結果として、素子の寄生抵抗の低減や駆動力の向上が
可能になる。
れば、ゲート電極の微細加工性を損なわずに、必ずしも
ソース、ドレイン領域の不純物を活性化するために要求
される熱工程に対して耐性のある材料をゲート電極材料
やゲート絶縁膜材料に使用する必要がなくなるため、材
料選択の幅が広がり、低抵抗のゲート電極材料や高誘電
率のゲート絶縁膜材料を使用することが可能になり、そ
の結果として、素子の寄生抵抗の低減や駆動力の向上が
可能になる。
【０２６１】
【発明の効果】以上説明したように、本発明によれば、
素子領域のエッジコーナー部の露出を抑制することがで
きるため、エッジコーナー部の電界集中によるトランジ
スタの特性劣化を防止することができる。
素子領域のエッジコーナー部の露出を抑制することがで
きるため、エッジコーナー部の電界集中によるトランジ
スタの特性劣化を防止することができる。
【０２６２】また、ダミー側壁を利用することにより、
ダミー側壁のＲＩＥ時や平坦化ＣＭＰのバラツキに対し
てのマージンを広くすることができる。これは、最終的
に製品の歩留まりに対して有利となる。特に、側壁に有
機系絶縁膜などの低誘電率膜を使用することができるた
め、高周波で動作させる場合に重要な寄生容量を低減す
る上で有利となる。
ダミー側壁のＲＩＥ時や平坦化ＣＭＰのバラツキに対し
てのマージンを広くすることができる。これは、最終的
に製品の歩留まりに対して有利となる。特に、側壁に有
機系絶縁膜などの低誘電率膜を使用することができるた
め、高周波で動作させる場合に重要な寄生容量を低減す
る上で有利となる。
【０２６３】更に、ゲートライナーとしてＴａ2 Ｏ5 等
を用いた場合には、ゲート厚さを薄くする必要が無いの
で、ゲート配線抵抗を押さえることができ、消費電力が
少なくてすむほか、誘電特性への影響も少なくてすむ。
を用いた場合には、ゲート厚さを薄くする必要が無いの
で、ゲート配線抵抗を押さえることができ、消費電力が
少なくてすむほか、誘電特性への影響も少なくてすむ。
【図１】本発明の第１の実施形態に係る製造工程の一部
を示した図。
を示した図。
【図２】本発明の第１の実施形態に係る製造工程の一部
を示した図。
を示した図。
【図３】本発明の第１の実施形態に係る製造工程の一部
を示した図。
を示した図。
【図４】本発明の第２の実施形態の第１の具体例に係る
製造工程の一部についてゲートのゲート長方向の断面を
示した図。
製造工程の一部についてゲートのゲート長方向の断面を
示した図。
【図５】本発明の第２の実施形態の第１の具体例に係る
製造工程の一部についてゲートのゲート長方向の断面を
示した図。
製造工程の一部についてゲートのゲート長方向の断面を
示した図。
【図６】本発明の第２の実施形態の第１の具体例につい
て図５（ｈ）に対応したゲートのゲート幅方向の断面を
示した図。
て図５（ｈ）に対応したゲートのゲート幅方向の断面を
示した図。
【図７】本発明の第２の実施形態の第２の具体例に係る
製造工程の一部についてゲートのゲート長方向の断面を
示した図。
製造工程の一部についてゲートのゲート長方向の断面を
示した図。
【図８】本発明の第２の実施形態の第２の具体例に係る
製造工程の一部についてゲートのゲート長方向の断面を
示した図。
製造工程の一部についてゲートのゲート長方向の断面を
示した図。
【図９】本発明の第２の実施形態の第２の具体例につい
て図８（ｈ）に対応したゲートのゲート幅方向の断面を
示した図。
て図８（ｈ）に対応したゲートのゲート幅方向の断面を
示した図。
【図１０】本発明の第２の実施形態の第３の具体例に係
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
【図１１】本発明の第２の実施形態の第４の具体例に係
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
【図１２】本発明の第２の実施形態の第４の具体例に係
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
【図１３】本発明の第２の実施形態の第４の具体例につ
いて図１２（ｉ）に対応したゲートのゲート幅方向の断
面を示した図。
いて図１２（ｉ）に対応したゲートのゲート幅方向の断
面を示した図。
【図１４】本発明の第２の実施形態の第５の具体例に係
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
【図１５】本発明の第２の実施形態の第５の具体例に係
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
【図１６】本発明の第２の実施形態の第５の具体例につ
いて図１５（ｉ）に対応したゲートのゲート幅方向の断
面を示した図。
いて図１５（ｉ）に対応したゲートのゲート幅方向の断
面を示した図。
【図１７】本発明の第２の実施形態の第６の具体例に係
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
【図１８】本発明の第２の実施形態の第１の具体例に係
る平面構成を示した図。
る平面構成を示した図。
【図１９】本発明の第２の実施形態の第２の具体例に係
る平面構成を示した図。
る平面構成を示した図。
【図２０】本発明の第２の実施形態の第４の具体例に係
る平面構成を示した図。
る平面構成を示した図。
【図２１】本発明の第２の実施形態の第５の具体例に係
る平面構成を示した図。
る平面構成を示した図。
【図２２】本発明の第３の実施形態の第１の具体例に係
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
【図２３】本発明の第３の実施形態の第１の具体例に係
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
【図２４】本発明の第３の実施形態の第１の具体例につ
いて図２３（ｈ）に対応したゲートのゲート幅方向の断
面を示した図。
いて図２３（ｈ）に対応したゲートのゲート幅方向の断
面を示した図。
【図２５】本発明の第３の実施形態の第１の具体例の変
更例ついてゲートのゲート長方向の断面を示した図。
更例ついてゲートのゲート長方向の断面を示した図。
【図２６】本発明の第３の実施形態の第２の具体例に係
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
【図２７】本発明の第３の実施形態の第２の具体例の変
更例ついてゲートのゲート長方向の断面を示した図。
更例ついてゲートのゲート長方向の断面を示した図。
【図２８】本発明の第３の実施形態の第３の具体例に係
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
【図２９】本発明の第３の実施形態の第３の具体例に係
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
【図３０】本発明の第３の実施形態の第３の具体例の変
更例ついてゲートのゲート長方向の断面を示した図。
更例ついてゲートのゲート長方向の断面を示した図。
【図３１】本発明の第３の実施形態の第４の具体例に係
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
【図３２】本発明の第３の実施形態の第４の具体例の変
更例ついてゲートのゲート長方向の断面を示した図。
更例ついてゲートのゲート長方向の断面を示した図。
【図３３】本発明の第３の実施形態の第４の具体例の変
更例ついてゲートのゲート長方向の断面を示した図。
更例ついてゲートのゲート長方向の断面を示した図。
【図３４】本発明の第３の実施形態の第５の具体例に係
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
【図３５】本発明の第３の実施形態の第１及び第３の具
体例に係る平面構成を示した図。
体例に係る平面構成を示した図。
【図３６】本発明の第３の実施形態の第１の具体例の変
更例及び第３の具体例の変更例の平面構成を示した図。
更例及び第３の具体例の変更例の平面構成を示した図。
【図３７】本発明の第３の実施形態の第２、第４及び第
５の具体例に係る平面構成を示した図。
５の具体例に係る平面構成を示した図。
【図３８】本発明の第３の実施形態の第２の具体例の変
更例及び第４の具体例の変更例の平面構成を示した図。
更例及び第４の具体例の変更例の平面構成を示した図。
【図３９】本発明の第４の実施形態の第１の具体例に係
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
【図４０】本発明の第４の実施形態の第１の具体例に係
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
【図４１】本発明の第４の実施形態の第１の具体例に係
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
【図４２】本発明の第４の実施形態の第１の具体例に係
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
【図４３】本発明の第４の実施形態の第１の具体例に係
る製造工程の一部についてゲートのゲート幅方向の断面
を示した図。
る製造工程の一部についてゲートのゲート幅方向の断面
を示した図。
【図４４】本発明の第４の実施形態の第１の具体例に係
る製造工程の一部についてゲートのゲート幅方向の断面
を示した図。
る製造工程の一部についてゲートのゲート幅方向の断面
を示した図。
【図４５】本発明の第４の実施形態の第２の具体例に係
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
【図４６】本発明の第４の実施形態の第２の具体例に係
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
【図４７】本発明の第４の実施形態の第２の具体例に係
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
る製造工程の一部についてゲートのゲート長方向の断面
を示した図。
【図４８】本発明の第４の実施形態の第２の具体例に係
る製造工程の一部についてゲートのゲート幅方向の断面
を示した図。
る製造工程の一部についてゲートのゲート幅方向の断面
を示した図。
【図４９】本発明の第４の実施形態の第２の具体例に係
る製造工程の一部についてゲートのゲート幅方向の断面
を示した図。
る製造工程の一部についてゲートのゲート幅方向の断面
を示した図。
【図５０】本発明の第５の実施形態に係る半導体装置の
製造プロセスを示す断面図。
製造プロセスを示す断面図。
【図５１】本発明の第５の実施形態に係る半導体装置の
製造プロセスを示す断面図。
製造プロセスを示す断面図。
【図５２】本発明の第５の実施形態に係る半導体装置の
製造プロセスを示す断面図。
製造プロセスを示す断面図。
【図５３】本発明の第５の実施形態に係る半導体装置の
製造プロセスを示す断面図。
製造プロセスを示す断面図。
【図５４】本発明の第６の実施形態に係る半導体装置の
製造プロセスを示す断面図。
製造プロセスを示す断面図。
【図５５】本発明の第６の実施形態に係る半導体装置の
製造プロセスを示す断面図。
製造プロセスを示す断面図。
【図５６】本発明の第６の実施形態に係る半導体装置の
製造プロセスを示す断面図。
製造プロセスを示す断面図。
【図５７】本発明の第７の実施形態に係る半導体装置の
製造プロセスを示す断面図。
製造プロセスを示す断面図。
【図５８】本発明の第７の実施形態に係る半導体装置の
製造プロセスを示す断面図。
製造プロセスを示す断面図。
【図５９】本発明の第９の実施形態に係る半導体装置の
製造プロセスを示す断面図。
製造プロセスを示す断面図。
【図６０】本発明の第９の実施形態に係る半導体装置の
製造プロセスを示す断面図。
製造プロセスを示す断面図。
【図６１】本発明の第９の実施形態に係る半導体装置の
製造プロセスを示す断面図。
製造プロセスを示す断面図。
【図６２】本発明の第１０の実施形態に係る半導体装置
の製造プロセスを示す断面図。
の製造プロセスを示す断面図。
【図６３】本発明の第１１の実施形態に係る半導体装置
の製造プロセスを示す断面図。
の製造プロセスを示す断面図。
【図６４】本発明の第１１の実施形態に係る半導体装置
の製造プロセスを示す断面図。
の製造プロセスを示す断面図。
【図６５】本発明の第１２の実施形態に係る半導体装置
の製造プロセスを示す断面図。
の製造プロセスを示す断面図。
【図６６】本発明の第１２の実施形態に係る半導体装置
の製造プロセスを示す断面図。
の製造プロセスを示す断面図。
【図６７】本発明の従来技術に係る半導体装置の製造プ
ロセスを示す断面図。
ロセスを示す断面図。
【図６８】本発明の従来技術に係る半導体装置の製造プ
ロセスを示す断面図。
ロセスを示す断面図。
【図６９】本発明の従来技術に係る半導体装置の製造プ
ロセスを示す断面図。
ロセスを示す断面図。
【図７０】本発明の他の従来技術に係る半導体装置の製
造プロセスを示す断面図。
造プロセスを示す断面図。
【図７１】本発明の従来技術に係る半導体装置の製造プ
ロセスを示す断面図。
ロセスを示す断面図。
【図７２】本発明の他の従来技術に係る半導体装置の製
造プロセスを示す断面図。
造プロセスを示す断面図。
【図７３】本発明の従来技術に係る半導体装置の製造プ
ロセスを示す断面図。
ロセスを示す断面図。
【図７４】本発明の従来技術に係る半導体装置の製造プ
ロセスを示す断面図。
ロセスを示す断面図。
【図７５】本発明の他の従来技術に係る半導体装置の製
造プロセスを示す断面図。
造プロセスを示す断面図。
１０１…シリコン基板（半導体基板） １０２…シリコン酸化膜（ダミー膜） １０３…アモルファスシリコン膜（材料膜） １０４…シリコン窒化膜（材料膜） １０５…島部 １０６…第１の溝部 １０７…埋込み絶縁膜（第１の絶縁膜） １０８…ダミーゲートパターン １０９…第２の溝部 １１０、１１２…ソース・ドレイン拡散層 １１１…側壁絶縁膜 １１３…層菅絶縁膜（第２の絶縁膜） １１４…第３の溝部 １１６…ゲート絶縁膜 １１７…ゲート電極 ２０１…シリコン基板（半導体基板） ２０２…バッファ酸化膜（ダミー膜） ２０３…アモルファスシリコン膜（第１の材料膜） ２０４…島部 ２０５…第１の溝部 ２０６…埋込み絶縁膜（第１の絶縁膜） ２０７…ダミーゲートパターン ２０８…第２の溝部 ２０９…埋込み絶縁膜（第２の絶縁膜） ２１０…第３の溝部 ２１１…ゲート絶縁膜 ２１２…ゲート配線 ２２１…側壁絶縁膜 ２３１…アモルファスシリコン膜（第２の材料膜） ３０１…シリコン基板（半導体基板） ３０２…ゲート絶縁膜 ３０３…シリコン膜（第１の導電膜、第１の材料膜） ３０４…島部 ３０５…第１の溝部 ３０６…埋込み絶縁膜（第１の絶縁膜） ３０８…シリコン窒化膜（第２の材料膜） ３０９…ゲート形成用パターン ３１０…第２の溝部 ３１１…埋込み絶縁膜（第２の絶縁膜） ３１２…第３の溝部 ３１３…ゲート配線材（第２の導電膜） ３２１…バリアメタル ３３１…側壁絶縁膜 ４０１…シリコン基板（島部） ４０２…素子分離領域（第１の絶縁膜） ４０３…シリコン酸化膜（ダミー膜） ４０４…アモルファスシリコン膜（材料膜） ４０５…シリコン窒化膜（材料膜） ４０６、４０９…ソース・ドレイン拡散層 ４０８…側壁絶縁膜 ４１１…層間絶縁膜（第２の絶縁膜） ４１２…ゲート絶縁膜 ４１３…バリアメタル（反応防止膜） ４１４…タングステン膜（ゲート配線） ４２１…ダミーゲートパターン ４２２…溝部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 八木下 淳史 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内
Claims (8)
- 【請求項１】半導体基板上に、第１の膜および第２の膜
を形成する工程と、 前記第２の膜、第１の膜及び半導体基板の上部を選択的
に除去して、第１の溝を形成する工程と、 前記第１の溝に第１の絶縁膜を埋め込み、素子分離領域
を形成する工程と、 前記素子分離領域により囲まれた前記第２の膜をパター
ニングして、ダミーゲート層を形成する工程と、 前記ダミーゲート層をマスクとして用いて、前記半導体
基板に不純物を導入する工程と、 前記ダミーゲート層および前記第１の絶縁膜により囲ま
れた前記半導体基板上に第２の絶縁膜を形成する工程
と、 前記ダミーゲート層および前記第１の膜を除去し、第２
の溝を形成する工程と、 前記第２の溝内の前記半導体基板上にゲート絶縁膜を形
成する工程と、 前記第２の溝内の前記ゲート絶縁膜上にゲート電極を形
成する工程とを具備する半導体装置の製造方法。 - 【請求項２】半導体基板上に、ゲート絶縁膜および第１
の導電性膜を形成する工程と、 前記第１の導電性膜、ゲート絶縁膜および半導体基板の
上部を選択的に除去して、第１の溝を形成する工程と、 前記第１の溝に第１の絶縁膜を埋め込み、素子分離領域
を形成する工程と、 前記第１の導電性膜および素子分離領域上にダミー膜を
形成する工程と、 前記ダミー膜および第１の導電性膜をパターニングし
て、島状層を形成する工程と、 前記島状層をマスクとして用いて、前記半導体基板に不
純物を導入する工程と、 前記島状層および前記第１の絶縁膜により囲まれた前記
ゲート絶縁膜上に第２の絶縁膜を形成する工程と、 前記ダミー膜を除去し、第２の溝を形成する工程と、 前記第２の溝内の前記第１の導電性膜上に第２の導電性
膜を形成し、前記第１の導電性膜および第２の導電性膜
からなるゲート電極を形成する工程とを具備する半導体
装置の製造方法。 - 【請求項３】半導体基板に第１の溝を形成する工程と、 前記第１の溝に第１の絶縁膜を埋め込み、素子分離領域
を形成する工程と、 前記素子分離領域により囲まれた半導体基板の表面に第
１の膜および第２の膜を形成する工程と、 前記第２の膜をパターニングして、ダミーゲート層を形
成する工程と、 前記ダミーゲート層をマスクとして用いて、前記半導体
基板に不純物を導入する工程と、 前記ダミーゲート層および前記第１の絶縁膜により囲ま
れた前記第１の膜上に第２の絶縁膜を形成する工程と、 前記ダミーゲート層およびその下の前記第１の膜の部分
を除去し、第２の溝を形成する工程と、 前記第２の溝内の前記半導体基板上にゲート絶縁膜を形
成する工程と、 前記第２の溝内の前記ゲート絶縁膜上にゲート電極を形
成する工程とを具備する半導体装置の製造方法。 - 【請求項４】半導体基板上にダミーゲート層を形成する
工程と、 前記ダミーゲート層の側面にダミー側壁を形成する工程
と、 全面に層間絶縁膜を堆積する工程と、 前記層間絶縁膜を、前記ダミーゲート層の上面が露出す
るまで除去する工程と、 前記ダミーゲート層を除去し、溝を形成する工程と、 前記溝内にゲート電極を形成する工程と、 前記ダミー側壁を除去して空洞を形成する工程と、 前記空洞内を側壁材料で埋め、側壁を形成する工程とを
具備する半導体装置の製造方法。 - 【請求項５】半導体基板上にゲート絶縁膜を形成する工
程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極の側面にダミー側壁を形成する工程と、 全面に層間絶縁膜を堆積する工程と、 前記層間絶縁膜を、前記ゲート電極の上面が露出するま
で除去する工程と、 前記ダミー側壁を除去して空洞を形成する工程と、 前記空洞内を側壁材料で埋め、側壁を形成する工程とを
具備する半導体装置の製造方法。 - 【請求項６】半導体基板上にダミーゲート層を形成する
工程と、 前記ダミーゲート層の側面に、ダミーゲート層を構成す
る材料との間で、エッチング選択性を有する側壁絶縁膜
を形成する工程と、 全面に層間絶縁膜を堆積する工程と、 前記層間絶縁膜を、前記ダミーゲート層の上面が露出す
るまで除去する工程と、 前記ダミーゲート層を除去し、溝を形成する工程と、 前記溝の底面にゲート絶縁膜を形成する工程と、 底面にゲート絶縁膜が形成された前記溝内にゲート電極
を形成する工程と、 を具備する半導体装置の製造方法。 - 【請求項７】半導体基板と、 この半導体基板上に形成されたゲート絶縁膜と、 このゲート絶縁膜上に形成されたゲート電極と、 このゲート電極の側面に形成された、前記ゲート絶縁膜
と同一の材料からなる絶縁層と、 この絶縁層側面に形成されたシリコン窒化膜とを具備す
る半導体装置。 - 【請求項８】半導体基板上に、第１のシリコン窒化膜か
らなるダミーゲートを形成する工程と、 全面に第１のシリコン酸化膜を形成する工程と、 全面に第２のシリコン窒化膜を形成する工程と、 全面に層間絶縁膜を形成する工程と、 前記ダミーゲートが露出するまで、前記層間絶縁膜を研
磨する工程と、 前記第１および第２のシリコン窒化膜の上部を除去し
て、第１の溝を形成する工程と、 前記第１の溝を第２のシリコン酸化膜で埋める工程と、 前記第２のシリコン酸化膜に異方性エッチングを施し、
前記第２のシリコン窒化膜上に前記第２のシリコン酸化
膜を残しつつ、前記ダミーゲートを露出させる工程と、 前記ダミーゲートを除去して、第２の溝を形成する工程
と、 前記第２の溝の底面および側面にゲート絶縁膜を形成す
る工程と、 底面および側面にゲート絶縁膜が形成された第２の溝内
にゲート電極を形成する工程とを具備する半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18545298A JP4160167B2 (ja) | 1997-06-30 | 1998-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17455297 | 1997-06-30 | ||
| JP9-174552 | 1997-06-30 | ||
| JP18545298A JP4160167B2 (ja) | 1997-06-30 | 1998-06-30 | 半導体装置の製造方法 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008024576A Division JP2008153686A (ja) | 1997-06-30 | 2008-02-04 | 半導体装置の製造方法 |
| JP2008024577A Division JP2008153687A (ja) | 1997-06-30 | 2008-02-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1174527A true JPH1174527A (ja) | 1999-03-16 |
| JP4160167B2 JP4160167B2 (ja) | 2008-10-01 |
Family
ID=26496128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18545298A Expired - Fee Related JP4160167B2 (ja) | 1997-06-30 | 1998-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4160167B2 (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001024065A (ja) * | 1999-07-06 | 2001-01-26 | Sony Corp | 半導体装置とその製造方法 |
| JP2003158264A (ja) * | 2001-09-24 | 2003-05-30 | Sharp Corp | 金属ゲートｃｍｏｓおよびその製造方法 |
| US6607952B1 (en) | 1999-06-30 | 2003-08-19 | Kabushiki Kaisha Toshiba | Semiconductor device with a disposable gate and method of manufacturing the same |
| EP1391925A2 (en) * | 2002-08-22 | 2004-02-25 | Chartered Semiconductor Manufacturing Pte Ltd. | Method of self-aligning a damascene gate structure to isolation regions |
| JP2004266278A (ja) * | 2003-02-28 | 2004-09-24 | Samsung Electronics Co Ltd | 上昇されたソース／ドレーン構造を有するｍｏｓトランジスタ及びこの製造方法 |
| JP2006135117A (ja) * | 2004-11-08 | 2006-05-25 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2006253706A (ja) * | 1998-06-29 | 2006-09-21 | Toshiba Corp | Ｍｉｓ型トランジスタおよびその製造方法 |
| US7247540B2 (en) | 2004-05-28 | 2007-07-24 | Samsung Electronics Co., Ltd. | Methods of forming field effect transistors having recessed channel regions |
| JP2008078675A (ja) * | 2001-06-21 | 2008-04-03 | Matsushita Electric Ind Co Ltd | 高誘電率絶縁膜を有する半導体装置 |
| JP2008171872A (ja) * | 2007-01-09 | 2008-07-24 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2010512648A (ja) * | 2006-12-08 | 2010-04-22 | マイクロン テクノロジー， インク． | 珪化コバルトを含んだトランジスタゲート、そのトランジスタゲートを含んだ半導体装置構造、前駆構造、および製造方法 |
| JP2010171166A (ja) * | 2009-01-22 | 2010-08-05 | Sony Corp | 半導体装置およびその製造方法 |
| JP2011071529A (ja) * | 2010-11-01 | 2011-04-07 | Renesas Electronics Corp | 半導体装置の製造方法 |
| JP2012089849A (ja) * | 2005-07-06 | 2012-05-10 | Infineon Technologies Ag | 埋め込みゲートを有する半導体装置及びその製造方法 |
| JP2014241386A (ja) * | 2013-06-12 | 2014-12-25 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法及び半導体装置 |
| JP2018006779A (ja) * | 2009-12-30 | 2018-01-11 | インテル コーポレイション | トランジスタ及びその製造方法 |
| JP2020080397A (ja) * | 2018-11-14 | 2020-05-28 | 東京エレクトロン株式会社 | デバイスの製造方法 |
-
1998
- 1998-06-30 JP JP18545298A patent/JP4160167B2/ja not_active Expired - Fee Related
Cited By (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253706A (ja) * | 1998-06-29 | 2006-09-21 | Toshiba Corp | Ｍｉｓ型トランジスタおよびその製造方法 |
| US6607952B1 (en) | 1999-06-30 | 2003-08-19 | Kabushiki Kaisha Toshiba | Semiconductor device with a disposable gate and method of manufacturing the same |
| US6812535B2 (en) | 1999-06-30 | 2004-11-02 | Kabushiki Kaisha Toshiba | Semiconductor device with a disposable gate and method of manufacturing the same |
| JP2001024065A (ja) * | 1999-07-06 | 2001-01-26 | Sony Corp | 半導体装置とその製造方法 |
| JP2008078675A (ja) * | 2001-06-21 | 2008-04-03 | Matsushita Electric Ind Co Ltd | 高誘電率絶縁膜を有する半導体装置 |
| JP2003158264A (ja) * | 2001-09-24 | 2003-05-30 | Sharp Corp | 金属ゲートｃｍｏｓおよびその製造方法 |
| JP4480323B2 (ja) * | 2001-09-24 | 2010-06-16 | シャープ株式会社 | 半導体デバイスの製造方法 |
| EP1391925A2 (en) * | 2002-08-22 | 2004-02-25 | Chartered Semiconductor Manufacturing Pte Ltd. | Method of self-aligning a damascene gate structure to isolation regions |
| EP1391925A3 (en) * | 2002-08-22 | 2005-04-20 | Chartered Semiconductor Manufacturing Pte Ltd. | Method of self-aligning a damascene gate structure to isolation regions |
| JP2004266278A (ja) * | 2003-02-28 | 2004-09-24 | Samsung Electronics Co Ltd | 上昇されたソース／ドレーン構造を有するｍｏｓトランジスタ及びこの製造方法 |
| US7247540B2 (en) | 2004-05-28 | 2007-07-24 | Samsung Electronics Co., Ltd. | Methods of forming field effect transistors having recessed channel regions |
| JP2006135117A (ja) * | 2004-11-08 | 2006-05-25 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP4552603B2 (ja) * | 2004-11-08 | 2010-09-29 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| US9059141B2 (en) | 2005-07-06 | 2015-06-16 | Infineon Technologies Ag | Buried gate transistor |
| JP2012089849A (ja) * | 2005-07-06 | 2012-05-10 | Infineon Technologies Ag | 埋め込みゲートを有する半導体装置及びその製造方法 |
| JP2010512648A (ja) * | 2006-12-08 | 2010-04-22 | マイクロン テクノロジー， インク． | 珪化コバルトを含んだトランジスタゲート、そのトランジスタゲートを含んだ半導体装置構造、前駆構造、および製造方法 |
| US9882015B2 (en) | 2006-12-08 | 2018-01-30 | Micron Technology, Inc. | Transistors, semiconductor devices, and electronic devices including transistor gates with conductive elements including cobalt silicide |
| US8652912B2 (en) | 2006-12-08 | 2014-02-18 | Micron Technology, Inc. | Methods of fabricating a transistor gate including cobalt silicide |
| JP2008171872A (ja) * | 2007-01-09 | 2008-07-24 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2010171166A (ja) * | 2009-01-22 | 2010-08-05 | Sony Corp | 半導体装置およびその製造方法 |
| JP2018006779A (ja) * | 2009-12-30 | 2018-01-11 | インテル コーポレイション | トランジスタ及びその製造方法 |
| US10141226B2 (en) | 2009-12-30 | 2018-11-27 | Intel Corporation | Self-aligned contacts |
| US10629483B2 (en) | 2009-12-30 | 2020-04-21 | Intel Corporation | Self-aligned contacts |
| US10930557B2 (en) | 2009-12-30 | 2021-02-23 | Intel Corporation | Self-aligned contacts |
| US11600524B2 (en) | 2009-12-30 | 2023-03-07 | Intel Corporation | Self-aligned contacts |
| US11887891B2 (en) | 2009-12-30 | 2024-01-30 | Intel Corporation | Self-aligned contacts |
| JP2011071529A (ja) * | 2010-11-01 | 2011-04-07 | Renesas Electronics Corp | 半導体装置の製造方法 |
| JP2014241386A (ja) * | 2013-06-12 | 2014-12-25 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法及び半導体装置 |
| JP2020080397A (ja) * | 2018-11-14 | 2020-05-28 | 東京エレクトロン株式会社 | デバイスの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4160167B2 (ja) | 2008-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6624496B2 (en) | Method of forming T-shaped isolation layer, method of forming elevated salicide source/drain region using the same, and semiconductor device having T-shaped isolation layer | |
| US7871914B2 (en) | Methods of fabricating semiconductor devices with enlarged recessed gate electrodes | |
| US6342410B1 (en) | Fabrication of a field effect transistor with three sided gate structure on semiconductor on insulator | |
| JP3669919B2 (ja) | 半導体装置の製造方法 | |
| US6593192B2 (en) | Method of forming a dual-gated semiconductor-on-insulator device | |
| JP3025478B2 (ja) | 半導体装置およびその製造方法 | |
| US6165871A (en) | Method of making low-leakage architecture for sub-0.18 μm salicided CMOS device | |
| JP4160167B2 (ja) | 半導体装置の製造方法 | |
| US6333229B1 (en) | Method for manufacturing a field effect transitor (FET) having mis-aligned-gate structure | |
| JPH10214894A (ja) | 半導体装置及びその製造方法 | |
| JPH11150268A (ja) | 半導体装置及びその製造方法 | |
| JP2002198521A (ja) | 半導体装置の製造方法 | |
| JPH09260655A (ja) | 半導体装置の製造方法 | |
| US6359312B1 (en) | Semiconductor device with SOI structure | |
| JP2008153687A (ja) | 半導体装置の製造方法 | |
| JPH1174526A (ja) | 半導体装置及びその製造方法 | |
| US6780691B2 (en) | Method to fabricate elevated source/drain transistor with large area for silicidation | |
| JP3440671B2 (ja) | 配線形成方法 | |
| JP3483090B2 (ja) | 半導体装置の製造方法 | |
| US6930019B2 (en) | Method for forming MOS transistor | |
| JP3288211B2 (ja) | 半導体装置の製造方法 | |
| JP3245124B2 (ja) | 垂直ゲート側壁を有する電界効果トランジスタおよびその製造方法 | |
| JP3373954B2 (ja) | 半導体装置の製造方法 | |
| JPH1041505A (ja) | 半導体装置の製造方法 | |
| JP2003188376A (ja) | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040728 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040728 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060626 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071204 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080204 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080715 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080717 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110725 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120725 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |