JPH09260655A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09260655A JPH09260655A JP8066753A JP6675396A JPH09260655A JP H09260655 A JPH09260655 A JP H09260655A JP 8066753 A JP8066753 A JP 8066753A JP 6675396 A JP6675396 A JP 6675396A JP H09260655 A JPH09260655 A JP H09260655A
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- H10D30/01—Manufacture or treatment
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Abstract
(57)【要約】
【課題】ゲート電極を介して両側に位置する接続孔を同
時に形成し、寄生抵抗が小さく、微細な半導体装置の製
造方法を提供する。 【解決手段】半導体基板１上にゲート絶縁膜３を介して
ゲート電極４とゲート電極４上の絶縁膜５とを形成し、
ゲート電極４の側壁に側壁絶縁膜７を形成し、ソースま
たはドレイン拡散層８を形成し、ゲート電極４および拡
散層８上に層間絶縁膜９を形成し、ゲート電極４と拡散
層８の一部とが１つの開口部により露出されるように層
間絶縁膜９をエッチングして接続孔１０を開口し、接続
孔１０の内部に導電性電極材料１１を埋め込み、ゲート
電極４上の絶縁膜５が露出するまで導電性電極材料１１
と層間絶縁膜９とを除去して、導電性電極材料１１をド
レイン拡散層に接続された部分１１ａとソース拡散層に
接続された部分１１ｂとに分離する。
時に形成し、寄生抵抗が小さく、微細な半導体装置の製
造方法を提供する。 【解決手段】半導体基板１上にゲート絶縁膜３を介して
ゲート電極４とゲート電極４上の絶縁膜５とを形成し、
ゲート電極４の側壁に側壁絶縁膜７を形成し、ソースま
たはドレイン拡散層８を形成し、ゲート電極４および拡
散層８上に層間絶縁膜９を形成し、ゲート電極４と拡散
層８の一部とが１つの開口部により露出されるように層
間絶縁膜９をエッチングして接続孔１０を開口し、接続
孔１０の内部に導電性電極材料１１を埋め込み、ゲート
電極４上の絶縁膜５が露出するまで導電性電極材料１１
と層間絶縁膜９とを除去して、導電性電極材料１１をド
レイン拡散層に接続された部分１１ａとソース拡散層に
接続された部分１１ｂとに分離する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タを有する半導体装置の製造方法に関する。
タを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化に伴い、ＭＯＳ型
トランジスタはますます微細化される傾向にある。図４
の（ａ）および（ｂ）は、従来のＭＯＳ型トランジスタ
の構造を示す上面図および断面図である。従来のＭＯＳ
型トランジスタは、半導体基板１の素子領域上にゲート
絶縁膜３を介して形成されたゲート電極４と、ソースま
たはドレイン領域８と、このソースまたはドレイン領域
８に接続するように形成された接続孔電極１１により構
成される。また、図４に示すＭＯＳ型トランジスタは、
さらに、接続孔電極１１に接続する配線層１２を具備
し、この配線層１２および接続孔電極１１とゲート電極
４とは層間絶縁膜９により分離されている。また、ソー
スまたはドレイン領域は、例えばゲート電極４をマスク
として形成された拡散層６と、ゲート電極４の側壁に形
成された絶縁膜７をマスクとして形成された拡散層８と
により構成されるいわゆるＬＤＤ構造を有している。
トランジスタはますます微細化される傾向にある。図４
の（ａ）および（ｂ）は、従来のＭＯＳ型トランジスタ
の構造を示す上面図および断面図である。従来のＭＯＳ
型トランジスタは、半導体基板１の素子領域上にゲート
絶縁膜３を介して形成されたゲート電極４と、ソースま
たはドレイン領域８と、このソースまたはドレイン領域
８に接続するように形成された接続孔電極１１により構
成される。また、図４に示すＭＯＳ型トランジスタは、
さらに、接続孔電極１１に接続する配線層１２を具備
し、この配線層１２および接続孔電極１１とゲート電極
４とは層間絶縁膜９により分離されている。また、ソー
スまたはドレイン領域は、例えばゲート電極４をマスク
として形成された拡散層６と、ゲート電極４の側壁に形
成された絶縁膜７をマスクとして形成された拡散層８と
により構成されるいわゆるＬＤＤ構造を有している。
【０００３】このような構造の従来のＭＯＳ型トランジ
スタでは、接続孔電極１１とゲート電極４との間の短絡
を防止するために、これらの電極間の距離ａを大きくす
る必要がある。このため、ＭＯＳ型トランジスタが必要
とする面積が広く、半導体装置を高集積化することがで
きない。また、接続孔電極１１とゲート電極４との間の
距離ａが大きいため、これらの電極間のソースまたはド
レイン拡散層による寄生抵抗が大きくなってしまう。特
に、トランジスタの微細化に伴い、チャネル抵抗は減少
するため、チャネル抵抗に対するこの寄生抵抗の割合が
大きくなり、接続孔電極１１とゲート電極４との間の寄
生抵抗によるトランジスタの駆動能力の劣化が無視でき
なくなる。
スタでは、接続孔電極１１とゲート電極４との間の短絡
を防止するために、これらの電極間の距離ａを大きくす
る必要がある。このため、ＭＯＳ型トランジスタが必要
とする面積が広く、半導体装置を高集積化することがで
きない。また、接続孔電極１１とゲート電極４との間の
距離ａが大きいため、これらの電極間のソースまたはド
レイン拡散層による寄生抵抗が大きくなってしまう。特
に、トランジスタの微細化に伴い、チャネル抵抗は減少
するため、チャネル抵抗に対するこの寄生抵抗の割合が
大きくなり、接続孔電極１１とゲート電極４との間の寄
生抵抗によるトランジスタの駆動能力の劣化が無視でき
なくなる。
【０００４】このような問題を解決する方法として、図
５に示すように、接続孔電極１１をゲート電極４に対し
て自己整合的に形成して、これらの電極間の短絡を防止
するＳＡＣ（セルフアラインコンタクト）構造が提案さ
れている。図５の（ａ）は、ＳＡＣ構造を有するＭＯＳ
型トランジスタの上面図、図５の（ｂ）はその断面図で
ある。この構造では、ゲート電極４上の絶縁膜５および
ゲート電極４の側壁絶縁膜７がゲート電極４を覆うこと
により、接続孔電極１１とゲート電極４との短絡を防止
している。
５に示すように、接続孔電極１１をゲート電極４に対し
て自己整合的に形成して、これらの電極間の短絡を防止
するＳＡＣ（セルフアラインコンタクト）構造が提案さ
れている。図５の（ａ）は、ＳＡＣ構造を有するＭＯＳ
型トランジスタの上面図、図５の（ｂ）はその断面図で
ある。この構造では、ゲート電極４上の絶縁膜５および
ゲート電極４の側壁絶縁膜７がゲート電極４を覆うこと
により、接続孔電極１１とゲート電極４との短絡を防止
している。
【０００５】図６は、このようなＳＡＣ構造のＭＯＳ型
トランジスタを製造する方法を示す断面図である。素子
分離領域２が形成された半導体基板１上に、ゲート絶縁
膜３を介してゲート電極４とゲート電極４上の絶縁膜５
を形成し、例えば、このゲート電極４および絶縁膜５を
マスクとしたイオン注入法により、ソースまたはドレイ
ン拡散層６を形成する（図６の（ａ））。
トランジスタを製造する方法を示す断面図である。素子
分離領域２が形成された半導体基板１上に、ゲート絶縁
膜３を介してゲート電極４とゲート電極４上の絶縁膜５
を形成し、例えば、このゲート電極４および絶縁膜５を
マスクとしたイオン注入法により、ソースまたはドレイ
ン拡散層６を形成する（図６の（ａ））。
【０００６】次に、例えば、ゲート電極４を覆うように
絶縁膜を堆積し、例えば異方性エッチング技術を用い
て、半導体基板１上の絶縁膜を除去することにより、ゲ
ート電極４の側壁に絶縁膜７を形成する。さらに、例え
ばイオン注入法により、ソースまたはドレイン拡散層８
を形成する（図６の（ｂ））。
絶縁膜を堆積し、例えば異方性エッチング技術を用い
て、半導体基板１上の絶縁膜を除去することにより、ゲ
ート電極４の側壁に絶縁膜７を形成する。さらに、例え
ばイオン注入法により、ソースまたはドレイン拡散層８
を形成する（図６の（ｂ））。
【０００７】この後、層間絶縁膜９を形成する。さら
に、通常のリソグラフィー法と異方性エッチング技術を
用いて、接続孔１０ａおよび１０ｂを開口する（図６の
（ｃ））。ここで、絶縁膜５および７に対するエッチン
グ速度が、層間絶縁膜９に対するエッチング速度に比べ
て、遅くなるような条件でエッチングを行うことによ
り、図６の（ｃ）に示すように、絶縁膜５および７を残
存させることができる。このため、接続孔１０ａ、１０
ｂとゲート電極４との間のパターニングの合わせずれを
考慮して、その間の距離を大きくする必要がない。
に、通常のリソグラフィー法と異方性エッチング技術を
用いて、接続孔１０ａおよび１０ｂを開口する（図６の
（ｃ））。ここで、絶縁膜５および７に対するエッチン
グ速度が、層間絶縁膜９に対するエッチング速度に比べ
て、遅くなるような条件でエッチングを行うことによ
り、図６の（ｃ）に示すように、絶縁膜５および７を残
存させることができる。このため、接続孔１０ａ、１０
ｂとゲート電極４との間のパターニングの合わせずれを
考慮して、その間の距離を大きくする必要がない。
【０００８】この後は、例えばタングステン等を接続孔
１０ａ、１０ｂの内部に埋め込むことにより、接続孔電
極１１を形成し、さらに、通常の方法により、例えばＡ
ｌ等により配線１１を形成して、図５の（ｂ）に示すよ
うなＭＯＳ型トランジスタが完成する。
１０ａ、１０ｂの内部に埋め込むことにより、接続孔電
極１１を形成し、さらに、通常の方法により、例えばＡ
ｌ等により配線１１を形成して、図５の（ｂ）に示すよ
うなＭＯＳ型トランジスタが完成する。
【０００９】このように、ＳＡＣ構造を有する従来の半
導体装置では、接続孔１０ａ、１０ｂのパターニングと
ゲート電極４のパターニングとの間の距離を短縮するこ
とができるため、トランジスタを微細化することが可能
である。また、トランジスタのチャネル領域と接続孔電
極１１との間の距離が短縮されるため、寄生抵抗を低減
することができる。特に、図５の（ａ）に示すように、
接続孔１０のパターニングをゲート電極４のパターニン
グと重なるように形成することにより、チャネル領域と
接続孔電極１１との間の距離を側壁絶縁膜７の幅と等し
くすることができるため、寄生抵抗を最小限にすること
ができる。
導体装置では、接続孔１０ａ、１０ｂのパターニングと
ゲート電極４のパターニングとの間の距離を短縮するこ
とができるため、トランジスタを微細化することが可能
である。また、トランジスタのチャネル領域と接続孔電
極１１との間の距離が短縮されるため、寄生抵抗を低減
することができる。特に、図５の（ａ）に示すように、
接続孔１０のパターニングをゲート電極４のパターニン
グと重なるように形成することにより、チャネル領域と
接続孔電極１１との間の距離を側壁絶縁膜７の幅と等し
くすることができるため、寄生抵抗を最小限にすること
ができる。
【００１０】しかし、このように寄生抵抗を最小限にす
るためには、図５の（ａ）に示すように、ゲート電極４
を介して両側に形成される接続孔１０ａおよび１０ｂと
ゲート電極４とを、少なくともパターニングの合わせず
れの距離ｂだけ重ねる必要がある。この時、接続孔１０
ａと１０ｂとの間の距離ｃは、ゲート電極４の幅をｄと
した場合に、ｃ＝ｄ−２×ｂで表すことができる。
るためには、図５の（ａ）に示すように、ゲート電極４
を介して両側に形成される接続孔１０ａおよび１０ｂと
ゲート電極４とを、少なくともパターニングの合わせず
れの距離ｂだけ重ねる必要がある。この時、接続孔１０
ａと１０ｂとの間の距離ｃは、ゲート電極４の幅をｄと
した場合に、ｃ＝ｄ−２×ｂで表すことができる。
【００１１】一般に、トランジスタを微細化するため
に、ゲート電極４の幅ｄを、パターニングが可能な限界
最小寸法とすることが多い。このため、接続孔１０ａと
１０ｂとの間の距離ｃは最小寸法より小さくなり、接続
孔１０ａと１０ｂとを同時にパターニングすることが非
常に困難になる。
に、ゲート電極４の幅ｄを、パターニングが可能な限界
最小寸法とすることが多い。このため、接続孔１０ａと
１０ｂとの間の距離ｃは最小寸法より小さくなり、接続
孔１０ａと１０ｂとを同時にパターニングすることが非
常に困難になる。
【００１２】また、接続孔１０ａと１０ｂとを別にパタ
ーニングする場合には、工程数が増加する。さらに、こ
れらの接続孔１０ａおよび１０ｂの内部に形成される接
続孔電極１１ａと１１ｂとが短絡する可能性が生じるた
め、これを防止するための対策をあらたに講じる必要が
ある。
ーニングする場合には、工程数が増加する。さらに、こ
れらの接続孔１０ａおよび１０ｂの内部に形成される接
続孔電極１１ａと１１ｂとが短絡する可能性が生じるた
め、これを防止するための対策をあらたに講じる必要が
ある。
【００１３】
【発明が解決しようとする課題】このように、従来の半
導体装置の製造方法では、ゲート電極を介して両側に位
置する接続孔をゲート電極に対して自己整合的に同時に
形成することが困難であった。本発明の目的は、ゲート
電極を介して両側に位置する接続孔を同時に形成し、寄
生抵抗が小さく、微細な半導体装置の製造方法を提供す
ることである。
導体装置の製造方法では、ゲート電極を介して両側に位
置する接続孔をゲート電極に対して自己整合的に同時に
形成することが困難であった。本発明の目的は、ゲート
電極を介して両側に位置する接続孔を同時に形成し、寄
生抵抗が小さく、微細な半導体装置の製造方法を提供す
ることである。
【００１４】
【課題を解決するための手段】上記課題を解決し目的を
達成するために、本発明による半導体装置の製造方法
は、半導体基板上にゲート絶縁膜を介してゲート電極材
料膜を堆積する工程と、このゲート電極材料膜上に絶縁
膜を堆積する工程と、この絶縁膜とゲート電極材料膜と
をエッチングしてゲート電極を形成する工程と、前記ゲ
ート電極の側壁に側壁絶縁膜を形成する工程と、ソース
またはドレイン拡散層を形成する工程と、前記ゲート電
極および前記拡散層上に層間絶縁膜を形成する工程と、
その上に前記絶縁膜が堆積されている前記ゲート電極と
このゲート電極の両側に位置する前記ソース拡散層およ
び前記ドレイン拡散層の一部とが１つの開口部により露
出されるように前記層間絶縁膜をエッチングして接続孔
を開口する工程と、前記接続孔の内部に導電性電極材料
を埋め込む工程と、前記ゲート電極上の前記絶縁膜が露
出するまで前記導電性電極材料と前記層間絶縁膜とを除
去して前記埋め込まれた電極材料を前記ドレイン拡散層
に接続された部分と前記ソース拡散層に接続された部分
とに分離する工程とを具備することを特徴とする。
達成するために、本発明による半導体装置の製造方法
は、半導体基板上にゲート絶縁膜を介してゲート電極材
料膜を堆積する工程と、このゲート電極材料膜上に絶縁
膜を堆積する工程と、この絶縁膜とゲート電極材料膜と
をエッチングしてゲート電極を形成する工程と、前記ゲ
ート電極の側壁に側壁絶縁膜を形成する工程と、ソース
またはドレイン拡散層を形成する工程と、前記ゲート電
極および前記拡散層上に層間絶縁膜を形成する工程と、
その上に前記絶縁膜が堆積されている前記ゲート電極と
このゲート電極の両側に位置する前記ソース拡散層およ
び前記ドレイン拡散層の一部とが１つの開口部により露
出されるように前記層間絶縁膜をエッチングして接続孔
を開口する工程と、前記接続孔の内部に導電性電極材料
を埋め込む工程と、前記ゲート電極上の前記絶縁膜が露
出するまで前記導電性電極材料と前記層間絶縁膜とを除
去して前記埋め込まれた電極材料を前記ドレイン拡散層
に接続された部分と前記ソース拡散層に接続された部分
とに分離する工程とを具備することを特徴とする。
【００１５】また、上記の半導体装置の製造方法におい
て、前記接続孔を開口する工程において、前記ゲート電
極上の前記絶縁膜および前記側壁絶縁膜のエッチング速
度は前記層間絶縁膜のエッチング速度に比べて小さいエ
ッチング条件により前記層間絶縁膜のエッチングを行う
ことも可能である。
て、前記接続孔を開口する工程において、前記ゲート電
極上の前記絶縁膜および前記側壁絶縁膜のエッチング速
度は前記層間絶縁膜のエッチング速度に比べて小さいエ
ッチング条件により前記層間絶縁膜のエッチングを行う
ことも可能である。
【００１６】また、前述の半導体装置の製造方法におい
て、導電性電極材料と前記層間絶縁膜とをエッチングす
る時に、エッチング後に前記ゲート電極上の前記絶縁膜
と前記導電性電極材料と前記層間絶縁膜との表面が平坦
となるようにエッチングすることも可能である。
て、導電性電極材料と前記層間絶縁膜とをエッチングす
る時に、エッチング後に前記ゲート電極上の前記絶縁膜
と前記導電性電極材料と前記層間絶縁膜との表面が平坦
となるようにエッチングすることも可能である。
【００１７】このように、本発明による半導体装置の製
造方法では、その上に絶縁膜が堆積されているゲート電
極とこのゲート電極の両側に位置するソース拡散層およ
びドレイン拡散層の一部とが１つの開口部により露出さ
れるように層間絶縁膜をエッチングして接続孔を開口す
るため、ゲート電極の両側に位置する２つの接続孔を別
個に開口する場合に比べて、パターニングに対する負担
を軽減することができる。
造方法では、その上に絶縁膜が堆積されているゲート電
極とこのゲート電極の両側に位置するソース拡散層およ
びドレイン拡散層の一部とが１つの開口部により露出さ
れるように層間絶縁膜をエッチングして接続孔を開口す
るため、ゲート電極の両側に位置する２つの接続孔を別
個に開口する場合に比べて、パターニングに対する負担
を軽減することができる。
【００１８】また、上記のエッチングにより、絶縁膜が
堆積されているゲート電極とこのゲート電極の両側に位
置するソース拡散層およびドレイン拡散層の一部とが露
出されるため、導電性電極材料を接続孔の内部に埋め込
むことにより、導電性電極とソース拡散層およびドレイ
ン拡散層とを接続することができる。さらに導電性電極
材料を接続孔の内部に埋め込んだ後に、ゲート電極上の
絶縁膜が露出するまで導電性電極材料と層間絶縁膜とを
除去することにより、このゲート電極によりゲート電極
の両側に分離された接続孔電極を形成することができ
る。
堆積されているゲート電極とこのゲート電極の両側に位
置するソース拡散層およびドレイン拡散層の一部とが露
出されるため、導電性電極材料を接続孔の内部に埋め込
むことにより、導電性電極とソース拡散層およびドレイ
ン拡散層とを接続することができる。さらに導電性電極
材料を接続孔の内部に埋め込んだ後に、ゲート電極上の
絶縁膜が露出するまで導電性電極材料と層間絶縁膜とを
除去することにより、このゲート電極によりゲート電極
の両側に分離された接続孔電極を形成することができ
る。
【００１９】また、上記接続孔を開口するエッチングに
おいて、ゲート電極上の絶縁膜および側壁絶縁膜のエッ
チング速度が層間絶縁膜のエッチング速度に比べて小さ
いエッチング条件により層間絶縁膜のエッチングを行う
本発明の半導体装置の製造方法では、ソースまたはドレ
イン拡散層上の層間絶縁膜を除去しゲート電極上の絶縁
膜を確実に残存させるようにエッチングすることができ
るため、導電性電極材料を接続孔の内部に埋め込むこと
により、この導電性電極材料と露出されたソースまたは
ドレイン拡散層とを接続することができる。また、導電
性電極材料と層間絶縁膜とをゲート電極上の絶縁膜が露
出するまで除去することにより、このゲート電極により
ゲート電極の両側に分離された接続孔電極を形成するこ
とができる。
おいて、ゲート電極上の絶縁膜および側壁絶縁膜のエッ
チング速度が層間絶縁膜のエッチング速度に比べて小さ
いエッチング条件により層間絶縁膜のエッチングを行う
本発明の半導体装置の製造方法では、ソースまたはドレ
イン拡散層上の層間絶縁膜を除去しゲート電極上の絶縁
膜を確実に残存させるようにエッチングすることができ
るため、導電性電極材料を接続孔の内部に埋め込むこと
により、この導電性電極材料と露出されたソースまたは
ドレイン拡散層とを接続することができる。また、導電
性電極材料と層間絶縁膜とをゲート電極上の絶縁膜が露
出するまで除去することにより、このゲート電極により
ゲート電極の両側に分離された接続孔電極を形成するこ
とができる。
【００２０】また、導電性電極材料と層間絶縁膜とをエ
ッチングした後にゲート電極上の絶縁膜と導電性電極材
料と層間絶縁膜との表面が平坦となるようにエッチング
する本発明の半導体装置の製造方法では、接続孔電極が
形成された後に表面が平坦になっているため、この後の
配線の形成が容易となる。また、配線を形成するため
に、層間絶縁膜の平坦化工程を行う必要がなくなる。
ッチングした後にゲート電極上の絶縁膜と導電性電極材
料と層間絶縁膜との表面が平坦となるようにエッチング
する本発明の半導体装置の製造方法では、接続孔電極が
形成された後に表面が平坦になっているため、この後の
配線の形成が容易となる。また、配線を形成するため
に、層間絶縁膜の平坦化工程を行う必要がなくなる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１の（ａ）は、本発明の
第１の実施の形態の製造方法により製造された半導体装
置の構造を示す上面図、図１の（ｂ）は、その断面図で
ある。
て図面を参照して説明する。図１の（ａ）は、本発明の
第１の実施の形態の製造方法により製造された半導体装
置の構造を示す上面図、図１の（ｂ）は、その断面図で
ある。
【００２２】図１の（ａ）に示すように、本実施の形態
では、接続孔１０が、ゲート電極４の両側に分割して形
成される従来の製造方法と異なり、ゲート電極４の両側
にまたがる１つのパターンにより形成されている。
では、接続孔１０が、ゲート電極４の両側に分割して形
成される従来の製造方法と異なり、ゲート電極４の両側
にまたがる１つのパターンにより形成されている。
【００２３】また、図１の（ｂ）に示すように、接続孔
電極１１ａと１１ｂとが、層間絶縁膜９により分離され
る従来と異なり、ゲート電極４と絶縁膜５と絶縁膜７と
により分離されている。
電極１１ａと１１ｂとが、層間絶縁膜９により分離され
る従来と異なり、ゲート電極４と絶縁膜５と絶縁膜７と
により分離されている。
【００２４】次に、図２を用いて、本発明の第１の実施
の形態による半導体装置の製造方法について説明する。
素子分離領域２が形成された半導体基板１上に、ゲート
絶縁膜３を介してゲート電極４および絶縁膜５を形成
し、側壁絶縁膜７とソースまたはドレイン６および８を
形成し、さらに層間絶縁膜９を形成するまでは、従来と
同様に行うが、ここでは、具体的な例を挙げて詳しく説
明する。
の形態による半導体装置の製造方法について説明する。
素子分離領域２が形成された半導体基板１上に、ゲート
絶縁膜３を介してゲート電極４および絶縁膜５を形成
し、側壁絶縁膜７とソースまたはドレイン６および８を
形成し、さらに層間絶縁膜９を形成するまでは、従来と
同様に行うが、ここでは、具体的な例を挙げて詳しく説
明する。
【００２５】例えばｐ型Ｓｉ等の半導体基板１に溝を形
成して、例えば酸化膜（ＳｉＯ2 ）等の絶縁物を埋め込
むことにより、素子分離領域２を形成する。この素子分
離領域は、例えば選択酸化法により形成することも可能
である。
成して、例えば酸化膜（ＳｉＯ2 ）等の絶縁物を埋め込
むことにより、素子分離領域２を形成する。この素子分
離領域は、例えば選択酸化法により形成することも可能
である。
【００２６】次に、例えば半導体基板１を熱酸化するこ
とにより、１０ｎｍ程度の膜厚のゲート絶縁膜３を形成
する。このゲート絶縁膜上に、例えばリン等のｎ型の不
純物が添加された例えば１００ｎｍの膜厚の多結晶シリ
コン膜を形成し、さらに、例えば、１５０ｎｍのシリコ
ン窒化膜５を形成する。この後、例えば通常のリソグラ
フィー法と例えばＲＩＥ（反応性イオンエッチング）等
の異方性エッチング技術を用いて、シリコン窒化膜５お
よび多結晶シリコン膜をエッチングして、ゲート電極４
を形成する。ゲート電極４は、例えばＷ等の高融点金属
膜、または例えばＷＳｉ等のシリサイド膜等により形成
することも可能である。
とにより、１０ｎｍ程度の膜厚のゲート絶縁膜３を形成
する。このゲート絶縁膜上に、例えばリン等のｎ型の不
純物が添加された例えば１００ｎｍの膜厚の多結晶シリ
コン膜を形成し、さらに、例えば、１５０ｎｍのシリコ
ン窒化膜５を形成する。この後、例えば通常のリソグラ
フィー法と例えばＲＩＥ（反応性イオンエッチング）等
の異方性エッチング技術を用いて、シリコン窒化膜５お
よび多結晶シリコン膜をエッチングして、ゲート電極４
を形成する。ゲート電極４は、例えばＷ等の高融点金属
膜、または例えばＷＳｉ等のシリサイド膜等により形成
することも可能である。
【００２７】次に、例えば絶縁膜５とゲート電極４とを
マスクとして例えばリン等のｎ型不純物をイオン注入し
て、ソースまたはドレイン拡散層領域６を形成する。さ
らに、例えば５０ｎｍの膜厚の例えばシリコン窒化膜を
堆積し、例えばＲＩＥ等の異方性エッチング技術によ
り、半導体基板１上のシリコン窒化膜を除去して、側壁
絶縁膜７を形成する。この後、必要に応じて、例えばヒ
素等のｎ型不純物をイオン注入することにより、ソース
またはドレイン拡散層領域８を形成する。
マスクとして例えばリン等のｎ型不純物をイオン注入し
て、ソースまたはドレイン拡散層領域６を形成する。さ
らに、例えば５０ｎｍの膜厚の例えばシリコン窒化膜を
堆積し、例えばＲＩＥ等の異方性エッチング技術によ
り、半導体基板１上のシリコン窒化膜を除去して、側壁
絶縁膜７を形成する。この後、必要に応じて、例えばヒ
素等のｎ型不純物をイオン注入することにより、ソース
またはドレイン拡散層領域８を形成する。
【００２８】次に、層間絶縁膜９として、例えばＴＥＯ
Ｓ（テトラエトキシシラン）等の絶縁膜を例えば膜厚４
００ｎｍ程度堆積する。ここまでは、従来と同様の工程
である。
Ｓ（テトラエトキシシラン）等の絶縁膜を例えば膜厚４
００ｎｍ程度堆積する。ここまでは、従来と同様の工程
である。
【００２９】この後、従来と異なり、図１の（ａ）に示
すように、ゲート電極４をまたぐようなパターンの開口
部を有するレジスト膜を形成し、このレジスト膜をマス
クとして、例えば異方性エッチング技術を用いて層間絶
縁膜９をエッチングしてソースまたはドレイン拡散層領
域８を露出し、接続孔１０を形成する（図２の
（ａ））。この時、層間絶縁膜９のエッチング速度に対
して、絶縁膜５および７のエッチング速度が遅くなるよ
うな条件でエッチングを行うことにより、ゲート電極４
を覆う絶縁膜５および７を残存させることができる。
すように、ゲート電極４をまたぐようなパターンの開口
部を有するレジスト膜を形成し、このレジスト膜をマス
クとして、例えば異方性エッチング技術を用いて層間絶
縁膜９をエッチングしてソースまたはドレイン拡散層領
域８を露出し、接続孔１０を形成する（図２の
（ａ））。この時、層間絶縁膜９のエッチング速度に対
して、絶縁膜５および７のエッチング速度が遅くなるよ
うな条件でエッチングを行うことにより、ゲート電極４
を覆う絶縁膜５および７を残存させることができる。
【００３０】次に、この接続孔１０が十分に埋め込まれ
るように、たとえばタングステン等の導電性電極材料を
堆積する（図２の（ｂ））。さらに、例えばＣＭＰ（化
学機械的研磨）法を用いて、タングステンと層間絶縁膜
９とを、絶縁膜５が露出するまで研磨して、接続孔電極
１１ａおよび１１ｂを形成する（図２の（ｃ））。
るように、たとえばタングステン等の導電性電極材料を
堆積する（図２の（ｂ））。さらに、例えばＣＭＰ（化
学機械的研磨）法を用いて、タングステンと層間絶縁膜
９とを、絶縁膜５が露出するまで研磨して、接続孔電極
１１ａおよび１１ｂを形成する（図２の（ｃ））。
【００３１】この後、従来と同様に、接続孔電極１１ａ
および１１ｂと層間絶縁膜９との上に、例えば２００ｎ
ｍ程度の膜厚の例えばＡｌ膜等を堆積し、通常のリソグ
ラフィー法とエッチング技術を用いてＡｌ膜をエッチン
グして、配線１２を形成し、ＭＯＳ型トランジスタが完
成する（図１の（ｂ））。
および１１ｂと層間絶縁膜９との上に、例えば２００ｎ
ｍ程度の膜厚の例えばＡｌ膜等を堆積し、通常のリソグ
ラフィー法とエッチング技術を用いてＡｌ膜をエッチン
グして、配線１２を形成し、ＭＯＳ型トランジスタが完
成する（図１の（ｂ））。
【００３２】このように、本実施の形態では、ゲート電
極４を介して両側に位置する接続孔１０を１つのパター
ンで形成することが特徴である。従来は、ゲート電極４
の両側の接続孔１０ａおよび１０ｂをそれぞれ別個のパ
ターンによりパターニングを行い、その間の層間絶縁膜
９により分離をおこなっていた。とくに、この接続孔１
０ａ、１０ｂをゲート電極４に対して自己整合的に形成
する場合に、この２つの接続孔１０ａと１０ｂとの間に
層間絶縁膜９を残存させるようにパターニングする必要
があり、２つの接続孔１０ａと１０ｂとを同時に開口す
る場合には、ゲート電極４よりも狭い幅のパターニング
をする必要があった。これに対して、本実施の形態で
は、接続孔１０を、ゲート電極４の両側のソースまたは
ドレイン拡散層８にまたがるような１つのパターンで開
口することにより、パターニングによる負担を低減する
ことができる。
極４を介して両側に位置する接続孔１０を１つのパター
ンで形成することが特徴である。従来は、ゲート電極４
の両側の接続孔１０ａおよび１０ｂをそれぞれ別個のパ
ターンによりパターニングを行い、その間の層間絶縁膜
９により分離をおこなっていた。とくに、この接続孔１
０ａ、１０ｂをゲート電極４に対して自己整合的に形成
する場合に、この２つの接続孔１０ａと１０ｂとの間に
層間絶縁膜９を残存させるようにパターニングする必要
があり、２つの接続孔１０ａと１０ｂとを同時に開口す
る場合には、ゲート電極４よりも狭い幅のパターニング
をする必要があった。これに対して、本実施の形態で
は、接続孔１０を、ゲート電極４の両側のソースまたは
ドレイン拡散層８にまたがるような１つのパターンで開
口することにより、パターニングによる負担を低減する
ことができる。
【００３３】また、この接続孔１０に電極材料を埋め込
み、ゲート電極４上の絶縁膜５が露出するまで研磨を行
うことにより、２つの接続孔電極１１の間を絶縁膜５お
よび７により分離するため、パターニングにより接続孔
電極１１を分離する必要がなくなる。このため、前述と
同様に、例えばゲート電極４よりも狭い幅のパターニン
グをする必要がなくなるため、パターニングによる負担
を低減することができる。
み、ゲート電極４上の絶縁膜５が露出するまで研磨を行
うことにより、２つの接続孔電極１１の間を絶縁膜５お
よび７により分離するため、パターニングにより接続孔
電極１１を分離する必要がなくなる。このため、前述と
同様に、例えばゲート電極４よりも狭い幅のパターニン
グをする必要がなくなるため、パターニングによる負担
を低減することができる。
【００３４】ここで、接続孔１０を開口するためのエッ
チングにおいて、絶縁膜５および７のエッチング速度が
層間絶縁膜９のエッチング速度よりも小さくなくように
エッチング条件を設定してエッチングを行うことによ
り、ゲート電極にまたがるような１つのパターンにより
接続孔１０を開口する場合にも、絶縁膜５および７を確
実に残存させることができる。このため、この残存する
絶縁膜５により、ゲート電極の両側に位置する２つの接
続孔電極１１を分離することができる。また、残存する
絶縁膜７によりゲート電極４と接続孔電極１１とを分離
することができる。
チングにおいて、絶縁膜５および７のエッチング速度が
層間絶縁膜９のエッチング速度よりも小さくなくように
エッチング条件を設定してエッチングを行うことによ
り、ゲート電極にまたがるような１つのパターンにより
接続孔１０を開口する場合にも、絶縁膜５および７を確
実に残存させることができる。このため、この残存する
絶縁膜５により、ゲート電極の両側に位置する２つの接
続孔電極１１を分離することができる。また、残存する
絶縁膜７によりゲート電極４と接続孔電極１１とを分離
することができる。
【００３５】また、従来の方法では、ゲート電極４と接
続孔１０ａ、１０ｂとの間のパターニングの合わせずれ
に対する余裕ｂを十分に確保しない場合には、合わせず
れによりゲート電極４と接続孔電極１１との間の距離
が、ゲート電極４の両側で異なる可能性が生じ、チャネ
ル領域と接続孔電極１１との間の寄生抵抗がばらつく可
能性が生じる。しかし、本実施の形態では、ゲート電極
４上をすべて開口するように接続孔１０のパターニング
を行うため、接続孔１０がゲート電極４に対して合わせ
ずれに関係なく確実に自己整合的に形成することができ
る。これにより、接続孔電極１１とゲート電極４との間
の距離は常に側壁絶縁膜７の幅とすることができるた
め、このようなばらつきの可能性を防止し、寄生抵抗を
最小限に低減し、半導体装置の微細化を図ることができ
る。
続孔１０ａ、１０ｂとの間のパターニングの合わせずれ
に対する余裕ｂを十分に確保しない場合には、合わせず
れによりゲート電極４と接続孔電極１１との間の距離
が、ゲート電極４の両側で異なる可能性が生じ、チャネ
ル領域と接続孔電極１１との間の寄生抵抗がばらつく可
能性が生じる。しかし、本実施の形態では、ゲート電極
４上をすべて開口するように接続孔１０のパターニング
を行うため、接続孔１０がゲート電極４に対して合わせ
ずれに関係なく確実に自己整合的に形成することができ
る。これにより、接続孔電極１１とゲート電極４との間
の距離は常に側壁絶縁膜７の幅とすることができるた
め、このようなばらつきの可能性を防止し、寄生抵抗を
最小限に低減し、半導体装置の微細化を図ることができ
る。
【００３６】さらに、本実施の形態では、例えば研磨技
術を用いて、導電性電極材料を接続孔１０の内部に埋め
込み、各接続孔電極が分離されるように形成するため、
接続孔電極１１を形成した後は表面が平坦となってお
り、あらためて平坦化工程を行う必要がない。このよう
に、本実施の形態では工程を簡略化することができる。
術を用いて、導電性電極材料を接続孔１０の内部に埋め
込み、各接続孔電極が分離されるように形成するため、
接続孔電極１１を形成した後は表面が平坦となってお
り、あらためて平坦化工程を行う必要がない。このよう
に、本実施の形態では工程を簡略化することができる。
【００３７】なお、上記実施の形態では、接続孔電極１
１を構成する導電性電極材料としてタングステンを用い
たが、例えばｎ型の不純物が添加された多結晶シリコン
膜を用いることも可能である。また、例えばＷＳｉ等の
シリサイド膜、あるいは例えばＡｌまたはＣｕ等の他の
金属を用いることも可能である。
１を構成する導電性電極材料としてタングステンを用い
たが、例えばｎ型の不純物が添加された多結晶シリコン
膜を用いることも可能である。また、例えばＷＳｉ等の
シリサイド膜、あるいは例えばＡｌまたはＣｕ等の他の
金属を用いることも可能である。
【００３８】さらに、上記実施の形態では、接続孔電極
１１をタングステンのみにより構成したが、タングステ
ンとソースまたはドレイン拡散層との間に、例えばＴｉ
Ｓｉ等のシリサイド膜を形成して、接続抵抗を低減する
ことも可能である。
１１をタングステンのみにより構成したが、タングステ
ンとソースまたはドレイン拡散層との間に、例えばＴｉ
Ｓｉ等のシリサイド膜を形成して、接続抵抗を低減する
ことも可能である。
【００３９】このような場合の半導体装置の製造方法
を、図３に示す。半導体基板１上にゲート電極４と、絶
縁膜５および７と、層間絶縁膜９とを形成し、ゲート電
極４をまたぐようになパターンを用いて層間絶縁膜９を
エッチングして、ソースまたはドレイン拡散層８を露出
するまでは、前述の実施の形態と同様に行う。
を、図３に示す。半導体基板１上にゲート電極４と、絶
縁膜５および７と、層間絶縁膜９とを形成し、ゲート電
極４をまたぐようになパターンを用いて層間絶縁膜９を
エッチングして、ソースまたはドレイン拡散層８を露出
するまでは、前述の実施の形態と同様に行う。
【００４０】この後、露出されたソースまたはドレイン
拡散層８上および絶縁膜５、７および層間絶縁膜９上に
例えばＴｉを堆積する（図３の（ａ））。次に、熱処理
により、接触する半導体基板１とＴｉとを反応させて接
続孔１０の領域にＴｉＳｉを形成する。この後、Ｔｉの
みがエッチングされ、ＴｉＳｉはエッチングされないよ
うなエッチング液を用いて、Ｔｉをエッチングする。
拡散層８上および絶縁膜５、７および層間絶縁膜９上に
例えばＴｉを堆積する（図３の（ａ））。次に、熱処理
により、接触する半導体基板１とＴｉとを反応させて接
続孔１０の領域にＴｉＳｉを形成する。この後、Ｔｉの
みがエッチングされ、ＴｉＳｉはエッチングされないよ
うなエッチング液を用いて、Ｔｉをエッチングする。
【００４１】この後は、前述の実施の形態と同様にし
て、接続孔１０にタングステンを埋め込み、ＴｉＳｉと
このタングステンとにより接続孔電極１１を構成する。
さらに、例えばＡｌ配線１２を形成し、ＭＯＳ型トラン
ジスタが完成する（図３の（ｂ））。
て、接続孔１０にタングステンを埋め込み、ＴｉＳｉと
このタングステンとにより接続孔電極１１を構成する。
さらに、例えばＡｌ配線１２を形成し、ＭＯＳ型トラン
ジスタが完成する（図３の（ｂ））。
【００４２】このような製造方法では、接続孔電極材料
としてのタングステン１１と半導体基板１中の拡散層８
との間にシリサイド膜１４を形成するため、前述の第１
の実施の形態の効果に加えてさらに、接続孔抵抗を低減
することができ、寄生抵抗をより低減することが可能と
なる。
としてのタングステン１１と半導体基板１中の拡散層８
との間にシリサイド膜１４を形成するため、前述の第１
の実施の形態の効果に加えてさらに、接続孔抵抗を低減
することができ、寄生抵抗をより低減することが可能と
なる。
【００４３】さらに、接続孔電極１１を構成する導電性
電極材料としてＡｌを用いた場合には、Ｓｉの析出とＡ
ｌのソースまたはドレイン拡散層８からの突き抜けを防
止するために、少なくとも拡散層８上に例えばＴｉＮ等
のバリアメタル膜を形成することも可能である。ここ
で、バリアメタル膜は、前述のシリサイド膜１４のよう
に拡散層８上のみに選択的に形成することも可能である
が、拡散層８上のみでなく接続孔１０の側壁面と層間絶
縁膜９上と絶縁膜５および７上とにも形成することが可
能である。この場合、例えばＡｌ等の導電性電極材料と
層間絶縁膜９とを研磨して絶縁膜５の表面を露出する時
に、層間絶縁膜９上および絶縁膜５上のバリアメタル膜
も同時に研磨され除去されるため、接続孔電極１１が短
絡することはない。このようにして、バリアメタル層を
形成することにより、半導体基板中のＳｉが接続孔表面
に析出することを防止して、接続孔抵抗を低減すること
ができる。また、Ａｌがソースまたはドレイン拡散層８
から突き抜けることを防止することができるため、接続
孔電極１１と半導体基板１との短絡を防止することがで
きる。
電極材料としてＡｌを用いた場合には、Ｓｉの析出とＡ
ｌのソースまたはドレイン拡散層８からの突き抜けを防
止するために、少なくとも拡散層８上に例えばＴｉＮ等
のバリアメタル膜を形成することも可能である。ここ
で、バリアメタル膜は、前述のシリサイド膜１４のよう
に拡散層８上のみに選択的に形成することも可能である
が、拡散層８上のみでなく接続孔１０の側壁面と層間絶
縁膜９上と絶縁膜５および７上とにも形成することが可
能である。この場合、例えばＡｌ等の導電性電極材料と
層間絶縁膜９とを研磨して絶縁膜５の表面を露出する時
に、層間絶縁膜９上および絶縁膜５上のバリアメタル膜
も同時に研磨され除去されるため、接続孔電極１１が短
絡することはない。このようにして、バリアメタル層を
形成することにより、半導体基板中のＳｉが接続孔表面
に析出することを防止して、接続孔抵抗を低減すること
ができる。また、Ａｌがソースまたはドレイン拡散層８
から突き抜けることを防止することができるため、接続
孔電極１１と半導体基板１との短絡を防止することがで
きる。
【００４４】
【発明の効果】以上のように、本発明による半導体装置
の製造方法では、ゲート電極を介して両側に位置する接
続孔をゲート電極に対して自己整合的に同時に形成し、
半導体装置の寄生抵抗を低減し、半導体装置を微細化す
ることが可能となる。
の製造方法では、ゲート電極を介して両側に位置する接
続孔をゲート電極に対して自己整合的に同時に形成し、
半導体装置の寄生抵抗を低減し、半導体装置を微細化す
ることが可能となる。
【図１】本発明の第１の実施の形態による半導体装置の
構造を示す上面図および断面図。
構造を示す上面図および断面図。
【図２】本発明の第１の実施の形態による半導体装置の
製造方法を示す断面図。
製造方法を示す断面図。
【図３】本発明の第１の実施の形態による半導体装置の
製造方法の他の例を示す断面図。
製造方法の他の例を示す断面図。
【図４】従来の半導体装置の構造を示す上面図および断
面図。
面図。
【図５】従来の半導体装置の構造を示す上面図および断
面図。
面図。
【図６】従来の半導体装置の製造方法を示す上面図およ
び断面図。
び断面図。
１…半導体基板、 ２…素子分離、 ３…ゲート絶縁膜、 ４…ゲート電極、 ５、７…絶縁膜、 ６、８…ソースまたはドレイン拡散層、 ９…層間絶縁膜、 １０…接続孔、 １１…接続孔電極、 １２…配線層、 １３、１４…シリサイド膜
Claims (7)
- 【請求項１】 半導体基板上にゲート絶縁膜を介してゲ
ート電極材料膜を堆積する工程と、このゲート電極材料
膜上に絶縁膜を堆積する工程と、この絶縁膜とゲート電
極材料膜とをエッチングしてゲート電極を形成する工程
と、前記ゲート電極の側壁に側壁絶縁膜を形成する工程
と、ソースまたはドレイン拡散層を形成する工程と、前
記ゲート電極および前記拡散層上に層間絶縁膜を形成す
る工程と、その上に前記絶縁膜が堆積されている前記ゲ
ート電極とこのゲート電極の両側に位置する前記ソース
拡散層および前記ドレイン拡散層の一部とが１つの開口
部により露出されるように前記層間絶縁膜をエッチング
して接続孔を開口する工程と、前記接続孔の内部に導電
性電極材料を埋め込む工程と、前記ゲート電極上の前記
絶縁膜が露出するまで前記導電性電極材料と前記層間絶
縁膜とを除去して前記埋め込まれた電極材料を前記ドレ
イン拡散層に接続された部分と前記ソース拡散層に接続
された部分とに分離する工程とを具備することを特徴と
する半導体装置の製造方法。 - 【請求項２】 前記接続孔を開口する工程において、前
記ゲート電極上の前記絶縁膜および前記側壁絶縁膜のエ
ッチング速度は前記層間絶縁膜のエッチング速度に比べ
て小さいエッチング条件により前記層間絶縁膜のエッチ
ングを行う請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記導電性電極材料と前記層間絶縁膜と
を除去する工程において、除去を行った後に前記ゲート
電極上の前記絶縁膜と前記導電性電極材料と前記層間絶
縁膜との表面が平坦となるように除去を行う請求項１ま
たは２記載の半導体装置の製造方法。 - 【請求項４】 化学機械的研磨により前記導電性電極材
料と前記層間絶縁膜とを除去する請求項１乃至３のいず
れか一項に記載の半導体装置の製造方法。 - 【請求項５】 前記接続孔を開口した後に、前記露出さ
れた拡散層上に導電膜を形成する工程を具備する請求項
１乃至４のいずれか一項に記載の半導体装置の製造方
法。 - 【請求項６】 前記導電性電極材料を高融点金属材料に
より構成し、前記導電膜をシリサイド膜より構成する請
求項５記載の半導体装置の製造方法。 - 【請求項７】 前記導電性電極材料をアルミニウムによ
り構成し、前記導電膜をバリアメタル膜より構成する請
求項５記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06675396A JP3215320B2 (ja) | 1996-03-22 | 1996-03-22 | 半導体装置の製造方法 |
| US08/822,921 US5863837A (en) | 1996-03-22 | 1997-03-21 | Method of manufacturing semiconductor device |
| KR1019970009978A KR100222185B1 (ko) | 1996-03-22 | 1997-03-22 | 반도체장치의 제조방법 |
| DE69724859T DE69724859T2 (de) | 1996-03-22 | 1997-03-24 | Verfahren zur Herstellung von Kontakten auf einem Halbleiterbauelement |
| EP97104967A EP0797250B1 (en) | 1996-03-22 | 1997-03-24 | Method of making contacts on a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06675396A JP3215320B2 (ja) | 1996-03-22 | 1996-03-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09260655A true JPH09260655A (ja) | 1997-10-03 |
| JP3215320B2 JP3215320B2 (ja) | 2001-10-02 |
Family
ID=13324970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06675396A Expired - Fee Related JP3215320B2 (ja) | 1996-03-22 | 1996-03-22 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5863837A (ja) |
| EP (1) | EP0797250B1 (ja) |
| JP (1) | JP3215320B2 (ja) |
| KR (1) | KR100222185B1 (ja) |
| DE (1) | DE69724859T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002500442A (ja) * | 1997-12-29 | 2002-01-08 | ラム リサーチ コーポレーション | 半導体デバイスのためのセルフアライメントコンタクト |
| KR100345069B1 (ko) * | 1999-06-30 | 2002-07-19 | 주식회사 하이닉스반도체 | 반도체 소자의 폴리실리콘 플러그 형성방법 |
| US6946376B2 (en) | 2000-02-08 | 2005-09-20 | International Business Machines Corporation | Symmetric device with contacts self aligned to gate |
| JP2007329501A (ja) * | 1998-06-17 | 2007-12-20 | Samsung Electronics Co Ltd | 半導体装置の自己整列コンタクト形成方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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