JPH0730104A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 素子寸法の縮小が可能で、かつ、ゲート抵
抗、ソース抵抗、ドレイン抵抗等の寄生抵抗を低減する
ことが可能な半導体装置及びその製造方法を提供する。 【構成】 極微細のＣＯＮＣＡＶＥ ＭＯＳＦＥＴで
は、溝部（凹部）の開口が極めて狭くなる。この溝部は
一般にエッチングによって形成されるが、これにゲート
酸化を行なった後に溝が埋まるようにポリシリコンを堆
積し、さらに、基板全面をエッチバックした場合でもエ
ッチング条件を選ぶならば、ポリシリコンを電極として
溝の内部のみに残すことができ、かつ、エッチング時間
を適切に選ぶならば、溝の縁部の上端よりもポリシリコ
ンの上面を低くすることができる。本発明はこのような
構造にすることによって、溝の内側に側壁絶縁膜９を形
成することを可能にすると共に、この側壁絶縁膜により
シリサイド工程においてゲート電極８上のシリサイド１
２と、ソース電極３及びドレイン電極４の上の各シリサ
イド１０，１１とを物理的、電気的に分離させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は超小型の半導体装置に係
り、特にＭＯＳ型電界効果トランジスタ（以下、ＭＯＳ
ＦＥＴと言う）に関する。

【０００２】

【従来の技術】Ｓi ＭＯＳ集積回路の微細化は、ＭＯＳ
ＦＥＴの高駆動力化、及びチャネル効果の抑制の両方を
達成する必要がある。このうち、高駆動力化にはチャネ
ル長の短縮が極めて有効である。しかし、チャネル長が
０．１μｍ近傍になると、従来のデバイススケーリング
則で用いられていた、基板不純物の高濃度化、ゲート酸
化膜の薄膜化、接合深さの短縮化に物理的な限界がある
ために、短チャネル効果を抑えることが難しくなる。特
に、ソース領域、ドレイン領域には寄生抵抗を低減する
ためにシリサイド等の金属を張り付けることが必須にな
るため、接合深さの短縮が極めて難しくなる。

【０００３】この難点を克服するために、基板をエッチ
ングして形成された溝の底内部をチャネル領域とするこ
とにより、このチャネル領域をソース領域及びドレイン
領域よりも位置的に低い部分に形成し、チャネル部分か
ら見た実効的接合長さを浅くする、いわゆる、ＣＯＮＣ
ＡＶＥ ＭＯＳＦＥＴが提案されている。

【０００４】図５はこの種のＭＯＳＦＥＴの縦断面図で
ある。同図において、基板半導体１上の素子分離絶縁膜
２で囲まれた領域の中心部が掘下げられており、その底
内部をチャネル領域としてその一方の側部にソース領域
５が、他方の側部にドレイン領域６がそれぞれ形成され
ている。そして、ソース領域５の上面にはソース電極３
が、ドレイン領域６の上面にはドレイン電極４がそれぞ
れ素子分離絶縁膜２に乗上げるように形成されており、
溝の内部にはゲート絶縁膜７を介してゲート電極８が形
成されている。また、ソース電極３、ドレイン電極４及
びゲート電極８上に層間絶縁膜13が積層されると共に、
この層間絶縁膜13に穿設したコンタクト孔を通してソー
ス金属電極14、ドレイン金属電極15及びゲート金属電極
16が導出されている。

【０００５】

【発明が解決しようとする課題】図５に示した従来のＭ
ＯＳＦＥＴは、基板を堀込むことによってチャネル領域
をソース領域及びドレイン領域よりも位置的に低い位置
に形成したので、短チャネル効果の抑制に有効である。

【０００６】しかし、この従来のＭＯＳＦＥＴにあって
は、溝部（凹部）のチャネル領域を形成した後、リソグ
ラフィー技術によってゲート電極を形成しているため
に、マスク合わせの余裕分だけゲート電極領域がチャネ
ル領域より広くなってしまい、素子面積が大きくなって
しまうという問題があった。

【０００７】また、これに付随して寄生抵抗を低減する
べく、ソース電極３及びドレイン電極４上にシリサイド
を形成しようとしても、マスク合わせの余裕分に相当す
るソース電極３及びドレイン電極４上にゲート電極８が
置かれているために、シリサイドを形成できないという
問題もあった。

【０００８】本発明は上記の問題点を解決するためにな
されたもので、素子寸法の縮小が可能で、かつ、ゲート
抵抗、ソース抵抗、ドレイン抵抗等の寄生抵抗を低減す
ることが可能な半導体装置及びその製造方法を提供する
ことを目的とする。

【０００９】

【課題を解決するための手段】請求項１に記載の半導体
装置は、表面部にソース領域及びドレイン領域が離隔し
て形成され、これらの領域の中間をチャネル領域とする
基板半導体と、ソース領域に積層されたソース電極及び
ドレイン領域に積層されたドレイン電極と、チャネル領
域を挟んで対向するソース電極及びドレイン電極の各側
面、並びにチャネル領域の表面に連続して形成されたゲ
ート絶縁膜と、表面がソース電極及びドレイン電極のい
ずれの表面よりも低くなるようにソース電極及びドレイ
ン電極間のゲート絶縁膜上に形成されたゲート電極と、
ソース電極、ドレイン電極、及びゲート電極の各表面に
形成されたシリサイド膜と、対向するソース電極及びド
レイン電極の各側面に形成され、ゲート電極上のシリサ
イド膜を、ドレイン電極及びゲート電極上の各シリサイ
ド膜から分離する側壁絶縁膜と、を備える。

【００１０】請求項２に記載の半導体装置の製造方法
は、基板半導体の表面に、不純物を含有する第１のシリ
コン膜を形成する工程と、第１のシリコン膜及び基板半
導体のうち、少なくとも第１のシリコン膜を部分的にエ
ッチングすることにより、底面に基板半導体が露呈し、
かつ、底内部をチャネル領域とする溝を形成する工程
と、溝の内面及び第１のシリコン膜の表面に第１の絶縁
膜を形成する工程と、第１のシリコン膜中の不純物を基
板半導体に拡散させてソース領域及びドレイン領域を形
成する工程と、溝に対応する部位が、この溝の側部の第
１のシリコン膜よりも高くなるように、第１の絶縁膜上
に第２のシリコン膜を堆積する工程と、ゲート電極とし
て溝の内部のみに第２のシリコン膜が残り、かつ、表面
の高さが溝の側部の第１のシリコン膜の表面よりも低く
なるように第２のシリコン膜をエッチバックする工程
と、第２のシリコン膜、及び第１の絶縁膜の各表面に第
２の絶縁膜を形成する工程と、第２の絶縁膜が側壁絶縁
膜として溝の側壁のみに残るようにエッチバックする工
程と、第１のシリコン膜、及び第２のシリコン膜の各表
面にシリサイドを形成するための金属を堆積する工程
と、金属及び第１のシリコン間と、金属及び第２のシリ
コン間とにそれぞれシリサイド反応を起こさせる工程
と、第２の絶縁膜上に形成された未反応金属を除去する
工程と、を有する

【００１１】

【作用】チャネル長が０．１μｍ近傍の極微細のＣＯＮ
ＣＡＶＥ ＭＯＳＦＥＴでは、溝部（凹部）の開口が極
めて狭くなる。この溝部は一般にエッチングによって形
成されるが、発明者は、これにゲート酸化を行なった後
に溝が埋まるようにポリシリコンを堆積し、さらに、基
板全面をエッチバックした場合でもエッチング条件を選
ぶならば、ポリシリコンを電極として溝の内部のみに残
すことができ、かつ、エッチング時間を適切に選ぶなら
ば、溝の縁部の上端よりもポリシリコンの上面を低くす
ることができることを確認した。

【００１２】このような構造にすることによって、溝の
内側に側壁絶縁膜を形成することが可能になる。この側
壁絶縁膜は、次の自己整合シリサイド工程（シリサイド
工程）においてゲート電極上のシリサイドと、ソース電
極及びドレイン電極の上の各シリサイドとを物理的、電
気的に分離する役割を果たす。

【００１３】この構造は、基板ウェハーを上から見た
時、ソース電極、ゲート電極及びドレイン電極が重なり
合っているところがなく、リソグラフィ技術を用いた場
合に必要であったマスク合わせの余裕分が不要になり、
素子面積を縮小することができる。

【００１４】また、この構造によれば、ソース電極及び
ドレイン電極上にそれぞれゲート電極端のぎりぎりまで
シリサイドが形成されるので寄生抵抗を十分に低下させ
ることができる。

【００１５】

【実施例】以下、本発明を図面に示す実施例によって詳
細に説明する。図１は本発明の一実施例の構成を示すも
ので、(b) は主要部の平面図、(a) はそのＸ−Ｘ矢視断
面図である。図中、図５と同一の符号を付したものはそ
れぞれ同一の要素を示している。

【００１６】このＭＯＳＦＥＴは、Ｐ型の基板半導体１
上に素子分離絶縁膜２が形成されている。素子分離絶縁
膜２で挟まれた中間のチャネル領域が掘下げられて、そ
の一方の側部の上面にはソース電極３として、他方の側
部の上面にはドレイン電極４としてそれぞれ多結晶シリ
コン膜が素子分離絶縁膜２に乗上げて堆積されており、
その基板側には高濃度のｎ型にドープされたソース領域
５と、ドレイン領域６とが形成されている。さらに、溝
の内部にはゲート絶縁膜７を介して多結晶シリコン層が
形成され、これがＭＯＳＦＥＴのゲート電極８になって
いる。このゲート電極８の上面は、溝に隣接するソース
電極３及びドレイン電極４の各上面よりも低く、このゲ
ート電極８の上面にできる溝部の側壁にそれぞれ側壁絶
縁膜９が形成されている。また、側壁絶縁膜９を挟むよ
うに、ソース電極３上にソースシリサイド層10が、ドレ
イン電極４上にドレインシリサイド層11が、ゲート電極
８上にゲートシリサイド層12が形成されている。これら
のシリサイド膜は、例えば、ＴｉＳｉ₂ ，ＮｉＳｉ₂ ，
ＣｏＳｉ₂ 等でなっている。さらに、これらのシリサイ
ド膜上に層間絶縁膜13が堆積され、これにソース電極コ
ンタクト孔17、ドレイン電極コンタクト孔18及びゲート
電極コンタクト孔19が穿設され、さらに、これらのコン
タクト孔を貫通するようにソース金属電極14、ドレイン
金属電極15及びゲート金属電極16が設けられている。こ
れにより、図１(b) に示す素子領域22が縮小され、か
つ、ゲート抵抗、ソース抵抗、ドレイン抵抗等の寄生抵
抗を低減したｎチャネルＭＯＳＦＥＴが得られる。

【００１７】このｎチャネルＭＯＳＦＥＴの製造方法を
図２及び図３を用いて説明する。先ず、通常のＭＯＳ型
の集積回路と同様に、図２(a) に示した如く、基板半導
体１に素子分離絶縁膜２を形成して素子分離を行なう。

【００１８】次に、図２(b) に示した如く、基板の全表
面に第１の多結晶シリコン層20を、ＬＰＣＶＤ法（低圧
気相堆積法）によって、０．１μｍ程度堆積させ、続い
て、多結晶シリコンのドーピングのために砒素イオンを
２０ｋｅＶ，５×１０¹⁵／ｃｍ² の条件でイオン注入す
る。

【００１９】次に、図２(c) に示した如く、チャネル領
域となる部分の多結晶シリコン層20をリソグラフィ技術
によりパターニングし、ＲＩＥ法（反応性イオンエッチ
ング法）によりエッチングして、溝20a を形成する。こ
の時、基板半導体１をも、最終的な結合深さと同じにな
るまで、すなわち、５０〜１００ｎｍ程度エッチングす
る。これによって、一方の側部の多結晶シリコン層がソ
ース電極３となり、他方の側部の多結晶シリコン層がド
レイン電極４となる。

【００２０】次に、図２(d) に示した如く、熱酸化によ
り５ｎｍ程度のゲート絶縁膜７を形成し、続いて、基板
表面全面に第２の多結晶シリコン層21をＬＰＣＶＤ法に
よって、０．３〜０．５μｍ程度堆積させる。また、熱
酸化時に、砒素イオンが注入されたソース電極３及びド
レイン電極４から、砒素を基板側に拡散させて高不純物
濃度のソース領域５及びドレイン領域６を形成する。な
お、ゲート絶縁膜７は熱酸化法でなくＣＶＤ（Ｃhemica
l Ｖapor Ｄeposition ）によって形成することがで
き、さらに、ゲート絶縁膜７としてＳｉＯ₂ だけでな
く、Ｓｉ₃ Ｎ₄ ，Ｔａ₂ Ｏ₅ ，ＴｉＳｒＯ₃ ，ＰＺＴ等
の高誘電率膜を用いてもよい。

【００２１】次に、図３(a) に示した如く、第２の多結
晶シリコン層21をエッチバックし、溝部のみに残す。す
なわち、ゲート電極８を溝部に埋め込む。ここで、エッ
チング時間を適切に選ぶことによって、第２の多結晶シ
リコン層21の上面を、溝に隣接するソース電極３及びド
レイン電極４の上面より約２０〜４０ｎｍ程度下にくる
ようにエッチングする。

【００２２】次に、ＬＰＣＶＤ法によって表面部全体に
シリコン窒化膜を堆積した後、エッチバックして、図３
(b) に示した如く、溝の側壁のみにシリコン窒化膜を残
し、側壁絶縁膜９を形成する。

【００２３】次に、図３(c) に示した如く、ウェットエ
ッチングにより、ソース電極３及びドレイン電極４上の
ゲート絶縁膜７を除去し、続いて、スパッタリング法に
より、Ｔｉを２０ｎｍ堆積した後、８００℃程度に急速
加熱を行なって、シリサイドとしてのＴｉＳｉ₂ を形成
する。その後、ウェットエッチングにより、シリコン窒
化膜上のチタン膜を除去する。

【００２４】次に、図１(b) に示した如く、層間絶縁膜
を堆積してソース電極コンタクト孔17、ドレイン電極コ
ンタクト孔18、ゲート電極コンタクト孔19を開口した
後、アルミニウムによりソース金属電極14、ドレイン金
属電極15、ゲート金属電極16を形成して、図１(a) に示
すｎチャネルＭＯＳＦＥＴが得られる。

【００２５】なお、上記実施例では、幅が一様のゲート
電極８上の層間絶縁膜13にゲート電極コンタクト孔19を
形成したが、第１の多結晶シリコン層20のパターニング
に際して、図４に示す如く、素子領域22から外れた部位
を広げれば、ゲート電極に対する開口部、すなわち、ゲ
ート電極コンタクト孔19を広げることもできる。

【００２６】また、上記実施例では、ｎチャネルＭＯＳ
ＦＥＴについて説明したが、ｐチャネルＭＯＳＦＥＴも
上述したと同様にして製造することができる。

【００２７】さらにまた、上記実施例では基板半導体と
して通常シリコンウェハーを用いたが、この代わりにＳ
ＯＩ（Ｓilicon Ｏn Ｉnsulator）基板を用い、ＭＯＳ
ＦＥＴのチヤネル領域を絶縁膜上の薄膜シリコン層内に
形成してもよい。

【００２８】さらに、第１のシリコン膜として、単結晶
シリコンを用いてもよい。この場合は基板半導体１上か
ら素子分離絶縁膜２上にかけて非晶質シリコンを堆積
し、固相成長によりこの非晶質シリコン膜を単結晶化す
れば良い。

【００２９】また、同様に、第２シリコン膜として単結
晶シリコンを用いてもよい。

【００３０】またさらに、上記実施例では、最終的な結
合深さと同じになるまで、基板半導体１をもエッチング
するＣＯＮＣＡＶＥ ＭＯＳＦＥＴについて説明した
が、基板半導体１の元の表面と溝の底面が一致する構成
のＣＯＮＣＡＶＥ ＭＯＳＦＥＴにも本発明を適用でき
ることは言うまでもない。

【００３１】

【発明の効果】以上の説明によって明らかなように、本
発明によれば、素子寸法の縮小が可能で、かつ、ゲート
抵抗、ソース抵抗、ドレイン抵抗等の寄生抵抗を低減す
ることが可能な半導体装置及びその製造方法を提供でき
る。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の一実施例の構成を示
す平面図及び断面図。

【図２】本発明に係る半導体装置の製造方法を説明する
ための工程図。

【図３】本発明に係る半導体装置の製造方法を説明する
ための工程図。

【図４】本発明に係る半導体装置の他の実施例の構成を
示す平面図。

【図５】従来のＣＯＮＣＡＶＥ ＭＯＳＦＥＴの構成を
示す断面図。

【符号の説明】

１ 基板半導体 ２ 素子分離絶縁膜 ３ ソース電極 ４ ドレイン電極 ５ ソース領域 ６ ドレイン領域 ７ ゲート絶縁膜 ８ ゲート電極 ９ 側壁絶縁膜 １０ ソースシリサイド層 １１ ドレインシリサイド層 １２ ゲートシリサイド層 １３ 層間絶縁膜 １４ ソース金属電極 １５ ドレイン金属電極 １６ ゲート金属電極 １７ ソース電極コンタクト孔 １８ ドレイン電極コンタクト孔 １９ ゲート電極コンタクト孔 ２２ 素子領域

Claims (2)

【特許請求の範囲】
1. 【請求項１】表面部にソース領域及びドレイン領域が離
   隔して形成され、これらの領域の中間をチャネル領域と
   する基板半導体と、 前記ソース領域に積層されたソース電極及び前記ドレイ
   ン領域に積層されたドレイン電極と、 前記チャネル領域を挟んで対向する前記ソース電極及び
   ドレイン電極の各側面、並びに前記チャネル領域の表面
   に連続して形成されたゲート絶縁膜と、 表面が前記ソース電極及びドレイン電極のいずれの表面
   よりも低くなるように前記ソース電極及びドレイン電極
   間の前記ゲート絶縁膜上に形成されたゲート電極と、 前記ソース電極、ドレイン電極、及びゲート電極の各表
   面に形成されたシリサイド膜と、 対向する前記ソース電極及びドレイン電極の各側面に形
   成され、前記ゲート電極上のシリサイド膜を、前記ドレ
   イン電極及びゲート電極上の各シリサイド膜から分離す
   る側壁絶縁膜と、 を備えた半導体装置。
2. 【請求項２】基板半導体の表面に、不純物を含有する第
   １のシリコン膜を形成する工程と、 前記第１のシリコン膜及び前記基板半導体のうち、少な
   くとも前記第１のシリコン膜を部分的にエッチングする
   ことにより、底面に前記基板半導体が露呈し、かつ、底
   内部をチャネル領域とする溝を形成する工程と、 前記溝の内面及び前記第１のシリコン膜の表面に第１の
   絶縁膜を形成する工程と、 前記第１のシリコン膜中の不純物を前記基板半導体に拡
   散させてソース領域及びドレイン領域を形成する工程
   と、 前記溝に対応する部位が、この溝の側部の前記第１のシ
   リコン膜よりも高くなるように、前記第１の絶縁膜上に
   第２のシリコン膜を堆積する工程と、 ゲート電極として前記溝の内部のみに前記第２のシリコ
   ン膜が残り、かつ、表面の高さが前記溝の側部の前記第
   １のシリコン膜の表面よりも低くなるように前記第２の
   シリコン膜をエッチバックする工程と、 前記第２のシリコン膜、及び前記第１の絶縁膜の各表面
   に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜が側壁絶縁膜として溝の側壁のみに残
   るようにエッチバックする工程と、 前記第１のシリコン膜、及び前記第２のシリコン膜の各
   表面にシリサイドを形成するための金属を堆積する工程
   と、 前記金属及び前記第１のシリコン間と、前記金属及び前
   記第２のシリコン間とにそれぞれシリサイド反応を起こ
   させる工程と、 前記第２の絶縁膜上に形成された未反応金属を除去する
   工程と、 を有する半導体装置の製造方法。