JPH08213610A - 電界効果型半導体装置及びその製造方法 - Google Patents
電界効果型半導体装置及びその製造方法Info
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- H10D84/01—Manufacture or treatment
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Abstract
(57)【要約】
【目的】 拡散層のシート抵抗を低くして動作を高速に
し、微細化を可能にし、全体的な製造工程を少なくして
製造コストも低くする。 【構成】 ゲート電極であるタングステンポリサイド層
３５を覆うＳｉＯ2 膜１６、３４と素子分離領域のＳｉ
Ｏ2 膜１２とに拡散層１７が囲まれており、チタンポリ
サイド層４４が拡散層１７の全面にコンタクトすると共
にＳｉＯ2 膜１２、１６上に広がっている。このため、
チタンポリサイド層４４に対してコンタクト孔２５を開
口する場合の位置合わせ余裕が大きく、従ってコンタク
ト補償イオン注入も不要である。
し、微細化を可能にし、全体的な製造工程を少なくして
製造コストも低くする。 【構成】 ゲート電極であるタングステンポリサイド層
３５を覆うＳｉＯ2 膜１６、３４と素子分離領域のＳｉ
Ｏ2 膜１２とに拡散層１７が囲まれており、チタンポリ
サイド層４４が拡散層１７の全面にコンタクトすると共
にＳｉＯ2 膜１２、１６上に広がっている。このため、
チタンポリサイド層４４に対してコンタクト孔２５を開
口する場合の位置合わせ余裕が大きく、従ってコンタク
ト補償イオン注入も不要である。
Description
【０００１】
【産業上の利用分野】本願の発明は、ゲート電極及び拡
散層を有する電界効果型半導体装置及びその製造方法に
関するものである。
散層を有する電界効果型半導体装置及びその製造方法に
関するものである。
【０００２】
【従来の技術】ＭＰＵ等の高速動作が必要なＬＳＩで
は、電界効果型トランジスタの拡散層をシリサイド化し
て、この拡散層の寄生抵抗を低減させる必要が生じてい
る。図３は、この様に拡散層をシリサイド化したＭＯＳ
トランジスタの製造方法の第１従来例を示している。
は、電界効果型トランジスタの拡散層をシリサイド化し
て、この拡散層の寄生抵抗を低減させる必要が生じてい
る。図３は、この様に拡散層をシリサイド化したＭＯＳ
トランジスタの製造方法の第１従来例を示している。
【０００３】この第１従来例では、図３（ａ）に示す様
に、Ｓｉ基板１１の素子分離領域の表面にＬＯＣＯＳ法
等でＳｉＯ2 膜１２を形成し、このＳｉＯ2 膜１２に囲
まれている素子活性領域の表面にゲート酸化膜としての
ＳｉＯ2 膜１３を形成する。そして、不純物をドープし
た多結晶Ｓｉ膜１４でゲート電極を形成し、多結晶Ｓｉ
膜１４及びＳｉＯ2 膜１２をマスクにした不純物のイオ
ン注入で、低濃度の拡散層１５を形成する。
に、Ｓｉ基板１１の素子分離領域の表面にＬＯＣＯＳ法
等でＳｉＯ2 膜１２を形成し、このＳｉＯ2 膜１２に囲
まれている素子活性領域の表面にゲート酸化膜としての
ＳｉＯ2 膜１３を形成する。そして、不純物をドープし
た多結晶Ｓｉ膜１４でゲート電極を形成し、多結晶Ｓｉ
膜１４及びＳｉＯ2 膜１２をマスクにした不純物のイオ
ン注入で、低濃度の拡散層１５を形成する。
【０００４】その後、ＳｉＯ2 膜１６またはＳｉＮ膜等
から成る側壁を多結晶Ｓｉ膜１４の側面に形成し、多結
晶Ｓｉ膜１４及びＳｉＯ2 膜１６、１２をマスクにした
不純物のイオン注入で、高濃度の拡散層１７を形成す
る。そして、Ｔｉ膜２１またはＣｏ膜等を全面に堆積さ
せる。
から成る側壁を多結晶Ｓｉ膜１４の側面に形成し、多結
晶Ｓｉ膜１４及びＳｉＯ2 膜１６、１２をマスクにした
不純物のイオン注入で、高濃度の拡散層１７を形成す
る。そして、Ｔｉ膜２１またはＣｏ膜等を全面に堆積さ
せる。
【０００５】次に、図３（ｂ）に示す様に、６００〜８
００℃のアニールで、ＳｉＯ2 膜１２、１６から露出し
ているＳｉ基板１１及び多結晶Ｓｉ膜１４とＴｉ膜２１
等とを反応させて、ＴｉＳｉ2 膜２２またはＣｏＳｉ2
膜等を形成する。この結果、多結晶Ｓｉ膜１４とＴｉＳ
ｉ2 膜２２とから成るチタンポリサイド層２３がゲート
電極になる。その後、ＳｉＯ2 膜１２、１６上に未反応
のまま残ったＴｉ膜２１等を除去する。
００℃のアニールで、ＳｉＯ2 膜１２、１６から露出し
ているＳｉ基板１１及び多結晶Ｓｉ膜１４とＴｉ膜２１
等とを反応させて、ＴｉＳｉ2 膜２２またはＣｏＳｉ2
膜等を形成する。この結果、多結晶Ｓｉ膜１４とＴｉＳ
ｉ2 膜２２とから成るチタンポリサイド層２３がゲート
電極になる。その後、ＳｉＯ2 膜１２、１６上に未反応
のまま残ったＴｉ膜２１等を除去する。
【０００６】次に、図３（ｃ）に示す様に、層間絶縁膜
２４を形成し、拡散層１７の表面のＴｉＳｉ2 膜２２に
達するコンタクト孔２５を層間絶縁膜２４に開口する。
この時、コンタクト孔２５がＴｉＳｉ2 膜２２から位置
ずれすると、図３（ｃ）中にも示す様に、ＳｉＯ2 膜１
２のバーズビークがエッチングされ、拡散層１７が形成
されていない部分のＳｉ基板１１が露出して、このまま
ではコンタクト抵抗が高くなる。
２４を形成し、拡散層１７の表面のＴｉＳｉ2 膜２２に
達するコンタクト孔２５を層間絶縁膜２４に開口する。
この時、コンタクト孔２５がＴｉＳｉ2 膜２２から位置
ずれすると、図３（ｃ）中にも示す様に、ＳｉＯ2 膜１
２のバーズビークがエッチングされ、拡散層１７が形成
されていない部分のＳｉ基板１１が露出して、このまま
ではコンタクト抵抗が高くなる。
【０００７】そこで、コンタクト補償イオン注入でＳｉ
基板１１に不純物２６を導入して、改めて拡散層２７
（図３（ｄ））を形成する。その後、図３（ｄ）に示す
様に、コンタクト孔２５をタングステンプラグ３１で埋
め、Ａｌ膜３２で配線を形成し、更に、表面保護膜（図
示せず）等を形成して、ＬＤＤ構造のＭＯＳトランジス
タを完成させる。
基板１１に不純物２６を導入して、改めて拡散層２７
（図３（ｄ））を形成する。その後、図３（ｄ）に示す
様に、コンタクト孔２５をタングステンプラグ３１で埋
め、Ａｌ膜３２で配線を形成し、更に、表面保護膜（図
示せず）等を形成して、ＬＤＤ構造のＭＯＳトランジス
タを完成させる。
【０００８】図４は、第２従来例の前半の工程を示して
いる。この第２従来例では、図４（ａ）に示す様に、多
結晶Ｓｉ膜１４とＷＳｉx 膜３３とＳｉＯ2 膜３４とを
ゲート電極のパターンに加工し、多結晶Ｓｉ膜１４とＷ
Ｓｉx 膜３３とから成るタングステンポリサイド層３５
でゲート電極を形成し、従って、図４（ｂ）に示す様
に、ＴｉＳｉ2 膜２２を拡散層１７の表面にのみ形成す
ることを除いて、図３に示した第１従来例と実質的に同
様の工程を実行する。
いる。この第２従来例では、図４（ａ）に示す様に、多
結晶Ｓｉ膜１４とＷＳｉx 膜３３とＳｉＯ2 膜３４とを
ゲート電極のパターンに加工し、多結晶Ｓｉ膜１４とＷ
Ｓｉx 膜３３とから成るタングステンポリサイド層３５
でゲート電極を形成し、従って、図４（ｂ）に示す様
に、ＴｉＳｉ2 膜２２を拡散層１７の表面にのみ形成す
ることを除いて、図３に示した第１従来例と実質的に同
様の工程を実行する。
【０００９】
【発明が解決しようとする課題】ところが、上述の第１
及び第２従来例の何れにおいても、拡散層１７の表面部
にＴｉＳｉ2 膜２２を形成するためにＳｉ基板１１自体
の表面部をシリサイド化しているので、Ｓｉ基板１１、
特にＳｉＯ2 膜１２のバーズビーク近傍のＳｉ基板１１
に加えられる応力が大きい。このため、Ｓｉ基板１１に
結晶欠陥が生じ易く、拡散層１７が浅いと、この拡散層
１７で接合リークが生じ易かった。
及び第２従来例の何れにおいても、拡散層１７の表面部
にＴｉＳｉ2 膜２２を形成するためにＳｉ基板１１自体
の表面部をシリサイド化しているので、Ｓｉ基板１１、
特にＳｉＯ2 膜１２のバーズビーク近傍のＳｉ基板１１
に加えられる応力が大きい。このため、Ｓｉ基板１１に
結晶欠陥が生じ易く、拡散層１７が浅いと、この拡散層
１７で接合リークが生じ易かった。
【００１０】これに対しては、結晶欠陥を拡散層１７内
に包含する様にこの拡散層１７を深くすれば、結晶欠陥
に起因する接合リークを防止することが可能である。し
かし、拡散層１７を深くすれば、短チャネル効果を抑制
しにくくて、ＭＯＳトランジスタの微細化が困難であ
る。
に包含する様にこの拡散層１７を深くすれば、結晶欠陥
に起因する接合リークを防止することが可能である。し
かし、拡散層１７を深くすれば、短チャネル効果を抑制
しにくくて、ＭＯＳトランジスタの微細化が困難であ
る。
【００１１】しかも、図５に示す様に、所謂ポケット層
としての拡散層３６が設けられている場合に拡散層１７
を深くすると、側壁になっているＳｉＯ2 膜１６の幅の
ばらつきによって、拡散層１７の接合位置がチャネル長
方向にばらついて、拡散層３６の幅もばらつく。このた
め、図５からも明らかな様に、空乏層３７の形状もばら
ついて、閾値電圧がばらつく。
としての拡散層３６が設けられている場合に拡散層１７
を深くすると、側壁になっているＳｉＯ2 膜１６の幅の
ばらつきによって、拡散層１７の接合位置がチャネル長
方向にばらついて、拡散層３６の幅もばらつく。このた
め、図５からも明らかな様に、空乏層３７の形状もばら
ついて、閾値電圧がばらつく。
【００１２】また、図３（ｃ）に示した様に、コンタク
ト孔２５がＴｉＳｉ2 膜２２から位置ずれした場合のた
めにコンタクト補償イオン注入を行っているが、ＣＭＯ
Ｓトランジスタでは、コンタクト補償イオン注入自体の
他に、反対導電型ＭＯＳトランジスタ領域を覆うための
リソグラフィ工程も必要である。このため、全体的な製
造工程が多くて製造コストが高かった。
ト孔２５がＴｉＳｉ2 膜２２から位置ずれした場合のた
めにコンタクト補償イオン注入を行っているが、ＣＭＯ
Ｓトランジスタでは、コンタクト補償イオン注入自体の
他に、反対導電型ＭＯＳトランジスタ領域を覆うための
リソグラフィ工程も必要である。このため、全体的な製
造工程が多くて製造コストが高かった。
【００１３】しかも、コンタクト補償イオン注入で導入
した不純物２６を活性化させるために８００℃以上のア
ニールが必要であるが、この時点ではＴｉＳｉ2 膜２２
が既に形成されている。このため、アニールによってＴ
ｉＳｉ2 膜２２で結晶粒が成長してこの結晶粒同士が分
離するので、ＴｉＳｉ2 膜２２の抵抗値が上昇するとい
う問題も生じる。
した不純物２６を活性化させるために８００℃以上のア
ニールが必要であるが、この時点ではＴｉＳｉ2 膜２２
が既に形成されている。このため、アニールによってＴ
ｉＳｉ2 膜２２で結晶粒が成長してこの結晶粒同士が分
離するので、ＴｉＳｉ2 膜２２の抵抗値が上昇するとい
う問題も生じる。
【００１４】コンタクト孔２５がＴｉＳｉ2 膜２２から
位置ずれしない様にするためには、素子活性領域の面積
を大きくして、コンタクト孔２５とＳｉＯ2 膜１２との
間の距離を大きくすればよいが、これではＭＯＳトラン
ジスタの微細化が困難になる。
位置ずれしない様にするためには、素子活性領域の面積
を大きくして、コンタクト孔２５とＳｉＯ2 膜１２との
間の距離を大きくすればよいが、これではＭＯＳトラン
ジスタの微細化が困難になる。
【００１５】
【課題を解決するための手段】請求項１の電界効果型半
導体装置は、ゲート電極３５を覆う絶縁膜１４、３６と
素子分離領域１２とに拡散層１７が囲まれており、少な
くとも表面部がシリサイド膜４３である導電層４４が、
前記拡散層１７の全面にコンタクトすると共に、前記絶
縁膜１４、３６上及び前記素子分離領域１２上に広がっ
ていることを特徴としている。
導体装置は、ゲート電極３５を覆う絶縁膜１４、３６と
素子分離領域１２とに拡散層１７が囲まれており、少な
くとも表面部がシリサイド膜４３である導電層４４が、
前記拡散層１７の全面にコンタクトすると共に、前記絶
縁膜１４、３６上及び前記素子分離領域１２上に広がっ
ていることを特徴としている。
【００１６】請求項２の電界効果型半導体装置の製造方
法は、ゲート電極３５を覆う絶縁膜１６、３４と素子分
離領域１２とに囲まれている領域の全面にコンタクトす
ると共に前記絶縁膜１６、３４上及び前記素子分離領域
１２上に広がる半導体膜４１を形成する工程と、前記半
導体膜４１の少なくとも表面部をシリサイド膜４３にす
る工程とを具備することを特徴としている。
法は、ゲート電極３５を覆う絶縁膜１６、３４と素子分
離領域１２とに囲まれている領域の全面にコンタクトす
ると共に前記絶縁膜１６、３４上及び前記素子分離領域
１２上に広がる半導体膜４１を形成する工程と、前記半
導体膜４１の少なくとも表面部をシリサイド膜４３にす
る工程とを具備することを特徴としている。
【００１７】請求項３の電界効果型半導体装置の製造方
法は、請求項２の電界効果型半導体装置の製造方法にお
いて、前記半導体膜４１及び前記領域に不純物４２を導
入して、この領域に拡散層１７を形成する工程を具備す
ることを特徴としている。
法は、請求項２の電界効果型半導体装置の製造方法にお
いて、前記半導体膜４１及び前記領域に不純物４２を導
入して、この領域に拡散層１７を形成する工程を具備す
ることを特徴としている。
【００１８】請求項４の電界効果型半導体装置の製造方
法は、請求項２または３の電界効果型半導体装置の製造
方法において、前記ゲート電極３５を形成するための導
電層３５とこの導電層３５上に積層した第１の絶縁膜３
４とを前記ゲート電極３５のパターンに加工する工程
と、第２の絶縁膜１６から成る側壁を前記導電層３５及
び前記第１の絶縁膜３４の側面に形成する工程とを具備
し、前記第１及び第２の絶縁膜１６、３４を前記ゲート
電極３５を覆う前記絶縁膜１６、３４にすることを特徴
としている。
法は、請求項２または３の電界効果型半導体装置の製造
方法において、前記ゲート電極３５を形成するための導
電層３５とこの導電層３５上に積層した第１の絶縁膜３
４とを前記ゲート電極３５のパターンに加工する工程
と、第２の絶縁膜１６から成る側壁を前記導電層３５及
び前記第１の絶縁膜３４の側面に形成する工程とを具備
し、前記第１及び第２の絶縁膜１６、３４を前記ゲート
電極３５を覆う前記絶縁膜１６、３４にすることを特徴
としている。
【００１９】
【作用】請求項１の電界効果型半導体装置では、少なく
とも表面部がシリサイド膜４３である導電層４４が拡散
層１７の全面にコンタクトしているので、この拡散層１
７のシート抵抗が低い。
とも表面部がシリサイド膜４３である導電層４４が拡散
層１７の全面にコンタクトしているので、この拡散層１
７のシート抵抗が低い。
【００２０】また、ゲート電極３５を覆う絶縁膜１６、
３４上と素子分離領域１２上とに導電層４４が広がって
おり、この導電層４４は拡散層１７よりも広いので、拡
散層１７自体に対してコンタクト孔２５を開口する場合
に比べて、導電層４４に対してコンタクト孔２５を開口
する場合の位置合わせ余裕が大きい。更に、この様に導
電層４４に対してコンタクト孔２５を開口する場合の位
置合わせ余裕が大きいので、コンタクト補償イオン注入
が不要である。
３４上と素子分離領域１２上とに導電層４４が広がって
おり、この導電層４４は拡散層１７よりも広いので、拡
散層１７自体に対してコンタクト孔２５を開口する場合
に比べて、導電層４４に対してコンタクト孔２５を開口
する場合の位置合わせ余裕が大きい。更に、この様に導
電層４４に対してコンタクト孔２５を開口する場合の位
置合わせ余裕が大きいので、コンタクト補償イオン注入
が不要である。
【００２１】請求項２の電界効果型半導体装置の製造方
法では、ゲート電極３５を覆う絶縁膜１６、３４と素子
分離領域１２とに囲まれている領域等を覆う半導体膜４
１の少なくとも表面部をシリサイド膜４３にしており、
半導体基板１１自体の表面部をシリサイド膜２２にして
いるのではないので、半導体基板１１に加えられる応力
が小さく、半導体基板１１に結晶欠陥が生じにくい。
法では、ゲート電極３５を覆う絶縁膜１６、３４と素子
分離領域１２とに囲まれている領域等を覆う半導体膜４
１の少なくとも表面部をシリサイド膜４３にしており、
半導体基板１１自体の表面部をシリサイド膜２２にして
いるのではないので、半導体基板１１に加えられる応力
が小さく、半導体基板１１に結晶欠陥が生じにくい。
【００２２】請求項３の電界効果型半導体装置の製造方
法では、ゲート電極３５を覆う絶縁膜１６、３４と素子
分離領域１２とに囲まれている領域及びこの領域等を覆
う半導体膜４１に不純物４２を導入して、この領域に拡
散層１７を形成しているので、半導体基板１１に直接に
不純物を導入する場合に比べて半導体膜４１の膜厚分だ
け拡散層１７を浅くすることができるが、半導体膜４１
はシリサイド膜４３を形成するためにも用いているの
で、製造工程を増加させることなく拡散層１７を浅くす
ることができる。
法では、ゲート電極３５を覆う絶縁膜１６、３４と素子
分離領域１２とに囲まれている領域及びこの領域等を覆
う半導体膜４１に不純物４２を導入して、この領域に拡
散層１７を形成しているので、半導体基板１１に直接に
不純物を導入する場合に比べて半導体膜４１の膜厚分だ
け拡散層１７を浅くすることができるが、半導体膜４１
はシリサイド膜４３を形成するためにも用いているの
で、製造工程を増加させることなく拡散層１７を浅くす
ることができる。
【００２３】請求項４の電界効果型半導体装置の製造方
法では、ゲート電極３５を覆う絶縁膜１６、３４をゲー
ト電極３５に対して自己整合的に形成することができる
ので、拡散層１７をチャネル領域に近づけることができ
て、拡散層１７とチャネル領域との間の抵抗値を低減さ
せることができる。
法では、ゲート電極３５を覆う絶縁膜１６、３４をゲー
ト電極３５に対して自己整合的に形成することができる
ので、拡散層１７をチャネル領域に近づけることができ
て、拡散層１７とチャネル領域との間の抵抗値を低減さ
せることができる。
【００２４】
【実施例】以下、ＬＤＤ構造のＣＭＯＳトランジスタに
適用した本願の発明の一実施例を、図１、２を参照しな
がら説明する。なお、図１、２に示す一実施例のうち
で、図３〜５に示した第１及び第２従来例と対応する構
成部分には、図３〜５と同一の符号を付してある。
適用した本願の発明の一実施例を、図１、２を参照しな
がら説明する。なお、図１、２に示す一実施例のうち
で、図３〜５に示した第１及び第２従来例と対応する構
成部分には、図３〜５と同一の符号を付してある。
【００２５】本実施例でも、図１（ａ）に示す様に、不
純物をドープした多結晶Ｓｉ膜１４とＷＳｉx 膜３３と
ＳｉＯ2 膜３４とをゲート電極のパターンに加工して、
多結晶Ｓｉ膜１４とＷＳｉx 膜３３とから成るタングス
テンポリサイド層３５でゲート電極を形成するまでは、
図４に示した第２従来例と実質的に同様の工程を実行す
る。
純物をドープした多結晶Ｓｉ膜１４とＷＳｉx 膜３３と
ＳｉＯ2 膜３４とをゲート電極のパターンに加工して、
多結晶Ｓｉ膜１４とＷＳｉx 膜３３とから成るタングス
テンポリサイド層３５でゲート電極を形成するまでは、
図４に示した第２従来例と実質的に同様の工程を実行す
る。
【００２６】その後、反対導電型ＭＯＳトランジスタ領
域を覆うレジスト（図示せず）とＳｉＯ2 膜３４、１２
とをマスクにしてＳｉ基板１１に不純物をイオン注入し
て、低濃度の拡散層１５を形成する。この時の不純物と
しては、ＮＭＯＳトランジスタ領域には数十ｋｅＶの加
速エネルギーのＡｓ+ またはＰｈｏｓ+ を用い、ＰＭＯ
Ｓトランジスタ領域には数〜数十ｋｅＶの加速エネルギ
ーのＢ+ またはＢＦ2 + を用い、共に１０12〜１０14ｃ
ｍ-2のドーズ量でイオン注入する。
域を覆うレジスト（図示せず）とＳｉＯ2 膜３４、１２
とをマスクにしてＳｉ基板１１に不純物をイオン注入し
て、低濃度の拡散層１５を形成する。この時の不純物と
しては、ＮＭＯＳトランジスタ領域には数十ｋｅＶの加
速エネルギーのＡｓ+ またはＰｈｏｓ+ を用い、ＰＭＯ
Ｓトランジスタ領域には数〜数十ｋｅＶの加速エネルギ
ーのＢ+ またはＢＦ2 + を用い、共に１０12〜１０14ｃ
ｍ-2のドーズ量でイオン注入する。
【００２７】次に、図１（ｂ）に示す様に、数十〜数百
ｎｍの膜厚のＳｉＯ2 膜１６またはＳｉＮ膜等をＣＶＤ
法で堆積させ、ＳｉＯ2 膜１６等の全面をエッチバック
して、このＳｉＯ2 膜１６等から成る側壁をタングステ
ンポリサイド層３５及びＳｉＯ2 膜３４の側面に形成す
る。
ｎｍの膜厚のＳｉＯ2 膜１６またはＳｉＮ膜等をＣＶＤ
法で堆積させ、ＳｉＯ2 膜１６等の全面をエッチバック
して、このＳｉＯ2 膜１６等から成る側壁をタングステ
ンポリサイド層３５及びＳｉＯ2 膜３４の側面に形成す
る。
【００２８】その後、数十〜数百ｎｍの膜厚の多結晶Ｓ
ｉ膜４１を減圧ＣＶＤ法で堆積させ、ＳｉＯ2 膜１２、
１６に囲まれた状態で露出しているＳｉ基板１１にコン
タクトすると共にＳｉＯ2 膜１６上とＳｉＯ2 膜１２の
バーズビーク近傍上とに広がるパターンに、多結晶Ｓｉ
膜４１を加工する。多結晶Ｓｉ膜４１を減圧ＣＶＤ法で
堆積させる際の温度には特に制限がなく、６００℃以下
の温度で非晶質Ｓｉ膜が堆積されてもよい。
ｉ膜４１を減圧ＣＶＤ法で堆積させ、ＳｉＯ2 膜１２、
１６に囲まれた状態で露出しているＳｉ基板１１にコン
タクトすると共にＳｉＯ2 膜１６上とＳｉＯ2 膜１２の
バーズビーク近傍上とに広がるパターンに、多結晶Ｓｉ
膜４１を加工する。多結晶Ｓｉ膜４１を減圧ＣＶＤ法で
堆積させる際の温度には特に制限がなく、６００℃以下
の温度で非晶質Ｓｉ膜が堆積されてもよい。
【００２９】その後、反対導電型ＭＯＳトランジスタ領
域を覆うレジスト（図示せず）とＳｉＯ2 膜３４、１
６、１２とをマスクにして、多結晶Ｓｉ膜４１及びＳｉ
基板１１に不純物４２をイオン注入する。不純物４２と
しては、ＮＭＯＳトランジスタ領域にはＡｓ+ またはＰ
ｈｏｓ+ を用い、ＰＭＯＳトランジスタ領域にはＢ+ ま
たはＢＦ2 + を用い、共に数十ｋｅＶの加速エネルギー
及び１０15〜１０16ｃｍ-2のドーズ量でイオン注入す
る。
域を覆うレジスト（図示せず）とＳｉＯ2 膜３４、１
６、１２とをマスクにして、多結晶Ｓｉ膜４１及びＳｉ
基板１１に不純物４２をイオン注入する。不純物４２と
しては、ＮＭＯＳトランジスタ領域にはＡｓ+ またはＰ
ｈｏｓ+ を用い、ＰＭＯＳトランジスタ領域にはＢ+ ま
たはＢＦ2 + を用い、共に数十ｋｅＶの加速エネルギー
及び１０15〜１０16ｃｍ-2のドーズ量でイオン注入す
る。
【００３０】次に、図１（ｃ）に示す様に、スパッタ
法、好ましくはコリメートスパッタ法、やＣＶＤ法で、
数十〜数百ｎｍの膜厚のＴｉ膜２１またはＣｏ膜等の高
融点金属膜を全面に堆積させる。なお、Ｓｉ基板１１に
直接にイオン注入された不純物４２と多結晶Ｓｉ膜４１
にイオン注入されてこの多結晶Ｓｉ膜４１からＳｉ基板
１１へ固相拡散した不純物４２とによって、高濃度の拡
散層１７が形成される。
法、好ましくはコリメートスパッタ法、やＣＶＤ法で、
数十〜数百ｎｍの膜厚のＴｉ膜２１またはＣｏ膜等の高
融点金属膜を全面に堆積させる。なお、Ｓｉ基板１１に
直接にイオン注入された不純物４２と多結晶Ｓｉ膜４１
にイオン注入されてこの多結晶Ｓｉ膜４１からＳｉ基板
１１へ固相拡散した不純物４２とによって、高濃度の拡
散層１７が形成される。
【００３１】次に、図１（ｄ）に示す様に、６００〜８
００℃のアニールで、多結晶Ｓｉ膜４１とＴｉ膜２１等
とを反応させて、ＴｉＳｉ2 膜４３またはＣｏＳｉ2 膜
等を多結晶Ｓｉ膜４１の表面部に形成する。この結果、
多結晶Ｓｉ膜４１とＴｉＳｉ2 膜４３とから成るチタン
ポリサイド層４４が形成される。ＳｉＯ2 膜１２、１
６、３４上に未反応のまま残ったＴｉ膜２１等はアンモ
ニア過水等によるエッチングで除去する。
００℃のアニールで、多結晶Ｓｉ膜４１とＴｉ膜２１等
とを反応させて、ＴｉＳｉ2 膜４３またはＣｏＳｉ2 膜
等を多結晶Ｓｉ膜４１の表面部に形成する。この結果、
多結晶Ｓｉ膜４１とＴｉＳｉ2 膜４３とから成るチタン
ポリサイド層４４が形成される。ＳｉＯ2 膜１２、１
６、３４上に未反応のまま残ったＴｉ膜２１等はアンモ
ニア過水等によるエッチングで除去する。
【００３２】その後、層間絶縁膜２４を形成し、チタン
ポリサイド層４４に達するコンタクト孔２５を層間絶縁
膜２４に開口する。なお、チタンポリサイド層４４も多
結晶Ｓｉ膜４１と同様にＳｉＯ2 膜１６上とＳｉＯ2 膜
１２のバーズビーク近傍上とに広がっているので、チタ
ンポリサイド層４４は拡散層１７よりも面積が広い。こ
のため、図３、４に示した第１及び第２従来例に比べ
て、本実施例ではコンタクト孔２５の位置合わせ余裕が
大きいので、コンタクト補償イオン注入は行わない。
ポリサイド層４４に達するコンタクト孔２５を層間絶縁
膜２４に開口する。なお、チタンポリサイド層４４も多
結晶Ｓｉ膜４１と同様にＳｉＯ2 膜１６上とＳｉＯ2 膜
１２のバーズビーク近傍上とに広がっているので、チタ
ンポリサイド層４４は拡散層１７よりも面積が広い。こ
のため、図３、４に示した第１及び第２従来例に比べ
て、本実施例ではコンタクト孔２５の位置合わせ余裕が
大きいので、コンタクト補償イオン注入は行わない。
【００３３】次に、図１（ｅ）に示す様に、コンタクト
孔２５をタングステンプラグ３１で埋め、Ａｌ膜３２で
配線を形成し、更に、表面保護膜（図示せず）等を形成
して、ＬＤＤ構造のＣＭＯＳトランジスタを完成させ
る。
孔２５をタングステンプラグ３１で埋め、Ａｌ膜３２で
配線を形成し、更に、表面保護膜（図示せず）等を形成
して、ＬＤＤ構造のＣＭＯＳトランジスタを完成させ
る。
【００３４】以上の様な本実施例では、図３、４に示し
た第１及び第２従来例に比べて、多結晶Ｓｉ膜４１をパ
ターニングするためのリソグラフィ工程が新たに必要で
あるが、コンタクト補償イオン注入が不要であるので、
反対導電型ＭＯＳトランジスタ領域を覆うための２つの
リソグラフィ工程も不要である。
た第１及び第２従来例に比べて、多結晶Ｓｉ膜４１をパ
ターニングするためのリソグラフィ工程が新たに必要で
あるが、コンタクト補償イオン注入が不要であるので、
反対導電型ＭＯＳトランジスタ領域を覆うための２つの
リソグラフィ工程も不要である。
【００３５】このため、全体的には１つのリソグラフィ
工程が削減されており、特に、このＣＭＯＳトランジス
タがゲートアレイを構成している場合は、カスタム化の
ためのコンタクト孔２５の開口以降では２つのリソグラ
フィ工程が削減されているので、ターンアラウンドタイ
ムが短い。
工程が削減されており、特に、このＣＭＯＳトランジス
タがゲートアレイを構成している場合は、カスタム化の
ためのコンタクト孔２５の開口以降では２つのリソグラ
フィ工程が削減されているので、ターンアラウンドタイ
ムが短い。
【００３６】また、本実施例では、多結晶Ｓｉ膜４１の
表面部をＴｉＳｉ2 膜４３にしており、Ｓｉ基板１１自
体の表面部をＴｉＳｉ2 膜２２にしているのではないの
で、Ｓｉ基板１１に加えられる応力が小さく、Ｓｉ基板
１１に結晶欠陥が生じにくい。このため、図１（ｅ）に
示した様に、拡散層１７を浅くすることができる。
表面部をＴｉＳｉ2 膜４３にしており、Ｓｉ基板１１自
体の表面部をＴｉＳｉ2 膜２２にしているのではないの
で、Ｓｉ基板１１に加えられる応力が小さく、Ｓｉ基板
１１に結晶欠陥が生じにくい。このため、図１（ｅ）に
示した様に、拡散層１７を浅くすることができる。
【００３７】この結果、図２に示す様に、ポケット層と
しての拡散層３６が設けられており、側壁になっている
ＳｉＯ2 膜１６の幅のばらつきによって拡散層１７の接
合位置がチャネル長方向にばらついても、拡散層３６の
幅はばらつかない。従って、図２からも明らかな様に、
空乏層３７の形状もばらつかず、閾値電圧がばらつかな
い。
しての拡散層３６が設けられており、側壁になっている
ＳｉＯ2 膜１６の幅のばらつきによって拡散層１７の接
合位置がチャネル長方向にばらついても、拡散層３６の
幅はばらつかない。従って、図２からも明らかな様に、
空乏層３７の形状もばらつかず、閾値電圧がばらつかな
い。
【００３８】なお、以上の実施例では、ＳｉＯ2 膜３４
をゲート電極のパターンで加工すると共に堆積させたＳ
ｉＯ2 膜１６の全面をエッチバックしているので、これ
らのＳｉＯ2 膜１６、３４はゲート電極であるタングス
テンポリサイド層３５を自己整合的に覆っている。
をゲート電極のパターンで加工すると共に堆積させたＳ
ｉＯ2 膜１６の全面をエッチバックしているので、これ
らのＳｉＯ2 膜１６、３４はゲート電極であるタングス
テンポリサイド層３５を自己整合的に覆っている。
【００３９】しかし、タングステンポリサイド層３５を
ＳｉＯ2 膜で必ずしも自己整合的に覆う必要はなく、堆
積させたＳｉＯ2 膜のうちで後に拡散層１７を形成する
部分を選択的にエッチングしてもよい。この時、マスク
が位置ずれしてＳｉＯ2 膜１２のバーズビークがエッチ
ングされても、多結晶Ｓｉ膜４１からの不純物４２の固
相拡散によっても拡散層１７を形成しているので、コン
タクト補償が自動的に行われる。
ＳｉＯ2 膜で必ずしも自己整合的に覆う必要はなく、堆
積させたＳｉＯ2 膜のうちで後に拡散層１７を形成する
部分を選択的にエッチングしてもよい。この時、マスク
が位置ずれしてＳｉＯ2 膜１２のバーズビークがエッチ
ングされても、多結晶Ｓｉ膜４１からの不純物４２の固
相拡散によっても拡散層１７を形成しているので、コン
タクト補償が自動的に行われる。
【００４０】また、以上の実施例では、多結晶Ｓｉ膜４
１の表面部のみをＴｉＳｉ2 膜４３にしているが、膜厚
の全体に亙って多結晶Ｓｉ膜４１をＴｉＳｉ2 膜４３に
してもよい。
１の表面部のみをＴｉＳｉ2 膜４３にしているが、膜厚
の全体に亙って多結晶Ｓｉ膜４１をＴｉＳｉ2 膜４３に
してもよい。
【００４１】
【発明の効果】請求項１の電界効果型半導体装置では、
拡散層のシート抵抗が低いので、動作が高速である。ま
た、導電層に対してコンタクト孔を開口する場合の位置
合わせ余裕が大きいので、微細化が可能であり、更に、
コンタクト補償イオン注入が不要であるので、全体的な
製造工程が少なくて製造コストが低い。
拡散層のシート抵抗が低いので、動作が高速である。ま
た、導電層に対してコンタクト孔を開口する場合の位置
合わせ余裕が大きいので、微細化が可能であり、更に、
コンタクト補償イオン注入が不要であるので、全体的な
製造工程が少なくて製造コストが低い。
【００４２】請求項２の電界効果型半導体装置の製造方
法では、少なくとも表面部がシリサイド膜である導電層
を拡散層の全面にコンタクトさせて拡散層のシート抵抗
を低くしているにも拘らず、半導体基板に結晶欠陥が生
じにくくて拡散層を浅くしても接合リークが生じにくい
ので、動作が高速であり且つ微細な電界効果型半導体装
置を製造することができる。
法では、少なくとも表面部がシリサイド膜である導電層
を拡散層の全面にコンタクトさせて拡散層のシート抵抗
を低くしているにも拘らず、半導体基板に結晶欠陥が生
じにくくて拡散層を浅くしても接合リークが生じにくい
ので、動作が高速であり且つ微細な電界効果型半導体装
置を製造することができる。
【００４３】請求項３の電界効果型半導体装置の製造方
法では、製造工程を増加させることなく拡散層を浅くす
ることができるので、コストを増加させることなく更に
微細な電界効果型半導体装置を製造することができる。
法では、製造工程を増加させることなく拡散層を浅くす
ることができるので、コストを増加させることなく更に
微細な電界効果型半導体装置を製造することができる。
【００４４】請求項４の電界効果型半導体装置の製造方
法では、拡散層をチャネル領域に近づけることができ
て、拡散層とチャネル領域との間の抵抗値を低減させる
ことができるので、動作が更に高速な電界効果型半導体
装置を製造することができる。
法では、拡散層をチャネル領域に近づけることができ
て、拡散層とチャネル領域との間の抵抗値を低減させる
ことができるので、動作が更に高速な電界効果型半導体
装置を製造することができる。
【図１】本願の発明の一実施例を工程順に示すＭＯＳト
ランジスタの側断面図である。
ランジスタの側断面図である。
【図２】一実施例の変形例を示すＭＯＳトランジスタの
側断面図である。
側断面図である。
【図３】本願の発明の第１従来例を工程順に示すＭＯＳ
トランジスタの側断面図である。
トランジスタの側断面図である。
【図４】第２従来例の前半を工程順に示すＭＯＳトラン
ジスタの側断面図である。
ジスタの側断面図である。
【図５】第１及び第２従来例の変形例を示すＭＯＳトラ
ンジスタの側断面図である。
ンジスタの側断面図である。
１２ ＳｉＯ2 膜 １６ ＳｉＯ2 膜 １７ 拡散層 ３４ ＳｉＯ2 膜 ３５ タングステンポリサイド層 ４１ 多結晶Ｓｉ膜 ４２ 不純物 ４３ ＴｉＳｉ2 膜 ４４ チタンポリサイド層
Claims (4)
- 【請求項１】 ゲート電極を覆う絶縁膜と素子分離領域
とに拡散層が囲まれており、 少なくとも表面部がシリサイド膜である導電層が、前記
拡散層の全面にコンタクトすると共に、前記絶縁膜上及
び前記素子分離領域上に広がっていることを特徴とする
電界効果型半導体装置。 - 【請求項２】 ゲート電極を覆う絶縁膜と素子分離領域
とに囲まれている領域の全面にコンタクトすると共に前
記絶縁膜上及び前記素子分離領域上に広がる半導体膜を
形成する工程と、 前記半導体膜の少なくとも表面部をシリサイド膜にする
工程とを具備することを特徴とする電界効果型半導体装
置の製造方法。 - 【請求項３】 前記半導体膜及び前記領域に不純物を導
入して、この領域に拡散層を形成する工程を具備するこ
とを特徴とする請求項２記載の電界効果型半導体装置の
製造方法。 - 【請求項４】 前記ゲート電極を形成するための導電層
とこの導電層上に積層した第１の絶縁膜とを前記ゲート
電極のパターンに加工する工程と、 第２の絶縁膜から成る側壁を前記導電層及び前記第１の
絶縁膜の側面に形成する工程とを具備し、 前記第１及び第２の絶縁膜を前記ゲート電極を覆う前記
絶縁膜にすることを特徴とする請求項２または３記載の
電界効果型半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7042412A JPH08213610A (ja) | 1995-02-07 | 1995-02-07 | 電界効果型半導体装置及びその製造方法 |
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