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JP2014241386A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置 Download PDF

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JP2014241386A JP2013124095A JP2013124095A JP2014241386A JP 2014241386 A JP2014241386 A JP 2014241386A JP 2013124095 A JP2013124095 A JP 2013124095A JP 2013124095 A JP2013124095 A JP 2013124095A JP 2014241386 A JP2014241386 A JP 2014241386A
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insulating film
cross
gate electrode
semiconductor device
manufacturing
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祐輔 森崎
Yusuke Morizaki
祐輔 森崎
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Fujitsu Semiconductor Ltd
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Fujitsu Semiconductor Ltd
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Abstract

【課題】薬液処理によるゲート絶縁膜の劣化を抑止する。【解決手段】半導体装置の製造方法は、基板に、前記基板の表面よりも上方に突出する突出部を有する素子分離絶縁膜を形成する工程と、前記基板上及び前記素子分離絶縁膜上に第１膜を形成する工程と、前記第１膜を研磨して前記突出部を露出させる工程と、前記第１膜を研磨する工程の後、前記第１膜上と前記突出部上とに跨る第１レジストパターンを形成する工程と、前記第１レジストパターンをマスクとして前記第１膜をパターニングし、第１パターンを形成する工程と、前記第１パターンの側面にサイドウォール膜を形成する工程と、を有する。【選択図】図１Ｂ

Description

本発明は、半導体装置の製造方法及び半導体装置に関する。
近年、ＬＳＩ（Large Scale Integration）等の半導体装置には、高速化や高集積化が
要求されている。これに伴って、基板に形成されるゲート電極の微細化が図られている。微細トランジスタの一種であるＦＩＮ型トランジスタに関する技術が知られている（例えば、特許文献１参照）。
特開２００６−１２９２４号公報 特開２００７−１２３４３１号公報
ゲート電極が微細化してくると、ゲート電極を形成する際のエッチングの影響により、ゲート電極の端部の角が丸く形成される場合がある。ゲート電極の端部の角が丸く形成されると、ゲート電極の端部の側面に形成されるサイドウォール膜が薄くなり易くなる。例えば、図５５に示すように、サイドウォール膜２０１が点線Ａで示す部分まで薄膜化すると、サイドウォール膜２０１の一部が消失したり、サイドウォール膜２０１に穴が開いたりする等の欠陥がサイドウォール膜２０１に発生する。図５５において、符号２０２は基板を示し、符号２０３は素子分離膜を示し、符号２０４はゲート絶縁膜を示し、符号２０５はゲート電極を示している。レジストを剥離する際の薬液処理や基板を洗浄する際の薬液処理等により、サイドウォール膜の欠陥からゲート電極の下に薬液が浸入し、基板とゲート電極との間に形成されるゲート絶縁膜が薬液に晒される。ゲート絶縁膜が薬液に晒されることによって、ゲート絶縁膜が劣化する。本件は、薬液処理によるゲート絶縁膜の劣化を抑止する技術を提供することを目的とする。
本件の一観点による半導体装置の製造方法は、基板に、前記基板の表面よりも上方に突出する突出部を有する素子分離絶縁膜を形成する工程と、前記基板上及び前記素子分離絶縁膜上に第１膜を形成する工程と、前記第１膜を研磨して前記突出部を露出させる工程と、前記第１膜を研磨する工程の後、前記第１膜上と前記突出部上とに跨る第１レジストパターンを形成する工程と、前記第１レジストパターンをマスクとして前記第１膜をパターニングし、第１パターンを形成する工程と、前記第１パターンの側面にサイドウォール膜を形成する工程と、を有する。
本件によれば、薬液処理によるゲート絶縁膜の劣化を抑止することができる。
図１Ａは、実施例１に係る半導体装置を示す平面図である。 図１Ｂは、実施例１に係る半導体装置の断面図であって、図１Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図１Ｃは、実施例１に係る半導体装置の断面図であって、図１Ａの一点鎖線Ｃ−Ｄ間の断面を示している。 図１Ｄは、実施例１に係る半導体装置の断面図であって、図１Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図１Ｅは、実施例１に係る半導体装置の断面図であって、図１Ａの一点鎖線Ｇ−Ｈ間の断面を示している。 図２Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。 図２Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図２Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図３Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。 図３Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図３Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図３Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図３Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図４Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。 図４Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図４Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図４Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図４Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図５Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。 図５Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図５Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図５Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図５Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図６Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。 図６Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図６Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図６Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図６Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図７Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。 図７Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図７Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図７Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図７Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図８Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。 図８Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図８Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図８Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図８Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図９Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。 図９Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図９Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図９Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図９Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図１０Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。 図１０Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１０Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図１０Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１０Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図１１Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。 図１１Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１１Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図１１Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１１Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図１２Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。 図１２Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１２Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図１２Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１２Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図１３Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。 図１３Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１３Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図１３Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１３Ａの一点鎖線Ｇ−Ｈ間の断面を示している。 図１４Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。 図１４Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１４Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図１４Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１４Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図１５Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。 図１５Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１５Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図１５Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１５Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図１６Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。 図１６Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１６Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図１６Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１６Ａの一点鎖線Ｇ−Ｈ間の断面を示している。 図１７Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。 図１７Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１７Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図１７Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１７Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図１８Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。 図１８Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１８Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図１８Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１８Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図１９Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。 図１９Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１９Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図１９Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１９Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図２０Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。 図２０Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２０Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図２０Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２０Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図２１Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。 図２１Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２１Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図２１Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２１Ａの一点鎖線Ｇ−Ｈ間の断面を示している。 図２２Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。 図２２Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２２Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図２２Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２２Ａの一点鎖線Ｇ−Ｈ間の断面を示している。 図２３Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。 図２３Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２３Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図２３Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２３Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図２４Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。 図２４Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２４Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図２４Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２４Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図２５Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。 図２５Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２５Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図２５Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２５Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図２６Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。 図２６Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２６Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図２６Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２６Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図２７Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。 図２７Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２７Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図２７Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２７Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図２８Ａは、実施例２に係る半導体装置を示す平面図である。 図２８Ｂは、実施例２に係る半導体装置の断面図であって、図２８Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図２８Ｃは、実施例２に係る半導体装置の断面図であって、図２８Ａの一点鎖線Ｃ−Ｄ間の断面を示している。 図２８Ｄは、実施例２に係る半導体装置の断面図であって、図２８Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図２８Ｅは、実施例２に係る半導体装置の断面図であって、図２８Ａの一点鎖線Ｇ−Ｈ間の断面を示している。 図２９Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。 図２９Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図２９Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図２９Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図２９Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図３０Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。 図３０Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３０Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図３０Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３０Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図３１Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。 図３１Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３１Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図３１Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３１Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図３２Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。 図３２Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３２Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図３２Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３２Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図３３Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。 図３３Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３３Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図３３Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３３Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図３４Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。 図３４Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３４Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図３４Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３４Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図３５Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。 図３５Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３５Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図３５Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３５Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図３６Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。 図３６Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３６Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図３６Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３６Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図３７Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。 図３７Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３７Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図３７Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３７Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図３８Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。 図３８Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３８Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図３８Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３８Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図３９Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。 図３９Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３９Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図３９Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３９Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図４０Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。 図４０Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４０Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図４０Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４０Ａの一点鎖線Ｇ−Ｈ間の断面を示している。 図４１Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。 図４１Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４１Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図４１Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４１Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図４２Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。 図４２Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４２Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図４２Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４２Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図４３Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。 図４３Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４３Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図４３Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４３Ａの一点鎖線Ｇ−Ｈ間の断面を示している。 図４４Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。 図４４Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４４Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図４４Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４４Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図４５Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。 図４５Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４５Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図４５Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４５Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図４６Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。 図４６Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４６Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図４６Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４６Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図４７Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。 図４７Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４７Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図４７Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４７Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図４８Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。 図４８Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４８Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図４８Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４８Ａの一点鎖線Ｇ−Ｈ間の断面を示している。 図４９Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。 図４９Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４９Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図４９Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４９Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図５０Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。 図５０Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図５０Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図５０Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図５０Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図５１Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。 図５１Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図５１Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図５１Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図５１Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図５２Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。 図５２Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図５２Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図５２Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図５２Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図５３Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。 図５３Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図５３Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図５３Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図５３Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 図５４Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。 図５４Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図５４Ａの一点鎖線Ａ−Ｂ間の断面を示している。 図５４Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図５４Ａの一点鎖線Ｅ−Ｆ間の断面を示している。 半導体装置の断面図である。
以下、図面を参照して、実施形態に係る半導体装置の製造方法及び半導体装置について説明する。以下の実施例１及び実施例２の構成は例示であり、実施形態に係る半導体装置の製造方法及び半導体装置は実施例１及び実施例２の構成に限定されない。
〈実施例１〉
図１Ａから図２７Ｃを参照して、実施例１に係る半導体装置１の製造方法及び半導体装置１について説明する。実施例１では、半導体素子の一例であるＭＯＳ（Metal Oxide Semiconductor）トランジスタを備える半導体装置１を例として説明する。
図１Ａは、実施例１に係る半導体装置１を示す平面図である。図１Ｂは、実施例１に係る半導体装置１の断面図であって、図１Ａの一点鎖線Ａ−Ｂ間の断面を示している。図１Ｃは、実施例１に係る半導体装置１の断面図であって、図１Ａの一点鎖線Ｃ−Ｄ間の断面を示している。図１Ｄは、実施例１に係る半導体装置１の断面図であって、図１Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図１Ｅは、実施例１に係る半導体装置１の断面図であって、図１Ａの一点鎖線Ｇ−Ｈ間の断面を示している。
半導体装置１は、半導体基板２、素子分離絶縁膜３、ｎ型ＭＯＳトランジスタ４Ａ、４Ｂ、ｐ型ＭＯＳトランジスタ５、層間絶縁膜６Ａ、６Ｂ及びコンタクトプラグ７を有している。半導体基板２及び素子分離絶縁膜３上に層間絶縁膜６Ａが形成されている。半導体基板２は、基板の一例である。層間絶縁膜６Ａ上に層間絶縁膜６Ｂが形成されている。層間絶縁膜６Ａ、６Ｂに、コンタクトプラグ７が形成されている。半導体基板２は、例えば、シリコン（Ｓｉ）基板である。
ｎ型ＭＯＳトランジスタ４Ａは、素子分離絶縁膜３によって画定されたｎ型ＭＯＳトランジスタ形成領域２１Ａに設けられている。ｎ型ＭＯＳトランジスタ４Ａは、ゲート絶縁膜８、ゲート電極９Ａ、第１サイドウォール絶縁膜１１、第２サイドウォール絶縁膜１２、ＬＤＤ（Lightly Doped Drain）領域１３Ａ、１３Ｂ及びソース・ドレイン領域１４Ａ
、１４Ｂを有している。半導体基板２上にゲート絶縁膜８が形成されている。ゲート絶縁膜８上にゲート電極９Ａが形成されている。ｎ型ＭＯＳトランジスタ形成領域２１Ａにおける半導体基板２の活性領域にＬＤＤ領域１３Ａ、１３Ｂ及びソース・ドレイン領域１４
Ａ、１４Ｂが形成されている。ゲード電極９Ａのゲート長方向におけるゲート電極９Ａの側面に第１サイドウォール絶縁膜１１及び第２サイドウォール絶縁膜１２が形成されている。第１サイドウォール絶縁膜１１及び第２サイドウォール絶縁膜１２は、サイドウォール膜の一例である。ゲート電極９Ａのゲート長方向は、ソース・ドレイン領域１４Ａからソース・ドレイン領域１４Ｂに向かう方向及びソース・ドレイン領域１４Ｂからソース・ドレイン領域１４Ａに向かう方向である。図１Ｂでは、ＬＤＤ領域１３Ａ、１３Ｂ及びソース・ドレイン領域１４Ａ、１４Ｂの図示を省略している。
ｎ型ＭＯＳトランジスタ４Ｂは、素子分離絶縁膜３によって画定されたｎ型ＭＯＳトランジスタ形成領域２１Ｂに設けられている。ｎ型ＭＯＳトランジスタ４Ｂは、ゲート絶縁膜８、ゲート電極９Ｂ、第１サイドウォール絶縁膜１１、第２サイドウォール絶縁膜１２、ＬＤＤ領域１３Ａ、１３Ｂ及びソース・ドレイン領域１４Ａ、１４Ｂを有している。ゲート絶縁膜８上にゲート電極９Ｂが形成されている。ｎ型ＭＯＳトランジスタ形成領域２１Ｂにおける半導体基板２の活性領域にＬＤＤ領域１３Ａ、１３Ｂ及びソース・ドレイン領域１４Ａ、１４Ｂが形成されている。ゲード電極９Ｂのゲート長方向におけるゲート電極９Ｂの側面に第１サイドウォール絶縁膜１１及び第２サイドウォール絶縁膜１２が形成されている。ゲート電極９Ｂのゲート長方向は、ソース・ドレイン領域１４Ａからソース・ドレイン領域１４Ｂに向かう方向及びソース・ドレイン領域１４Ｂからソース・ドレイン領域１４Ａに向かう方向である。図１Ｂでは、ＬＤＤ領域１３Ａ、１３Ｂ及びソース・ドレイン領域１４Ａ、１４Ｂの図示を省略している。
ｐ型ＭＯＳトランジスタ５は、素子分離絶縁膜３によって画定されたｐ型ＭＯＳトランジスタ形成領域２２に設けられている。ｐ型ＭＯＳトランジスタ５は、ゲート絶縁膜８、ゲート電極１０、第１サイドウォール絶縁膜１１、第２サイドウォール絶縁膜１２、ＬＤＤ領域１５Ａ、１５Ｂ及びソース・ドレイン領域１６Ａ、１６Ｂを有している。ｐ型ＭＯＳトランジスタ形成領域２２における半導体基板２に、ウェル領域１７が形成されている。ゲート絶縁膜８上にゲート電極１０が形成されている。ｐ型ＭＯＳトランジスタ形成領域２２における半導体基板２の活性領域にＬＤＤ領域１５Ａ、１５Ｂ及びソース・ドレイン領域１６Ａ、１６Ｂが形成されている。ゲード電極１０のゲート長方向におけるゲート電極１０の側面に第１サイドウォール絶縁膜１１及び第２サイドウォール絶縁膜１２が形成されている。ゲート電極１０のゲート長方向は、ソース・ドレイン領域１６Ａからソース・ドレイン領域１６Ｂに向かう方向及びソース・ドレイン領域１６Ｂからソース・ドレイン領域１６Ａに向かう方向である。図１Ｂでは、ＬＤＤ領域１５Ａ、１５Ｂ及びソース・ドレイン領域１６Ａ、１６Ｂの図示を省略している。
ｎ型ＭＯＳトランジスタ形成領域２１Ａ、２１Ｂ及びｐ型ＭＯＳトランジスタ形成領域２２における半導体基板２の表面には、シリサイド１８が形成されている。ゲート電極９Ａ、９Ｂ、１０及びシリサイド１８上にコンタクトプラグ７が形成されている。素子分離絶縁膜３は、半導体基板２の表面よりも上方に突出する突出部３１を有している。素子分離絶縁膜３の突出部３１の高さは、半導体基板２の表面の高さよりも高い。素子分離絶縁膜３の突出部３１は、素子分離絶縁膜３の下部分よりも細くなっている。したがって、ゲート電極９Ａ、９Ｂ、１０は、半導体基板２の活性領域上に形成されるとともに、素子分離絶縁膜３上にも形成されている。
半導体基板２の活性領域上に形成されたゲート電極９Ａは、ゲート電極９Ａのゲート幅方向に向かって延伸し、ゲート電極９Ａの端部が素子分離絶縁膜３上に位置している。ゲート電極９Ａのゲート幅方向は、ゲート電極９Ａのゲート長方向と交わる方向である。ゲート電極９Ａの端部が素子分離絶縁膜３上に位置することにより、ゲート電極９Ａのゲート幅が大きくなる。ゲート電極９Ａのゲート幅方向におけるゲート電極９Ａの側面を覆うようにして、素子分離絶縁膜３に突出部３１が設けられている。
半導体基板２の活性領域上に形成されたゲート電極９Ｂは、ゲート電極９Ｂのゲート幅方向に向かって延伸し、ゲート電極９Ｂの端部が素子分離絶縁膜３上に位置している。ゲート電極９Ｂのゲート幅方向は、ゲート電極９Ｂのゲート長方向と交わる方向である。ゲート電極９Ｂの端部が素子分離絶縁膜３上に位置することにより、ゲート電極９Ａのゲート幅が大きくなる。ゲート電極９Ｂのゲート幅方向におけるゲート電極９Ｂの第１の側面を覆うようにして、素子分離絶縁膜３に突出部３１が設けられている。ゲート電極９Ｂのゲート幅方向は、ゲート電極９Ｂのゲート長方向と交わる方向である。
半導体基板２の活性領域上に形成されたゲート電極１０は、ゲート電極１０のゲート幅方向に向かって延伸し、ゲート電極１０の端部が素子分離絶縁膜３上に位置している。ゲート電極１０のゲート幅方向は、ゲート電極１０のゲート長方向と交わる方向である。ゲート電極１０の端部が素子分離絶縁膜３上に位置することにより、ゲート電極１０のゲート幅が大きくなる。ゲート電極１０のゲート幅方向におけるゲート電極１０の第１の側面を覆うようにして、素子分離絶縁膜３に突出部３１が設けられている。
ゲート電極９Ｂのゲート幅方向におけるゲート電極９Ｂの第２の側面と、ゲート電極１０のゲート幅方向におけるゲート電極１０の第２の側面とが接続されている。すなわち、ゲート電極９Ｂとゲート電極１０とは一体に形成されている。ゲート電極９Ｂとゲート電極１０とが一体に形成されることにより、ゲート電極９Ｂ及びゲート電極１０には共通のコンタクトプラグ７が接続されている。ただし、ゲート電極９Ｂとゲート電極１０とが分離されていてもよい。ゲート電極９Ｂとゲート電極１０とが分離されている場合、ゲート電極９Ｂとゲート電極１０との間の素子分離絶縁膜３に突出部３１を設けるようにする。
実施例１に係る半導体装置１の製造方法について説明する。図２Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図２Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図２Ａの一点鎖線Ａ−Ｂ間の断面を示している。図２Ｃは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図２Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
図２Ａ〜図２Ｃに示す工程において、例えば、ＣＶＤ（Chemical Vapor Deposition）
法により、半導体基板２上にハードマスク４１を形成する。ハードマスク４１は、例えば、ＳｉＮ膜（シリコン窒化膜）である。ハードマスク４１の膜厚（高さ）は、例えば、７０ｎｍ以上１５０ｎｍ以下である。次に、フォトリソグラフィにより、ハードマスク４１上にレジストパターンを形成する。次いで、ハードマスク４１上のレジストパターンをマスクとして、ＲＩＥ（Reactive Ion Etching）等の異方性ドライエッチングを行うことにより、ハードマスク４１をパターニングする。次に、ＳＰＭ（Sulfuric Acid Hydrogen Peroxide Mixture）液等の薬液を用いたウェット処理又はアッシングにより、ハードマス
ク４１上のレジストパターンを除去する。ＳＰＭ液は、硫酸と過酸化水素水との混合液である。
図３Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図３Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図３Ａの一点鎖線Ａ−Ｂ間の断面を示している。図３Ｃは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図３Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図３Ａ〜図３Ｃに示す工程において、半導体基板２上に形成されたハードマスク４１をマスクとして、ＲＩＥ等の異方性ドライエッチングを行うことにより、半導体基板２に溝４２を形成する。
図４Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図４Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図４Ａの一点鎖線Ａ−Ｂ間
の断面を示している。図４Ｃは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図４Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図４Ａ〜図４Ｃに示す工程において、例えば、ＣＶＤ法により、半導体基板２の全面に酸化膜（ＳｉＯ２）４３を形成する。半導体基板２の全面に酸化膜４３が形成されることにより、半導体基板２の溝４２に酸化膜４３が埋め込まれる。
図５Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図５Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図５Ａの一点鎖線Ａ−Ｂ間の断面を示している。図５Ｃは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図５Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図５Ａ〜図５Ｃに示す工程において、ＣＭＰ（Chemical Mechanical Polishing）により、酸化膜４３の上部を除去して
、半導体基板２に、半導体基板２の表面よりも上方に突出する突出部３１を有する素子分離絶縁膜３を形成する。半導体基板２に素子分離絶縁膜３を形成することにより、半導体基板２にｎ型ＭＯＳトランジスタ形成領域２１Ａ、２１Ｂ及びｐ型ＭＯＳトランジスタ形成領域２２が画定される。
図６Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図６Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図６Ａの一点鎖線Ａ−Ｂ間の断面を示している。図６Ｃは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図６Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図６Ａ〜図６Ｃに示す工程において、例えば、熱リン酸を用いたウェット処理を行うことにより、素子分離絶縁膜３から露出するハードマスク４１を除去する。
図７Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図７Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図７Ａの一点鎖線Ａ−Ｂ間の断面を示している。図７Ｃは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図７Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図７Ａ〜図７Ｃに示す工程において、フォトリソグラフィにより、素子分離絶縁膜３の突出部３１上の所定箇所にレジストパターン４４を形成する。
図８Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図８Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図８Ａの一点鎖線Ａ−Ｂ間の断面を示している。図８Ｃは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図８Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図８Ａ〜図８Ｃに示す工程において、レジストパターン４４をマスクとしてＲＩＥ等の異方性ドライエッチングを行い、素子分離絶縁膜３の突出部３１を部分的に削る。次に、ＳＰＭ液等の薬液を用いたウェット処理又はアッシングにより、レジストパターン４４を除去する。
ｎ型ＭＯＳトランジスタ形成領域２１Ｂとｐ型ＭＯＳトランジスタ形成領域２２との間における素子分離絶縁膜３の突起部３１上にはレジストパターン４４を形成していない。そのため、ｎ型ＭＯＳトランジスタ形成領域２１Ｂとｐ型ＭＯＳトランジスタ形成領域２２との間における素子分離絶縁膜３の突起部３１は除去される。素子分離絶縁膜３の突出部３１を部分的に削ることにより、素子分離絶縁膜３の突出部３１は、素子分離絶縁膜３の下部分よりも細くなる。素子分離絶縁膜３の突出部３１を部分的に削る例を示しているが、この例に限らず、素子分離絶縁膜３の突出部３１を部分的に削る工程を省略してもよい。この場合、素子分離絶縁膜３の突出部３１と、素子分離絶縁膜３の下部分とが同じ太さになる。
図９Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図９Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図９Ａの一点鎖線Ａ−Ｂ間
の断面を示している。図９Ｃは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図９Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図９Ａ〜図９Ｃに示す工程において、不純物をイオン注入することにより、半導体基板２にウェル領域１７及びチャネル領域（図示を省略）を形成する。例えば、半導体基板２の導電型がｐ型である場合、ｎ型不純物をイオン注入することにより、ｐ型ＭＯＳトランジスタ形成領域２２における半導体基板２にｎ型のウェル領域１７を形成する。次に、熱処理（アニール）を行うことにより、半導体基板２に注入された不純物を活性化する。次いで、例えば、ＣＶＤ法により、半導体基板２及び素子分離絶縁膜３上にゲート絶縁膜８を形成する。ゲート絶縁膜８は、例えば、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＡｌＯＮ、Ｙ２Ｏ３、ＺｒＯ、ＴｉＯ、ＴａＯ等の高誘電率絶縁膜（High-k膜）である。また、ゲート絶縁膜８は、ＳｉＯ２膜（シリコン酸化膜）、ＳｉＯＮ膜（シリコン酸窒化膜）、ＳｉＮ膜（シリコン窒化膜）等であってもよい。次に、例えば、ＣＶＤ法により、ゲート絶縁膜８上にダミーゲート電極４５を形成する。ダミーゲート電極４５は、例えば、ポリシリコンである。ダミーゲート電極４５は、第１膜の一例である。次いで、ＣＭＰによりゲート絶縁膜８及びダミーゲート電極４５を研磨して、ゲート絶縁膜８及びダミーゲート電極４５から素子分離絶縁膜３の突出部３１を露出させる。
ＣＭＰによって、素子分離絶縁膜３の突出部３１及びダミーゲート電極４５が平坦化されるため、素子分離絶縁膜３の突出部３１の高さは、ダミーゲート電極４５の膜厚（高さ）と同程度となる。ＣＭＰ後におけるダミーゲート電極４５の膜厚（高さ）は、例えば、５０ｎｍ以上１００ｎｍ以下程度である。ただし、ＣＭＰ後におけるダミーゲート電極４５の膜厚（高さ）は、ハードマスク４１の膜厚（高さ）よりも低く設定する。
図１０Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図１０Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１０Ａの一点鎖線Ａ−Ｂ間の断面を示している。図１０Ｃは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１０Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図１０Ａ〜図１０Ｃに示す工程において、例えば、ＣＶＤ法により、ダミーゲート電極４５上にハードマスク４６を形成する。ハードマスク４６は、例えば、ＳｉＮ膜又はＳｉＮ膜とＳｉＯ２膜との積層膜である。次に、フォトリソグラフィにより、ハードマスク４６上にレジストパターンを形成する。レジストパターンは、素子分離絶縁膜３の突出部３１及びダミーゲート電極４５を跨るようにして、ハードマスク４６上に形成される。次いで、ハードマスク４６上のレジストパターンをマスクとして、ＲＩＥ等の異方性ドライエッチングを行うことにより、ハードマスク４６をパターニングする。このパターニングにより、素子分離絶縁膜３の突出部３１及びダミーゲート電極４５を跨るハードマスク４６が形成される。次に、ＳＰＭ液等の薬液を用いたウェット処理又はアッシングにより、ハードマスク４６上のレジストパターンを除去する。次いで、ハードマスク４６をマスクとして、ＲＩＥ等の異方性ドライエッチングを行うことにより、ゲート絶縁膜８及びダミーゲート電極４５をパターニングする。パターニング後のダミーゲート電極４５は、第１パターンの一例である。
図１１Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図１１Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１１Ａの一点鎖線Ａ−Ｂ間の断面を示している。図１１Ｃは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１１Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図１１Ａ〜図１１Ｃに示す工程において、例えば、ＣＶＤ法により、半導体基板２上にＳｉＯ２膜を形成する。ＳｉＯ２膜の代わりにＳｉＮ膜を形成してもよい。次に、ＲＩＥ等の異方性ドライエッチングによってエッチバックを行い、ダミーゲート電極４５の短手方向におけるダミーゲート電極４５の側面に第１サイドウォール絶縁膜１１を形成する。ダミーゲート電極４５の長手方向におけるダミーゲート電極４５の側面を覆うようにして、素子分離絶縁膜３に突出部３１が設けられている。そのため、ダミーゲート電極４５の長手方向におけるダミ
ーゲート電極４５の側面には第１サイドウォール絶縁膜１１が形成されない。素子分離絶縁膜３の突出部３１の側面に第１サイドウォール絶縁膜１１が形成される。
図１２Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図１２Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１２Ａの一点鎖線Ａ−Ｂ間の断面を示している。図１２Ｃは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１２Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図１２Ａ〜図１２Ｃに示す工程において、フォトリソグラフィにより、ｎ型ＭＯＳトランジスタ形成領域２１Ａ、２１Ｂが開口されたレジストパターン４７を半導体基板２上に形成する。次に、第１サイドウォール絶縁膜１１及びレジストパターン４７をマスクとして、不純物をイオン注入することにより、ｎ型ＭＯＳトランジスタ形成領域２１Ａ、２１Ｂにおける半導体基板２にＬＤＤ領域１３Ａ、１３Ｂを形成する。この場合、例えば、燐（Ｐ）等のｎ型不純物をイオン注入する。ダミーゲート電極４５上にはハードマスク４６が形成されているため、ダミーゲート電極４５には不純物が注入されない。図１２Ａ及び図１２Ｂでは、ＬＤＤ領域１３Ａ、１３Ｂの図示を省略している。次いで、ＳＰＭ液等の薬液を用いたウェット処理又はアッシングにより、レジストパターン４７を除去する。
素子分離絶縁膜３に突出部３１を設けない場合、ダミーゲート電極４５のゲート幅方向におけるダミーゲート電極４５の側面と第１サイドウォール絶縁膜１１とが接した状態になる。ダミーゲート電極４５のゲート幅方向は、ダミーゲート電極４５のゲート長方向と交わる方向である。ダミーゲート電極４５のゲート長方向は、ＬＤＤ領域１３ＡからＬＤＤ領域１３Ｂに向かう方向及びＬＤＤ領域１３ＢからＬＤＤ領域１３Ａに向かう方向である。ダミーゲート電極４５のゲート幅方向は、ダミーゲート電極４５の長手方向と一致し、ダミーゲート電極４５のゲート長方向は、ダミーゲート電極４５の短手方向と一致する。ダミーゲート電極４５に対する異方性ドライエッチングによって、ダミーゲート電極４５のゲート幅方向におけるダミーゲート電極４５の端部の角が丸く形成される。ダミーゲート電極４５のゲート幅方向におけるダミーゲート電極４５の側面に第１サイドウォール絶縁膜１１が接している場合、ダミーゲート電極４５のゲート幅方向における第１サイドウォール絶縁膜１１の膜厚が薄くなる。この場合、第１サイドウォール絶縁膜１１の一部が消失したり、第１サイドウォール絶縁膜１１に穴が開いたりする等の欠陥が第１サイドウォール絶縁膜１１に発生する。
薬液を用いたウェット処理によりレジストパターン４７を除去する場合、第１サイドウォール絶縁膜１１が薬液に晒される。ダミーゲート電極４５のゲート幅方向に素子分離絶縁膜３の突出部３１を設けない場合、第１サイドウォール絶縁膜１１の欠陥からダミーゲート電極４５の下に薬液が浸入し、ゲート絶縁膜８が薬液に晒される。ゲート絶縁膜８が薬液に晒されることによって、ゲート絶縁膜８が溶液に溶解し、ゲート絶縁膜８の一部が消失する。ゲート絶縁膜８の一部が消失することによりゲート絶縁膜８が劣化する。したがって、ダミーゲート電極４５のゲート幅方向に素子分離絶縁膜３の突出部３１を設けない場合、薬液を用いたウェット処理によりゲート絶縁膜８が劣化する。ゲート絶縁膜８が劣化すると、ｎ型ＭＯＳトランジスタ４Ａ、４Ｂ及びｐ型ＭＯＳトランジスタ５の各特性が劣化する。
図１２Ａ〜図１２Ｃに示すように、ダミーゲート電極４５のゲート幅方向におけるダミーゲート電極４５の側面を覆うようにして、素子分離絶縁膜３に突出部３１が設けられている。このため、ダミーゲート電極４５のゲート幅方向におけるダミーゲート電極４５の側面と第１サイドウォール絶縁膜１１とは接していない。これにより、素子分離絶縁膜３とダミーゲート電極４５との間及び半導体基板２とダミーゲート電極４５との間に、ダミーゲート電極４５のゲート幅方向から薬液が浸入することが抑止される。したがって、レジストパターン４７を除去する際の薬液を用いたウェット処理によるゲート絶縁膜８の劣
化が抑止される。なお、ダミーゲート電極４５のゲート長方向におけるダミーゲート電極４５の側面に形成された第１サイドウォール絶縁膜１１の膜厚は薄くなっていない。そのため、素子分離絶縁膜３とダミーゲート電極４５との間及び半導体基板２とダミーゲート電極４５との間に、ダミーゲート電極４５のゲート長方向から薬液は浸入しない。
図１３Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図１３Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１３Ａの一点鎖線Ａ−Ｂ間の断面を示している。図１３Ｃは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１３Ａの一点鎖線Ｇ−Ｈ間の断面を示している。図１３Ａ〜図１３Ｃに示す工程において、フォトリソグラフィにより、ｐ型ＭＯＳトランジスタ形成領域２２が開口されたレジストパターン４８を半導体基板２上に形成する。次に、第１サイドウォール絶縁膜１１及びレジストパターン４８をマスクとして、不純物をイオン注入することにより、ｐ型ＭＯＳトランジスタ形成領域２２における半導体基板２にＬＤＤ領域１５Ａ、１５Ｂを形成する。この場合、例えば、硼素（Ｂ）等のｐ型不純物をイオン注入する。ダミーゲート電極４５上にはハードマスク４６が形成されているため、ダミーゲート電極４５には不純物が注入されない。図１３Ａ及び図１３Ｂでは、ＬＤＤ領域１５Ａ、１５Ｂの図示を省略している。次いで、ＳＰＭ液等の薬液を用いたウェット処理又はアッシングにより、レジストパターン４８を除去する。
薬液を用いたウェット処理によりレジストパターン４８を除去する場合、第１サイドウォール絶縁膜１１が薬液に晒される。図１３Ａ〜図１３Ｃに示すように、ダミーゲート電極４５のゲート幅方向におけるダミーゲート電極４５の側面を覆うようにして、素子分離絶縁膜３に突出部３１が設けられている。このため、ダミーゲート電極４５のゲート幅方向におけるダミーゲート電極４５の側面と、第１サイドウォール絶縁膜１１とは接していない。これにより、素子分離絶縁膜３とダミーゲート電極４５との間及び半導体基板２とダミーゲート電極４５との間に、ダミーゲート電極４５のゲート幅方向から薬液が浸入することが抑止される。したがって、レジストパターン４８を除去する際の薬液を用いたウェット処理によるゲート絶縁膜８の劣化が抑止される。
図１４Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図１４Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１４Ａの一点鎖線Ａ−Ｂ間の断面を示している。図１４Ｃは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１４Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図１４Ａ〜図１４Ｃに示す工程において、例えば、ＣＶＤ法により、半導体基板２上にＳｉＯ２膜を形成する。ＳｉＯ２膜の代わりにＳｉＮ膜を形成してもよい。次に、ＲＩＥ等の異方性ドライエッチングによってエッチバックを行い、ダミーゲート電極４５のゲート長方向におけるダミーゲート電極４５の側面に第２サイドウォール絶縁膜１２を形成する。第２サイドウォール絶縁膜１２は、第１サイドウォール絶縁膜１１を覆うようにしてダミーゲート電極４５のゲート長方向におけるダミーゲート電極４５の側面に形成される。また、素子分離絶縁膜３の突出部３１の側面に第２サイドウォール絶縁膜１２が形成される。
図１５Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図１５Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１５Ａの一点鎖線Ａ−Ｂ間の断面を示している。図１５Ｃは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１５Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図１５Ａ〜図１５Ｃに示す工程において、フォトリソグラフィにより、ｎ型ＭＯＳトランジスタ形成領域２１Ａ、２１Ｂが開口されたレジストパターン４９を半導体基板２上に形成する。次に、第２サイドウォール絶縁膜１２及びレジストパターン４９をマスクとして、不純物をイオン注入することにより、ｎ型ＭＯＳトランジスタ形成領域２１Ａ、２１Ｂにおける半導体基板２にソース・ドレイン領域１４Ａ、１４Ｂを形成する。この場合、例えば、燐等のｎ型不
純物をイオン注入する。ダミーゲート電極４５上にはハードマスク４６が形成されているため、ダミーゲート電極４５には不純物が注入されない。図１５Ａ及び図１５Ｂでは、ソース・ドレイン領域１４Ａ、１４Ｂの図示を省略している。次いで、ＳＰＭ等の薬液を用いたウェット処理又はアッシングにより、レジストパターン４９を除去する。
第１サイドウォール絶縁膜１１と同様に、第２サイドウォール絶縁膜１２の膜厚が薄くなることで、第２サイドウォール絶縁膜１２の一部が消失したり、第２サイドウォール絶縁膜１２に穴が開いたりする等の欠陥が第２サイドウォール絶縁膜１２に発生する場合がある。薬液を用いたウェット処理によりレジストパターン４９を除去する場合、第２サイドウォール絶縁膜１２が薬液に晒される。素子分離絶縁膜３に突出部３１を設けない場合、第１サイドウォール絶縁膜１１及び第２サイドウォール絶縁膜１２の各欠陥からダミーゲート電極４５の下に薬液が浸入し、ゲート絶縁膜８が薬液に晒される。ゲート絶縁膜８が薬液に晒されることによって、ゲート絶縁膜８が溶液に溶解し、ゲート絶縁膜８の一部が消失する。
図１５Ａ〜図１５Ｃに示すように、ダミーゲート電極４５のゲート幅方向におけるダミーゲート電極４５の側面を覆うようにして、素子分離絶縁膜３に突出部３１が設けられている。このため、ダミーゲート電極４５のゲート幅方向におけるダミーゲート電極４５の側面と、第１サイドウォール絶縁膜１１及び第２サイドウォール絶縁膜１２とは接していない。これにより、素子分離絶縁膜３とダミーゲート電極４５との間及び半導体基板２とダミーゲート電極４５との間に、ダミーゲート電極４５のゲート幅方向から薬液が浸入することが抑止される。したがって、レジストパターン４９を除去する際の薬液を用いたウェット処理によるゲート絶縁膜８の劣化が抑止される。
図１６Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図１６Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１６Ａの一点鎖線Ａ−Ｂ間の断面を示している。図１６Ｃは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１６Ａの一点鎖線Ｇ−Ｈ間の断面を示している。図１６Ａ〜図１６Ｃに示す工程において、フォトリソグラフィにより、ｐ型ＭＯＳトランジスタ形成領域２２が開口されたレジストパターン５０を半導体基板２上に形成する。次に、第２サイドウォール絶縁膜１２及びレジストパターン５０をマスクとして、不純物をイオン注入することにより、ｐ型ＭＯＳトランジスタ形成領域２２における半導体基板２にソース・ドレイン１６Ａ、１６Ｂを形成する。この場合、例えば、硼素等のｐ型不純物をイオン注入する。ダミーゲート電極４５上にはハードマスク４６が形成されているため、ダミーゲート電極４５には不純物が注入されない。図１６Ａ及び図１６Ｂでは、ソース・ドレイン領域１６Ａ、１６Ｂの図示を省略している。次いで、ＳＰＭ等の薬液を用いたウェット処理又はアッシングにより、レジストパターン５０を除去する。次に、熱処理を行うことにより、半導体基板２に注入された不純物を活性化する。
薬液を用いたウェット処理によりレジストパターン５０を除去する場合、第２サイドウォール絶縁膜１２が薬液に晒される。図１６Ａ〜図１６Ｃに示すように、ダミーゲート電極４５のゲート幅方向におけるダミーゲート電極４５の側面を覆うようにして、素子分離絶縁膜３に突出部３１が設けられている。このため、ダミーゲート電極４５のゲート幅方向におけるダミーゲート電極４５の側面と、第１サイドウォール絶縁膜１１及び第２サイドウォール絶縁膜１２とは接していない。これにより、素子分離絶縁膜３とダミーゲート電極４５との間及び半導体基板２とダミーゲート電極４５との間に、ダミーゲート電極４５のゲート幅方向から薬液が浸入することが抑止される。したがって、レジストパターン５０を除去する際の薬液を用いたウェット処理によるゲート絶縁膜８の劣化が抑止される。
図１７Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図１７Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１７Ａの一点鎖線Ａ−Ｂ間の断面を示している。図１７Ｃは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１７Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図１７Ａ〜図１７Ｃに示す工程において、フッ化水素酸（フッ酸）等の薬液を用いたウェット処理により、半導体基板２の表面を洗浄する。半導体基板２の表面に自然酸化膜が形成されていると、半導体基板２の表面に対するシリサイド形成が不良となるため、半導体基板２の表面を洗浄することで、半導体基板２の表面に形成された自然酸化膜を除去する。次に、半導体基板２上に、例えば、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ｃｏ（コバルト）等の金属膜５１を形成し、熱処理を行う。これにより、ｎ型ＭＯＳトランジスタ形成領域２１Ａ、２１Ｂ及びｐ型ＭＯＳトランジスタ形成領域２２における半導体基板２の表面にシリサイド１８が形成される。
薬液を用いたウェット処理により半導体基板２の表面を洗浄する場合、第２サイドウォール絶縁膜１２が薬液に晒される。図１７Ａ〜図１７Ｃに示すように、ダミーゲート電極４５のゲート幅方向におけるダミーゲート電極４５の側面を覆うようにして、素子分離絶縁膜３に突出部３１が設けられている。このため、ダミーゲート電極４５のゲート幅方向におけるダミーゲート電極４５の側面と、第１サイドウォール絶縁膜１１及び第２サイドウォール絶縁膜１２とは接していない。これにより、素子分離絶縁膜３とダミーゲート電極４５との間及び半導体基板２とダミーゲート電極４５との間に、ダミーゲート電極４５のゲート幅方向から薬液が浸入することが抑止される。したがって、半導体基板２の表面を洗浄する際の薬液を用いたウェット処理によるゲート絶縁膜８の劣化が抑止される。
図１８Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図１８Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１８Ａの一点鎖線Ａ−Ｂ間の断面を示している。図１８Ｃは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１８Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図１８Ａ〜図１８Ｃに示す工程において、ＳＰＭ液等の薬液を用いたウェット処理により、未反応の金属膜５１を選択的に除去する。
薬液を用いたウェット処理により未反応の金属膜５１を除去する場合、第２サイドウォール絶縁膜１２が薬液に晒される。図１８Ａ〜図１８Ｃに示すように、ダミーゲート電極４５のゲート幅方向におけるダミーゲート電極４５の側面を覆うようにして、素子分離絶縁膜３に突出部３１が設けられている。このため、ダミーゲート電極４５のゲート幅方向におけるダミーゲート電極４５の側面と、第１サイドウォール絶縁膜１１及び第２サイドウォール絶縁膜１２とは接していない。これにより、素子分離絶縁膜３とダミーゲート電極４５との間及び半導体基板２とダミーゲート電極４５との間に、ダミーゲート電極４５のゲート幅方向から薬液が浸入することが抑止される。したがって、未反応の金属膜５１を除去する際の薬液を用いたウェット処理によるゲート絶縁膜８の劣化が抑止される。
図１９Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図１９Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１９Ａの一点鎖線Ａ−Ｂ間の断面を示している。図１９Ｃは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図１９Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図１９Ａ〜図１９Ｃに示す工程において、例えば、ＣＶＤ法により、半導体基板２上に層間絶縁膜６Ａを形成する。層間絶縁膜６Ａは、第１絶縁膜の一例である。層間絶縁膜６Ａは、ダミーゲート電極４５を囲むようにして半導体基板２上に形成される。層間絶縁膜６Ａは、例えば、ＳｉＯ２膜である。次に、ＣＭＰにより層間絶縁膜６Ａを研磨するとともに、ハードマスク４６を除去し、層間絶縁膜６Ａから素子分離絶縁膜３の突出部３１及びダミーゲート電極４５を露出させる。
図２０Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図２０Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図２０Ａの一点鎖線Ａ−Ｂ間の断面を示している。図２０Ｃは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図２０Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図２０Ａ〜図２０Ｃに示す工程において、層間絶縁膜６Ａ上にハードマスク５２を形成する。ハードマスク５２は、例えば、ＳｉＮ膜又はＳｉＮ膜とＳｉＯ２膜との積層膜である。次に、フォトリソグラフィにより、ハードマスク５２上にレジストパターンを形成する。次いで、ハードマスク５２上のレジストパターンをマスクとして、ＲＩＥ等の異方性ドライエッチングを行うことにより、ハードマスク５２をパターニングする。これにより、ｐ型ＭＯＳトランジスタ形成領域２２が開口されたハードマスク５２が層間絶縁膜６Ａ上に形成される。ハードマスク５２は、ｎ型ＭＯＳトランジスタ形成領域２１Ａ、２１Ｂにおけるダミーゲート電極４５を覆っている。エッチングガスとして、例えば、ＣＦ４ガス、Ｃ４Ｆ８ガス、ＣＨＦ３ガス等を用いる。
図２１Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図２１Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図２１Ａの一点鎖線Ａ−Ｂ間の断面を示している。図２１Ｃは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図２１Ａの一点鎖線Ｇ−Ｈ間の断面を示している。図２１Ａ〜図２１Ｃに示す工程において、ハードマスク５２をマスクとして、ＲＩＥ等の異方性ドライエッチングを行うことにより、ハードマスク５２から露出するダミーゲート電極４５を除去する。すなわち、ｐ型ＭＯＳトランジスタ形成領域２２におけるダミーゲート電極４５を除去する。この場合、ゲート絶縁膜８とダミーゲート電極４５とのエッチング選択比の違いによって、ダミーゲート電極４５のみを選択的に除去する。エッチングガスとして、例えば、Ｃｌ２ガス、Ｂｒ２ガス、ＨＢｒガス等を用いる。また、異方性ドライエッチングを行うとともに、ＴＭＡＨ（Tetra Methyl Ammonium Hydroxide）を用いたウェットエッチン
グを行ってもよい。
ゲート絶縁膜８のエッチング選択比は、ダミーゲート電極４５のエッチング選択比と異なるため、ダミーゲート電極４５を除去する際に行われる異方性エッチングによって、ゲート絶縁膜８は除去されない。しかし、薬液を用いたウェット処理によりゲート絶縁膜８が損傷していた場合、異方性ドライエッチングが、ｐ型ＭＯＳトランジスタ形成領域２２におけるゲート絶縁膜８を突き抜ける可能性がある。異方性ドライエッチングがゲート絶縁膜８を突き抜けると、ｐ型ＭＯＳトランジスタ形成領域２２における半導体基板２が削られ、ｐ型ＭＯＳトランジスタ５の特性が劣化する。実施例１では、薬液を用いたウェット処理によるゲート絶縁膜８の劣化が抑止されている。このため、ダミーゲート電極４５を除去する際、異方性ドライエッチングが、ｐ型ＭＯＳトランジスタ形成領域２２におけるゲート絶縁膜８を突き抜けることが抑止される。
図２２Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図２２Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図２２Ａの一点鎖線Ａ−Ｂ間の断面を示している。図２２Ｃは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図２２Ａの一点鎖線Ｇ−Ｈ間の断面を示している。図２２Ａ〜図２２Ｃに示す工程において、例えば、スパッタリング法により、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）、Ｗ（タングステン）等の金属膜を層間絶縁膜６Ａ及びハードマスク５２上に形成する。この場合、ｐ型ＭＯＳトランジスタ形成領域２２におけるダミーゲート電極４５を除去した部分に、金属膜が埋め込まれる。次に、ＣＭＰで金属膜を平坦化するととともに、ハードマスク５２を除去する。これにより、ｐ型ＭＯＳトランジスタ形成領域２２におけるゲート絶縁膜８上にゲート電極１０が形成される。ゲート電極１０の材料として金属膜を用いる場合、ゲート電極１０はメタルゲート電極とも呼ばれる。
図２３Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図２３Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図２３Ａの一点鎖線Ａ−Ｂ間の断面を示している。図２３Ｃは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図２３Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図２３Ａ〜図２３Ｃに示す工程において、層間絶縁膜６Ａ上にハードマスク５３を形成する。ハードマスク５３は、例えば、ＳｉＮ膜又はＳｉＮ膜とＳｉＯ２膜との積層膜である。次に、フォトリソグラフィにより、ハードマスク５３上にレジストパターンを形成する。次いで、ハードマスク５３上のレジストパターンをマスクとして、ＲＩＥ等の異方性ドライエッチングを行うことにより、ハードマスク５３をパターニングする。これにより、ｎ型ＭＯＳトランジスタ形成領域２１Ａ、２１Ｂが開口されたハードマスク５３が層間絶縁膜６Ａ上に形成される。ハードマスク５３は、ｐ型ＭＯＳトランジスタ形成領域２２におけるゲート電極１０を覆っている。エッチングガスとして、例えば、ＣＦ４ガス、Ｃ４Ｆ８ガス、ＣＨＦ３ガス等を用いる。
図２４Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図２４Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図２４Ａの一点鎖線Ａ−Ｂ間の断面を示している。図２４Ｃは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図２４Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図２４Ａ〜図２４Ｃに示す工程において、ハードマスク５３をマスクとして、ＲＩＥ等の異方性ドライエッチングを行うことにより、ハードマスク５３から露出するダミーゲート電極４５を除去する。すなわち、ｎ型ＭＯＳトランジスタ形成領域２１Ａ、２１Ｂにおけるダミーゲート電極４５を除去する。この場合、ゲート絶縁膜８とダミーゲート電極４５とのエッチング選択比の違いによって、ダミーゲート電極４５のみを選択的に除去する。エッチングガスとして、例えば、Ｃｌ２ガス、Ｂｒ２ガス、ＨＢｒガス等を用いる。また、異方性ドライエッチングを行うとともに、ＴＭＡＨを用いたウェットエッチングを行ってもよい。
ゲート絶縁膜８のエッチング選択比は、ダミーゲート電極４５のエッチング選択比と異なるため、ダミーゲート電極４５を除去する際に行われる異方性エッチングによって、ゲート絶縁膜８は除去されない。しかし、薬液を用いたウェット処理によりゲート絶縁膜８が損傷していた場合、異方性ドライエッチングが、ｎ型ＭＯＳトランジスタ形成領域２１Ａ、２１Ｂにおけるゲート絶縁膜８を突き抜ける可能性がある。異方性ドライエッチングがゲート絶縁膜８を突き抜けると、ｎ型ＭＯＳトランジスタ形成領域２１Ａ、２１Ｂにおける半導体基板２が削られ、ｎ型ＭＯＳトランジスタ４Ａ、４Ｂの特性が劣化する。実施例１では、薬液を用いたウェット処理によるゲート絶縁膜８へのダメージが抑止されている。このため、ダミーゲート電極４５を除去する際、異方性ドライエッチングが、ｎ型ＭＯＳトランジスタ形成領域２１Ａ、２１Ｂにおけるゲート絶縁膜８を突き抜けることが抑止される。
図２５Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図２５Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図２５Ａの一点鎖線Ａ−Ｂ間の断面を示している。図２５Ｃは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図２５Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図２５Ａ〜図２５Ｃに示す工程において、例えば、スパッタリング法により、ＴｉＮ、ＴａＮ、Ｗ等の金属膜を層間絶縁膜６Ａ及びハードマスク５３上に形成する。この場合、ｎ型ＭＯＳトランジスタ形成領域２１Ａ、２１Ｂにおけるダミーゲート電極４５を除去した部分に、金属膜が埋め込まれる。次に、ＣＭＰで金属膜を平坦化するととともに、ハードマスク５３を除去する。これにより、ｎ型ＭＯＳトランジスタ形成領域２１Ａにおけるゲート絶縁膜８上にゲート電極９Ａが形成され、ｎ型ＭＯＳトランジスタ形成領域２１Ｂにおけるゲート絶縁膜８上にゲート電極９Ｂが形成される。ゲート電極９Ａ、９Ｂの材料として金属膜を用いる
場合、ゲート電極９Ａ、９Ｂはメタルゲート電極とも呼ばれる。
素子分離絶縁膜３に突出部３１を設けない場合、薬液を用いたウェット処理の際、第１サイドウォール絶縁膜１１及び第２サイドウォール絶縁膜１２の一部が消失する場合がある。この場合、ダミーゲート電極４５のゲート幅方向におけるダミーゲート電極４５の側面が露出し、半導体基板２の表面に対するシリサイド形成の際、ダミーゲート電極４５のゲート幅方向におけるダミーゲート電極４５の側面がシリサイド化することがある。このため、ダミーゲート電極４５を除去する工程において、シリサイド化したダミーゲート電極４５が残存する。シリサイド化したダミーゲート電極４５が残存することにより、ゲート電極９Ａ、９Ｂ、１０を形成する際の金属膜の埋め込み不良が発生する。また、シリサイド化したダミーゲート電極４５が残存することにより、所望の仕事関数を有するゲート電極９Ａ、９Ｂ、１０が形成できなくなる。実施例１では、素子分離絶縁膜３に突出部３１を設けているため、薬液を用いたウェット処理において、ダミーゲート電極４５のゲート幅方向におけるダミーゲート電極４５の側面が露出することが抑止される。これにより、半導体基板２の表面に対するシリサイド形成において、ダミーゲート電極４５の側面のシリサイド化が抑止される。
図２６Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図２６Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図２６Ａの一点鎖線Ａ−Ｂ間の断面を示している。図２６Ｃは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図２６Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図２６Ａ〜図２６Ｃに示す工程において、例えば、ＣＶＤ法により、層間絶縁膜６Ａ上に層間絶縁膜６Ｂを形成する。層間絶縁膜６Ｂは、例えば、ＳｉＯ２膜である。次に、ＣＭＰにより層間絶縁膜６Ｂを平坦化する。
図２７Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図２７Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図２７Ａの一点鎖線Ａ−Ｂ間の断面を示している。図２７Ｃは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図２７Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図２７Ａ〜図２７Ｃに示す工程において、コンタクト領域に開口パターンを有するフォトレジストマスクを用いたフォトリソグラフィにより、層間絶縁膜６Ｂ上にレジストパターンを形成する。次に、層間絶縁膜６Ｂ上のレジストパターンをマスクとして、ＲＩＥ等の異方性エッチングを行うことにより、層間絶縁膜６Ｂにコンタクト孔を形成する。次いで、薬液を用いたウェット処理又はアッシングにより、層間絶縁膜６Ｂ上のレジストパターンを除去する。次に、例えば、ＣＶＤ法により、層間絶縁膜６Ｂに形成されたコンタクト孔に、ＴｉＮ、ＴａＮ、Ｗ等の金属膜を形成する。次いで、ＣＭＰにより、層間絶縁膜６Ｂ上の余分な金属膜を除去することにより、層間絶縁膜６Ｂにコンタクトプラグ７を形成する。
〈実施例２〉
図２８Ａから図５４Ｃを参照して、実施例２に係る半導体装置１の製造方法及び半導体装置１について説明する。実施例２では、フィン形構造を有するＭＯＳトランジスタを備える半導体装置１を例として説明する。実施例１と同一の構成要素については、実施例１と同一の符号を付し、その説明を省略する。
図２８Ａは、実施例２に係る半導体装置１を示す平面図である。図２８Ｂは、実施例２に係る半導体装置１の断面図であって、図２８Ａの一点鎖線Ａ−Ｂ間の断面を示している。図２８Ｃは、実施例２に係る半導体装置１の断面図であって、図２８Ａの一点鎖線Ｃ−Ｄ間の断面を示している。図２８Ｄは、実施例２に係る半導体装置１の断面図であって、図２８Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図２８Ｅは、実施例２に係る半導体装置１の断面図であって、図２８Ａの一点鎖線Ｇ−Ｈ間の断面を示している。
半導体装置１は、半導体基板２、ｎ型ＭＯＳトランジスタ６１Ａ、６１Ｂ、ｐ型ＭＯＳトランジスタ６２、素子分離絶縁膜６３、層間絶縁膜６Ａ、６Ｂ及びコンタクトプラグ７を有している。半導体基板２及び素子分離絶縁膜６３上に層間絶縁膜６Ａが形成されている。
ｎ型ＭＯＳトランジスタ６１Ａは、素子分離絶縁膜６３によって画定されたｎ型ＭＯＳトランジスタ形成領域９１Ａに設けられている。ｎ型ＭＯＳトランジスタ６１Ａは、ゲート絶縁膜８、ゲート電極７１Ａ、第１サイドウォール絶縁膜１１、第２サイドウォール絶縁膜１２、ＬＤＤ領域７２Ａ、７２Ｂ及びソース・ドレイン領域７３Ａ、７３Ｂを有している。
ｎ型ＭＯＳトランジスタ６１Ｂは、素子分離絶縁膜６３によって画定されたｎ型ＭＯＳトランジスタ形成領域９１Ｂに設けられている。ｎ型ＭＯＳトランジスタ６１Ｂは、ゲート絶縁膜８、ゲート電極７１Ｂ、第１サイドウォール絶縁膜１１、第２サイドウォール絶縁膜１２、ＬＤＤ領域７２Ａ、７２Ｂ及びソース・ドレイン領域７３Ａ、７３Ｂを有している。
ｐ型ＭＯＳトランジスタ６２は、素子分離絶縁膜６３によって画定されたｐ型ＭＯＳトランジスタ形成領域９２に設けられている。ｐ型ＭＯＳトランジスタ６２は、ゲート絶縁膜８、ゲート電極８１、第１サイドウォール絶縁膜１１、第２サイドウォール絶縁膜１２、ＬＤＤ領域８２Ａ、８２Ｂ及びソース・ドレイン領域８３Ａ、８３Ｂを有している。ｐ型ＭＯＳトランジスタ形成領域９２における半導体基板２に、ウェル領域１７が形成されている。
半導体基板２は、垂直なフィン（壁）状の突起部６４を有している。突起部６４は、半導体基板２の溝の底面から上方に向かって突起している。ｎ型ＭＯＳトランジスタ形成領域９１Ａにおいて、半導体基板２の突起部６４を跨ぐようにして、ゲート電極７１Ａが形成されている。ゲート電極７１Ａによって囲まれた突起部６４の外周部分がチャネル領域となる。これにより、チャネル幅を拡大することができ、短チャネル効果を抑制することができる。突起部６４とゲート電極７１Ａとが交差するようにして、突起部６４及びゲート電極７１Ａが半導体基板２上に設けられている。突起部６４とゲート電極７１Ａとの間にはゲート絶縁膜８が設けられている。ゲート絶縁膜８は、素子分離絶縁膜６３上に形成されている。また、ゲート絶縁膜８は、突起部６４を跨ぐようにして突起部６４の上面及び側面に形成されている。
ｎ型ＭＯＳトランジスタ形成領域９１Ａにおける半導体基板２の活性領域にＬＤＤ領域７２Ａ、７２Ｂ及びソース・ドレイン領域７３Ａ、７３Ｂが形成されている。ゲード電極７１Ａのゲート長方向における側面に第１サイドウォール絶縁膜１１及び第２サイドウォール絶縁膜１２が形成されている。ゲート電極７１Ａのゲート長方向は、ソース・ドレイン領域７３Ａからソース・ドレイン領域７３Ｂに向かう方向及びソース・ドレイン領域７３Ｂからソース・ドレイン領域７３Ａに向かう方向である。図２８Ｂでは、ＬＤＤ領域７２Ａ、７２Ｂ及びソース・ドレイン領域７３Ａ、７３Ｂの図示を省略している。
ｎ型ＭＯＳトランジスタ形成領域９１Ｂにおいて、半導体基板２の突起部６４を跨ぐようにして、ゲート電極７１Ｂが形成されている。ゲート電極７１Ｂによって囲まれた突起部６４の外周部分がチャネル領域となる。これにより、チャネル幅を拡大することができ、短チャネル効果を抑制することができる。突起部６４とゲート電極７１Ｂとが交差するようにして、突起部６４及びゲート電極７１Ｂが半導体基板２上に設けられている。突起部６４とゲート電極７１Ｂとの間にはゲート絶縁膜８が設けられている。ゲート絶縁膜８
は、素子分離絶縁膜６３上に形成されている。また、ゲート絶縁膜８は、突起部６４を跨ぐようにして突起部６４の上面及び側面に形成されている。
ｎ型ＭＯＳトランジスタ形成領域９１Ｂにおける半導体基板２の活性領域にＬＤＤ領域７２Ａ、７２Ｂ及びソース・ドレイン領域７３Ａ、７３Ｂが形成されている。ゲード電極７１Ｂのゲート長方向における側面に第１サイドウォール絶縁膜１１及び第２サイドウォール絶縁膜１２が形成されている。ゲート電極７１Ｂのゲート長方向は、ソース・ドレイン領域７３Ａからソース・ドレイン領域７３Ｂに向かう方向及びソース・ドレイン領域７３Ｂからソース・ドレイン領域７３Ａに向かう方向である。図２８Ｂでは、ＬＤＤ領域７２Ａ、７２Ｂ及びソース・ドレイン領域７３Ａ、７３Ｂの図示を省略している。
ｐ型ＭＯＳトランジスタ形成領域９２において、半導体基板２の突起部６４を跨ぐようにして、ゲート電極８１が形成されている。ゲート電極８１によって囲まれた突起部６４の外周部分がチャネル領域となる。これにより、チャネル幅を拡大することができ、短チャネル効果を抑制することができる。突起部６４とゲート電極８１とが交差するようにして、突起部６４及びゲート電極８１が半導体基板２上に設けられている。突起部６４とゲート電極８１との間にはゲート絶縁膜８が設けられている。ゲート絶縁膜８は、素子分離絶縁膜６３上に形成されている。また、ゲート絶縁膜８は、突起部６４を跨ぐようにして突起部６４の上面及び側面に形成されている。
ｐ型ＭＯＳトランジスタ形成領域９２Ｂにおける半導体基板２の活性領域にＬＤＤ領域８２Ａ、８２Ｂ及びソース・ドレイン領域８３Ａ、８３Ｂが形成されている。ゲード電極８１Ｂのゲート長方向における側面に第１サイドウォール絶縁膜１１及び第２サイドウォール絶縁膜１２が形成されている。ゲート電極８１のゲート長方向は、ソース・ドレイン領域８３Ａからソース・ドレイン領域８３Ｂに向かう方向及びソース・ドレイン領域８３Ｂからソース・ドレイン領域８３Ａに向かう方向である。図２８Ｂでは、ＬＤＤ領域８２Ａ、８２Ｂ及びソース・ドレイン領域８３Ａ、８３Ｂの図示を省略している。
ｎ型ＭＯＳトランジスタ形成領域９１Ａ、９１Ｂ及びｐ型ＭＯＳトランジスタ形成領域９２における半導体基板２の表面には、シリサイド１８が形成されている。ゲート電極７１Ａ、７１Ｂ、８１及びシリサイド１８上にコンタクトプラグ７が形成されている。素子分離絶縁膜６３は、半導体基板２の表面よりも上方に突出する突出部６５を有している。素子分離絶縁膜６３の突出部６５の頂点は、半導体基板２の突起部６４の頂点よりも高い位置にある。したがって、ゲート電極７１Ａ、７１Ｂ、８１は、素子分離絶縁膜６３上にも形成されている。
ゲート電極７１Ａは、ゲート電極７１Ａのゲート幅方向に向かって延伸し、ゲート電極７１Ａの端部が素子分離絶縁膜６３上に位置している。ゲート電極７１Ａのゲート幅方向は、ゲート電極７１Ａのゲート長方向と交わる方向である。ゲート電極７１Ａの端部が素子分離絶縁膜６３上に位置することにより、ゲート電極７１Ａのゲート幅が大きくなる。ゲート電極７１Ａのゲート幅方向におけるゲート電極７１Ａの側面を覆うようにして、素子分離絶縁膜６３に突出部６５が設けられている。
ゲート電極７１Ｂは、ゲート電極７１Ｂのゲート幅方向に向かって延伸し、ゲート電極７１Ｂの端部が素子分離絶縁膜６３上に位置している。ゲート電極７１Ｂのゲート幅方向は、ゲート電極７１Ｂのゲート長方向と交わる方向である。ゲート電極７１Ｂの端部が素子分離絶縁膜６３上に位置することにより、ゲート電極７１Ｂのゲート幅が大きくなる。ゲート電極７１Ｂのゲート幅方向におけるゲート電極７１Ｂの第１の側面を覆うようにして、素子分離絶縁膜６３に突出部６５が設けられている。
ゲート電極８１は、ゲート電極８１のゲート幅方向に向かって延伸し、ゲート電極８１の端部が素子分離絶縁膜６３上に位置している。ゲート電極８１のゲート幅方向は、ゲート電極８１のゲート長方向と交わる方向である。ゲート電極８１の端部が素子分離絶縁膜６３上に位置することにより、ゲート電極８１のゲート幅が大きくなる。ゲート電極８１のゲート幅方向におけるゲート電極８１の第１の側面を覆うようにして、素子分離絶縁膜６３に突出部６５が設けられている。
ゲート電極７１Ｂのゲート幅方向におけるゲート電極７１Ｂの第２の側面と、ゲート電極８１のゲート幅方向におけるゲート電極８１の第２の側面とが接続されている。すなわち、ゲート電極７１Ｂとゲート電極８１とは一体に形成されている。ゲート電極７１とゲート電極８１とが一体に形成されることにより、ゲート電極７１Ｂ及びゲート電極８１には共通のコンタクトプラグ７が接続されている。ただし、ゲート電極７１Ｂとゲート電極８１とが分離されていてもよい。ゲート電極７１Ｂとゲート電極８１とが分離されている場合、ゲート電極７１Ｂとゲート電極８１との間の素子分離絶縁膜６３に突出部６５を設けるようにする。
実施例２に係る半導体装置１の製造方法について説明する。図２９Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図２９Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図２９Ａの一点鎖線Ａ−Ｂ間の断面を示している。図２９Ｃは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図２９Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
図２９Ａ〜図２９Ｃに示す工程において、例えば、ＣＶＤ法により、半導体基板２上にハードマスク１０１を形成する。ハードマスク１０１は、例えば、ＳｉＮ膜である。ハードマスク１０１の膜厚（高さ）は、例えば、３０ｎｍ以上１００ｎｍ以下である。次に、フォトリソグラフィにより、ハードマスク１０１上にレジストパターンを形成する。次いで、ハードマスク１０１上のレジストパターンをマスクとして、ＲＩＥ等の異方性ドライエッチングを行うことにより、ハードマスク１０１をパターニングする。次に、ＳＰＭ液等の薬液を用いたウェット処理又はアッシングにより、ハードマスク１０１上のレジストパターンを除去する。
図３０Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図３０Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図３０Ａの一点鎖線Ａ−Ｂ間の断面を示している。図３０Ｃは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図３０Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図３０Ａ〜図３０Ｃに示す工程において、半導体基板２上に形成されたハードマスク１０１をマスクとして、ＲＩＥ等の異方性エッチングを行うことにより、半導体基板２に溝１０２を形成する。半導体基板２に溝１０２を形成することにより、半導体基板２に突起部６４を形成する。
図３１Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図３１Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図３１Ａの一点鎖線Ａ−Ｂ間の断面を示している。図３１Ｃは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図３１Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図３１Ａ〜図３１Ｃに示す工程において、例えば、ＣＶＤ法により、半導体基板２の全面に酸化膜（ＳｉＯ２）１０３を形成する。半導体基板２の全面に酸化膜１０３が形成されることにより、半導体基板２の溝１０２に酸化膜１０３が埋め込まれる。酸化膜１０３は、第２絶縁膜の一例である。
図３２Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図３２Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図３２Ａの一点鎖線Ａ
−Ｂ間の断面を示している。図３２Ｃは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図３２Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図３２Ａ〜図３２Ｃに示す工程において、ＣＭＰにより、酸化膜１０３を研磨することにより、酸化膜１０３の上部を除去して、半導体基板２に、半導体基板２の表面（半導体基板２の突起部６４の上面）よりも上方に突出する突出部６５を有する素子分離絶縁膜６３を形成する。素子分離絶縁膜６３は、第２絶縁膜の一例である。半導体基板２に素子分離絶縁膜６３を形成することにより、半導体基板２にｎ型ＭＯＳトランジスタ形成領域９１Ａ、９１Ｂ及びｐ型ＭＯＳトランジスタ形成領域９２が画定される。
図３３Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図３３Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図３３Ａの一点鎖線Ａ−Ｂ間の断面を示している。図３３Ｃは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図３３Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図３３Ａ〜図３３Ｃに示す工程において、例えば、熱リン酸を用いたウェット処理を行うことにより、素子分離絶縁膜６３から露出するハードマスク１０１を除去する。
図３４Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図３４Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図３４Ａの一点鎖線Ａ−Ｂ間の断面を示している。図３４Ｃは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図３４Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図３４Ａ〜図３４Ｃに示す工程において、フォトリソグラフィにより、素子分離絶縁膜６３の所定箇所にレジストパターン１０４を形成する。
図３５Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図３５Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図３５Ａの一点鎖線Ａ−Ｂ間の断面を示している。図３５Ｃは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図３５Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図３５Ａ〜図３５Ｃに示す工程において、レジストパターン１０４をマスクとしてＲＩＥ等の異方性エッチングを行い、素子分離絶縁膜６３の突出部６５を部分的に削る。次に、ＳＰＭ液等の薬液を用いたウェット処理又はアッシングにより、レジストパターン１０４を除去する。
ｎ型ＭＯＳトランジスタ形成領域９１Ａ、９１Ｂ及びｐ型ＭＯＳトランジスタ形成領域９２における素子分離絶縁膜６３の突出部６５上にはレジストパターン１０４を形成していない。そのため、ｎ型ＭＯＳトランジスタ形成領域９１Ａ、９１Ｂ及びｐ型ＭＯＳトランジスタ形成領域９２における素子分離絶縁膜６３の突出部６５は除去される。素子分離絶縁膜６３の突出部６５が除去されることにより、半導体基板２の突起部６４が素子分離絶縁膜６３から上方に向かって突き出る。すなわち、レジストパターン１０４で覆われていない領域の素子分離絶縁膜６３の上面が、半導体基板２の表面（半導体基板２の突起部６４の上面）よりも低くなる。半導体基板２の突起部６４は、例えば、３０ｎｍ以上５０ｎｍ以下の範囲で、素子分離絶縁膜６３から上方に向かって突き出ている。すなわち、半導体基板２の表面（半導体基板２の突起部６４の上面）が、ｎ型ＭＯＳトランジスタ形成領域９１Ａ、９１Ｂ及びｐ型ＭＯＳトランジスタ形成領域９２における素子分離絶縁膜６３の上面よりも、３０ｎｍ以上５０ｎｍ以下の範囲で高くなっている。素子分離絶縁膜６３の突出部６５を部分的に削ることにより、素子分離絶縁膜６３の突出部６５は、素子分離絶縁膜６３の下部分よりも細くなる。素子分離絶縁膜６３の突出部６５を部分的に削る例を示しているが、この例に限らず、素子分離絶縁膜６３の突出部６５を部分的に削る工程を省略してもよい。この場合、素子分離絶縁膜６３の突出部６５と、素子分離絶縁膜６３の下部分とが同じ太さになる。
図３６Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図３６Ｂは
、実施例２に係る半導体装置１の製造方法を示す断面図であって、図３６Ａの一点鎖線Ａ−Ｂ間の断面を示している。図３６Ｃは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図３６Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図３６Ａ〜図３６Ｃに示す工程において、不純物をイオン注入することにより、半導体基板２にウェル領域１７及びチャネル領域（図示を省略）を形成する。例えば、半導体基板２の導電型がｐ型である場合、ｎ型不純物をイオン注入することにより、ｐ型ＭＯＳトランジスタ形成領域９２における半導体基板２にｎ型のウェル領域１７を形成する。次に、熱処理を行うことにより、半導体基板２に注入された不純物を活性化する。次いで、例えば、ＣＶＤ法により、素子分離絶縁膜６３上にゲート絶縁膜８を形成するとともに、半導体基板２の突起部６４を跨ぐようにして突起部６４の上面及び側面にゲート絶縁膜８を形成する。次に、例えば、ＣＶＤ法により、半導体基板２の突起部６４を跨ぐようにしてゲート絶縁膜８上にダミーゲート電極１０５を形成する。ダミーゲート電極１０５は、例えば、ポリシリコンである。次いで、ＣＭＰによりゲート絶縁膜８及びダミーゲート電極１０５を研磨して、ゲート絶縁膜８及びダミーゲート電極１０５から素子分離絶縁膜６３の突出部６５を露出させる。
ＣＭＰによって、素子分離絶縁膜６３の突出部６５及びダミーゲート電極１０５が平坦化されるため、素子分離絶縁膜６３の突出部６５の高さは、素子分離絶縁膜６３上のダミーゲート電極１０５の膜厚（高さ）と同程度となる。ＣＭＰ後における半導体基板２の突起部６４上のダミーゲート電極１０５の膜厚は、例えば、２０ｎｍ以上７０ｎｍ以下程度である。ただし、ＣＭＰ後における半導体基板２の突起部６４上のダミーゲート電極１０５の膜厚は、ハードマスク１０１の膜厚（高さ）よりも低く設定する。
図３７Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図３７Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図３７Ａの一点鎖線Ａ−Ｂ間の断面を示している。図３７Ｃは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図３７Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図３７Ａ〜図３７Ｃに示す工程において、例えば、ＣＶＤ法により、ダミーゲート電極１０５上にハードマスク１０６を形成する。ハードマスク１０６は、例えば、ＳｉＮ膜又はＳｉＮ膜とＳｉＯ２膜との積層膜である。次に、フォトリソグラフィにより、ハードマスク１０６上にレジストパターンを形成する。次いで、ハードマスク１０６上のレジストパターンをマスクとして、ＲＩＥ等の異方性ドライエッチングを行うことにより、ハードマスク１０６をパターニングする。次に、ＳＰＭ液等の薬液を用いたウェット処理又はアッシングにより、ハードマスク１０６上のレジストパターンを除去する。次いで、ハードマスク１０６をマスクとして、ＲＩＥ等の異方性ドライエッチングを行うことにより、ゲート絶縁膜８及びダミーゲート電極１０５をパターニングする。
図３８Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図３８Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図３８Ａの一点鎖線Ａ−Ｂ間の断面を示している。図３８Ｃは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図３８Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図３８Ａ〜図３８Ｃに示す工程において、例えば、ＣＶＤ法により、半導体基板２上にＳｉＯ２膜を形成する。ＳｉＯ２膜の代わりにＳｉＮ膜を形成してもよい。次に、ＲＩＥ等の異方性ドライエッチングによってエッチバックを行い、ダミーゲート電極１０５の短手方向におけるダミーゲート電極１０５の側面に第１サイドウォール絶縁膜１１を形成する。ダミーゲート電極１０５の長手方向におけるダミーゲート電極１０５の側面を覆うようにして、素子分離絶縁膜６３に突出部６５が設けられている。そのため、ダミーゲート電極１０５の長手方向におけるダミーゲート電極１０５の側面には第１サイドウォール絶縁膜１１が形成されない。素子分離絶縁膜６３の突出部６５の側面に第１サイドウォール絶縁膜１１が形成される。
図３９Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図３９Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図３９Ａの一点鎖線Ａ−Ｂ間の断面を示している。図３９Ｃは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図３９Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図３９Ａ〜図３９Ｃに示す工程において、フォトリソグラフィにより、ｎ型ＭＯＳトランジスタ形成領域９１Ａ、９１Ｂが開口されたレジストパターン１０７を半導体基板２上に形成する。次に、第１サイドウォール絶縁膜１１及びレジストパターン１０７をマスクとして、不純物をイオン注入することにより、ｎ型ＭＯＳトランジスタ形成領域９１Ａ、９１Ｂにおける半導体基板２にＬＤＤ領域７２Ａ、７２Ｂを形成する。この場合、例えば、燐（Ｐ）等のｎ型不純物をイオン注入する。ダミーゲート電極１０５上にはハードマスク１０６が形成されているため、ダミーゲート電極１０５には不純物が注入されない。図３９Ａ及び図３９Ｂでは、ＬＤＤ領域７２Ａ、７２Ｂの図示を省略している。次いで、ＳＰＭ液等の薬液を用いたウェット処理又はアッシングにより、レジストパターン１０７を除去する。
図３９Ａ〜図３９Ｃに示すように、ダミーゲート電極１０５のゲート幅方向におけるダミーゲート電極１０５の側面を覆うようにして、素子分離絶縁膜６３に突出部６５が設けられている。ダミーゲート電極１０５のゲート幅方向は、ダミーゲート電極１０５のゲート長方向と交わる方向である。ダミーゲート電極１０５のゲート長方向は、ＬＤＤ領域７２ＡからＬＤＤ領域７２Ｂに向かう方向及びＬＤＤ領域７２ＢからＬＤＤ領域７２Ａに向かう方向である。ダミーゲート電極１０５のゲート幅方向は、ダミーゲート電極１０５の長手方向と一致し、ダミーゲート電極１０５のゲート長方向は、ダミーゲート電極１０５の短手方向と一致する。ダミーゲート電極１０５のゲート幅方向におけるダミーゲート電極１０５の側面と第１サイドウォール絶縁膜１１とは接していない。これにより、素子分離絶縁膜６３とダミーゲート電極１０５との間及び半導体基板２の突起部６４とダミーゲート電極１０５との間に、ダミーゲート電極１０５のゲート幅方向から薬液が浸入することが抑止される。したがって、レジストパターン１０７を除去する際の薬液を用いたウェット処理によるゲート絶縁膜８の劣化が抑止される。なお、ダミーゲート電極１０５のゲート長方向におけるダミーゲート電極１０５の側面に形成された第１サイドウォール絶縁膜１１の膜厚は薄くなっていない。そのため、素子分離絶縁膜６３とダミーゲート電極１０５との間及び半導体基板２の突起部６４とダミーゲート電極１０５との間に、ダミーゲート電極１０５のゲート長方向から薬液は浸入しない。
図４０Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図４０Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図４０Ａの一点鎖線Ａ−Ｂ間の断面を示している。図４０Ｃは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図４０Ａの一点鎖線Ｇ−Ｈ間の断面を示している。図４０Ａ〜図４０Ｃに示す工程において、フォトリソグラフィにより、ｐ型ＭＯＳトランジスタ形成領域９２が開口されたレジストパターン１０８を半導体基板２上に形成する。次に、第１サイドウォール絶縁膜１１及びレジストパターン１０８をマスクとして、不純物をイオン注入することにより、ｐ型ＭＯＳトランジスタ形成領域９２における半導体基板２にＬＤＤ領域８２Ａ、８２Ｂを形成する。この場合、例えば、硼素（Ｂ）等のｐ型不純物をイオン注入する。ダミーゲート電極１０５上にはハードマスク１０６が形成されているため、ダミーゲート電極１０５には不純物が注入されない。図４０Ａ及び図４０Ｂでは、ＬＤＤ領域８２Ａ、８２Ｂの図示を省略している。次いで、ＳＰＭ液等の薬液を用いたウェット処理又はアッシングにより、レジストパターン１０８を除去する。
薬液を用いたウェット処理によりレジストパターン１０８を除去する場合、第１サイドウォール絶縁膜１１が薬液に晒される。図４０Ａ〜図４０Ｃに示すように、ダミーゲート電極１０５のゲート幅方向には、ダミーゲート電極１０５の端部の側面を覆うようにして
、素子分離絶縁膜６３の突出部６５が設けられている。このため、ダミーゲート電極１０５のゲート幅方向におけるダミーゲート電極１０５の端部の側面と第１サイドウォール絶縁膜１１とは接していない。これにより、素子分離絶縁膜６３とダミーゲート電極１０５との間及び半導体基板２の突起部６４とダミーゲート電極１０５との間に、ダミーゲート電極１０５のゲート幅方向から薬液が浸入することが抑止される。したがって、レジストパターン１０８を除去する際の薬液を用いたウェット処理によるゲート絶縁膜８の劣化が抑止される。
図４１Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図４１Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図４１Ａの一点鎖線Ａ−Ｂ間の断面を示している。図４１Ｃは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図４１Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図４１Ａ〜図４１Ｃに示す工程において、例えば、ＣＶＤ法により、半導体基板２上にＳｉＯ２膜を形成する。ＳｉＯ２膜の代わりにＳｉＮ膜を形成してもよい。次に、ＲＩＥ等の異方性ドライエッチングによってエッチバックを行い、ダミーゲート電極１０５のゲート長方向におけるダミーゲート電極１０５の側面に第２サイドウォール絶縁膜１２を形成する。第２サイドウォール絶縁膜１２は、第１サイドウォール絶縁膜１１を覆うようにしてダミーゲート電極１０５のゲート長方向におけるダミーゲート電極１０５の側面に形成される。また、素子分離絶縁膜６３の突出部６５の側面に第２サイドウォール絶縁膜１２が形成される。
図４２Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図４２Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図４２Ａの一点鎖線Ａ−Ｂ間の断面を示している。図４２Ｃは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図４２Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図４２Ａ〜図４２Ｃに示す工程において、フォトリソグラフィにより、ｎ型ＭＯＳトランジスタ形成領域９１Ａ、９１Ｂが開口されたレジストパターン１０９を半導体基板２上に形成する。次に、第２サイドウォール絶縁膜１２及びレジストパターン１０９をマスクとして、不純物をイオン注入することにより、ｎ型ＭＯＳトランジスタ形成領域９１Ａ、９１Ｂにおける半導体基板２にソース・ドレイン領域７３Ａ、７３Ｂを形成する。この場合、例えば、燐等のｎ型不純物をイオン注入する。ダミーゲート電極１０５上にはハードマスク１０６が形成されているため、ダミーゲート電極１０５には不純物が注入されない。図４２Ａ及び図４２Ｂでは、ソース・ドレイン領域７３Ａ、７３Ｂの図示を省略している。次いで、ＳＰＭ等の薬液を用いたウェット処理又はアッシングにより、レジストパターン１０９を除去する。
図４３Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図４３Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図４３Ａの一点鎖線Ａ−Ｂ間の断面を示している。図４３Ｃは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図４３Ａの一点鎖線Ｇ−Ｈ間の断面を示している。図４２Ａ〜図４２Ｃに示す工程において、図４３Ａ〜図４３Ｃに示す工程において、フォトリソグラフィにより、ｐ型ＭＯＳトランジスタ形成領域９２が開口されたレジストパターン１１０を半導体基板２上に形成する。次に、第２サイドウォール絶縁膜１２及びレジストパターン１１０をマスクとして、不純物をイオン注入することにより、ｐ型ＭＯＳトランジスタ形成領域９２における半導体基板２にソース・ドレイン８３Ａ、８３Ｂを形成する。この場合、例えば、硼素等のｐ型不純物をイオン注入する。ダミーゲート電極１０５上にはハードマスク１０６が形成されているため、ダミーゲート電極１０５には不純物が注入されない。図４３Ａ及び図４３Ｂでは、ソース・ドレイン領域８３Ａ、８３Ｂの図示を省略している。次いで、ＳＰＭ等の薬液を用いたウェット処理又はアッシングにより、レジストパターン１１０を除去する。次に、熱処理を行うことにより、半導体基板２に注入された不純物を活性化する。
薬液を用いたウェット処理によりレジストパターン１１０を除去する場合、第２サイドウォール絶縁膜１２が薬液に晒される。図４３Ａ〜図４３Ｃに示すように、ダミーゲート電極１０５のゲート幅方向におけるダミーゲート電極１０５の側面を覆うようにして、素子分離絶縁膜６３に突出部６５が設けられている。このため、ダミーゲート電極１０５のゲート幅方向におけるダミーゲート電極１０５の側面と、第１サイドウォール絶縁膜１１及び第２サイドウォール絶縁膜１２とは接していない。これにより、素子分離絶縁膜６３とダミーゲート電極１０５との間及び半導体基板２の突起部６４とダミーゲート電極１０５との間に、ダミーゲート電極１０５のゲート幅方向から薬液が浸入することが抑止される。したがって、レジストパターン１１０を除去する際の薬液を用いたウェット処理によるゲート絶縁膜８の劣化が抑止される。
図４４Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図４４Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図４４Ａの一点鎖線Ａ−Ｂ間の断面を示している。図４４Ｃは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図４４Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図４４Ａ〜図４４Ｃに示す工程において、フッ化水素酸等の薬液を用いたウェット処理により、半導体基板２の表面を洗浄する。半導体基板２の表面を洗浄することで、半導体基板２の表面に形成された自然酸化膜を除去する。次に、半導体基板２上に、例えば、Ｎｉ、Ｔｉ、Ｃｏ等の金属膜１１１を形成し、熱処理を行う。これにより、ｎ型ＭＯＳトランジスタ形成領域９１Ａ、９１Ｂ及びｐ型ＭＯＳトランジスタ形成領域９２における半導体基板２の突起部６４の表面にシリサイド１８が形成される。
薬液を用いたウェット処理により半導体基板２の表面を洗浄する場合、第２サイドウォール絶縁膜１２が薬液に晒される。図４４Ａ〜図４４Ｃに示すように、ダミーゲート電極１０５のゲート幅方向におけるダミーゲート電極１０５の側面を覆うようにして、素子分離絶縁膜６３に突出部６５が設けられている。このため、ダミーゲート電極１０５のゲート幅方向におけるダミーゲート電極１０５の側面と、第１サイドウォール絶縁膜１１及び第２サイドウォール絶縁膜１２とは接していない。これにより、素子分離絶縁膜６３とダミーゲート電極１０５との間及び半導体基板２の突起部６４とダミーゲート電極１０５との間に、ダミーゲート電極１０５のゲート幅方向から薬液が浸入することが抑止される。したがって、半導体基板２の表面を洗浄する際の薬液を用いたウェット処理によるゲート絶縁膜８の劣化が抑止される。
図４５Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図４５Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図４５Ａの一点鎖線Ａ−Ｂ間の断面を示している。図４５Ｃは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図４５Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図４５Ａ〜図４５Ｃに示す工程において、ＳＰＭ液等の薬液を用いたウェット処理により、未反応の金属膜１１１を選択的に除去する。
薬液を用いたウェット処理により未反応の金属膜１１１を除去する場合、第２サイドウォール絶縁膜１２が薬液に晒される。図４５Ａ〜図４５Ｃに示すように、ダミーゲート電極１０５のゲート幅方向におけるダミーゲート電極１０５の側面を覆うようにして、素子分離絶縁膜６３に突出部６５が設けられている。このため、ダミーゲート電極１０５のゲート幅方向におけるダミーゲート電極１０５の側面と、第１サイドウォール絶縁膜１１及び第２サイドウォール絶縁膜１２とは接していない。これにより、素子分離絶縁膜６３とダミーゲート電極１０５との間及び半導体基板２の突起部６４とダミーゲート電極１０５との間に、ダミーゲート電極１０５のゲート幅方向から薬液が浸入することが抑止される。したがって、未反応の金属膜１１１を除去する際の薬液を用いたウェット処理によるゲ
ート絶縁膜８の劣化が抑止される。
図４６Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図４６Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図４６Ａの一点鎖線Ａ−Ｂ間の断面を示している。図４６Ｃは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図４６Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図４６Ａ〜図４６Ｃに示す工程において、例えば、ＣＶＤ法により、半導体基板２上に層間絶縁膜６Ａを形成する。層間絶縁膜６Ａは、ダミーゲート電極１０５を囲むようにして半導体基板２上に形成される。次に、ＣＭＰにより層間絶縁膜６Ａを研磨するとともに、ハードマスク１０６を除去し、層間絶縁膜６Ａから素子分離絶縁膜６３の突出部６５及びダミーゲート電極１０５を露出させる。
図４７Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図４７Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図４７Ａの一点鎖線Ａ−Ｂ間の断面を示している。図４７Ｃは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図４７Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図４７Ａ〜図４７Ｃに示す工程において、層間絶縁膜６Ａ上にハードマスク１１２を形成する。ハードマスク１１２は、例えば、ＳｉＮ膜又はＳｉＮ膜とＳｉＯ２膜との積層膜である。次に、フォトリソグラフィにより、ハードマスク１１２上にレジストパターンを形成する。次いで、ハードマスク１１２上のレジストパターンをマスクとして、ＲＩＥ等の異方性ドライエッチングを行うことにより、ハードマスク１１２をパターニングする。これにより、ｐ型ＭＯＳトランジスタ形成領域９２が開口されたハードマスク１１２が層間絶縁膜６Ａ上に形成される。ハードマスク１１２は、ｎ型ＭＯＳトランジスタ形成領域９１Ａ、９１Ｂにおけるダミーゲート電極１０５を覆っている。エッチングガスとして、例えば、ＣＦ４ガス、Ｃ４Ｆ８ガス、ＣＨＦ３ガス等を用いる。
図４８Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図４８Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図４８Ａの一点鎖線Ａ−Ｂ間の断面を示している。図４８Ｃは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図４８Ａの一点鎖線Ｇ−Ｈ間の断面を示している。図４８Ａ〜図４８Ｃに示す工程において、ハードマスク１１２をマスクとして、ＲＩＥ等の異方性ドライエッチングを行うことにより、ハードマスク１１２から露出するダミーゲート電極１０５を除去する。すなわち、ｐ型ＭＯＳトランジスタ形成領域９２におけるダミーゲート電極１０５を除去する。この場合、ゲート絶縁膜８とダミーゲート電極１０５とのエッチング選択比の違いによって、ダミーゲート電極１０５のみを選択的に除去する。エッチングガスとして、例えば、Ｃｌ２ガス、Ｂｒ２ガス、ＨＢｒガス等を用いる。また、異方性ドライエッチングを行うとともに、ＴＭＡＨを用いたウェットエッチングを行ってもよい。
ゲート絶縁膜８のエッチング選択比は、ダミーゲート電極１０５のエッチング選択比と異なるため、ダミーゲート電極１０５を除去する際に行われる異方性エッチングによって、ゲート絶縁膜８は除去されない。しかし、薬液を用いたウェット処理により突起部６４上に形成されたゲート絶縁膜８が損傷していた場合、異方性ドライエッチングが、ｐ型ＭＯＳトランジスタ形成領域９２におけるゲート絶縁膜８を突き抜ける可能性がある。異方性ドライエッチングがゲート絶縁膜８を突き抜けると、ｐ型ＭＯＳトランジスタ形成領域９２における半導体基板２の突起部６４が削られ、ｐ型ＭＯＳトランジスタ６２の特性が劣化する。実施例２では、薬液を用いたウェット処理によるゲート絶縁膜８の劣化が抑止されている。このため、ダミーゲート電極１０５を除去する際、異方性ドライエッチングが、ｐ型ＭＯＳトランジスタ形成領域９２におけるゲート絶縁膜８を突き抜けることが抑止される。
図４９Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図４９Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図４９Ａの一点鎖線Ａ−Ｂ間の断面を示している。図４９Ｃは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図４９Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図４９Ａ〜図４９Ｃに示す工程において、例えば、スパッタリング法により、ＴｉＮ、ＴａＮ、Ｗ等の金属膜を層間絶縁膜６Ａ及びハードマスク１１２上に形成する。この場合、ｐ型ＭＯＳトランジスタ形成領域９２におけるダミーゲート電極１０５を除去した部分に、金属膜が埋め込まれる。次に、ＣＭＰで金属膜を平坦化するととともに、ハードマスク１１２を除去する。これにより、ｐ型ＭＯＳトランジスタ形成領域９２におけるゲート絶縁膜８上にゲート電極８１が形成される。ゲート電極８１は、半導体基板２の突起部６４を跨ぐようにしてゲート絶縁膜８上に形成される。ゲート電極８１の材料として金属膜を用いる場合、ゲート電極８１はメタルゲート電極とも呼ばれる。
図５０Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図５０Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図５０Ａの一点鎖線Ａ−Ｂ間の断面を示している。図５０Ｃは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図５０Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図５０Ａ〜図５０Ｃに示す工程において、層間絶縁膜６Ａ上にハードマスク１１３を形成する。ハードマスク１１３は、例えば、ＳｉＮ膜又はＳｉＮ膜とＳｉＯ２膜との積層膜である。次に、フォトリソグラフィにより、ハードマスク１１３上にレジストパターンを形成する。次いで、ハードマスク１１３上のレジストパターンをマスクとして、ＲＩＥ等の異方性ドライエッチングを行うことにより、ハードマスク１１３をパターニングする。これにより、ｎ型ＭＯＳトランジスタ形成領域９１Ａ、９１Ｂが開口されたハードマスク１１３が層間絶縁膜６Ａ上に形成される。ハードマスク１１３は、ｐ型ＭＯＳトランジスタ形成領域９２におけるゲート電極８１を覆っている。エッチングガスとして、例えば、ＣＦ４ガス、Ｃ４Ｆ８ガス、ＣＨＦ３ガス等を用いる。
図５１Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図５１Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図５１Ａの一点鎖線Ａ−Ｂ間の断面を示している。図５１Ｃは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図５１Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図５１Ａ〜図５１Ｃに示す工程において、ハードマスク１１３をマスクとして、ＲＩＥ等の異方性ドライエッチングを行うことにより、ハードマスク１１３から露出するダミーゲート電極１０５を除去する。すなわち、ｎ型ＭＯＳトランジスタ形成領域９１Ａ、９１Ｂにおけるダミーゲート電極１０５を除去する。この場合、ゲート絶縁膜８とダミーゲート電極１０５とのエッチング選択比の違いによって、ダミーゲート電極１０５のみを選択的に除去する。エッチングガスとして、例えば、Ｃｌ２ガス、Ｂｒ２ガス、ＨＢｒガス等を用いる。また、異方性ドライエッチングを行うとともに、ＴＭＡＨを用いたウェットエッチングを行ってもよい。
ゲート絶縁膜８のエッチング選択比は、ダミーゲート電極１０５のエッチング選択比と異なるため、ダミーゲート電極１０５を除去する際に行われる異方性エッチングによって、ゲート絶縁膜８は除去されない。しかし、薬液を用いたウェット処理により突起部６４上のゲート絶縁膜８が損傷していた場合、異方性ドライエッチングが、ｎ型ＭＯＳトランジスタ形成領域９１Ａ、９１Ｂにおけるゲート絶縁膜８を突き抜ける可能性がある。エッチングがゲート絶縁膜８を突き抜けると、ｎ型ＭＯＳトランジスタ形成領域９１Ａ、９１Ｂにおける半導体基板２の突起部６４が削られ、ｎ型ＭＯＳトランジスタ６１Ａ、６１Ｂの特性が劣化する。実施例２では、薬液を用いたウェット処理によるゲート絶縁膜８の劣化が抑止されている。このため、ダミーゲート電極１０５を除去する際、異方性ドライエッチングが、ｎ型ＭＯＳトランジスタ形成領域９１Ａ、９１Ｂにおけるゲート絶縁膜８を
突き抜けることが抑止される。
図５２Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図５２Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図５２Ａの一点鎖線Ａ−Ｂ間の断面を示している。図５２Ｃは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図５２Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図５２Ａ〜図５２Ｃに示す工程において、例えば、スパッタリング法により、ＴｉＮ、ＴａＮ、Ｗ等の金属膜を層間絶縁膜６Ａ及びハードマスク１１３上に形成する。この場合、ｎ型ＭＯＳトランジスタ形成領域９１Ａ、９１Ｂにおけるダミーゲート電極１０５を除去した部分に、金属膜が埋め込まれる。次に、ＣＭＰで金属膜を平坦化するととともに、ハードマスク１１３を除去する。これにより、ｎ型ＭＯＳトランジスタ形成領域９１Ａにおけるゲート絶縁膜８上にゲート電極７１Ａが形成され、ｎ型ＭＯＳトランジスタ形成領域９１Ｂにおけるゲート絶縁膜８上にゲート電極７１Ｂが形成される。ゲート電極７１Ａ、７２Ｂは、半導体基板２の突起部６４を跨ぐようにしてゲート絶縁膜８上に形成される。ゲート電極７１Ａ、７１Ｂの材料として金属膜を用いる場合、ゲート電極７１Ａ、７１Ｂはメタルゲート電極とも呼ばれる。
素子分離絶縁膜６３の突出部６５を設けない場合、薬液を用いたウェット処理の際、第１サイドウォール絶縁膜１１及び第２サイドウォール絶縁膜１２の一部が消失する場合がある。この場合、ダミーゲート電極１０５のゲート幅方向におけるダミーゲート電極１０５の側面が露出し、半導体基板２の表面に対するシリサイド形成の際、ダミーゲート電極１０５のゲート幅方向におけるダミーゲート電極１０５の側面がシリサイド化することがある。このため、ダミーゲート電極１０５を除去する工程において、シリサイド化したダミーゲート電極１０５が残存する。シリサイド化したダミーゲート電極１０５が残存することにより、ゲート電極７１Ａ、７１Ｂ、８１を形成する際の金属膜の埋め込み不良が発生する。また、シリサイド化したダミーゲート電極１０５が残存することにより、所望の仕事関数を有するゲート電極７１Ａ、７１Ｂ、８１が形成できなくなる。実施例２では、素子分離絶縁膜６３に突出部６５を設けているため、薬液を用いたウェット処理において、ダミーゲート電極１０５のゲート幅方向におけるダミーゲート電極１０５の側面が露出することが抑止される。これにより、半導体基板２の表面に対するシリサイド形成において、ダミーゲート電極１０５の側面のシリサイド化が抑止される。
図５３Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図５３Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図５３Ａの一点鎖線Ａ−Ｂ間の断面を示している。図５３Ｃは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図５３Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図５３Ａ〜図５３Ｃに示す工程において、例えば、ＣＶＤ法により、層間絶縁膜６Ａ上に層間絶縁膜６Ｂを形成する。次に、ＣＭＰにより層間絶縁膜６Ｂを平坦化する。
図５４Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図５４Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図５４Ａの一点鎖線Ａ−Ｂ間の断面を示している。図５４Ｃは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図５４Ａの一点鎖線Ｅ−Ｆ間の断面を示している。図５４Ａ〜図４５Ｃに示す工程において、コンタクト領域に開口パターンを有するフォトレジストマスクを用いたフォトリソグラフィにより、層間絶縁膜６Ｂ上にレジストパターンを形成する。次に、層間絶縁膜６Ｂ上のレジストパターンをマスクとして、ＲＩＥ等の異方性エッチングを行うことにより、層間絶縁膜６Ｂにコンタクト孔を形成する。次いで、薬液を用いたウェット処理又はアッシングにより、層間絶縁膜６Ｂ上のレジストパターンを除去する。次に、例えば、ＣＶＤ法により、層間絶縁膜６Ｂに形成されたコンタクト孔に、ＴｉＮ、ＴａＮ、Ｗ等の金属膜を形成する。次いで、ＣＭＰにより、層間絶縁膜６Ｂ上の余分な金属膜
を除去することにより、層間絶縁膜６Ｂにコンタクトプラグ７を形成する。
〈変形例１〉
実施例１では、ゲート絶縁膜８上にゲート電極９Ａ、９Ｂ、１０を形成する例を示している。この例に限らず、実施例１において、エッチングによりゲート絶縁膜８を一旦除去した後、ゲート絶縁膜８を再度形成し、再度形成されたゲート絶縁膜８上にゲート電極９Ａ、９Ｂ、１０を形成するようにしてもよい。実施例２では、ゲート絶縁膜８上にゲート電極７１Ａ、７１Ｂ、８１を形成する例を示している。この例に限らず、実施例２において、エッチングによりゲート絶縁膜８を一旦除去した後、ゲート絶縁膜８を再度形成し、再度形成されたゲート絶縁膜８上にゲート電極７１Ａ、７１Ｂ、８１を形成するようにしてもよい。
〈変形例２〉
実施例１では、ゲート電極９Ａ、９Ｂ、１０の材料として金属膜を用いる例を示している。この例に限らず、ゲート電極９Ａ、９Ｂ、１０の材料としてポリシリコンを用い、実施例１に示す工程を以下のように変形してもよい。図１０Ａ〜図１０Ｃに示す工程において、ゲート絶縁膜８及びダミーゲート電極４５をパターニングした後、ハードマスク４６を除去する。図１２Ａ〜図１２Ｃに示す工程及び図１５Ａ〜図１５Ｃに示す工程において、ｎ型ＭＯＳトランジスタ形成領域２１Ａ、２１Ｂにおけるダミーゲート電極４５に不純物をイオン注入する。ｎ型ＭＯＳトランジスタ形成領域２１Ａにおけるダミーゲート電極４５をゲート電極９Ａとして用い、ｎ型ＭＯＳトランジスタ形成領域２１Ｂにおけるダミーゲート電極４５をゲート電極９Ｂとして用いる。図１３Ａ〜図１３Ｃに示す工程及び図１６Ａ〜図１６Ｃに示す工程において、ｐ型ＭＯＳトランジスタ形成領域２２におけるダミーゲート電極４５に不純物をイオン注入する。ｐ型ＭＯＳトランジスタ形成領域２２におけるダミーゲート電極４５をゲート電極１０として用いる。ダミーゲート電極４５をゲート電極９Ａ、９Ｂ、１０として用いるため、図２０Ａ〜図２５Ｃに示す工程は行わない。
実施例２では、ゲート電極７１Ａ、７１Ｂ、８１の材料として金属膜を用いる例を示している。この例に限らず、ゲート電極７１Ａ、７１Ｂ、８１の材料としてポリシリコンを用い、実施例２に示す工程を以下のように変形してもよい。図３７Ａ〜図３７Ｃに示す工程において、ゲート絶縁膜８及びダミーゲート電極１０５をパターニングした後、ハードマスク１０６を除去する。図３９Ａ〜図３９Ｃに示す工程及び図４２Ａ〜図４２Ｃに示す工程において、ｎ型ＭＯＳトランジスタ形成領域９１Ａ、９１Ｂにおけるダミーゲート電極１０５に不純物をイオン注入する。ｎ型ＭＯＳトランジスタ形成領域９１Ａにおけるダミーゲート電極１０５をゲート電極７１Ａとして用い、ｎ型ＭＯＳトランジスタ形成領域９１Ｂにおけるダミーゲート電極１０５をゲート電極７１Ｂとして用いる。図４０Ａ〜図４０Ｃに示す工程及び図４３Ａ〜図４３Ｃに示す工程において、ｐ型ＭＯＳトランジスタ形成領域９２におけるダミーゲート電極１０５に不純物をイオン注入する。ｐ型ＭＯＳトランジスタ形成領域９２におけるダミーゲート電極１０５をゲート電極８１として用いる。ダミーゲート電極１０５をゲート電極７１Ａ、７１Ｂ、８１として用いるため、図４７Ａ〜図５２Ｃに示す工程は行わない。
１ 半導体装置
２ 半導体基板
３、６３ 素子分離絶縁膜
４Ａ、４Ｂ、６１Ａ、６１Ｂ ｎ型ＭＯＳトランジスタ
５、６２ ｐ型ＭＯＳトランジスタ
６Ａ、６Ｂ 層間絶縁膜
７ コンタクトプラグ
８ ゲート絶縁膜
９Ａ、９Ｂ、１０、７１Ａ、７１Ｂ、８１ ゲート電極
１１ 第１サイドウォール絶縁膜
１２ 第２サイドウォール絶縁膜
１３Ａ、１３Ｂ、１５Ａ、１５Ｂ、７２Ａ、７２Ｂ、８２Ａ、８２Ｂ ＬＤＤ領域
１４Ａ、１４Ｂ、１６Ａ、１６Ｂ、７３Ａ、７３Ｂ、８３Ａ、８３Ｂ ソース・ドレイン領域
１７ ウェル領域
１８ シリサイド
２１Ａ、２１Ｂ、９１Ａ、９１Ｂ ｎ型ＭＯＳトランジスタ形成領域
２２、９２ ｐ型ＭＯＳトランジスタ形成領域
３１、６５ 突出部
４４、４７、４８、４９、５０、１０４、１０７、１０８、１０９、１１０ レジストパターン
４５、１０５ ダミーゲート電極

Claims (8)

  1. 基板に、前記基板の表面よりも上方に突出する突出部を有する素子分離絶縁膜を形成する工程と、
    前記基板上及び前記素子分離絶縁膜上に第１膜を形成する工程と、
    前記第１膜を研磨して前記突出部を露出させる工程と、
    前記第１膜を研磨する工程の後、前記第１膜上と前記突出部上とに跨る第１レジストパターンを形成する工程と、
    前記第１レジストパターンをマスクとして前記第１膜をパターニングし、第１パターンを形成する工程と、
    前記第１パターンの側面にサイドウォール膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。
  2. 前記サイドウォール膜を形成する工程の後、前記基板上に第２レジストパターンを形成する工程と、
    前記第１パターン、前記サイドウォール膜及び前記第２レジストパターンをマスクとして前記基板に不純物を注入する工程と、
    薬液処理により前記第２レジストパターンを除去する工程と、を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第２レジストパターンを除去する工程の後、前記基板上に金属膜を形成する工程と、
    熱処理を行い、前記基板にシリサイドを形成する工程と、
    薬液処理により前記基板上の未反応の前記金属膜を除去する工程と、を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記基板上に前記金属膜を形成する前に、前記基板を洗浄する工程を有することを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記不純物を注入する工程の後、前記基板上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜を研磨して、前記第１パターンを露出させる工程と、
    前記第１絶縁膜を研磨する工程の後、前記第１パターンを除去する工程と、
    前記第１パターンを除去する工程の後に、前記第１絶縁膜上に金属膜を形成する工程と、
    前記金属膜を研磨して、前記絶縁膜を露出させる工程と、を有することを特徴とする請求項２乃至４の何れか一項に記載の半導体装置の製造方法。
  6. 前記突出部を有する前記素子分離絶縁膜を形成する工程は、
    前記基板に溝を形成する工程と、
    前記溝に第２絶縁膜を形成する工程と、
    前記第２絶縁膜を研磨する工程と、
    前記第２絶縁膜を研磨する工程の後、前記第２絶縁膜上に第３レジストパターンを形成する工程と、
    前記第３レジストパターンをマスクとして前記第２絶縁膜をエッチングし、前記第３レジストパターンで覆われていない領域の前記第２絶縁膜の上面を、前記基板の表面よりも低くする工程と、を有することを特徴とする請求項１乃至５の何れか一項に記載の半導体装置の製造方法。
  7. 基板と、
    前記基板に形成され、前記基板の表面よりも上方に突出する突出部を有する素子分離絶
    縁膜と、
    前記基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ゲート電極のゲート長方向における前記ゲート電極の側面に形成されたサイドウォール膜と、を備え、
    前記ゲート電極のゲート幅方向における前記ゲート電極の側面が前記突出部によって覆われていることを特徴とする半導体装置。
  8. 前記基板は、前記基板の表面から上方に向かって突起する突起部を有し、
    前記ゲート絶縁膜は、前記突起部を跨ぐようにして前記突起部の上面及び側面に形成されており、
    前記ゲート電極は、前記突起部を跨ぐようにして前記ゲート絶縁膜上に形成されていることを特徴とする請求項７に記載の半導体装置。
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