JP3264264B2 - 相補型集積回路とその製造方法 - Google Patents
相補型集積回路とその製造方法Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、相補型集積回路と
その製造方法に関するものであり、更に詳しくは、構成
材料が異なる複数種のゲート電極を有する相補型ＭＩＳ
ＦＥＴとその製造方法に関するものである。
その製造方法に関するものであり、更に詳しくは、構成
材料が異なる複数種のゲート電極を有する相補型ＭＩＳ
ＦＥＴとその製造方法に関するものである。
【０００２】
【従来の技術】従来から、相補型集積回路特には、相補
型ＭＩＳＦＥＴ集積回路は広く知られており、従来の相
補型ＭＩＳＦＥＴ集積回路としては、例えば、ゲート電
極として燐を拡散したｎ型のポリシリコンが広く用いら
れてきた。当該ｎ型ポリシリコンは耐熱性、耐薬品性が
高く、高濃度の不純物導入が容易で、ゲート絶縁膜と良
好な界面が形成されるという利点がある。ただしｎ型ポ
リシリコンをゲート電極に用いると、ｐチャネルＦＥＴ
のしきい値が所望の値より高くなるため、カウンタドー
プ（ｐチャネルＦＥＴにおいてはｐ型不純物を基板のご
く表面にのみ導入する手法）によってｐチャネルＦＥＴ
のしきい値を下げる手法が用いられてきた。
型ＭＩＳＦＥＴ集積回路は広く知られており、従来の相
補型ＭＩＳＦＥＴ集積回路としては、例えば、ゲート電
極として燐を拡散したｎ型のポリシリコンが広く用いら
れてきた。当該ｎ型ポリシリコンは耐熱性、耐薬品性が
高く、高濃度の不純物導入が容易で、ゲート絶縁膜と良
好な界面が形成されるという利点がある。ただしｎ型ポ
リシリコンをゲート電極に用いると、ｐチャネルＦＥＴ
のしきい値が所望の値より高くなるため、カウンタドー
プ（ｐチャネルＦＥＴにおいてはｐ型不純物を基板のご
く表面にのみ導入する手法）によってｐチャネルＦＥＴ
のしきい値を下げる手法が用いられてきた。
【０００３】ところが、集積回路そのものの微細化に伴
い、表面に導入するカウンタドープ不純物の深さを浅く
していく必要があるため、ｎ型ゲートを用いたｐチャネ
ルＦＥＴの実現は困難になって来た。この課題に対応す
るため、ゲート長が例えば０．２５ｎｍ以下では、ｎチ
ャネルＦＥＴにはｎ型ポリシリコン、ｐチャネルＦＥＴ
にはｐ型ポリシリコンを用いる、いわゆるｐｎゲート構
成が採用されている。
い、表面に導入するカウンタドープ不純物の深さを浅く
していく必要があるため、ｎ型ゲートを用いたｐチャネ
ルＦＥＴの実現は困難になって来た。この課題に対応す
るため、ゲート長が例えば０．２５ｎｍ以下では、ｎチ
ャネルＦＥＴにはｎ型ポリシリコン、ｐチャネルＦＥＴ
にはｐ型ポリシリコンを用いる、いわゆるｐｎゲート構
成が採用されている。
【０００４】かかるｐｎゲート構成ではｎチャネル型、
ｐチャネル型それぞれに適したゲート材料を用いるた
め、従来の燐を拡散したｎ型ポリシリコンのみを用いる
ｎｎゲート構成に比べて特にｐチャネルＦＥＴの微細化
が容易である。また、ｐｎゲート構成においては、２種
類のゲート材料を同一基板上に形成することが比較的容
易である。すなわち、基板上に不純物を含まないポリシ
リコンを堆積し、ｎチャネルＦＥＴ部分にのみｎ型不純
物を、ｐチャネル型ＦＥＴ部分にｐ型不純物を、それぞ
れイオン注入法により局所的に導入することで、ｎ型と
ｐ型のポリシリコンを形成することができる。
ｐチャネル型それぞれに適したゲート材料を用いるた
め、従来の燐を拡散したｎ型ポリシリコンのみを用いる
ｎｎゲート構成に比べて特にｐチャネルＦＥＴの微細化
が容易である。また、ｐｎゲート構成においては、２種
類のゲート材料を同一基板上に形成することが比較的容
易である。すなわち、基板上に不純物を含まないポリシ
リコンを堆積し、ｎチャネルＦＥＴ部分にのみｎ型不純
物を、ｐチャネル型ＦＥＴ部分にｐ型不純物を、それぞ
れイオン注入法により局所的に導入することで、ｎ型と
ｐ型のポリシリコンを形成することができる。
【０００５】例えば、図７を参照すると、まず図７
（ａ）に示す様に、適宜の基板１上に半導体層を形成
し、所定の素子分離領域２を介してｎウェル領域３Ｂと
ｐウェル領域３Ａを形成した後、ゲート絶縁膜７とポリ
シリコン膜２１を堆積し、次いで図７（ｂ）に示す様
に、ゲート電極２１をそれぞれのウェル領域３Ａ及び３
Ｂに形成する。
（ａ）に示す様に、適宜の基板１上に半導体層を形成
し、所定の素子分離領域２を介してｎウェル領域３Ｂと
ｐウェル領域３Ａを形成した後、ゲート絶縁膜７とポリ
シリコン膜２１を堆積し、次いで図７（ｂ）に示す様
に、ゲート電極２１をそれぞれのウェル領域３Ａ及び３
Ｂに形成する。
【０００６】その後、図７（ｃ）に示す様に、例えばｐ
チャネルＦＥＴ領域のみをフォトレジスト２０１で覆っ
てｎチャネルＦＥＴ領域にのみｎ型不純物をイオン注入
することでｎチャネルＦＥＴのゲートをｎ型ゲート２１
Ａに転換するとともにｎ型ソース・ドレイン拡散層５Ａ
を形成し、引続き図７（ｄ）に示す様に、ｎチャネルＦ
ＥＴ部分のみを新たにフォトレジスト２０１で覆ってｐ
チャネルＦＥＴにのみｐ型不純物をイオン注入すること
でｐチャネルＦＥＴのゲートをｐ型ゲート２１Ｂに転換
するとともにｐ型ソース・ドレイン拡散層５Ｂを形成す
る。
チャネルＦＥＴ領域のみをフォトレジスト２０１で覆っ
てｎチャネルＦＥＴ領域にのみｎ型不純物をイオン注入
することでｎチャネルＦＥＴのゲートをｎ型ゲート２１
Ａに転換するとともにｎ型ソース・ドレイン拡散層５Ａ
を形成し、引続き図７（ｄ）に示す様に、ｎチャネルＦ
ＥＴ部分のみを新たにフォトレジスト２０１で覆ってｐ
チャネルＦＥＴにのみｐ型不純物をイオン注入すること
でｐチャネルＦＥＴのゲートをｐ型ゲート２１Ｂに転換
するとともにｐ型ソース・ドレイン拡散層５Ｂを形成す
る。
【０００７】
【発明が解決しようとする課題】処で、ｎチャネル型と
ｐチャネル型の２種のＭＩＳＦＥＴを組み合わせて回路
を構成する相補型ＭＩＳＦＥＴ集積回路においては、ｎ
チャネルＦＥＴとｐチャネルＦＥＴとで別々の材料を用
いてゲート電極を形成することが、ＭＩＳＦＥＴを微細
化して高集積度を達成するために有効である。
ｐチャネル型の２種のＭＩＳＦＥＴを組み合わせて回路
を構成する相補型ＭＩＳＦＥＴ集積回路においては、ｎ
チャネルＦＥＴとｐチャネルＦＥＴとで別々の材料を用
いてゲート電極を形成することが、ＭＩＳＦＥＴを微細
化して高集積度を達成するために有効である。
【０００８】なぜなら良好な特性を得るのに適したゲー
ト材料の仕事関数（材料固有の電気的ポテンシャル）は
ｎチャネルＦＥＴとｐチャネルＦＥＴとで異なり、一種
類の材料のみを用いるとｎチャネルＦＥＴとｐチャネル
ＦＥＴで両方同時に良好な特性を得ることが困難になる
からである。具体的には、一方に適するゲート材料を用
いると、他方においてしきい値が望ましい値より高くな
りすぎる。この問題はＭＩＳＦＥＴが比較的大きけれ
ば、カウンタドープ法によってしきい値を調節すること
で対処可能である。しかし微細化が進むと、しきい値調
整用不純物の深さ分布を極めて浅くかつ高濃度にするこ
とが必要となるため、カウンタドープ法の適用が困難と
なる。
ト材料の仕事関数（材料固有の電気的ポテンシャル）は
ｎチャネルＦＥＴとｐチャネルＦＥＴとで異なり、一種
類の材料のみを用いるとｎチャネルＦＥＴとｐチャネル
ＦＥＴで両方同時に良好な特性を得ることが困難になる
からである。具体的には、一方に適するゲート材料を用
いると、他方においてしきい値が望ましい値より高くな
りすぎる。この問題はＭＩＳＦＥＴが比較的大きけれ
ば、カウンタドープ法によってしきい値を調節すること
で対処可能である。しかし微細化が進むと、しきい値調
整用不純物の深さ分布を極めて浅くかつ高濃度にするこ
とが必要となるため、カウンタドープ法の適用が困難と
なる。
【０００９】一方、ｐｎゲート構成は２種類のゲート材
料を使い分ける一手法といえる。しかしながら、従来の
ｐｎゲート構成では、ポリシリコン中のｎ型またはｐ型
の不純物濃度が十分高められないという問題がある。す
なわち不純物はイオン注入法によりポリシリコン上面か
ら導入され、拡散によってゲート絶縁膜と接するポリシ
リコン下面に送られる。不純物（特にｐ型のホウ素）が
ゲート絶縁膜を突抜けてしまう現象が起こるので、拡散
温度を高めたり拡散時間を伸ばすことには制限がある。
料を使い分ける一手法といえる。しかしながら、従来の
ｐｎゲート構成では、ポリシリコン中のｎ型またはｐ型
の不純物濃度が十分高められないという問題がある。す
なわち不純物はイオン注入法によりポリシリコン上面か
ら導入され、拡散によってゲート絶縁膜と接するポリシ
リコン下面に送られる。不純物（特にｐ型のホウ素）が
ゲート絶縁膜を突抜けてしまう現象が起こるので、拡散
温度を高めたり拡散時間を伸ばすことには制限がある。
【００１０】このためポリシリコン下面の不純物濃度が
低くなり、ＦＥＴ動作時にポリシリコン下面に空乏層が
形成され、ＦＥＴの実効的なゲート絶縁膜の厚さが増
し、ＦＥＴの性能が劣化するという問題がある。このゲ
ート空乏化問題はＦＥＴが微細化され、ゲート絶縁膜が
薄くなるほど厳しく、特にゲート長が０．１ｎｍ程度以
下で顕著となる。
低くなり、ＦＥＴ動作時にポリシリコン下面に空乏層が
形成され、ＦＥＴの実効的なゲート絶縁膜の厚さが増
し、ＦＥＴの性能が劣化するという問題がある。このゲ
ート空乏化問題はＦＥＴが微細化され、ゲート絶縁膜が
薄くなるほど厳しく、特にゲート長が０．１ｎｍ程度以
下で顕著となる。
【００１１】一方、ゲート空乏化問題は、ゲート材料と
して金属を用いることで解決することが可能である。金
属は空乏化を起こさないだけではなく、多くの場合ゲー
トの抵抗が下がるという利点もある。あるいは高濃度の
不純物を堆積と同時に添加した半導体を用いることも効
果がある。
して金属を用いることで解決することが可能である。金
属は空乏化を起こさないだけではなく、多くの場合ゲー
トの抵抗が下がるという利点もある。あるいは高濃度の
不純物を堆積と同時に添加した半導体を用いることも効
果がある。
【００１２】ところが金属ゲート材料を使用する場合、
あるいは堆積時ドーピングをした半導体を用いる場合、
同一基板上に２種類のゲート電極を形成することが困難
であるという問題がある。すなわち、従来のｐｎゲート
のようにイオン注入法で２種のゲート材料を作り分ける
方法が使えない。
あるいは堆積時ドーピングをした半導体を用いる場合、
同一基板上に２種類のゲート電極を形成することが困難
であるという問題がある。すなわち、従来のｐｎゲート
のようにイオン注入法で２種のゲート材料を作り分ける
方法が使えない。
【００１３】また、一般に金属ゲート電極に関しては、
エッチングによる加工がポリシリコンに比べて難しいと
いう問題もある。従って、本発明の目的は、上記した従
来技術の欠点を改良し、ｎチャネルＦＥＴとｐチャネル
ＦＥＴとで異なるゲート材料を用い、かつゲート空乏化
の問題を抑えた、微細かつ高性能な相補型ＭＩＳＦＥＴ
集積回路を容易に製造する手段を提供することにある。
エッチングによる加工がポリシリコンに比べて難しいと
いう問題もある。従って、本発明の目的は、上記した従
来技術の欠点を改良し、ｎチャネルＦＥＴとｐチャネル
ＦＥＴとで異なるゲート材料を用い、かつゲート空乏化
の問題を抑えた、微細かつ高性能な相補型ＭＩＳＦＥＴ
集積回路を容易に製造する手段を提供することにある。
【００１４】更に、本発明の他の目的は、金属材料の加
工困難さを回避し、ｎチャネルＦＥＴとｐチャネルＦＥ
Ｔとで異なる金属ゲート材料を用いた相補型ＭＩＳＦＥ
Ｔ集積回路を容易に製造する手段を提供することであ
る。
工困難さを回避し、ｎチャネルＦＥＴとｐチャネルＦＥ
Ｔとで異なる金属ゲート材料を用いた相補型ＭＩＳＦＥ
Ｔ集積回路を容易に製造する手段を提供することであ
る。
【００１５】
【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、本発明に係る第１の態様として
は、ジルコニウムまたはハフニウムから選択された一つ
で構成される第１の金属材料をゲート電極とするｎチャ
ネル素子と、珪化白金、珪化イリジウム、コバルト、ニ
ッケル、ロジウム、パラジウム、レニウム、金から選択
された一つで構成される第２の金属材料をゲート電極と
するｐチャネル素子とを有する相補型集積回路であり、
又第２の態様としては、半導体基板上に所定の素子分離
領域を介してｎチャネル素子形成領域とｐチャネル素子
形成領域とを形成する工程、それぞれの領域にダミーゲ
ート電極を同時に形成する工程、次いでそれぞれの素子
形成領域に個別にそれぞれのダミーゲート電極をマスク
として所定の拡散領域を形成する工程、当該ダミーゲー
ト電極を含めて当該半導体基板全体に絶縁層を形成する
工程、当該絶縁層内の一方のダミーゲート電極を除去し
て、ジルコニウムまたはハフニウムから選択された一つ
で構成される第１の金属材料で構成されるゲート電極材
料を当該ダミーゲート電極を除去する事によって形成さ
れた当該絶縁層内の第１の溝部に埋め込む工程、当該絶
縁層内の他方のダミーゲート電極を除去して、珪化白
金、珪化イリジウム、コバルト、ニッケル、ロジウム、
パラジウム、レニウム、金から選択された一つで構成さ
れる第２の金属材料で構成されるゲート電極材料を当該
ダミーゲート電極を除去する事によって形成された当該
絶縁層内の第２の溝部に埋め込む工程とから構成されて
いる相補型集積回路の製造方法である。
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、本発明に係る第１の態様として
は、ジルコニウムまたはハフニウムから選択された一つ
で構成される第１の金属材料をゲート電極とするｎチャ
ネル素子と、珪化白金、珪化イリジウム、コバルト、ニ
ッケル、ロジウム、パラジウム、レニウム、金から選択
された一つで構成される第２の金属材料をゲート電極と
するｐチャネル素子とを有する相補型集積回路であり、
又第２の態様としては、半導体基板上に所定の素子分離
領域を介してｎチャネル素子形成領域とｐチャネル素子
形成領域とを形成する工程、それぞれの領域にダミーゲ
ート電極を同時に形成する工程、次いでそれぞれの素子
形成領域に個別にそれぞれのダミーゲート電極をマスク
として所定の拡散領域を形成する工程、当該ダミーゲー
ト電極を含めて当該半導体基板全体に絶縁層を形成する
工程、当該絶縁層内の一方のダミーゲート電極を除去し
て、ジルコニウムまたはハフニウムから選択された一つ
で構成される第１の金属材料で構成されるゲート電極材
料を当該ダミーゲート電極を除去する事によって形成さ
れた当該絶縁層内の第１の溝部に埋め込む工程、当該絶
縁層内の他方のダミーゲート電極を除去して、珪化白
金、珪化イリジウム、コバルト、ニッケル、ロジウム、
パラジウム、レニウム、金から選択された一つで構成さ
れる第２の金属材料で構成されるゲート電極材料を当該
ダミーゲート電極を除去する事によって形成された当該
絶縁層内の第２の溝部に埋め込む工程とから構成されて
いる相補型集積回路の製造方法である。
【００１６】
【発明の実施の形態】即ち、本発明に係る当該相補型集
積回路及び相補型集積回路の製造方法は、上記した様な
基本的な技術構成を採用しているものであって、より具
体的には、相補型ＭＩＳＦＥＴ集積回路を、第１の金属
材料からなるゲート電極とするｎチャネル素子と、第２
の金属材料からなるゲート電極とするｐチャネル素子と
を有する構成とする事によって、ゲートの空乏化を防ぐ
ことができるとともに、ｎチャネル素子とｐチャネル素
子それぞれに適した仕事関数を有するゲート材料を適用
することにより、微細かつ高性能な相補型ＭＩＳＦＥＴ
集積回路が実現できる。
積回路及び相補型集積回路の製造方法は、上記した様な
基本的な技術構成を採用しているものであって、より具
体的には、相補型ＭＩＳＦＥＴ集積回路を、第１の金属
材料からなるゲート電極とするｎチャネル素子と、第２
の金属材料からなるゲート電極とするｐチャネル素子と
を有する構成とする事によって、ゲートの空乏化を防ぐ
ことができるとともに、ｎチャネル素子とｐチャネル素
子それぞれに適した仕事関数を有するゲート材料を適用
することにより、微細かつ高性能な相補型ＭＩＳＦＥＴ
集積回路が実現できる。
【００１７】さらに、本発明によれば、半導体基板上に
第１の薄膜を形成する工程と、第１の薄膜に第１の溝を
形成する工程と、第１の溝を埋め込むように第１のゲー
ト電極材料を堆積する工程と、第１のゲート電極材料を
研磨またはエッチバックして第１の溝内に残す工程と、
第１の薄膜に第２の溝を形成する工程と、第２の溝を埋
め込むように第２のゲート電極材料を堆積する工程と、
前記第２のゲート電極材料を研磨またはエッチバックし
て第２の溝内に残す工程と、によってｎチャネルＦＥＴ
とｐチャネルＦＥＴとで異なるゲート材料を用いた相補
型MISFET集積回路を形成する様にしているので、溝内に
電極材料を埋め込んだ後、研磨またはエッチバックによ
り電極を形成する方法を用いることにより、先に形成さ
れた第１のゲート電極に影響を及ぼすことなく第２のゲ
ート電極を加工・形成することが可能であることから、
同一基板上に複数種類のゲート電極を容易に形成するこ
とが可能になる。
第１の薄膜を形成する工程と、第１の薄膜に第１の溝を
形成する工程と、第１の溝を埋め込むように第１のゲー
ト電極材料を堆積する工程と、第１のゲート電極材料を
研磨またはエッチバックして第１の溝内に残す工程と、
第１の薄膜に第２の溝を形成する工程と、第２の溝を埋
め込むように第２のゲート電極材料を堆積する工程と、
前記第２のゲート電極材料を研磨またはエッチバックし
て第２の溝内に残す工程と、によってｎチャネルＦＥＴ
とｐチャネルＦＥＴとで異なるゲート材料を用いた相補
型MISFET集積回路を形成する様にしているので、溝内に
電極材料を埋め込んだ後、研磨またはエッチバックによ
り電極を形成する方法を用いることにより、先に形成さ
れた第１のゲート電極に影響を及ぼすことなく第２のゲ
ート電極を加工・形成することが可能であることから、
同一基板上に複数種類のゲート電極を容易に形成するこ
とが可能になる。
【００１８】さらに、イオン注入法によりゲート材料を
作り分ける手法によらないから、ゲート材料として任意
の材料を選択することができる。又、ゲート電極の加工
にエッチングを用いないから、エッチングが困難な材料
をゲート電極に適用でき、材料選択の可能性が広がる。
作り分ける手法によらないから、ゲート材料として任意
の材料を選択することができる。又、ゲート電極の加工
にエッチングを用いないから、エッチングが困難な材料
をゲート電極に適用でき、材料選択の可能性が広がる。
【００１９】
【実施例】以下に、本発明に係る相補型集積回路及び相
補型集積回路の製造方法の一具体例の構成を図４を参照
しながら詳細に説明する。図４（ｐ）は、本発明に係る
当該相補型集積回路の一具体例の構成を示す断面図であ
り、図中、ジルコニウムまたはハフニウムから選択され
た一つで構成される第１の金属材料をゲート電極１１と
するｎチャネル素子２１と、珪化白金、珪化イリジウ
ム、コバルト、ニッケル、ロジウム、パラジウム、レニ
ウム、金から選択された一つで構成される第２の金属材
料をゲート電極１２とするｐチャネル素子２２とを有す
ることを相補型集積回路２０が示されている。
補型集積回路の製造方法の一具体例の構成を図４を参照
しながら詳細に説明する。図４（ｐ）は、本発明に係る
当該相補型集積回路の一具体例の構成を示す断面図であ
り、図中、ジルコニウムまたはハフニウムから選択され
た一つで構成される第１の金属材料をゲート電極１１と
するｎチャネル素子２１と、珪化白金、珪化イリジウ
ム、コバルト、ニッケル、ロジウム、パラジウム、レニ
ウム、金から選択された一つで構成される第２の金属材
料をゲート電極１２とするｐチャネル素子２２とを有す
ることを相補型集積回路２０が示されている。
【００２０】即ち、本発明に係る当該相補型集積回路２
０は、図４（ｐ）に示す様に、適宜の基板１に半導体層
３が設けられており、当該半導体層３内に所定の素子分
離領域２を介してｐウェル領域３Ａとｎウェル領域３Ｂ
が形成されている。更に、ｎチャネル素子部２１に於い
ては、当該ｐウェル領域３Ａの表面の１部には、ゲート
絶縁膜７Ａを介して第１の金属材料からなるゲート電極
１１が形成され、且つ当該ゲート電極の両側に於ける当
該ｐウェル領域３Ａには、所定のｎ型不純物が含まれて
いる拡散層４Ａ、５Ａが形成されている。
０は、図４（ｐ）に示す様に、適宜の基板１に半導体層
３が設けられており、当該半導体層３内に所定の素子分
離領域２を介してｐウェル領域３Ａとｎウェル領域３Ｂ
が形成されている。更に、ｎチャネル素子部２１に於い
ては、当該ｐウェル領域３Ａの表面の１部には、ゲート
絶縁膜７Ａを介して第１の金属材料からなるゲート電極
１１が形成され、且つ当該ゲート電極の両側に於ける当
該ｐウェル領域３Ａには、所定のｎ型不純物が含まれて
いる拡散層４Ａ、５Ａが形成されている。
【００２１】同様に、ｐチャネル素子部２２に於いて
は、当該ｎウェル領域３Ｂの表面の１部には、ゲート絶
縁膜７Ｂを介して第２の金属材料からなるゲート電極１
２が形成され、且つ当該ゲート電極の両側に於ける当該
ｎウェル領域３Ａには、所定のｐ型不純物が含まれてい
る拡散層４Ｂ、５Ｂが形成されている。本発明に於ける
当該第２の金属材料としては、レニウムであることが望
ましい。
は、当該ｎウェル領域３Ｂの表面の１部には、ゲート絶
縁膜７Ｂを介して第２の金属材料からなるゲート電極１
２が形成され、且つ当該ゲート電極の両側に於ける当該
ｎウェル領域３Ａには、所定のｐ型不純物が含まれてい
る拡散層４Ｂ、５Ｂが形成されている。本発明に於ける
当該第２の金属材料としては、レニウムであることが望
ましい。
【００２２】又、本発明に於いては、当該半導体基板
は、ＳＯＩでも良く、その場合には、特にｎチャネル素
子とｐチャネル素子２２の為に、ｐウェル領域とｎウェ
ル領域とを別々に形成しなくても良い場合がある。又、
本発明に於いては、当該第１の金属材料は、ｎ+ ポリシ
リコンの仕事関数に近似する仕事関数を有する金属材料
であり、当該第２の金属材料は、ｐ+ ポリシリコンの仕
事関数に近似する仕事関数を有する金属材料である事が
必要である。
は、ＳＯＩでも良く、その場合には、特にｎチャネル素
子とｐチャネル素子２２の為に、ｐウェル領域とｎウェ
ル領域とを別々に形成しなくても良い場合がある。又、
本発明に於いては、当該第１の金属材料は、ｎ+ ポリシ
リコンの仕事関数に近似する仕事関数を有する金属材料
であり、当該第２の金属材料は、ｐ+ ポリシリコンの仕
事関数に近似する仕事関数を有する金属材料である事が
必要である。
【００２３】本発明に於ける当該仕事関数とは、その材
料固有の電気的ポテンシャルを表すものである。一方、
本発明の上記具体例では、当該ゲート電極１１及び１２
は、何れも、当該第１の金属材料若しくは第２の金属材
料でそれぞれ全体が構成された例をしめしたが、本発明
に於いては係る構成に限定されるものではなく、例え
ば、当該ｎチャネル素子２１を構成する当該ゲート電極
１１において、少なくともゲート絶縁膜７Ａと接する当
該ゲート電極部１１の下層部が、当該第１の金属材料で
構成されると共に、その上部は、別の導電性材料で抵抗
性の低い導電性材料を使用して構成されると言うよう
に、多層構造を採用する事も可能である。
料固有の電気的ポテンシャルを表すものである。一方、
本発明の上記具体例では、当該ゲート電極１１及び１２
は、何れも、当該第１の金属材料若しくは第２の金属材
料でそれぞれ全体が構成された例をしめしたが、本発明
に於いては係る構成に限定されるものではなく、例え
ば、当該ｎチャネル素子２１を構成する当該ゲート電極
１１において、少なくともゲート絶縁膜７Ａと接する当
該ゲート電極部１１の下層部が、当該第１の金属材料で
構成されると共に、その上部は、別の導電性材料で抵抗
性の低い導電性材料を使用して構成されると言うよう
に、多層構造を採用する事も可能である。
【００２４】同様に、当該ｐチャネル素子２２を構成す
る当該ゲート電極１２において、少なくともゲート絶縁
膜７Ｂと接する当該ゲート電極部１２の下層部が、当該
第２の金属材料で構成されると共に、その上部は、別の
導電性材料で抵抗性の低い導電性材料を使用して構成さ
れると言うように、多層構造を採用する事も可能であ
る。
る当該ゲート電極１２において、少なくともゲート絶縁
膜７Ｂと接する当該ゲート電極部１２の下層部が、当該
第２の金属材料で構成されると共に、その上部は、別の
導電性材料で抵抗性の低い導電性材料を使用して構成さ
れると言うように、多層構造を採用する事も可能であ
る。
【００２５】処で、従来、金属ゲート材料として考慮さ
れてきた材料としては、アルミニウム、タングステン、
チタン、窒化チタン等があるが、これらは仕事関数がｎ
+ ポリシリコンとｐ+ ポリシリコンの略中間であって、
ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴのいずれにも最適なも
のではなかった。本発明者は、鋭意検討の結果、ｎＭＯ
ＳＦＥＴに最適なｎ+ ポリシリコンと近い仕事関数を持
つ金属材料としてジルコニウムまたはハフニウムが最適
である事を知得したものである。
れてきた材料としては、アルミニウム、タングステン、
チタン、窒化チタン等があるが、これらは仕事関数がｎ
+ ポリシリコンとｐ+ ポリシリコンの略中間であって、
ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴのいずれにも最適なも
のではなかった。本発明者は、鋭意検討の結果、ｎＭＯ
ＳＦＥＴに最適なｎ+ ポリシリコンと近い仕事関数を持
つ金属材料としてジルコニウムまたはハフニウムが最適
である事を知得したものである。
【００２６】係る金属材料は、仕事関数が適切である事
に加えて、化学的にも安定であり、空気中で強固な酸化
被膜を形成して高い耐蝕性を示し、しかも耐熱性も高い
と言う優れた性質を併せ持つと言う特徴がある。但し、
係る材料は、電気抵抗が高いと言う短所を有するので、
当該ゲート節煙膜に接する当該ゲート電極の下層部分を
主として当該第１の金属材料で構成し、その上層部は低
抵抗の金属を積層させた２層又は多層のゲート電極構造
とする事が望ましい。
に加えて、化学的にも安定であり、空気中で強固な酸化
被膜を形成して高い耐蝕性を示し、しかも耐熱性も高い
と言う優れた性質を併せ持つと言う特徴がある。但し、
係る材料は、電気抵抗が高いと言う短所を有するので、
当該ゲート節煙膜に接する当該ゲート電極の下層部分を
主として当該第１の金属材料で構成し、その上層部は低
抵抗の金属を積層させた２層又は多層のゲート電極構造
とする事が望ましい。
【００２７】この場合、当該ジルコニウムまたはハフニ
ウム膜厚は３ｎｍ程度若しくはそれ以上である事が望ま
しい。一方、当該上層部を構成する金属としては、例え
ば、低抵抗であって且つ加工が容易なタングステンを使
用する事が望ましく、場合によっては、従来シリコンプ
ロセスで広く用いられている珪化チタン等の各種珪化金
属を使用する事も可能である。
ウム膜厚は３ｎｍ程度若しくはそれ以上である事が望ま
しい。一方、当該上層部を構成する金属としては、例え
ば、低抵抗であって且つ加工が容易なタングステンを使
用する事が望ましく、場合によっては、従来シリコンプ
ロセスで広く用いられている珪化チタン等の各種珪化金
属を使用する事も可能である。
【００２８】更に、当該上層金属の下端部には、窒化チ
タン、窒化タングステン等の密着層を設ける事も望まし
い。一方、ｐＭＯＳＦＥＴに最適なｐ+ ポリシリコンと
近い仕事関数を持つ金属材料として珪化白金、珪化イリ
ジウム、コバルト、ニッケル、ロジウム、パラジウム、
レニウム、金等が最適である事を知得したものであり、
係る金属材料群の中から選択された一つの金属材料が使
用される。
タン、窒化タングステン等の密着層を設ける事も望まし
い。一方、ｐＭＯＳＦＥＴに最適なｐ+ ポリシリコンと
近い仕事関数を持つ金属材料として珪化白金、珪化イリ
ジウム、コバルト、ニッケル、ロジウム、パラジウム、
レニウム、金等が最適である事を知得したものであり、
係る金属材料群の中から選択された一つの金属材料が使
用される。
【００２９】かかる金属に関しても、ｎＭＯＳＦＥＴと
同様に、ゲート絶縁膜７Ｂに接する当該ゲート電極部分
にのみ係る第２の金属材料を使用し、その上層部は、低
抵抗の金属を積層させた２層又は多層のゲート電極構造
とする事が望ましい。又、従来と同様にｎＭＯＳＦＥＴ
に対してｎ+ ポリシリコン、或いはｐＭＯＳＦＥＴに対
してｐ+ ポリシリコンを用いる場合に於いても本発明は
効力がある。
同様に、ゲート絶縁膜７Ｂに接する当該ゲート電極部分
にのみ係る第２の金属材料を使用し、その上層部は、低
抵抗の金属を積層させた２層又は多層のゲート電極構造
とする事が望ましい。又、従来と同様にｎＭＯＳＦＥＴ
に対してｎ+ ポリシリコン、或いはｐＭＯＳＦＥＴに対
してｐ+ ポリシリコンを用いる場合に於いても本発明は
効力がある。
【００３０】つまり、本発明に係る製造方法を使用する
とｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとでゲート材料は別
々に堆積されるから、ポリシリコンにイオン注入によっ
て不純物を導入する代わりに堆積と同時に高濃度のｎま
たはｐ型不純物を導入する事が可能となる。係る方法に
よって、従来の方法に比べてゲート絶縁膜近傍の不純物
濃度を高め、ゲートの空乏化を抑制する事が可能とな
る。
とｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとでゲート材料は別
々に堆積されるから、ポリシリコンにイオン注入によっ
て不純物を導入する代わりに堆積と同時に高濃度のｎま
たはｐ型不純物を導入する事が可能となる。係る方法に
よって、従来の方法に比べてゲート絶縁膜近傍の不純物
濃度を高め、ゲートの空乏化を抑制する事が可能とな
る。
【００３１】係る場合に於いても、ゲート絶縁膜に接す
る部分にのみｎ+ ポリシリコン又はｐ+ ポリシリコンを
用い、多層構造としてゲート電極の抵抗を下げる様にす
る事も可能である。以下に、本発明に係る当該相補型集
積回路と相補型集積回路の製造方法に係る具体例を図１
乃至図４を参照しながら詳細に説明する。
る部分にのみｎ+ ポリシリコン又はｐ+ ポリシリコンを
用い、多層構造としてゲート電極の抵抗を下げる様にす
る事も可能である。以下に、本発明に係る当該相補型集
積回路と相補型集積回路の製造方法に係る具体例を図１
乃至図４を参照しながら詳細に説明する。
【００３２】図１乃至図４を参照すると、本発明の一具
体例としての相補型ＭＩＳＦＥＴ集積回路２０の、製造
工程に沿った断面図が示されている。本具体例において
は、ゲート電極形成前にソース・ドレイン拡散層を形成
するものである。つまり、半導体基板１にｐウェル３
Ａ、ｎウェル３Ｂ、素子分離絶縁膜２を通常の方法で形
成した後、保護膜１０１と膜１０２を順次堆積する（図
１（ａ））。
体例としての相補型ＭＩＳＦＥＴ集積回路２０の、製造
工程に沿った断面図が示されている。本具体例において
は、ゲート電極形成前にソース・ドレイン拡散層を形成
するものである。つまり、半導体基板１にｐウェル３
Ａ、ｎウェル３Ｂ、素子分離絶縁膜２を通常の方法で形
成した後、保護膜１０１と膜１０２を順次堆積する（図
１（ａ））。
【００３３】次に通常のフォトリソグラフィ法とエッチ
ング法を用いてゲート電極を形成すべき位置にのみ膜１
０１と１０２を残すことでダミーゲートを形成する（図
１（ｂ））。次に、ｐチャネル素子領域のみをフォトレ
ジスト２０１で覆い、ｎチャネル素子領域にｎ型不純物
をイオン注入してｎ型の浅いソース・ドレイン拡散層４
Ａを形成する（図１（ｃ））。
ング法を用いてゲート電極を形成すべき位置にのみ膜１
０１と１０２を残すことでダミーゲートを形成する（図
１（ｂ））。次に、ｐチャネル素子領域のみをフォトレ
ジスト２０１で覆い、ｎチャネル素子領域にｎ型不純物
をイオン注入してｎ型の浅いソース・ドレイン拡散層４
Ａを形成する（図１（ｃ））。
【００３４】次にフォトレジストを剥離し、新たにｎチ
ャネル素子領域のみをフォトレジスト２０１で覆い、ｐ
チャネル素子領域にｐ型不純物をイオン注入してｐ型の
浅いソース・ドレイン拡散層４Ｂを形成する（図１
（ｄ））。次にフォトレジストを剥離し、ダミーゲート
の側面にＣＶＤとエッチバックを用いる通常の手法で側
壁絶縁膜１０４を形成する（図２（ｅ））。
ャネル素子領域のみをフォトレジスト２０１で覆い、ｐ
チャネル素子領域にｐ型不純物をイオン注入してｐ型の
浅いソース・ドレイン拡散層４Ｂを形成する（図１
（ｄ））。次にフォトレジストを剥離し、ダミーゲート
の側面にＣＶＤとエッチバックを用いる通常の手法で側
壁絶縁膜１０４を形成する（図２（ｅ））。
【００３５】次に図１（ｃ）乃至図２（ｅ）と同様の工
程を繰り返して深いソース・ドレイン拡散層５Ａと５Ｂ
を形成する（図２（ｆ）乃至図２（ｈ））。次に基板全
面に絶縁膜１０３を堆積し、これを通常の研磨法または
エッチバック法により平坦化するとともにダミーゲート
の上面を露出させる（図３（ｉ）乃至図３（ｊ））。
程を繰り返して深いソース・ドレイン拡散層５Ａと５Ｂ
を形成する（図２（ｆ）乃至図２（ｈ））。次に基板全
面に絶縁膜１０３を堆積し、これを通常の研磨法または
エッチバック法により平坦化するとともにダミーゲート
の上面を露出させる（図３（ｉ）乃至図３（ｊ））。
【００３６】次にｐチャネル素子領域のみをフォトレジ
スト２０１で覆い、ｎチャネル素子領域のダミーゲート
のみを選択的に除去する（図３（ｋ））。次にフォトレ
ジストを剥離し、前記ダミーゲートを除去した溝内にゲ
ート絶縁膜７Ａを基板の酸化または堆積により形成し、
さらに前記溝を埋め込むようにｎチャネルＦＥＴ用ゲー
ト電極材料１１を堆積する（図３（１））。
スト２０１で覆い、ｎチャネル素子領域のダミーゲート
のみを選択的に除去する（図３（ｋ））。次にフォトレ
ジストを剥離し、前記ダミーゲートを除去した溝内にゲ
ート絶縁膜７Ａを基板の酸化または堆積により形成し、
さらに前記溝を埋め込むようにｎチャネルＦＥＴ用ゲー
ト電極材料１１を堆積する（図３（１））。
【００３７】次にゲート電極材料１１を、絶縁膜１０３
の表面が露出するまで研磨またはエッチバックする（図
４（ｍ））。次に図３（ｋ）乃至図４（ｍ）の工程を繰
り返してｐチャネル素子用のゲート絶縁膜７Ｂ、ゲート
電極材料１２の形成を行う（図４（ｎ）乃至図４
（ｐ））。以後、層間絶縁膜の堆積、ソース・ドレイン
拡散層とゲート電極への接続孔の開口、配線の形成によ
って相補型集積回路であるＭＩＳＦＥＴ２０が完成す
る。
の表面が露出するまで研磨またはエッチバックする（図
４（ｍ））。次に図３（ｋ）乃至図４（ｍ）の工程を繰
り返してｐチャネル素子用のゲート絶縁膜７Ｂ、ゲート
電極材料１２の形成を行う（図４（ｎ）乃至図４
（ｐ））。以後、層間絶縁膜の堆積、ソース・ドレイン
拡散層とゲート電極への接続孔の開口、配線の形成によ
って相補型集積回路であるＭＩＳＦＥＴ２０が完成す
る。
【００３８】係る具体例に於て、保護膜１０１としてシ
リコン酸化膜、膜１０２としてポリシリコン、膜１０３
としてシリコン酸化膜の組み合わせが利用できる。この
ような積層膜を用いれば、図３（ｋ）あるいは図４
（ｎ）におけるダミーゲートの除去において、まず例え
ば塩素ガスを用いてポリシリコン１０２のみを選択的に
エッチング除去し、次いで例えば弗化水素を用いた低ダ
メージのエッチングにより薄いシリコン酸化膜１０１を
除去すればよい。
リコン酸化膜、膜１０２としてポリシリコン、膜１０３
としてシリコン酸化膜の組み合わせが利用できる。この
ような積層膜を用いれば、図３（ｋ）あるいは図４
（ｎ）におけるダミーゲートの除去において、まず例え
ば塩素ガスを用いてポリシリコン１０２のみを選択的に
エッチング除去し、次いで例えば弗化水素を用いた低ダ
メージのエッチングにより薄いシリコン酸化膜１０１を
除去すればよい。
【００３９】溝の底部分はＦＥＴのチャネルとなる部分
であるため、特にダメージを抑える必要があるが、保護
膜１０１を設けることでこの要求に答えることができ
る。次に、本発明に係る当該相補型集積回路及び相補型
集積回路の製造方法の他の具体例の構成について、図５
及び図６を参照しながら詳細に説明する。即ち、図５乃
至図６を参照すると、本発明の他の具体例としての相補
型ＭＩＳＦＥＴ集積回路の、製造工程に沿った断面図が
示されている。
であるため、特にダメージを抑える必要があるが、保護
膜１０１を設けることでこの要求に答えることができ
る。次に、本発明に係る当該相補型集積回路及び相補型
集積回路の製造方法の他の具体例の構成について、図５
及び図６を参照しながら詳細に説明する。即ち、図５乃
至図６を参照すると、本発明の他の具体例としての相補
型ＭＩＳＦＥＴ集積回路の、製造工程に沿った断面図が
示されている。
【００４０】本具体例においては、ゲート電極形成後に
ソース・ドレイン拡散層を形成する。つまり、半導体基
板１にｐウェル３Ａ、ｎウェル３Ｂ、素子分離絶縁膜２
を通常の方法で形成した後、保護膜１１１と膜１１２を
順次堆積する（図５（ａ））。
ソース・ドレイン拡散層を形成する。つまり、半導体基
板１にｐウェル３Ａ、ｎウェル３Ｂ、素子分離絶縁膜２
を通常の方法で形成した後、保護膜１１１と膜１１２を
順次堆積する（図５（ａ））。
【００４１】保護膜１１１としては例えばシリコン窒化
膜、膜１１２としては例えばシリコン酸化膜が適用でき
る。次に通常のフォトリソグラフィ法とエッチング法を
用いてゲート電極を形成すべき位置に溝を形成する（図
５（ｂ））。次に前記溝内にゲート絶縁膜７Ａを基板の
酸化または堆積により形成し、さらに前記溝を埋め込む
ようにｎチャネルＦＥＴ用ゲート電極材料１１を堆積す
る（図５（ｃ））。
膜、膜１１２としては例えばシリコン酸化膜が適用でき
る。次に通常のフォトリソグラフィ法とエッチング法を
用いてゲート電極を形成すべき位置に溝を形成する（図
５（ｂ））。次に前記溝内にゲート絶縁膜７Ａを基板の
酸化または堆積により形成し、さらに前記溝を埋め込む
ようにｎチャネルＦＥＴ用ゲート電極材料１１を堆積す
る（図５（ｃ））。
【００４２】次にゲート電極材料１１を、絶縁膜１１２
の表面が露出するまで研磨またはエッチバックする（図
５（ｄ））。次に図５（ｂ）乃至図５（ｄ）と同様の工
程を繰り返して、ｐチャネル素子用のゲート絶縁膜７
Ｂ、ゲート電極材料１２の形成を行う（図５（ｅ）乃至
図６（ｇ））。
の表面が露出するまで研磨またはエッチバックする（図
５（ｄ））。次に図５（ｂ）乃至図５（ｄ）と同様の工
程を繰り返して、ｐチャネル素子用のゲート絶縁膜７
Ｂ、ゲート電極材料１２の形成を行う（図５（ｅ）乃至
図６（ｇ））。
【００４３】次に膜１１１及び１１２を選択的にエッチ
ング除去する（図５（ｈ））。膜１１２がシリコン酸化
膜であればエッチングに弗化水素を用いればよい。ただ
し膜１１１が薄ければ膜１１１を残しておいても良い。
以後は図１（ｃ）乃至図２（ｈ）と同様にイオン注入と
側壁形成等を行なってソース・ドレイン拡散層４Ａ、５
Ａ、４Ｂ、５Ｂを形成する（図６（ｉ））。
ング除去する（図５（ｈ））。膜１１２がシリコン酸化
膜であればエッチングに弗化水素を用いればよい。ただ
し膜１１１が薄ければ膜１１１を残しておいても良い。
以後は図１（ｃ）乃至図２（ｈ）と同様にイオン注入と
側壁形成等を行なってソース・ドレイン拡散層４Ａ、５
Ａ、４Ｂ、５Ｂを形成する（図６（ｉ））。
【００４４】以後、層間絶縁膜の堆積、ソース・ドレイ
ン拡散層とゲート電極への接続孔の開口、配線の形成に
よってＭＩＳＦＥＴが完成する。以上の実施例における
製造工程においては、後から形成されるゲート電極１２
の形成の間、ゲート電極１１は絶縁膜１０３に埋設され
た状態にある。このためゲート電極１２の形成工程がゲ
ート電極１１と干渉することがなく、２種類のゲート電
極を同一基板上に容易に作り分けることを可能にすると
いう効果がある。
ン拡散層とゲート電極への接続孔の開口、配線の形成に
よってＭＩＳＦＥＴが完成する。以上の実施例における
製造工程においては、後から形成されるゲート電極１２
の形成の間、ゲート電極１１は絶縁膜１０３に埋設され
た状態にある。このためゲート電極１２の形成工程がゲ
ート電極１１と干渉することがなく、２種類のゲート電
極を同一基板上に容易に作り分けることを可能にすると
いう効果がある。
【００４５】さらに、ゲート材料１１と１２の加工は研
磨によって行うことができる。このためエッチングが困
難な材料であっても加工が可能であり、使用する材料の
選択の範囲が広がるという効果がある。以上の実施例に
おいてはソース・ドレイン拡散層４Ａ、５Ａ、ゲート電
極１１と、ソース・ドレイン拡散層４Ｂと５Ｂはゲート
電極１２と、それぞれ自己整合的に形成されるように構
成されている。そのため０．０１ｎｍ以下の微細ＭＩＳ
ＦＥＴに対しても適用可能である。
磨によって行うことができる。このためエッチングが困
難な材料であっても加工が可能であり、使用する材料の
選択の範囲が広がるという効果がある。以上の実施例に
おいてはソース・ドレイン拡散層４Ａ、５Ａ、ゲート電
極１１と、ソース・ドレイン拡散層４Ｂと５Ｂはゲート
電極１２と、それぞれ自己整合的に形成されるように構
成されている。そのため０．０１ｎｍ以下の微細ＭＩＳ
ＦＥＴに対しても適用可能である。
【００４６】ｎチャネル素子用ゲート電極材料１１とし
て、適切な仕事関数を有しかつ安定な金属としてジルコ
ニウム、ハフニウムが使用できる。また、堆積と同時に
燐などをドープしたｎ型ポリシリコン、あるいは拡散に
よって燐などをドープしたポリシリコンを用いても良
い。ｐチャネル素子用ゲート電極材料１２として、適切
な仕事関数を有しかつ安定な金属としてレニウムが使用
できる。いずれの場合も従来のｐｎゲート構成に比べて
ゲート空乏化が抑えられる。
て、適切な仕事関数を有しかつ安定な金属としてジルコ
ニウム、ハフニウムが使用できる。また、堆積と同時に
燐などをドープしたｎ型ポリシリコン、あるいは拡散に
よって燐などをドープしたポリシリコンを用いても良
い。ｐチャネル素子用ゲート電極材料１２として、適切
な仕事関数を有しかつ安定な金属としてレニウムが使用
できる。いずれの場合も従来のｐｎゲート構成に比べて
ゲート空乏化が抑えられる。
【００４７】以上においては、ゲート電極は単一の層か
ら成る場合を図示して説明した。しかし抵抗を下げる等
の目的でゲート電極を複数材質の積層により形成するこ
ともできる。例えば、仕事関数を決めるための材料を下
層に、低抵抗な材料を上層に用いることができ、そのた
めには図１と２におけるゲート電極材料１１と１２を積
層膜とすれば良い。
ら成る場合を図示して説明した。しかし抵抗を下げる等
の目的でゲート電極を複数材質の積層により形成するこ
ともできる。例えば、仕事関数を決めるための材料を下
層に、低抵抗な材料を上層に用いることができ、そのた
めには図１と２におけるゲート電極材料１１と１２を積
層膜とすれば良い。
【００４８】この場合には、以上の説明におけるゲート
電極材料とはゲート電極の最も下端、ゲート絶縁膜に接
する部分の材質を意味する。なぜならＦＥＴの特性を決
定する仕事関数はゲート電極の最下層によって決まるた
めである。ゲート電極が複数の材質を積層して成る場合
は、最下端以外のゲート電極層はｎチャネルＦＥＴとｐ
チャネルＦＥＴで同一であって構わない。
電極材料とはゲート電極の最も下端、ゲート絶縁膜に接
する部分の材質を意味する。なぜならＦＥＴの特性を決
定する仕事関数はゲート電極の最下層によって決まるた
めである。ゲート電極が複数の材質を積層して成る場合
は、最下端以外のゲート電極層はｎチャネルＦＥＴとｐ
チャネルＦＥＴで同一であって構わない。
【００４９】以上においては、FET のソース・ドレイン
拡散層は浅い部分と深い部分とからなる場合を示した。
しかしソース・ドレイン拡散層が単一の深さから成る、
いわゆるシングル・ドレイン構造であっても良く、その
場合は図１ｅないしｈに相当する工程を省略すれば良
い。上記した各具体例から明らかな様に、本発明に係る
当該相補型集積回路の製造方法の具体例としては、例え
ば、半導体基板上にｎウェル領域とｐウェル領域を所定
の素子分離領域を介して形成する工程、それぞれの領域
にダミーゲート電極を同時に形成する工程、次いでそれ
ぞれのウェル領域に個別にそれぞれのダミーゲート電極
をマスクとして所定の拡散領域を形成する工程、当該ダ
ミーゲート電極を含めて当該半導体基板全体に絶縁層を
形成する工程、当該絶縁層内の一方のダミーゲート電極
を除去して第１の金属材料で構成されるゲート電極材料
を当該ダミーゲート電極を除去する事によって形成され
た当該絶縁層内の第１の溝部に埋め込む工程、当該絶縁
層内の他方のダミーゲート電極を除去して第２の金属で
構成されるゲート電極材料を当該ダミーゲート電極を除
去する事によって形成された当該絶縁層内の第２の溝部
に埋め込む工程とから構成されている相補型集積回路の
製造方法であり、又他の具体例としては、半導体基板上
にｎウェル領域とｐウェル領域を所定の素子分離領域を
介して形成する工程、当該半導体基板の表面全体に絶縁
層を形成する工程、当該一方の領域に於ける当該絶縁層
に第１の溝部を形成する工程、当該第１の溝部に第１の
金属材料からなるゲート電極材料を埋め込む工程、当該
他方の領域に於ける当該絶縁層に第２の溝部を形成する
工程、当該第２の溝部に第２の金属材料からなるゲート
電極材料を埋め込む工程、当該絶縁膜を除去した後、そ
れぞれの領域に於て、それぞれのゲート電極材料をマス
クとして当該半導体基板に拡散領域を個別に形成する工
程とから構成されている相補型集積回路の製造方法であ
る。
拡散層は浅い部分と深い部分とからなる場合を示した。
しかしソース・ドレイン拡散層が単一の深さから成る、
いわゆるシングル・ドレイン構造であっても良く、その
場合は図１ｅないしｈに相当する工程を省略すれば良
い。上記した各具体例から明らかな様に、本発明に係る
当該相補型集積回路の製造方法の具体例としては、例え
ば、半導体基板上にｎウェル領域とｐウェル領域を所定
の素子分離領域を介して形成する工程、それぞれの領域
にダミーゲート電極を同時に形成する工程、次いでそれ
ぞれのウェル領域に個別にそれぞれのダミーゲート電極
をマスクとして所定の拡散領域を形成する工程、当該ダ
ミーゲート電極を含めて当該半導体基板全体に絶縁層を
形成する工程、当該絶縁層内の一方のダミーゲート電極
を除去して第１の金属材料で構成されるゲート電極材料
を当該ダミーゲート電極を除去する事によって形成され
た当該絶縁層内の第１の溝部に埋め込む工程、当該絶縁
層内の他方のダミーゲート電極を除去して第２の金属で
構成されるゲート電極材料を当該ダミーゲート電極を除
去する事によって形成された当該絶縁層内の第２の溝部
に埋め込む工程とから構成されている相補型集積回路の
製造方法であり、又他の具体例としては、半導体基板上
にｎウェル領域とｐウェル領域を所定の素子分離領域を
介して形成する工程、当該半導体基板の表面全体に絶縁
層を形成する工程、当該一方の領域に於ける当該絶縁層
に第１の溝部を形成する工程、当該第１の溝部に第１の
金属材料からなるゲート電極材料を埋め込む工程、当該
他方の領域に於ける当該絶縁層に第２の溝部を形成する
工程、当該第２の溝部に第２の金属材料からなるゲート
電極材料を埋め込む工程、当該絶縁膜を除去した後、そ
れぞれの領域に於て、それぞれのゲート電極材料をマス
クとして当該半導体基板に拡散領域を個別に形成する工
程とから構成されている相補型集積回路の製造方法であ
る。
【００５０】又、本発明に於いては、当該第１の溝部に
当該第１の金属材料からなるゲート電極材料を埋め込む
工程若しくは当該第２の溝部に当該第２の金属材料から
なるゲート電極材料を埋め込む工程に於て、当該ゲート
電極材料として当該金属材料に適宜の低抵抗性を示す導
電性材料を積層して埋め込む事が望ましい。
当該第１の金属材料からなるゲート電極材料を埋め込む
工程若しくは当該第２の溝部に当該第２の金属材料から
なるゲート電極材料を埋め込む工程に於て、当該ゲート
電極材料として当該金属材料に適宜の低抵抗性を示す導
電性材料を積層して埋め込む事が望ましい。
【００５１】
【発明の効果】以上説明したように、本発明によれば、
ｎチャネル素子とｐチャネル素子とで異なるゲート電極
材料を用いることで微細化を容易にすること、かつゲー
ト空乏化が抑えることで高性能を確保すること、かつ溝
にゲートを埋め込む製造方法により複数ゲート材料を有
する構成を容易に製造すること、という基本構成に基づ
き、微細化と高性能化を両立し、かつ製造が容易な相補
型ＭＩＳＦＥＴ集積回路が提供される。
ｎチャネル素子とｐチャネル素子とで異なるゲート電極
材料を用いることで微細化を容易にすること、かつゲー
ト空乏化が抑えることで高性能を確保すること、かつ溝
にゲートを埋め込む製造方法により複数ゲート材料を有
する構成を容易に製造すること、という基本構成に基づ
き、微細化と高性能化を両立し、かつ製造が容易な相補
型ＭＩＳＦＥＴ集積回路が提供される。
【００５２】なお、本発明は上記各実施例に限定され
ず、本発明の技術思想の範囲内において、各実施例は適
宜変更され得ることは明らかである。
ず、本発明の技術思想の範囲内において、各実施例は適
宜変更され得ることは明らかである。
【図１】図１は、本発明に係る相補型集積回路の製造方
法の一具体例の構成手順に於ける工程要部の半導体装置
を示す断面図である。
法の一具体例の構成手順に於ける工程要部の半導体装置
を示す断面図である。
【図２】図２は、本発明に係る相補型集積回路の製造方
法の一具体例の構成手順に於ける工程要部の半導体装置
を示す断面図である。
法の一具体例の構成手順に於ける工程要部の半導体装置
を示す断面図である。
【図３】図３は、本発明に係る相補型集積回路の製造方
法の一具体例の構成手順に於ける工程要部の半導体装置
を示す断面図である。
法の一具体例の構成手順に於ける工程要部の半導体装置
を示す断面図である。
【図４】図４は、本発明に係る相補型集積回路の製造方
法の一具体例の構成手順に於ける工程要部の半導体装置
を示す断面図である。
法の一具体例の構成手順に於ける工程要部の半導体装置
を示す断面図である。
【図５】図５は、本発明に係る相補型集積回路の製造方
法の他の具体例の構成手順に於ける工程要部の半導体装
置を示す断面図である。
法の他の具体例の構成手順に於ける工程要部の半導体装
置を示す断面図である。
【図６】図６は、本発明に係る相補型集積回路の製造方
法の他の具体例の構成手順に於ける工程要部の半導体装
置を示す断面図である。
法の他の具体例の構成手順に於ける工程要部の半導体装
置を示す断面図である。
【図７】図７は、従来の相補型集積回路の製造方法の例
を説明する断面図である。
を説明する断面図である。
１…基板 ２…素子分離領域 ３…半導体層 ３Ａ…ｐウェル領域 ３Ｂ…ｎウェル領域 ４、５…拡散領域 ７…ゲート絶縁膜 ８…側壁 １１…第１の金属材料からなるゲート電極 １２…第２の金属材料からなるゲート電極 ２０…相補型集積回路 ２１…ｎチャネル素子 ２２…ｐチャネル素子 １０１…ダミーゲート下層膜 １０２…ダミーゲート上層膜 １０３…溝形成用絶縁膜 １１１…溝形成用ダミー下層膜 １１２…溝形成用ダミー上層膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8238 H01L 27/092 H01L 21/28 - 21/288
Claims (7)
- 【請求項１】 ジルコニウムまたはハフニウムから選択
された一つで構成される第１の金属材料をゲート電極と
するｎチャネル素子と、珪化白金、珪化イリジウム、コ
バルト、ニッケル、ロジウム、パラジウム、レニウム、
金から選択された一つで構成される第２の金属材料をゲ
ート電極とするｐチャネル素子とを有することを特徴と
する相補型集積回路。 - 【請求項２】 前記第２の金属材料はレニウムであるこ
とを特徴とする請求項１に記載の相補型集積回路。 - 【請求項３】 当該第１の金属材料は、ｎ+ ポリシリコ
ンの仕事関数に近似する仕事関数を有する金属材料であ
り、当該第２の金属材料は、ｐ+ ポリシリコンの仕事関
数に近似する仕事関数を有する金属材料である事を特徴
とする請求項１又は２に記載の相補型集積回路。 - 【請求項４】 当該ｎチャネル素子を構成する当該ゲー
ト電極において、少なくともゲート絶縁膜と接する当該
ゲート電極部の下層部が、当該第１の金属材料で構成さ
れると共に、当該ｐチャネル素子を構成する当該ゲート
電極において、少なくともゲート絶縁膜と接する当該ゲ
ート電極部の下層部が、当該第２の金属材料で構成され
ており、且つ当該ｎチャネル素子に於ける当該ゲート電
極及び当該ｐチャネル素子に於ける当該ゲート電極の当
該下層部を除く部分には、低抵抗性を有する材料が配置
されている事を特徴とする請求項１乃至３の何れかに記
載の相補型集積回路。 - 【請求項５】 半導体基板上に所定の素子分離領域を介
してｎチャネル素子形成領域とｐチャネル素子形成領域
とを形成する工程、それぞれの領域にダミーゲート電極
を同時に形成する工程、次いでそれぞれの素子形成領域
に個別にそれぞれのダミーゲート電極をマスクとして所
定の拡散領域を形成する工程、当該ダミーゲート電極を
含めて当該半導体基板全体に絶縁層を形成する工程、当
該絶縁層内の一方のダミーゲート電極を除去して、ジル
コニウムまたはハフニウムから選択された一つで構成さ
れる第１の金属材料で構成されるゲート電極材料を当該
ダミーゲート電極を除去する事によって形成された当該
絶縁層内の第１の溝部に埋め込む工程、当該絶縁層内の
他方のダミーゲート電極を除去して、珪化白金、 珪化イ
リジウム、コバルト、ニッケル、ロジウム、パラジウ
ム、レニウム、金から選択された一つで構成される第２
の金属材料で構成されるゲート電極材料を当該ダミーゲ
ート電極を除去する事によって形成された当該絶縁層内
の第２の溝部に埋め込む工程とから構成されている事を
特徴とする相補型集積回路の製造方法。 - 【請求項６】 半導体基板上に所定の素子分離領域を介
してｎチャネル素子形成領域とｐチャネル素子形成領域
とを形成する工程、当該半導体基板の表面全体に絶縁層
を形成する工程、当該一方の領域に於ける当該絶縁層に
第１の溝部を形成する工程、当該第１の溝部に、ジルコ
ニウムまたはハフニウムから選択された一つで構成され
る第１の金属材料で構成されるゲート電極材料を埋め込
む工程、当該他方の領域に於ける当該絶縁層に第２の溝
部を形成する工程、当該第２の溝部に、珪化白金、珪化
イリジウム、コバルト、ニッケル、ロジウム、パラジウ
ム、レニウム、金から選択された一つで構成される第２
の金属材料で構成されるゲート電極材料を埋め込む工
程、当該絶縁膜を除去した後、それぞれの領域に於て、
それぞれのゲート電極材料をマスクとして当該半導体基
板に拡散領域を個別に形成する工程とから構成されてい
る事を特徴とする相補型集積回路の製造方法。 - 【請求項７】 当該第１の溝部に当該第１の金属材料か
らなるゲート電極材料を埋め込む工程若しくは当該第２
の溝部に当該第２の金属材料からなるゲート電極材料を
埋め込む工程に於て、当該ゲート電極材料として当該金
属材料に適宜の低抵抗性を示す導電性材料を積層して埋
め込む事を特徴とする請求項５又は６に記載の相補型集
積回路の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05232399A JP3264264B2 (ja) | 1999-03-01 | 1999-03-01 | 相補型集積回路とその製造方法 |
| GB0110041A GB2358737A (en) | 1999-03-01 | 2000-03-01 | Methods for manufacturing a complimentary integrated circuit |
| GB0005006A GB2347789B (en) | 1999-03-01 | 2000-03-01 | Complementary integratted circuit |
| US10/689,331 US20040080001A1 (en) | 1999-03-01 | 2003-10-20 | Complementary integrated circuit and method of manufacturing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05232399A JP3264264B2 (ja) | 1999-03-01 | 1999-03-01 | 相補型集積回路とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000252370A JP2000252370A (ja) | 2000-09-14 |
| JP3264264B2 true JP3264264B2 (ja) | 2002-03-11 |
Family
ID=12911596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05232399A Expired - Fee Related JP3264264B2 (ja) | 1999-03-01 | 1999-03-01 | 相補型集積回路とその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20040080001A1 (ja) |
| JP (1) | JP3264264B2 (ja) |
| GB (1) | GB2347789B (ja) |
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|---|---|---|---|---|
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| JP3600476B2 (ja) * | 1999-06-30 | 2004-12-15 | 株式会社東芝 | 半導体装置の製造方法 |
| JP4491858B2 (ja) * | 1999-07-06 | 2010-06-30 | ソニー株式会社 | 半導体装置の製造方法 |
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| US6383879B1 (en) | 1999-12-03 | 2002-05-07 | Agere Systems Guardian Corp. | Semiconductor device having a metal gate with a work function compatible with a semiconductor device |
| KR100583111B1 (ko) * | 2000-09-16 | 2006-05-24 | 주식회사 하이닉스반도체 | 시모스(ｃｍｏｓ) 트랜지스터의 제조 방법 |
| JP3906020B2 (ja) | 2000-09-27 | 2007-04-18 | 株式会社東芝 | 半導体装置及びその製造方法 |
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| WO2002073700A1 (en) * | 2001-03-02 | 2002-09-19 | National Institute For Materials Science | Gate and cmos structure and mos structure |
| KR100399356B1 (ko) * | 2001-04-11 | 2003-09-26 | 삼성전자주식회사 | 듀얼 게이트를 가지는 씨모스형 반도체 장치 형성 방법 |
| JP4538978B2 (ja) * | 2001-04-11 | 2010-09-08 | ソニー株式会社 | 半導体装置およびその製造方法 |
| KR20030002256A (ko) * | 2001-06-30 | 2003-01-08 | 주식회사 하이닉스반도체 | 시모스 (ｃｍｏｓ)의 제조 방법 |
| US20030098489A1 (en) | 2001-11-29 | 2003-05-29 | International Business Machines Corporation | High temperature processing compatible metal gate electrode for pFETS and methods for fabrication |
| US6653698B2 (en) | 2001-12-20 | 2003-11-25 | International Business Machines Corporation | Integration of dual workfunction metal gate CMOS devices |
| JP3974507B2 (ja) | 2001-12-27 | 2007-09-12 | 株式会社東芝 | 半導体装置の製造方法 |
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