[go: up one dir, main page]

JP5769160B2 - コンタクト形成方法、半導体装置の製造方法、および半導体装置 - Google Patents

コンタクト形成方法、半導体装置の製造方法、および半導体装置 Download PDF

Info

Publication number
JP5769160B2
JP5769160B2 JP2008279536A JP2008279536A JP5769160B2 JP 5769160 B2 JP5769160 B2 JP 5769160B2 JP 2008279536 A JP2008279536 A JP 2008279536A JP 2008279536 A JP2008279536 A JP 2008279536A JP 5769160 B2 JP5769160 B2 JP 5769160B2
Authority
JP
Japan
Prior art keywords
layer
metal
semiconductor device
type
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008279536A
Other languages
English (en)
Other versions
JP2010109143A (ja
Inventor
大見　忠弘
忠弘 大見
寺本　章伸
章伸 寺本
達典 磯貝
達典 磯貝
田中　宏明
宏明 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tohoku University NUC
Original Assignee
Tohoku University NUC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2008279536A priority Critical patent/JP5769160B2/ja
Application filed by Tohoku University NUC filed Critical Tohoku University NUC
Priority to KR1020127024359A priority patent/KR101288645B1/ko
Priority to US13/126,249 priority patent/US8575023B2/en
Priority to CN2009801429011A priority patent/CN102197461A/zh
Priority to DE112009002611T priority patent/DE112009002611T5/de
Priority to KR1020117009210A priority patent/KR101278119B1/ko
Priority to PCT/JP2009/068233 priority patent/WO2010050405A1/ja
Priority to TW098136484A priority patent/TWI489553B/zh
Publication of JP2010109143A publication Critical patent/JP2010109143A/ja
Application granted granted Critical
Publication of JP5769160B2 publication Critical patent/JP5769160B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/665—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of elemental metal contacting the insulator, e.g. tungsten or molybdenum
    • H10D64/666—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of elemental metal contacting the insulator, e.g. tungsten or molybdenum the conductor further comprising additional layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H10D84/0174—Manufacturing their gate conductors the gate conductors being silicided
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、ＩＣ、ＬＳＩ等に広く使われるＭＩＳ型半導体装置に関し、特に、ソース・ドレイン電極の構成および／またはゲート電極の構成に関する。
半導体装置において、動作周波数の向上等、性能向上が強く望まれている。しかし、半導体装置において、主に電流の流れる２つの主電極間における直列抵抗が、性能向上の妨げとなっている。この直列抵抗を減らす必要のあること、特に半導体領域と電極との間のコンタクト抵抗を大幅に低減する必要のあることは、特許文献１に示されている。
特許文献１では、ｎ＋シリコン領域とコンタクトする電極の材料としてｎ＋シリコン領域の仕事関数−４．０５ｅＶに近い仕事関数を有する、Ｅｒ、Ｍｇ、Ｍｎ、Ｃｄ、Ｈｆ、Ｙ、Ｚｒ、を使用すること、ｐ＋シリコン領域とコンタクトする電極の材料としてｐ＋シリコン領域の仕事関数−５．１５ｅＶに近い仕事関数を有する、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｉｒ、を使用すること、を提案している。
しかしながら、特許文献１では、これらの材料の中で何が実用的に好ましいかは充分には解明されていない。また、発明者等の知見によれば、コンタクト部でのシリサイド形成等の熱処理において、シリサイドやゲート金属に酸素が混入することが避けられず、そのためコンタクトシリサイドやゲート金属の抵抗増加が避けられないという問題もあった。
国際公開番号ＷＯ２００８／００７７４８
従って、本発明は、実用的なコンタクト形成方法を提供することにある。
また、本発明は、コンタクトシリサイドやゲート電極金属への酸素の混入を防止した半導体装置を提供することにある。
本発明の第１の態様によれば、半導体装置の所定領域へ金属半導体化合物によるコンタクトを形成する方法であって、前記所定領域がｎ型半導体領域の場合は当該半導体の伝導帯の底のエネルギーの絶対値に０．３ｅＶを加えた値よりも絶対値の小さな仕事関数をもち、前記所定領域がｐ型半導体領域の場合は当該半導体の価電子帯の頂上のエネルギーの絶対値から０．３ｅＶを引いた値よりも絶対値の大きな仕事関数をもつような第１の金属の層を前記所定領域に設ける工程と、前記第１の金属の酸化を防止するための第２の金属の層を前記第１の金属の層上に設ける工程と、熱処理によって前記第１の金属のみを前記半導体との化合物化する工程とを含むことを特徴とするコンタクト形成方法が得られる。ここで、半導体としてはＳｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ等が挙げられる。
本発明の第２の態様によれば、半導体装置のｐ型またはｎ型コンタクト領域となるべきシリコン部分へ、前記コンタクト領域がｎ型の場合はシリコンの伝導帯の底のエネルギーの絶対値に０．３ｅＶを加えた値よりも絶対値の小さな仕事関数をもち、前記コンタクト領域がｐ型の場合はシリコンの価電子帯の頂上のエネルギーの絶対値から０．３ｅＶを引いた値よりも絶対値の大きな仕事関数をもつような第１の金属の層を設ける工程と、前記第１の金属の酸化を防止するための第２の金属の層を前記第１の金属の層上に設ける工程と、前記第１の金属のみを前記シリコン部分と反応させ前記第１の金属のシリサイドを形成する工程とを含むことを特徴とする半導体装置の製造方法が得られる。
本発明の第３の態様によれば、半導体装置のｐ型またはｎ型コンタクト領域であるシリコン部分の表面に、前記コンタクト領域がｎ型の場合はシリコンの伝導帯の底のエネルギーの絶対値に０．３ｅＶを加えた値よりも絶対値の小さな仕事関数をもち、前記コンタクト領域がｐ型の場合はシリコンの価電子帯の頂上のエネルギーの絶対値から０．３ｅＶを引いた値よりも絶対値の大きな仕事関数をもつような第１の金属のシリサイドの層が設けられており、前記シリサイドの層の酸素混入量が１質量％以下であることを特徴とする半導体装置が得られる。
本発明によれば、コンタクトでの抵抗率の小さい実用的なコンタクトを形成することができる。また、本発明によれば、シリサイド化に際して、酸素の混入を防ぐことができる。
本発明の実施例を説明する前に、まず図１および図２を参照して、本発明に係るコンタクト金属の特性等について説明する。
まず、図１（Ａ）に示すように、シリコン基板１００の一表面上に、絶縁膜１０１を形成する。尚、シリコン基板１００の裏面には、アルミニウム等によって形成された半導体側電極１２０が形成されている。シリコン基板１００としては、ｐ型のものとｎ型のものとを別々に用意して用いる。シリコン基板１００の不純物濃度は、いずれも１×１０15ｃｍ-3の低濃度にしてある。実際のデバイスでコンタクト領域の不純物はもっと高濃度であるが、ここでは、コンタクト金属シリサイドの仕事関数測定のために、このような低濃度を用いている。
次に、シリコン基板１００の表面に形成された絶縁膜１０１に開口部１０２を設ける。この結果、シリコン基板１００は開口部１０２において選択的に露出している。この露出部分（コンタクト領域）の面積は、１×１０-3ｃｍ2である。シリコン基板１００を露出する工程及び洗浄する工程は、高清浄な窒素雰囲気中で行なわれ、大気に曝されない状態で金属形成装置（図示せず）に搬送される。このように、高清浄な窒素雰囲気で大気に曝されない状態で搬送が行われるため、低仕事関数金属成膜前に、シリコン基板１００の表面に、自然酸化膜が成長するのを抑制できる。
続いて、前記シリコン基板１００上に、低仕事関数金属層１０を金属形成装置で形成する。不純物の混入を極力抑えるため、金属形成の方法はスパッタリング法が望ましい。低仕事関数金属層１０を形成する金属材料は、シリコン基板１００と金属シリサイドを形成すると共に、当該シリコン基板１００に対して特定の仕事関数を有する金属材料から選択される。
ここで、図１６及び１７を参照して、ｎ型シリコンの場合と、ｐ型シリコンの場合とに分けて、選択されるべき金属材料について説明する。図１６には、ｎ型シリコンのバンド構造が示されており、図１６に示されているように、ｎ型シリコンは、５．１７ｅＶの価電子帯の頂上のエネルギー準位(Ev)、４．０５ｅＶの伝導帯底のエネルギー準位(Ec)、４．６１ｅＶの真性準位(Ei)とを有し、価電子帯の頂上と伝導体底との間のエネルギーギャップ(EG)は１．１２ｅＶである。また、ｎ型シリコンの仕事関数は、フェルミ準位と真空準位(Es)との間のエネルギー差によってあらわされ、且つ、ｎ型シリコンのフェルミ準位(EF)は伝導帯底のエネルギー準位(Ec)と等しく、４．０５ｅＶ程度である。本発明で使用される金属材料は、伝導帯の底のエネルギー(Ec)の絶対値(4.05eV)に０．３ｅＶを加えた値(即ち、４．３５ｅＶ)よりも絶対値の小さい仕事関数を持つ金属材料が選択される。即ち、図１６の斜線で示された領域に仕事関数を持つ金属材料、例えば、エルビウム(Er:仕事関数は３．２ｅＶ)、ホルミウム(Ho:仕事関数３．１ｅＶ)、サマリウム(Sm: 仕事関数２．７ｅＶ)、イッテルビウム(Yb:仕事関数２．６ｅＶ)等、希土類金属が選択される。
一方、図１７には、ｐ型シリコンのバンド構造が示されており、ｐ型シリコンは、ｎ型シリコンと同様に、５．１７ｅＶの価電子帯の頂上のエネルギー準位(Ev)、４．０５ｅＶの伝導帯底のエネルギー準位(Ec)、４．６１ｅＶの真性準位(Ei)とを有し、価電子帯の頂上と伝導体底との間のエネルギーギャップ(EG)は１．１２ｅＶである。しかし、ｐ型シリコンの仕事関数は、フェルミ準位と真空準位(Es)との間のエネルギー差によってあらわされ、且つ、ｐ型シリコンのフェルミ準位(EF)は価電子帯頂上のエネルギー準位(Ev)と等しく、５．１７ｅＶ程度である。本発明でｐ型シリコンとコンタクトを形成するために使用される金属材料は、シリコンの価電子帯の頂上のエネルギーの絶対値(5.17eV)から０．３ｅＶを引いた値(即ち、４．８７ｅＶ)より絶対値の大きな仕事関数を持つ金属材料から選択される。即ち、図１７の斜線で示された領域に仕事関数を持つ材料、例えば、パラジウム(Pd:4.9eV)、イリジウム(Ir:5.35eV)、白金(Pt:5.65eV)が選択される。
また、シリコン基板１００のシリコン消費量を低減する目的で、スパッタリングターゲットとして、シリコン基板１００がｎ型の場合はシリコンの伝導帯の底のエネルギーの絶対値に０．３ｅＶを加えた値よりも絶対値の小さな仕事関数をもち、前記シリコン基板がｐ型の場合はシリコンの価電子帯の頂上のエネルギーの絶対値から０．３ｅＶを引いた値よりも絶対値の大きな仕事関数をもつ希土類金属のシリサイドを用いることも出来る。
次に、前記低仕事関数金属を形成したシリコン基板１００を大気に曝さないように、減圧化の窒素、アルゴン等の不活性ガス雰囲気において第２の金属成膜チャンバーに搬送し、酸化防止金属層１２を成膜する。酸化防止金属層１２は、タングステン（Ｗ）を用いるのが望ましいが、他の単体金属でも良いし、金属窒化物等の化合物を用いることも可能である。いずれにせよ、シリサイド化の高温に耐えられる材料でなければならない。
続いて、６００℃で熱処理を行い、図１（Ｂ）に示すように、低仕事関数金属層１０を前記シリコン基板１００と固相反応させ、シリサイド層１１を形成する。シリサイド化されない絶縁膜１０１上の低仕事関数金属層１０は、未反応のまま絶縁膜１０１上に残されている。
シリサイド層１１形成のための熱処理は、前記低仕事関数金属層１１の成膜装置、及び、酸化金属層１２の成膜装置を含むクラスタ化された熱処理装置で行っても良い。しかしながら、実際には、前記酸化防止金属層１２の効果により、大気中を搬送しても下部の低仕事関数金属層１０の酸化は防止出来るため、前記成膜装置から搬出して別の熱処理装置で処理することも可能である。熱処理時の雰囲気は高清浄な窒素、アルゴン等の不活性ガス雰囲気が望ましい。
シリサイド層１１が形成された後、所定パターン以外の酸化防止金属層１２および絶縁膜１０１上の未反応の低仕事関数金属層を除去する。この後、希釈水素雰囲気でシンタリングすることも可能である。
図１に示された構造は、シリコン基板のコンタクト領域が高濃度ｎ型領域であれば、コンタクト構造として用いることができるが、その際には低仕事関数金属層１０上に酸化防止金属層１２が積層されているため、酸化防止金属層１２は半導体装置の上部電極としてそのまま用いることができる。即ち、図示された酸化防止金属層１２は上部電極としても兼用して使用されることができる。
図２を参照すると、図１に示された構造（ショットキーダイオードともいえる）の温度特性が示されている。図２では、ホルミウム（Ｈｏ）またはエルビウム（Ｅｒ）とシリコンとのシリサイド層１１（即ち、ＨｏＳｉ２、ＥｒＳｉ２）を形成した場合の温度特性が、それぞれ図２（Ａ）および図２（Ｂ）に示されている。尚、この例では、酸化防止金属層１２としてタングステン層が使用され、ｐ型シリコン基板及びｎ型シリコン基板として、１×１０15ｃｍ-3の不純物濃度を有するものを使用した。
図２（Ａ）及び図２（Ｂ）にそれぞれ示されたｐ型シリコン基板およびｎ型シリコン基板に対するそれぞれの特性の傾斜から、ホルミウム（Ｈｏ）シリサイドについては電子に対して０．３０１ｅＶという低い障壁高（バリア・ハイト）を持ち、エルビウム（Ｅｒ）シリサイドついては電子に対して０．３１１ｅＶという同様に低い障壁高（バリア・ハイト）を持つことが判明した。なお、エルビウム（Ｅｒ）よりもホルミウム（Ｈｏ）の方がより低い障壁高さになる。
このように、ホルミウム（Ｈｏ）シリサイドやエルビウム（Ｅｒ）シリサイドはｎ型シリコンに対して低い障壁高さを持つので、ｎ型高濃度領域へのコンタクト抵抗は１×１０-9Ωｃｍ2以下の極めて小さなものとすることができた。
ここで、酸化防止金属層１２として形成されるタングステン（Ｗ）層の効果について説明しておく。
図３（Ａ）及び（Ｂ）を参照すると、シリコン基板上に、エルビウム（Ｅｒ）層及びタングステン（Ｗ）層を堆積した状態における断面のＳＥＭ画像、及び、Ｗ層形成後アニールした場合における断面のＳＥＭ画像がそれぞれ示されている。尚、図３（Ａ）の状態では、エルビウム層及びタングステン層はそれぞれ１００ｎｍの膜厚を有していた。
図３（Ａ）及び（Ｂ）を比較しても明らかな通り、シリコン基板とエルビウム（Ｅｒ）層との間でシリサイド化反応が生じ、その結果、エルビウムの膜厚が厚くなって、エルビウムシリサイド（ＥｒＳｉ２）が形成されていることが判る。他方、タングステン（Ｗ）層の膜厚は全く変化していない。このことは、タングステン層が下地のエルビウム層の酸化防止機能を備えていることを示している。
同様に、図４（Ａ）及び（Ｂ）を参照すると、シリコン基板上に、ホルミウム（Ｈｏ）層及びタングステン（Ｗ）層を堆積した状態における断面、及び、Ｗ層形成後アニールした場合における断面がそれぞれ示されている。尚、図４（Ａ）の状態では、ホルミウム層及びタングステン層はそれぞれ１００ｎｍの膜厚を有していた。
図４（Ａ）及び（Ｂ）を比較しても明らかなように、シリコンとホルミウムとの間のシリサイド化反応が生じ、ホルミウム・シリサイド層が形成される一方、タングステン層の膜厚は全く変化していない。このことから、タングステン層はホルミウム層の酸化を防止する酸化防止機能を備えている。
即ち、タングステン層は、希土類金属によって形成された低仕事関数金属層の酸化を防止する酸化防止層として役立つことがわかる。
次に、図５を参照すると、タングステン層の酸化防止層としての機能をより明確にするために、ＸＰＳによる分析結果が示されている。図示された例では、図５の右端に示されているように、シリコン基板（Ｓｉｓｕｂ）に、５０ｎｍのホルミウム・シリサイド層（ＨｏＳｉ２）及び５０ｎｍのタングステン層（Ｗ）を形成した場合における分析結果が示されている。この例は、ホルミウム層及びタングステン層を積層した後、５００℃で１０分間アニールした場合における深さ方向分析結果である。
図５には、タングステン（Ｗ）、ホルミウム（Ｈ）、シリコン（Ｓｉ）、及び酸素（Ｏ）の分析結果が示され、タングステンはタングステン層のみで検出されると共に、酸素は最表面だけで検出されている。このことは、タングステンが最表面だけで酸化され、下層のホルミウム層に拡散していないことを示している。
他方、シリコン基板とホルミウム層との間では、シリコンがホルミウム層にも拡散して、ホルミウム・シリサイドが形成されていることが判る。したがって、タングステン層は、下地層のホルミウム層の酸化を防止した状態で、ホルミウム・シリサイド化を実現していることが判る。分析の結果、ホルミウム・シリサイドによって形成されたシリサイド層の酸素混入量は、１質量％以下であった。
図６（Ａ）、（Ｂ）を参照すると、ショットキーバイリアハイト（ＳＢＨ）とアニール温度との関係が示されており、図６（Ａ）はｐ型シリコン基板におけるエルビウム（Ｅｒ）及びホルミウム（Ｈｏ）のホールに対するＳＢＨを示し、他方、図６（Ｂ）はｎ型シリコン基板におけるエルビウム（Ｅｒ）及びホルミウム（Ｈｏ）の電子に対するＳＢＨを示している。
図６（Ａ）、（Ｂ）において、点状ドットはホルミウムの特性、正方ドットはエルビウムの特性であり、両者とも略同一の特性を示すことが判る。図６（Ａ）に示すように、ホールに対するＳＢＨは、１００℃において０．６７５ｅＶ程度であり、アニール温度の上昇と共に、６００℃まで上昇して行き、０．７５ｅＶに達している。更に、６５０℃を超えて７００℃になると、エルビウムは０．６０ｅＶまでＳＢＨが低下していることが判る。これはエルビウムがタングステンと反応したためと推測される。尚、アニール温度が高くなると、ホルミウムのＳＢＨが若干高くなっている。
一方、図６（Ｂ）に示すように、エルビウム及びホルミウムのいずれにおいても、電子に対するＳＢＨは、アニール温度の上昇と共に低下しており、エルビウム及びホルミウムは共に略同一の特性を示すことが判る。エルビウムは、１００℃程度のアニール温度で、０．４２５ｅＶのＳＢＨを示し、６００℃のアニール温度で０．３０ｅＶのＳＢＨを示している。尚、５００℃〜６５０℃のアニール温度では、ホルミウムの電子に対するＳＢＨが、エルビウムの電子に対するＳＢＨよりも低いことが判る。また、エルビウムの場合、７００℃でアニールすると、タングステンと反応して、ＳＢＨは０．４２５ｅＶと上昇している。
図７を参照して、本発明の第１の実施例に係る半導体装置を説明する。ここでは、本発明に係る半導体装置として、インバージョン・モードｎチャネル電界効果トランジスタ（ＭＯＳＦＥＴ）を例にとって説明する。第１の実施例は、多層配線構造をもつ複雑な集積回路を製造する場合に、本発明を適用してｎ型シリコン領域に低抵抗コンタクトを形成することを特徴としている。
図７（Ａ）に示されているように、本発明の第１の実施例に係るｎチャネル電界効果トランジスタは、シリコン基板２０の素子分離領域２２によって分離された素子領域内に形成される。シリコン基板２０としては、例えば、ｐ型シリコン基板が使用される。図示された例では、素子領域内に、ｐ＋ウェル領域２４が形成され、ｐ＋ウェル領域２４内に、シリコン酸化膜等によって形成されたゲート絶縁膜２６及びポリシリコン等によって形成されたゲート電極２８が設けられている。図には示されてはいないが、ソース・ドレインとなるべき領域には、浅い注入領域が形成される。
その後、ゲート電極２６との絶縁性を確保するために、シリコン酸化膜あるいはシリコン窒化膜からなるサイドウォール３０がゲート絶縁膜２６及びゲート電極２８上に形成される。続いて、全表面にＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）によって形成された層間絶縁膜３１が形成された後、選択的にエッチングされソース・ドレイン領域３２が開口、露出される。
その後、ｎ型不純物（ここでは、砒素Ａｓ）のイオン注入が行われ、ソース・ドレイン領域３２が形成される。続いて、熱処理により注入された不純物の活性化を行なうが、この工程は以下に説明する金属形成の後に行なうことも可能である。活性化の結果、ソース・ドレイン領域３２の不純物濃度は２×１０20ｃｍ-3となった。
本発明に係る第１の実施例では、上記イオン注入後のソース・ドレイン領域３２のシリコン表面を、図１で説明した場合と同様に、高清浄な窒素雰囲気中で露出させる。
露出したソース・ドレイン領域３２表面には、低仕事関数金属層３４が金属形成装置内で形成される。この場合、不純物の混入を極力抑えるため、金属形成の方法はスパッタリング法が望ましい。ここでは、Ａｒ雰囲気でのスパッタリングによってホルミウム（Ｈｏ）を１０ｎｍ成膜した。なお、スパッタリングの雰囲気はＸｅでもよく、Ｈｏの代わりにＥｒでもよい。低仕事関数金属層３４の材料としては、前述したとおり、ホルミウム（Ｈｏ）又はエルビウム（Ｅｒ）が望ましいが、サマリウム（Ｓｍ）、イッテルビウム（Ｙｂ）等、他の希土類金属も使用可能である。
また、シリコン基板２０のシリコン消費量を低減する目的で、スパッタリングターゲットとして、希土類金属のシリサイドを用いることも出来る。
即ち、低仕事関数金属層３４は、ソース・ドレイン領域３２と金属シリサイドを形成すると共に、ソース・ドレイン領域３２がｎ型の場合はシリコンの伝導帯の底のエネルギーの絶対値に０．３ｅＶを加えた値よりも絶対値の小さな仕事関数をもつ金属材料によって形成されれば良い。
低仕事関数金属層３４の形成後、シリコン基板２０を大気に曝さないように、減圧化の窒素、アルゴン等の不活性ガス雰囲気において第２の金属成膜チャンバーに搬送し、酸化防止金属層３６を露出している表面全体に成膜する。ここで、酸化防止金属層３６は、タングステン（Ｗ）を用い、スパッタチャンバーでＡｒ雰囲気中、Ｗを３００ｎｍスパッタリング形成した。
この後、図１で説明した場合と同様の方法で低仕事関数金属層３４と酸化防止金属層３６を６００℃で熱処理（アニール）することによって、図７（Ｂ）に示すように、ホルミウム・シリサイド等のシリサイド層３４ａを形成する。アニールは、ＡｒまたはＮ２雰囲気中、３００〜７００℃で、２分〜６０分行えばよい。最適値は、ＨｏでもＥｒでも、６００℃、１０分程度である。これでＨｏまたはＥｒの厚さ全体がシリサイドになり、バリアハイトも最小になる。７００℃以上では、Ｗとの反応が生じて、バリアハイトが急増してしまう。
このとき、酸化防止金属層３６の厚さを上記のように低仕事関数金属層３４よりも厚くすることにより、シリサイド層３４ａの表面粗さを低減することが可能となり、浅いｐｎ接合の破壊を防止出来る。即ち、Ｗがないと、アニール時にＨｏ（またはＥｒ）が動いてしまってシリコンとの界面に欠陥が生じてしまう（シリサイドの表面に激しい凹凸ができる）が、Ｗが存在すると、その動きが抑えられて、欠陥が生じないことが分かった。Ｗの厚さが１００ｎｍ以上あればこのような効果がある。Ｗの必要厚さはＨｏ（又はＥｒ）の厚さによっても変わるが、要は、シリサイド層３４ａの表面が所定の平坦さとなるように、酸化防止金属層３６の厚さを選択すればよい。
図７（Ｂ）では、シリサイド層３４ａ形成後、薬液処理、あるいは、プラズマエッチングにより酸化防止金属層３６を選択的に除去する。図７（Ｂ）に示された例では、シリサイド層３４ａ上のみ酸化防止金属層３６が残され、他の領域の酸化防止金属層３６は除去されている。
続いて、酸化防止金属層３６の表面酸化膜を除去し、全表面に、層間絶縁膜４０がＣＶＤ法により形成される。この場合の層間絶縁膜４０は種々の材料によって形成することができる。以後、コンタクトホール開口、およびＣｕ、またはＡｌ等による配線形成は通常行なわれている製造方法と同一の方法で行なうことが出来る。この場合、酸化防止層３６をシリサイド層３４ａ上も含め全て除去して、シリサイド層に直接またはバリア導電層を介して、配線を形成しても良い。勿論、更にその上には多層配線層が形成されても良い。
いずれの場合においても、ソース・ドレイン領域３２を形成するｎ型シリコンに対して１０-9Ωｃｍ2以下の低抵抗コンタクトが得られる。
第１の実施例はインバージョン・モードｎチャネル電界効果トランジスタについて説明したが、本発明はインバージョン・モードｐチャネル電界効果トランジスタにも同様に適用できる。
前述したように、高濃度のｎ型シリコン領域に、コンタクトを形成する場合、ｐ型シリコン領域にコンタクトを形成する場合に比較して、低抵抗のコンタクトを形成することができる。即ち、図７に示された実施例では、シリコン層の直列抵抗を大幅に低減する電界効果トランジスタが得られる。この場合、サイドウォール３０直下のシリコン高濃度層の直列抵抗をも低減できる。
図８を参照して、本発明の第２の実施例に係る半導体装置を説明する。図８に示された半導体装置は、所謂バルク電流制御型アキュムレーション（Ａｃｃｕｍｕｌａｔｉｏｎ）・モードｎチャネル・トランジスタである。
図示されたバルク電流制御型アキュムレーション・モードｎチャネル・トランジスタは、ｐ型シリコンによって形成された支持基板５０上に、１００ｎｍ程度の厚さの埋込酸化膜５２によって分離されたｎ型半導体層５４が形成されている。ここで、半導体層５４はチャネル領域を形成しており、図示されたチャネル領域の表面は、（１００）面方位を有し、半導体層５４は５０ｎｍの膜厚を有している。ｎ型半導体層５４によって形成されたチャネル領域の両側には、当該チャネル領域と同一導電型で、不純物原子濃度がチャネル領域よりも高いｎ＋半導体によって形成されたソース・ドレイン領域５６を備えている。
半導体層５４によって形成されたチャネル領域上には、電気的等価膜厚（ＥＯＴ）で７．５ｎｍの酸化膜によって形成されたゲート絶縁膜５８が設けられており、当該ゲート絶縁膜５８上には、ｐ＋ポリシリコンのゲート電極６０が設けられている。図示されたｎチャネル・トランジスタのゲート長は０．６μｍで、ゲート幅は２０．０μｍである。
ここで、チャネル領域の平均的な不純物原子濃度は、２×１０17ｃｍ-3であり、当該チャネル領域と接触しているソース・ドレイン領域５６は２×１０20ｃｍ-3の不純物濃度を有するｎ型半導体によって形成されている。
ソース・ドレイン電極Ｓ、Ｄは、図７に示した第１の実施例と同様に、低仕事関数金属層６２と、酸化防止金属層６４とを積層した状態で熱処理を施すことによって、低仕事関数金属層６４をシリサイド化することによって形成されたシリサイド層を備えている。
ここで、低仕事関数金属層６４の材料はホルミウム或いはエルビウムであることが望ましいが、ソース・ドレイン領域５６を形成するｎ＋シリコンの伝導帯の底のエネルギーの絶対値に０．３ｅＶを加えた値よりも小さな仕事関数を持つ金属材料、例えば、サマリウム、イッテルビウム等の他の希土類金属であっても良い。
本発明の第２の実施例によれば、半導体との接触抵抗を１×１０-9Ωｃｍ2以下に抑え、ソース・ドレイン領域の半導体部分の直列抵抗と合わせてもトランジスタの直列抵抗としては１．０Ωμｍとなるようにすることができる。
以上、アキュムレーション・モードｎチャネル・トランジスタに、本発明を適用した場合ついてのみ説明したが、本発明は、アキュムレーション・モードｐチャネル・トランジスタにも同様に適用できる。
前述したように、本発明の第２の実施例は、ＳＯＩ(Silicon-On-Insulator)基板上に形成されたトランジスタを反転モード、或いは、蓄積モードのいずれのモードで動作させる場合にも適用できる。しかし、高速動作のためには蓄積モードで動作させることが望ましい。
図９を参照して、本発明の第３の実施例に係る半導体装置を説明する。図示された半導体装置は、シャロートレンチ(STI : Shallow Trench Isolation)による素子分離、２層配線および化学的機械研磨(CMP : Chemical Mechanical Polishing)を用いたＣＭＯＳである。
図９に示された構造を得るための製造プロセスを図１０および図１１を用いて説明する。まず、図１０を参照すると、ＳＴＩ構造による素子分離領域７１を形成し、ｎウェル７２、ｐウェル７３が形成された後、活性化されている。その後、ゲート絶縁膜７４としてシリコン酸化膜が２ｎｍ形成されている。ゲート絶縁膜７４上に、ポリシリコンによりゲート電極７５が形成されている。
次に、ｎウェル７２に対してｐ+領域７６を、ｐウェル７３に対してｎ+領域７７を形成するために、ｎウェル７２に対してはボロンを、ｐウェル７３に対してはリンをそれぞれ６×１０15ｃｍ2イオン注入することにより、２０ｎｍの高濃度領域７６（ｐ+領域）、７７（ｎ+領域）が形成されている。
図１０は、ｎウェル７２、ｐウェルにそれぞれｐ+領域７６、ｎ+領域７７がそれぞれ高濃度領域として形成された状態を示している。
この状態で、高濃度領域７６、７７の活性化のために、熱処理を行っても良い。しかし、この例の場合、この状態では、熱処理を行わず、ＣＶＤ(Chemical Vapor Deposition)により酸化膜を堆積し、エッチングを行うことにより、図１１に示すようにサイドウォール７８が形成されている。サイドウォール７８の形成後、高濃度領域７６、７７およびゲート電極７５へのコンタクト用金属として低仕事関数金属（ｎウェル上のｐチャンネル・トランジスタに対してはパラジュウム、ｐウェル上のｎチャンネル・トランジスタに対してはホルミウム）が２０ｎｍ成膜され、低仕事関数金属層が形成される。
本発明の第３の実施例では、低仕事関数金属層を形成した状態で、更に、酸化防止金属層としてタングステン層を形成した。次に、低仕事関数金属層と酸化防止金属層が積層された状態で、窒素雰囲気中５５０℃にて１時間の熱処理を行い、シリサイド化（コンタクト用シリサイド層７９の形成）だけでなく、先に行わなかった高濃度層７６、７７の活性化を同時に実現する。低温での熱処理のため、高濃度領域の拡散は抑えることができる。このとき、パラジュウムおよびホルミウムは、下地１３．６ｎｍのみ高濃度層シリコン７６、７７を消費しシリサイド化する。次いで酸化防止金属層をすべて除去する。この状態での模式図を図１１に示す。その後、未反応金属部分８０を除去し、層間絶縁膜８１、８２の形成、コンタクトホールの形成と電極８３、および配線８４をアルミニウムにて形成して、図９に示された構造のＣＭＯＳを完成させた。
以上のように、高濃度層形成用のイオン注入を行った後、不純物活性化の熱処理を行わずに金属を形成し、その後、熱処理を行うことにより不純物の活性化による高濃度Ｓｉ層の形成と、金属シリサイドの形成を同時に行うことによって、０．３ｅＶ以下の仕事関数差を持ち、８．０×１０-10Ωｃｍ2というコンタクト抵抗率を備えたトランジスタを実現することができた。
図１２を参照すると、本発明の第４の実施例に係る半導体装置が示されている。図示された半導体装置はｎチャネル・インバージョン・モード電界効果トランジスタであり、図７と同様に、ｐウェル領域２４内に、ｎ＋型のソース・ドレイン領域３２が形成されると共に、ソース・ドレイン領域３２上には、ホルニウムによって形成された低仕事関数金属層及びタングステンによって形成された酸化防止金属層３６が形成されている。ここでは、低仕事関数金属層は、酸化防止金属層３６が形成された状態で６００℃程度の温度でアニールされ、ソース・ドレイン領域３２との間に、シリサイド層３４ａ（ホルニウム・シリサイド（ＨｏＳｉ２）層）からなるコンタクト領域が形成されている。このようにして形成されたシリサイド層３４ａにおける酸素混入量は１質量％以下である。
図示された半導体装置は、ゲート絶縁膜２６上に形成されたゲート電極２８が、ジルコニウム（Ｚｒ）層２８ａとタングステン（Ｗ）層２８ｂとによって形成されていることを特徴としている。このように、ゲート電極を金属によって構成することによって、当該トランジスタのゲート電極をｎ＋ポリシリコンによって形成する場合に比較して抵抗を小さくすることができる。また、ジルコニウム層２８ａを構成するＺｒは、ｎ＋ポリシリコンと同じ仕事関数を有している。更に、図示されたゲート電極２８はジルコニウム層２８ａを、酸化防止機能を備えたタングステン層２８ｂ（ソース・ドレイン領域上のタングステン層３６と同時に形成するのが好ましい）で被覆しているため、アニール時にジルコニウム層２８ａの酸化を防止できる。
更に、ｎ＋ポリシリコンによりゲート電極を形成した場合、チャネル領域表面に形成される空乏層が厚くなり、結果としてゲート絶縁膜が厚くなったのと同じ不都合が生じるが、ジルコニウム層２８ａのように金属層によってゲート電極２８を形成した場合、チャネル領域表面の空乏層を薄くできると言う効果がある。
図１３を参照すると、本発明の第５の実施例に係る半導体装置が示されており、ここでは、ｐチャネル・インバージョン・モード電界効果トランジスタが示されている。図示された例では、ｎウェル領域２４ａ内に、ｐ＋ソース・ドレイン領域３２ａが形成され、各ソース・ドレイン領域３２ａに設けられたコンタクト領域は、パラジウム・シリサイド（Ｐｄ２Ｓｉ）層３４ｂと、タングステン層３６によって構成されている。パラジウム・シリサイド（Ｐｄ２Ｓｉ）層３４ｂを形成するパラジウムはｐ＋ソース・シリコン領域３２ａを形成するｐ型半導体の荷電子帯の頂上のエネルギーの絶対値から０．３ｅＶを引いた値よりも絶対値の大きな仕事関数を持つ金属であるから、低抵抗のコンタクト領域を形成できる。また、パラジウム・シリサイド層３４ｂは酸化防止金属層としての機能を有するタングステン層３６によって覆われているため、酸素混入量は１質量％以下である。
更に、図示されたｐチャネル・トランジスタのゲート電極２８は、パラジウム層２８ｃ及びタングステン層２８ｄをゲート絶縁膜２６上に設けた構成を備え、ゲート絶縁膜２６及びゲート電極２８の側面は、サイドウォール３０によって覆われている。上記したように、ゲート電極２８として、ｐ＋ポリシリコンと同じ仕事関数でより低抵抗の金属であるパラジウム層２８ｃを設けることにより、ｐ＋ポリシリコンによってゲート電極を形成した場合に比較して、抵抗を下げることができ、空乏層の厚さを薄くすることができる。
図１４を参照すると、本発明の第６の実施例に係る半導体装置が示されており、ここでは、ｎチャネル・アキュムレーション・モード電界効果トランジスタが示されている。図示されたトランジスタは、ｐ型シリコン等の支持基板５０上に形成された埋込酸化膜（ＳｉＯ２）５２によって分離されたｎ型半導体層（具体的には、ｎ型シリコン層）５４を有している。当該半導体層５４はチャネル領域を形成している。チャネル領域を形成する半導体層５４の両側には、チャネル領域と同一導電型でチャネル領域よりも高い不純物原子濃度を有するｎ＋半導体によって形成されたソース・ドレイン領域５６が設けられている。
ソース・ドレイン領域５６の表面には、コンタクト領域が設けられ、図示された例では、コンタクト領域は、ホルニウム・シリサイド層６２とタングステン層６４によって構成されている。この構成は、低仕事関数金属層であるホルニウム層を酸化防止金属層であるタングステン層で覆った状態でアニールすることによって得られることは、他の実施例と同様である。
図示された例では、チャネル領域を形成するｎ型半導体層５４上に、ゲート絶縁膜５８及びゲート電極６０が設けられ、ゲート電極６０はパラジウム層６０ａとタングステン層６０ｂとによって形成されている。
図１４に示されたゲート電極６０は、ｐ＋シリコンと同じ仕事関数を有し、且つ、ｐ＋シリコンよりも抵抗の低い金属であるパラジウム層６０ａを含んでいるため、チャネル領域表面の空乏層を厚くして、ノーマリーオフを実現できる。また、パラジウム層６０ａは酸化防止金属層であるタングステン層６０ｂで覆われているため、パラジウム層６０ａの酸化を防止できる。
図１５を参照すると、本発明の第７の実施例に係る半導体装置が示されており、図示された例は、ｐチャネル・アキュムレーション・モード電界効果トランジスタである。図からも明らかなように、支持基板５０であるシリコン基板上に、埋込酸化膜（ＳｉＯ２）５２が設けられている。また、当該埋込酸化膜５２上には、ｐ型半導体層５４ａが設けられており、ｐ型半導体層５４ａの両側には、ｐ＋ソース・ドレイン領域５６ａが設けられている。
この例におけるコンタクト領域は、パラジウム・シリサイド（Ｐｄ２Ｓｉ）層６２ａとタングステン層６４とによって形成されている。図示されたコンタクト領域も、前述した通り、低仕事関数金属層であるパラジウム層をタングステン層で覆った状態でアニールすることによって得られる。この構成によって、コンタクト領域の抵抗を著しく低下させることができることは他の実施例と同様である。
更に、チャネル領域上には、ゲート絶縁膜５８が形成されると共に、当該ゲート絶縁膜５８上には、ジルコニウム層６０ｃ及びタングステン層６０ｄからなるゲート電極６０が設けられている。
この構成によっても、ゲート電極６０の抵抗をポリシリコンを使用した場合に比較して低下させることができ、図１４と同様に、チャンネル領域の空乏層の厚さを厚くすることができる。
図１２及び１４に示されたｎチャネル・トランジスタの場合、ｎ＋半導体とコンタクト領域を形成するために、低仕事関数金属層として、ホルニウム（Ｈｏ）が使用され、他方、図１３及び１５に示されたｐチャネル・トランジスタの場合、ｐ＋半導体とのコンタクト領域を形成するために、パラジウム（Ｐｄ）が使用されている。このように、ｎ＋半導体及びｐ＋半導体との仕事関数の差を考慮して、コンタクト領域のシリサイド層を形成する低仕事関数金属層の金属を選択することができる。
また、ゲート電極について言えば、図１２及び１５では、ジルコニウムが用いられ、他方、図１３及び１４では、パラジウムが用いられている。このように、ゲート電極についても、チャネル領域を形成する半導体との間の仕事関数の差に応じて、ゲート電極を構成する金属を選択できる。
本発明は、酸化防止金属層により低仕事関数金属層を覆った状態でアニールして極めて抵抗の低いシリサイド層を形成することができるため、性能の高い半導体装置を構成できる。また、本発明は、単にＭＯＳＦＥＴだけでなく、コンタクト領域を有する他の各種半導体装置に適用できる。
（Ａ）及び（Ｂ）は、本発明の説明のための構造及び製造工程を説明する概略構成図である。 図１に示されたコンタクト部分に、ホルニウム及びエルビウムを使用した場合の特性を示す図である。 （Ａ）及び（Ｂ）は、シリコン基板上に形成されたエルビウム層及びタングステン層の積層体におけるアニール前後の状態をそれぞれ示す図である。 （Ａ）及び（Ｂ）は、シリコン基板上に形成されたホルミウム層及びタングステン層の積層体におけるアニール前後の状態をそれぞれ示す図である。 図４に示されたホルニウム層をシリサイド化した場合における深さ方向分析結果を示すＸＰＳ画像である。 （Ａ）及び（Ｂ）はｐ型及びｎ型シリコン基板を使用した場合におけるホルミウム・シリサイド及びエルビウム・シリサイドのショットキーバリアハイト（ＳＢＨ）の温度依存特性を示す図である。 （Ａ）及び（Ｂ）は本発明の第１の実施例に係る半導体装置の構造及び製造工程を説明する概略図である。 本発明の第２の実施例に係る半導体装置の構造を説明する概略構成図である。 本発明の第３の実施例に係る半導体装置の構造を説明する概略構成図である。 図９に示された半導体装置の製造工程を説明する図である。 図１０に示された工程の後に行われる工程を説明する図である。 本発明の第４の実施例に係る半導体装置を説明する概略構成図である。 本発明の第５の実施例に係る半導体装置を説明する概略構成図である。 本発明の第６の実施例に係る半導体装置を説明する概略構成図である。 本発明の第７の実施例に係る半導体装置を説明する概略構成図である。 ｎ型シリコン領域とコンタクト領域を形成するのに適した金属材料の仕事関数を説明する図である。 ｐ型シリコン領域とコンタクト領域を形成するのに適した金属材料の仕事関数を説明する図である。
符号の説明
１００ シリコン基板
１２０ 半導体側電極
１０ 低仕事関数金属層
１２ 酸化防止金属層
１０１ 絶縁膜
１０２ 開口部
２０ シリコン基板
２２ 素子分離領域
２４ ウェル
２６ ゲート絶縁膜
２８ ゲート電極
３０ サイドウォール
３１ 層間絶縁膜
３２ ソース・ドレイン領域
３４ 低仕事関数金属層
３４ａ シリサイド層
３６ 酸化防止金属層
４０ 層間絶縁膜
５０ シリコン基板
５２ 埋込絶縁層
５４ 半導体層
５６ ソース・ドレイン領域
５８ ゲート絶縁膜
６２ 低仕事関数金属層
６４ 酸化防止金属層
７１ 素子分離領域
７２ ｎウェル
７３ ｐウェル
７４ ゲート絶縁膜
７５ ゲート電極
７６ 高濃度領域（ｐ+領域）
７７ 高濃度領域（ｎ+領域）
７８ サイドウォール
８０ 未反応金属部分
７９ シリサイド層
８１、８２ 層間絶縁膜
８３ 電極
８４ 配線

Claims (47)

  1. 半導体装置のｐ型またはｎ型コンタクト領域となるべきシリコン部分へコンタクトを形成する方法であって、第１の金属の層を前記コンタクト領域に設ける工程と、前記第１の金属の酸化を防止するための第２の金属の層を前記第１の金属の層上に、前記第１の金属の層の厚さよりも厚く形成する工程と、熱処理によって前記第１の金属のみを前記シリコンとの化合物化する工程とを含み、前記第１の金属は、前記コンタクト領域がｎ型シリコンの場合、当該シリコンの伝導帯の底のエネルギーの絶対値に０．３ｅＶを加えた値よりも絶対値の小さな仕事関数をもち、前記コンタクト領域がｐ型シリコンの場合、当該シリコンの価電子帯の頂上のエネルギーの絶対値から０．３ｅＶを引いた値よりも絶対値の大きな仕事関数をもつ金属であり、前記第１の金属を前記第２の金属の層で覆った状態で、熱処理を行ない、前記コンタクト領域における接触抵抗を１×１０−９Ωｃｍ２以下にする
    ことを特徴とするコンタクト形成方法。
  2. 半導体装置のｐ型またはｎ型コンタクト領域となるべきシリコン部分へ第１の金属の層を設ける工程と、前記第１の金属の酸化を防止するための第２の金属の層を前記第１の金属の層上に、前記第１の金属の層の厚さよりも厚く形成する工程と、前記第１の金属のみを前記シリコン部分と反応させ前記第１の金属のシリサイドを形成する工程とを含み、前記第１の金属としては、前記コンタクト領域がｎ型の場合はシリコンの伝導帯の底のエネルギーの絶対値に０．３ｅＶを加えた値よりも絶対値の小さな仕事関数をもち、前記コンタクト領域がｐ型の場合はシリコンの価電子帯の頂上のエネルギーの絶対値から０．３ｅＶを引いた値よりも絶対値の大きな仕事関数をもつような金属を選択して用い、前記第１の金属を前記第２の金属の層で覆った状態で、熱処理を行ない、前記コンタクト領域における接触抵抗を１×１０−９Ωｃｍ２以下にする
    ことを特徴とする半導体装置の製造方法。
  3. 前記第２の金属の層に接して導電材料の層を設ける工程をさらに含むことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記第１の金属のシリサイドを形成する工程の後に、前記第２の金属の層の少なくとも一部を除去する工程をさらに含むことを特徴とする請求項２に記載の半導体装置の製造方法。
  5. 前記除去工程の後に前記第１の金属のシリサイドの層に接して導電材料の層を設ける工程をさらに含むことを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記コンタクト領域が電界効果トランジスタのソースまたはドレイン領域であることを特徴とする請求項２乃至５の一つに記載の半導体装置の製造方法。
  7. 前記第１の金属が希土類金属であることを特徴とする請求項２乃至６の一つに記載の半導体装置の製造方法。
  8. 前記コンタクト領域がｎ型領域であり、前記第１の金属がホルミウム又はエルビウムであることを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記コンタクト領域がｐ型領域であり、前記第１の金属がパラジウムであることを特徴とする請求項２乃至６の一つに記載の半導体装置の製造方法。
  10. 前記シリサイドと前記シリコン部分との界面が所定の粗さになるように、前記第２の金属の厚さが選択されることを特徴とする請求項２乃至９の一つに記載の半導体装置の製造方法。
  11. 前記第２の金属がタングステンであることを特徴とする請求項２乃至１０の一つに記載の半導体装置の製造方法。
  12. 前記コンタクト領域となるシリコン部分の表面をクリーニングする工程を有し、前記第１の金属の層を第１の金属成膜装置で設け、前記第２の金属の層を第２の金属成膜装置で設け、前記クリーニング工程で前記コンタクト領域となるシリコン部分の表面を清浄化した後に前記第１の金属成膜装置に搬入する工程および前記第１の金属成膜装置で前記第１の金属の層を設けた後に前記第２の金属成膜装置に搬入する工程を大気に曝さないで行うことを特徴とする請求項２乃至１１の一つに記載の半導体装置の製造方法。
  13. 前記クリーニング工程で前記コンタクト領域となるシリコン部分の表面を清浄化した後に、前記第１の金属成膜装置に搬入する工程および前記第１の金属成膜装置で前記第１の金属の層を設けた後に、前記第２の金属成膜装置に搬入する工程を窒素ガスまたは不活性ガス雰囲気中で行うことを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 半導体装置のｐ型またはｎ型コンタクト領域であるシリコン部分の表面に、前記コンタクト領域がｎ型の場合はシリコンの伝導帯の底のエネルギーの絶対値に０．３ｅＶを加えた値よりも絶対値の小さな仕事関数をもち、前記コンタクト領域がｐ型の場合はシリコンの価電子帯の頂上のエネルギーの絶対値から０．３ｅＶを引いた値よりも絶対値の大きな仕事関数をもつような第１の金属のシリサイドの層が設けられ、前記第１の金属の酸化を防止するための第２の金属の層が前記シリサイドの層上に設けられ、前記コンタクト領域における接触抵抗が１×１０−９Ωｃｍ２以下であることを特徴とする半導体装置。
  15. 前記第２の金属の層に接して導電材料の層が設けられていることを特徴とする請求項１４に記載の半導体装置。
  16. 前記シリサイドの層の酸素混入量が１質量％以下であることを特徴とする請求項１４または１５に記載の半導体装置。
  17. 半導体装置のｐ型またはｎ型コンタクト領域であるシリコン部分の表面に、前記コンタクト領域がｎ型の場合はシリコンの伝導帯の底のエネルギーの絶対値に０．３ｅＶを加えた値よりも絶対値の小さな仕事関数をもち、前記コンタクト領域がｐ型の場合はシリコンの価電子帯の頂上のエネルギーの絶対値から０．３ｅＶを引いた値よりも絶対値の大きな仕事関数をもつような第１の金属のシリサイドの層が設けられており、前記シリサイドの層の酸素混入量が１質量％以下であり、且つ、前記コンタクト領域における接触抵抗が１×１０−９Ωｃｍ２以下であることを特徴とする半導体装置。
  18. 前記シリサイドの層に接して導電材料の層が設けられていることを特徴とする請求項１７に記載の半導体装置。
  19. 前記コンタクト領域が電界効果トランジスタのソースおよびドレイン領域の一方または両方であることを特徴とする請求項１４乃至１６の一つに記載の半導体装置。
  20. 前記電界効果トランジスタのゲート電極は、第三の金属の層と前記第三の金属の層上の前記第２の金属からなる層とを含んで構成されていることを特徴とする請求項１９に記載の半導体装置。
  21. 前記第１の金属が希土類金属であることを特徴とする請求項１４乃至２０の一つに記載の半導体装置。
  22. 前記コンタクト領域がｎ型領域であり、前記第１の金属がホルミウムであることを特徴とする請求項１４乃至２１の一つに記載の半導体装置。
  23. 前記コンタクト領域がｎ型領域であり、前記第１の金属がエルビウムであり、前記シリサイドの層はエルビウムシリサイド（ＥｒＳｉ２）であることを特徴とする請求項１４乃至２１の一つに記載の半導体装置。
  24. 前記コンタクト領域がｐ型領域であり、前記第１の金属がパラジウムであり、前記シリサイドの層はパラジウムシリサイド（Ｐｄ２Ｓｉ）であることを特徴とする請求項１４乃至１６の一つに記載の半導体装置。
  25. 前記電界効果トランジスタがインバーション・モードｎチャネル・トランジスタであることを特徴とする請求項２０に記載の半導体装置。
  26. 前記電界効果トランジスタがアキュミュレーション・モードｎチャネル・トランジスタであることを特徴とする請求項２０に記載の半導体装置。
  27. 前記電界効果トランジスタがインバーション・モードｐチャネル・トランジスタであることを特徴とする請求項２０に記載の半導体装置。
  28. 前記電界効果トランジスタがアキュミュレーション・モードｐチャネル・トランジスタであることを特徴とする請求項２０に記載の半導体装置。
  29. 前記シリサイドと前記シリコン部分との界面が所定の粗さになるように、前記第２の金属の厚さが５０ｎｍ以上に選択されていることを特徴とする請求項１４乃至１６の一つに記載の半導体装置。
  30. 前記第２の金属がタングステンであることを特徴とする請求項１４乃至１６の一つに記載の半導体装置。
  31. 前記第三の金属がジルコニウムであることを特徴とする請求項２５又は２８に記載の半導体装置。
  32. 前記第三の金属がパラジウムであることを特徴とする請求項２６又は２７に記載の半導体装置。
  33. ホルミウム・シリサイドの層とその上に設けられたタングステンの層との積層構造をそれぞれ含むソース電極およびドレイン電極がｎ型シリコン領域にそれぞれ設けられ、且つ、前記ｎ型シリコン領域における接触抵抗が１×１０−９Ωｃｍ２以下であることを特徴とするｎ型ＭＯＳトランジスタ。
  34. パラジウム・シリサイドの層とその上に設けられたタングステンの層との積層構造をそれぞれ含むソース電極およびドレイン電極がｐ型シリコン領域にそれぞれ設けられ、且つ、前記ｐ型シリコン領域における接触抵抗が１×１０−９Ωｃｍ２以下であることを特徴とするｐ型ＭＯＳトランジスタ。
  35. ホルミウム・シリサイドの層とその上に設けられたタングステンの層との積層構造をそれぞれ含むソース電極およびドレイン電極がｎ型シリコン領域にそれぞれ設けられているｎ型ＭＯＳトランジスタと、パラジウム・シリサイドの層をそれぞれ含むソース電極およびドレイン電極がｐ型シリコン領域にそれぞれ設けられているｐ型ＭＯＳトランジスタとを含み、前記ホルミウム・シリサイドの層及び前記パラジウム・シリサイドの層の接触抵抗が１×１０−９Ωｃｍ２以下であることを特徴とするＣＭＯＳ半導体装置。
  36. 請求項３３に記載のｎ型ＭＯＳトランジスタと、請求項３４に記載のｐ型ＭＯＳトランジスタとを含むことを特徴とするＣＭＯＳ半導体装置。
  37. ジルコニウムの層とその上に設けられたタングステンの層との積層構造を含むゲート電極がゲート絶縁膜上に設けられ、且つ、ホルミウム・シリサイドの層とその上に設けられたタングステンの層との積層構造を含むソース電極およびドレイン電極が設けられ、前記ホルミウム・シリサイドの層の接触抵抗が１×１０−９Ωｃｍ２以下であることを特徴とするインバーション・モードｎ型ＭＯＳトランジスタ。
  38. ジルコニウムの層とその上に設けられたタングステンの層との積層構造を含むゲート電極がゲート絶縁膜上に設けられ、且つ、パラジウム・シリサイドの層とその上に設けられたタングステンの層との積層構造を含むソース電極およびドレイン電極が設けられ、前記パラジウム・シリサイドの層の接触抵抗が１×１０−９Ωｃｍ２以下であることを特徴とするアキュミュレーション・モードｐ型ＭＯＳトランジスタ。
  39. パラジウムの層とその上に設けられたタングステンの層との積層構造を含むゲート電極がゲート絶縁膜上に設けられ、且つ、パラジウム・シリサイドの層とその上に設けられたタングステンの層との積層構造を含むソース電極およびドレイン電極が設けられ、前記パラジウム・シリサイドの層の接触抵抗が１×１０−９Ωｃｍ２以下であることを特徴とするインバーション・モードｐ型ＭＯＳトランジスタ。
  40. パラジウムの層とその上に設けられたタングステンの層との積層構造を含むゲート電極がゲート絶縁膜上に設けられ、且つ、ホルミウム・シリサイドの層とその上に設けられたタングステンの層との積層構造を含むソース電極およびドレイン電極が設けられ、前記ホルミウム・シリサイドの層の接触抵抗が１×１０−９Ωｃｍ２以下であることを特徴とするアキュミュレーション・モードｎ型ＭＯＳトランジスタ。
  41. 請求項３７または４０に記載のｎ型ＭＯＳトランジスタと、請求項３８または３９に記載のｐ型ＭＯＳトランジスタとを含むことを特徴とするＣＭＯＳ半導体装置。
  42. ジルコニウムの層とその上に設けられたタングステンの層との積層構造を含むゲート電極がゲート絶縁膜上に設けられ、ホルミウム・シリサイドの層とその上に設けられたタングステンの層との積層構造をそれぞれ含むソース電極およびドレイン電極がｎ型シリコン領域にそれぞれ設けられ、前記ホルミウム・シリサイドの層の接触抵抗が１×１０−９Ωｃｍ２以下であることを特徴とするインバーション・モードｎ型ＭＯＳトランジスタ。
  43. ジルコニウムの層とその上に設けられたタングステンの層との積層構造を含むゲート電極がゲート絶縁膜上に設けられ、パラジウム・シリサイドの単層構造またはパラジウム・シリサイドの層とその上に設けられたタングステンの層との積層構造をそれぞれ含むソース電極およびドレイン電極がｐ型シリコン領域にそれぞれ設けられ、前記パラジウム・シリサイドの接触抵抗が１×１０−９Ωｃｍ２以下であることを特徴とするアキュミュレーション・モードｐ型ＭＯＳトランジスタ。
  44. パラジウムの層とその上に設けられたタングステンの層との積層構造を含むゲート電極がゲート絶縁膜上に設けられており、パラジウム・シリサイドの単層構造またはパラジウム・シリサイドの層とその上に設けられたタングステンの層との積層構造をそれぞれ含むソース電極およびドレイン電極がｐ型シリコン領域にそれぞれ設けられ、前記パラジウム・シリサイドの接触抵抗が１×１０−９Ωｃｍ２以下であることを特徴とするインバーション・モードｐ型ＭＯＳトランジスタ。
  45. パラジウムの層とその上に設けられたタングステンの層との積層構造を含むゲート電極がゲート絶縁膜上に設けられており、ホルミウム・シリサイドの層とその上に設けられたタングステンの層との積層構造をそれぞれ含むソース電極およびドレイン電極がｎ型シリコン領域にそれぞれ設けられ、前記ホルミウム・シリサイドの層の接触抵抗が１×１０− ９Ωｃｍ２以下であることを特徴とするアキュミュレーション・モードｎ型ＭＯＳトランジスタ。
  46. 請求項４２または４５に記載のｎ型ＭＯＳトランジスタと、請求項４３または４４に記載のｐ型ＭＯＳトランジスタとを含むことを特徴とするＣＭＯＳ半導体装置。
  47. 前記ｎ型ＭＯＳトランジスタと、前記ｐ型ＭＯＳトランジスタとが直列接続されていることを特徴とする請求項３５、３６、４１または４６に記載のＣＭＯＳ半導体装置。
JP2008279536A 2008-10-30 2008-10-30 コンタクト形成方法、半導体装置の製造方法、および半導体装置 Expired - Fee Related JP5769160B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2008279536A JP5769160B2 (ja) 2008-10-30 2008-10-30 コンタクト形成方法、半導体装置の製造方法、および半導体装置
US13/126,249 US8575023B2 (en) 2008-10-30 2009-10-23 Contact formation method, semiconductor device manufacturing method, and semiconductor device
CN2009801429011A CN102197461A (zh) 2008-10-30 2009-10-23 接触形成方法、半导体装置的制造方法和半导体装置
DE112009002611T DE112009002611T5 (de) 2008-10-30 2009-10-23 Kontaktbildungsverfahren, Verfahren zum Herstellen einer Halbleitervorrichtung, und Halbleitervorrichtung
KR1020127024359A KR101288645B1 (ko) 2008-10-30 2009-10-23 콘택트 형성 방법, 반도체 장치의 제조 방법, 및 반도체 장치
KR1020117009210A KR101278119B1 (ko) 2008-10-30 2009-10-23 콘택트 형성 방법, 반도체 장치의 제조 방법, 및 반도체 장치
PCT/JP2009/068233 WO2010050405A1 (ja) 2008-10-30 2009-10-23 コンタクト形成方法、半導体装置の製造方法、および半導体装置
TW098136484A TWI489553B (zh) 2008-10-30 2009-10-28 接觸部形成方法、半導體裝置之製造方法、及半導體裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008279536A JP5769160B2 (ja) 2008-10-30 2008-10-30 コンタクト形成方法、半導体装置の製造方法、および半導体装置

Publications (2)

Publication Number Publication Date
JP2010109143A JP2010109143A (ja) 2010-05-13
JP5769160B2 true JP5769160B2 (ja) 2015-08-26

Family

ID=42128768

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008279536A Expired - Fee Related JP5769160B2 (ja) 2008-10-30 2008-10-30 コンタクト形成方法、半導体装置の製造方法、および半導体装置

Country Status (7)

Country Link
US (1) US8575023B2 (ja)
JP (1) JP5769160B2 (ja)
KR (2) KR101288645B1 (ja)
CN (1) CN102197461A (ja)
DE (1) DE112009002611T5 (ja)
TW (1) TWI489553B (ja)
WO (1) WO2010050405A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103137475B (zh) * 2011-11-23 2015-09-16 中国科学院微电子研究所 一种半导体结构及其制造方法
JPWO2013150571A1 (ja) * 2012-04-06 2015-12-14 国立大学法人東北大学 半導体装置
JP5704586B2 (ja) * 2012-10-25 2015-04-22 国立大学法人東北大学 Ａｃｃｕｍｕｌａｔｉｏｎ型ＭＯＳＦＥＴ
US9685509B2 (en) 2013-07-30 2017-06-20 Samsung Electronics Co., Ltd. Finfet devices including high mobility channel materials with materials of graded composition in recessed source/drain regions
US9917158B2 (en) 2013-07-30 2018-03-13 Samsung Electronics Co., Ltd. Device contact structures including heterojunctions for low contact resistance
US10671701B2 (en) * 2014-11-26 2020-06-02 General Electric Company Radiology desktop interaction and behavior framework
CN106206579B (zh) * 2015-05-08 2019-09-27 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
JP6086550B2 (ja) * 2015-06-26 2017-03-01 国立大学法人東京工業大学 半導体デバイス電極の製造方法
KR102337459B1 (ko) * 2015-12-10 2021-12-08 삼성전자주식회사 반도체 장치 제조 방법
KR102600998B1 (ko) 2016-09-28 2023-11-13 삼성전자주식회사 반도체 장치

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1126397A (ja) * 1997-07-01 1999-01-29 Sony Corp 半導体装置の製造方法
JP3264264B2 (ja) 1999-03-01 2002-03-11 日本電気株式会社 相補型集積回路とその製造方法
US7245018B1 (en) * 1999-06-22 2007-07-17 Semiconductor Energy Laboratory Co., Ltd. Wiring material, semiconductor device provided with a wiring using the wiring material and method of manufacturing thereof
JP3394927B2 (ja) * 1999-06-29 2003-04-07 沖電気工業株式会社 金属シリサイド層の形成方法
US7405112B2 (en) * 2000-08-25 2008-07-29 Advanced Micro Devices, Inc. Low contact resistance CMOS circuits and methods for their fabrication
US20030045098A1 (en) * 2001-08-31 2003-03-06 Applied Materials, Inc. Method and apparatus for processing a wafer
JP3866149B2 (ja) 2002-05-08 2007-01-10 富士通株式会社 半導体装置の製造方法
JP2006518106A (ja) * 2003-02-03 2006-08-03 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 互いに重ねて堆積させた金属層の積層体中に形成されたゲート電極を含むｍｏｓトランジスタを備える半導体デバイスの製造方法
JP4093072B2 (ja) * 2003-02-03 2008-05-28 日本電気株式会社 半導体装置およびその製造方法
KR20050009447A (ko) 2003-07-16 2005-01-25 한국항공우주산업 주식회사 암나사 가공용 탭
JP4085051B2 (ja) * 2003-12-26 2008-04-30 株式会社東芝 半導体装置およびその製造方法
US7153769B2 (en) * 2004-04-08 2006-12-26 Micron Technology, Inc. Methods of forming a reaction product and methods of forming a conductive metal silicide by reaction of metal with silicon
US7489164B2 (en) * 2004-05-17 2009-02-10 Raminda Udaya Madurawe Multi-port memory devices
US7544610B2 (en) * 2004-09-07 2009-06-09 International Business Machines Corporation Method and process for forming a self-aligned silicide contact
JP2006100600A (ja) * 2004-09-29 2006-04-13 Toshiba Corp 半導体装置およびその製造方法
US20060163670A1 (en) * 2005-01-27 2006-07-27 International Business Machines Corporation Dual silicide process to improve device performance
US7344983B2 (en) * 2005-03-18 2008-03-18 International Business Machines Corporation Clustered surface preparation for silicide and metal contacts
US7176537B2 (en) * 2005-05-23 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. High performance CMOS with metal-gate and Schottky source/drain
JP2007067225A (ja) * 2005-08-31 2007-03-15 Toshiba Corp 半導体装置およびその製造方法
US7595248B2 (en) * 2005-12-01 2009-09-29 Intel Corporation Angled implantation for removal of thin film layers
EP2442357A3 (en) * 2006-07-13 2012-07-11 National University Corporation Tohoku Unversity Semiconductor device
US20080191285A1 (en) * 2007-02-09 2008-08-14 Chih-Hsin Ko CMOS devices with schottky source and drain regions
US7635988B2 (en) * 2007-11-19 2009-12-22 Tier Logic, Inc. Multi-port thin-film memory devices

Also Published As

Publication number Publication date
DE112009002611T5 (de) 2012-08-02
US20110198702A1 (en) 2011-08-18
US8575023B2 (en) 2013-11-05
CN102197461A (zh) 2011-09-21
KR101278119B1 (ko) 2013-06-24
KR20120107534A (ko) 2012-10-02
JP2010109143A (ja) 2010-05-13
KR101288645B1 (ko) 2013-07-22
TWI489553B (zh) 2015-06-21
WO2010050405A1 (ja) 2010-05-06
KR20110081998A (ko) 2011-07-15
TW201025452A (en) 2010-07-01

Similar Documents

Publication Publication Date Title
JP5769160B2 (ja) コンタクト形成方法、半導体装置の製造方法、および半導体装置
WO2003079444A1 (en) Semiconductor device and its manufacturing method
US8551832B2 (en) Method for manufacturing semiconductor device
JP2000252370A (ja) 相補型集積回路とその製造方法
WO2007060797A1 (ja) 半導体装置およびその製造方法
JP2007251030A (ja) 半導体装置の製造方法および半導体装置
US9076857B2 (en) Semiconductor device and manufacturing method thereof
JP2000252462A (ja) Ｍｉｓ型半導体装置及びその製造方法
JP2009295621A (ja) 半導体装置及びその製造方法
JP2008034413A (ja) 半導体装置及びその製造方法
JP4058022B2 (ja) 半導体装置の製造方法
US8168522B2 (en) Method for fabricating semiconductor device
TW201104837A (en) Semiconductor device and the manufacturing method thereof
US8008728B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP4287421B2 (ja) 半導体装置の製造方法
JP2007158065A (ja) 半導体装置の製造方法および半導体装置
JP2008117842A (ja) 半導体装置、およびその製造方法
JP4958408B2 (ja) 半導体装置
JP4744413B2 (ja) 半導体装置の製造方法
JP2005150375A (ja) 半導体装置およびその製造方法
JP2006202860A (ja) 半導体装置及びその製造方法
JP3966102B2 (ja) 半導体装置の製造方法
JP2006032712A (ja) 半導体装置及びその製造方法
JP2007165480A (ja) 半導体装置及びその製造方法
JP2012231071A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110830

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20110830

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130501

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130626

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140115

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140411

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20140421

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20140620

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150413

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150616

R150 Certificate of patent or registration of utility model

Ref document number: 5769160

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees