JP3906020B2 - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 30
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 239000011248 coating agent Substances 0.000 claims description 76
- 238000000576 coating method Methods 0.000 claims description 76
- 229910052751 metal Inorganic materials 0.000 claims description 41
- 239000002184 metal Substances 0.000 claims description 41
- 238000000034 method Methods 0.000 claims description 32
- 230000015572 biosynthetic process Effects 0.000 claims description 30
- 229910052735 hafnium Inorganic materials 0.000 claims description 24
- -1 hafnium nitride Chemical class 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 19
- 230000008569 process Effects 0.000 claims description 12
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 6
- 229910052799 carbon Inorganic materials 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 5
- 125000001997 phenyl group Chemical group [H]C1=C([H])C([H])=C(*)C([H])=C1[H] 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- ZCYVEMRRCGMTRW-UHFFFAOYSA-N 7553-56-2 Chemical compound [I] ZCYVEMRRCGMTRW-UHFFFAOYSA-N 0.000 claims description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- 239000011630 iodine Substances 0.000 claims description 3
- 229910052740 iodine Inorganic materials 0.000 claims description 3
- ZVWKZXLXHLZXLS-UHFFFAOYSA-N zirconium nitride Chemical compound [Zr]#N ZVWKZXLXHLZXLS-UHFFFAOYSA-N 0.000 claims description 3
- 239000012799 electrically-conductive coating Substances 0.000 claims description 2
- 238000005224 laser annealing Methods 0.000 claims description 2
- 239000010408 film Substances 0.000 description 155
- 229910052782 aluminium Inorganic materials 0.000 description 27
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 27
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 239000010410 layer Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 7
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 6
- 239000007772 electrode material Substances 0.000 description 6
- 229910000449 hafnium oxide Inorganic materials 0.000 description 6
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- SLIUAWYAILUBJU-UHFFFAOYSA-N pentacene Chemical compound C1=CC=CC2=CC3=CC4=CC5=CC=CC=C5C=C4C=C3C=C21 SLIUAWYAILUBJU-UHFFFAOYSA-N 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0225—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate using an initial gate mask complementary to the prospective gate location, e.g. using dummy source and drain electrodes
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/018—Spacers formed inside holes at the prospective gate locations, e.g. holes left by removing dummy gates
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0172—Manufacturing their gate conductors
- H10D84/0177—Manufacturing their gate conductors the gate conductors having different materials or different implants
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、特にＮ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタのゲート電極の改良に関するものである。
【０００２】
【従来の技術】
ＭＩＳトランジスタの高性能化のためには、素子の微細化が必須である。しかし、ゲート絶縁膜として現在用いられているシリコン酸化膜は、誘電率が低いため、ゲート絶縁膜の容量を大きくできないという問題がある。また、ゲート電極として用いられているポリシリコンは、抵抗率が高いため、低抵抗化を達成できないという問題がある。それぞれの問題に対して、ゲート絶縁膜には高誘電体材料を用い、ゲート電極には金属材料を用いるという提案がなされている。
【０００３】
ところが、これらの材料は、現在用いられている材料に比べて耐熱性に劣るという欠点を有している。そこで、高温プロセスを行った後にゲート絶縁膜及びゲート電極を形成することが可能な技術として、ダマシン・ゲート技術が提案されている。
【０００４】
ダマシン・ゲート技術によりゲート電極としてメタルを埋め込んだ場合、Ｎ型とＰ型ＭＩＳＦＥＴあるいはＭＩＳＦＥＴにおいてゲート電極が単一のメタルのため、その電極の仕事関数が固定される。そのため、ポリ・シリコン・ゲートの様にＮ型とＰ型でのゲート電極の作り分けによるしきい値の適正化が不可能となる。よって、Ｎ型、Ｐ型で異なる材料のメタル・ゲート電極を作り分けるデュアル・メタルゲートプロセスが必要とされる。
【０００５】
本発明者等は、ｎ型とｐ型とで異なるメタル・ゲート電極を作り分ける技術を既に出願している（特願平１１−１２４４０５号）を出願している。この、出願に記載された製造方法により形成された半導体装置の製造工程を図５（ａ）〜図８（ｊ）を参照して説明する。
【０００６】
先ず、図５（ａ）に示すように、シリコン基板１００上にＳＴＩ技術等を用いて素子分離領域１０１を形成する。続いて将来除去されるダミーのゲートとして、例えば６ｎｍ程度のゲート酸化膜１０２、１５０ｎｍ程度のポリシリコン１０３、５０ｎｍ程度のシリコン窒化膜１０４の積層構造からなるダミーゲート構造を、酸化技術、ＣＶＤ技術、リソグラフィ技術、そしてＲＩＥ技術を用いて形成する。そして、イオン注入技術を用いてエクステンション拡散層領域１０５を形成して、シリコン窒化膜からなる幅が４０ｎｍ程度のゲート側壁１０６をＣＶＤ技術とＲＩＥ技術により形成する。
【０００７】
次いで、図５（ｂ）に示すように、イオン注入技術によりソース／ドレイン拡散層１０７を形成後、サリサイド・プロセス技術を用いて、ダミーゲートをマスクにソース／ドレイン領域のみに４０ｎｍ程度のコバルト、或いはチタン等のシリサイド１０８を形成する。
【０００８】
次いで、図５（ｃ）に示すように、層間膜１０９として例えばシリコン酸化膜をＣＶＤ法により堆積した後、ＣＭＰ技術によりシリコン酸化膜の平坦化を行う事により、ダミーゲートの上部のシリコン窒化膜１０４、ゲート側壁１０６の表面を露出させる。
【０００９】
次いで、図６（ｄ）に示すように、例えば燐酸を用いて、ダミーゲート上部のシリコン窒化膜１０４を層間膜１０９に対して選択的に除去する。この時にゲート側壁のゲート側壁１０６もポリシリコン１０３の高さ程度までエッチングされる。続いて、例えばラジカル原子エッチング技術を用いてダミーゲートのポリシリコン１０３を層間膜１０９、シリコン窒化膜からなるゲート側壁１０６に対し選択的に除去する。溝の底部にはダミーのゲート酸化膜１０２が成膜されている。
【００１０】
次いで、図６（ｅ）に示すように、弗酸等のウェット処理によりダミーのゲート酸化膜１０２を除去して、ゲート形成部を全て開口する。
そこで高誘電体絶縁物として、例えばハフニウム酸化膜からなるゲート絶縁膜１１１を全面に成膜する。
【００１１】
次いで、図６（ｆ）に示すように、ＣＶＤ法あるいはスパッタ法を用いて、仕事関数が４．６ｅＶより小さい金属として、例えばハフニウム窒化物膜１１２を１０ｎｍ程度の厚み望ましくはそれ以下で全面に成膜する。
【００１２】
以上の図５（ａ）〜図６（ｆ）の工程は、Ｎ型ＭＩＳトランジスタ形成領域及びＰ型ＭＩＳトランジスタ形成領域の双方に対して行われるが、図面上では一方の領域のみを示した。以後の工程からは、Ｎ型ＭＩＳトランジスタ（Ｎ型ＭＩＳＦＥＴ）形成領域及びＰ型ＭＩＳトランジスタ（Ｐ型ＭＩＳＦＥＴ）形成領域の双方を図面上に示す。
【００１３】
次いで、図７（ｇ）に示すように、リソグラフィ技術を用いて、Ｐ型ＭＩＳＦＥＴ領域のみレジスト１１３を開口する。
【００１４】
図７（ｈ）に示すように、過酸化水素水によるウェット・エッチングを行う事で、Ｐ型領域のみハフニウム窒化物膜１１２を除去する。この時ゲート絶縁膜１１１はハフニウム酸化膜であるが、この膜は過酸化水素水には不溶のためエッチングされる事は無い。
【００１５】
次いで、図８（ｉ）に示すように、レジスト１１３除去後、仕事関数が４．６ｅＶより大きい材料として、例えばタンタル窒化物１１４を最低１０ｎｍ程度堆積する。
【００１６】
次いで、図８（ｊ）に示すように、低抵抗なゲート電極材料としてアルミニウム１１５をスパッタ法またはＣＶＤ法など用いて全面に堆積し、続いてアルミニウムのＣＭＰを行うことで、ゲート溝内にアルミニウム１１５を埋め込む。
【００１７】
以上説明した製造工程により、Ｎ型はハフニウム窒化物膜１１２とタンタル窒化物１１４とアルミニウム１１５の積層、Ｐ型はタンタル窒化物膜１１４とアルミニウム１１５積層のゲート電極構造を持つＣＭＩＳＦＥＴが完成する。従って、Ｎ型は電極の仕事関数が４．６ｅＶ以下、Ｐ型は４．６ｅＶ以上となり、しきい値の適正化が可能になる。
【００１８】
しかし、この構造には問題がある。図９は、Ｎ型ＭＩＳＦＥＴ，Ｐ型ＭＩＳＦＥＴそれぞれのゲート電極部分のみを拡大した図である。Ｎ型ＭＩＳＦＥＴにおいて、ゲート電極であるアルミニウムの幅ＬAlは、
ＬAl＝ＬG−２×ＬTaN−２×ＬHfN
で表される。
【００１９】
ここで、ＬAlはアルミニウム１１５の幅、ＬGはゲート長、ＬTaNはタンタル窒化物膜１１４の幅、ＬHfNはハフニウム窒化物膜１１２の幅である。
【００２０】
ここでタンタル窒化物膜１１４はゲート電極の仕事関数を制御する他に、上部電極、つまりアルミニウム１１５がゲート絶縁膜中に拡散する事を防ぐ為のバリアメタルとしての役目を担っている。従って、タンタル窒化物膜１１４の膜厚は最低１０ｎｍ程度以上確保する事がゲート耐圧や信頼性の面から必要である。
【００２１】
しかしながら、タンタル窒化物膜１１４の膜厚（ＬTaN）を１０ｎｍとし、ハフニウム窒化物膜１１２の膜厚（ＬHfN）を１０ｎｍとすると、ゲート長（ＬG）が４０ｎｍの場合、アルミニウム１１５の幅（ＬAl）は０ｎｍとなる。従って、ゲート長４０ｎｍ以下ではアルミニウム１１５を埋め込むことが不可能になる。そのため、ゲート抵抗が大幅に上昇してしまい、高性能なＣＭＩＳＦＥＴの形成が不可能になる。なお、ハフニウム窒化物は仕事関数のみ制御すればよいので、１ｎｍ程度まで薄膜化可能であるが、その場合においてもゲート長２０ｎｍでアルミニウム１１５の幅（ＬAl）は０ｎｍになる。
【００２２】
【発明が解決しようとする課題】
上述したように、ダマシン・ゲート構造を有する半導体装置において、Ｎ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴで仕事関数が異なる材料を用いると、抵抗が低い電極材を埋め込むことができず、高性能なＣＭＩＳＦＥＴを形成することができないという問題があった。
【００２３】
本発明の目的は、Ｎ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴとで仕事関数が異なる金属含有材料をゲート電極に用いると共に、抵抗が低い電極材をゲート電極として用いた半導体装置及びその製造方法を提供することにある。
【００２４】
【課題を解決するための手段】
［構成］
本発明は、上記目的を達成するために以下のように構成されている。
（１）本発明（請求項１）は、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲート電極が半導体基板上の絶縁膜に形成された開口部内にゲート絶縁膜を介して形成されている半導体装置であって、前記Ｎ型ＭＩＳトランジスタのゲート電極は、前記ゲート絶縁膜に接し、フェルミレベルが前記半導体基板のバンドギャップの略中央より伝導帯側に位置する第１の金属含有膜と、この第１の金属含有膜上に形成され、フェルミレベルが前記半導体基板のバンドギャップの略中央より価電子帯側に位置する導電性塗布膜と、この導電性塗布膜上に形成され、前記第１の金属含有膜及び前記導電性塗布膜より抵抗が低い第２の金属含有膜とを具備し、前記Ｐ型ＭＩＳトランジスタのゲート電極は、前記ゲート絶縁膜に接する前記導電性塗布膜と、この導電性塗布膜上に形成された前記第２の金属含有膜とを具備し、前記導電性塗布膜は前記開口部の底面のみに形成され、前記第２の金属含有膜の側面には前記導電性塗布膜が形成されていないことを特徴とする。
【００２５】
本発明の好ましい実施態様を以下に記す。
(a) 前記第１の金属含有膜は、ハフニウム窒化物膜、ジルコニウム窒化物膜、チタン窒化物膜のいずれかであること。
(b) 前記導電性塗布膜は、炭素を含むこと。
【００２６】
（２）本発明（請求項４）は、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲート電極を半導体基板上の絶縁膜に形成された開口部内にゲート絶縁膜を介して形成する半導体装置の製造方法であって、前記ゲート電極を形成する工程は、Ｎ型ＭＩＳトランジスタ用の第１のゲート形成領域及びＰ型ＭＩＳトランジスタ用の第２のゲート形成領域の双方の領域の開口部内に形成されたゲート絶縁膜上に、フェルミレベルが前記半導体基板のバンドギャップの略中央より伝導帯側に位置する第１の金属含有膜を形成する工程と、前記第２のゲート形成領域に形成された前記第１の金属含有膜を除去する工程と、前記第１及び第２のゲート形成領域の開口部底面のみに選択的に、フェルミレベルが前記半導体基板のバンドギャップの略中央より価電子帯側に位置する導電性塗布膜を形成する工程と、前記第１及び第２のゲート形成領域の前記導電性塗布膜上に、前記第１の金属含有膜及び前記導電性塗布膜より抵抗が低い第２の金属含有膜を形成することにより前記第１及び第２のゲート形成領域の双方の領域の開口部を埋め込む工程とを含むことを特徴とする。
【００２７】
本発明の好ましい実施態様を以下に記す。
(a) 前記導電性塗布膜の形成は、第１のゲート形成領域の第１の金属含有膜上、及び第２のゲート形成領域のゲート絶縁膜上に、前記開口部を埋め込むように、表面がほぼ平坦な絶縁性の塗布膜を形成する工程と、前記塗布膜を選択的にエッチングし、前記塗布膜を残しつつ前記開口部を再び露出させる工程と、前記塗布膜に対して所定の処理を行い、前記塗布膜を導電性にする工程とを含むこと。
(a1) 前記塗布膜は、炭素を含む有機物で構成され、前記所定の処理では、前記塗布膜に対して熱処理、又はレーザーアニール、又は電子照射を行うこと。
(a2) 前記塗布膜は、ベンゼン環が直列に繋がった有機物で構成され、前記所定の処理では、前記塗布膜に対して沃素を導入すること。
【００２８】
(b) 前記導電性塗布膜の形成は、第１のゲート形成領域の第１の金属含有膜上、及び第２のゲート形成領域のゲート絶縁膜上に、前記開口部を埋め込むように、表面がほぼ平坦な導電性の塗布膜を形成する工程と、前記塗布膜を選択的にエッチングし、前記塗布膜を残しつつ前記開口部を再び露出させる工程とを含むこと。
【００２９】
［作用］
本発明は、上記構成によって以下の作用・効果を有する。
Ｐ型ＭＩＳトランジスタのゲート電極において、ゲート絶縁膜に接し、フェルミレベルが前記半導体基板のバンドギャップの略中央より価電子帯側に位置する導電性塗布膜を用いることによって、開口部の側面には導電性塗布膜が形成されていないので、抵抗が低い第２の金属含有膜を形成することができ、ＣＭＩＳＦＥＴを高性能化することができる。
【００３０】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【００３１】
図１（ａ）〜図３（ｉ）は、本発明の一実施形態に係わる半導体装置の製造工程を示す工程断面図である。
【００３２】
まず、従来例で図５（ａ）〜図６（ｄ）を用いて説明した工程を行うことで、図１（ａ）に示す構造を形成する。図１（ａ）に示すように、素子分離領域１０１とエクステンション拡散層領域１０５、ソース・ドレイン拡散層１０７、ソース・ドレイン領域のみに４０ｎｍ程度のコバルト、或いはチタン等のシリサイド１０８を形成したシリコン基板１００上に、層間膜１０９と第２のシリコン窒化膜からなる幅４０ｎｍ程度のゲート側壁１０６によりゲート形成領域にゲート溝１１０を形成する。またゲート溝１１０の底部にはダミーのゲート酸化膜１０２が成膜されている。
【００３３】
次いで、図１（ｂ）に示すように、弗酸等のウェット処理により、ゲート溝１１０底部のダミーのゲート酸化膜１０２を除去して、ゲート形成部が全て開口される。続いて、高誘電体絶縁物として、ハフニウム酸化膜からなるゲート絶縁膜１１１を全面に成膜する。このハフニウム酸化膜の成腹方法の一例として、例えばＨｆＣｌ4 とＮＨ3 を用いたＣＶＤ法、又は有機系のＨｆガス等を用いたＣＶＤ法、或いはハフニウム窒化物のターゲットやハフニウムのターゲットを用いたスパッタ法等を用いてハフニウム窒化物膜を成膜し、続いて酸化を行う事でハフニウム酸化膜を形成しても良い。この時のハフニウム窒化物膜の厚みは数ｎｍ程度の極薄膜が望ましい。ハフニウム窒化物膜の膜厚が厚くなるにつれて、ハフニウム窒化物の酸化後に窒素が膜中に残留するのを防ぐためである。
【００３４】
次いで、図１（ｃ）に示すように、フェルミレベルが、シリコン基板のバンドギャップの中央より伝導帯側に位置する電極材料、すなわち仕事関数が４．６ｅＶ以下の電極材料として、例えばハフニウム窒化物膜（第１の金属含有膜）１１２を１０ｎｍ程度望ましくはそれ以下の厚みで全面に成膜する。
【００３５】
以上の図１（ａ）〜図１（ｃ）の工程は、Ｎ型ＭＩＳトランジスタ形成領域及びＰ型ＭＩＳトランジスタ形成領域の双方に対して行われるが、図面上では一方の領域のみを示した。以後の工程からは、Ｎ型ＭＩＳトランジスタ（Ｎ型ＭＩＳＦＥＴ）形成領域及びＰ型ＭＩＳトランジスタ（Ｐ型ＭＩＳＦＥＴ）形成領域の双方を図面上に示す。
【００３６】
次いで、図２（ｄ）に示すように、リソグラフィ技術を用いて、Ｐ−ＭＯＳＦＥＴ領域のみレジスト１１３を開口する。
【００３７】
次いで、図２（ｅ）に示すように、過酸化水素水によるウェット・エッチングを行う事で、Ｐ型領域のみハフニウム窒化物膜１１２を除去する。この時ゲート絶縁膜１１１はハフニウム酸化膜であるが、この膜は過酸化水素水に対して不溶のためエッチングされる事は無い。
【００３８】
次いで、図２（ｆ）に示すように、レジスト１１３の除去後、炭素を含む有機塗布膜１１６を全面に塗布する。塗布膜を用いることで、ＣＭＰ処理などを行わなくても、塗布のみである程度の平坦性が良い膜が得られる。もちろんＣＭＰ処理により有機塗布膜１１６の平坦化を行っても良い。
【００３９】
図３（ｇ）に示すように、有機塗布膜１１６の全面エッチングを行って、ゲート溝１１０内のみに有機塗布膜１１６が残るようにする。そのときの有機塗布膜１１６の膜厚は望ましくは１０ｎｍ以上がよい。この全面エッチングの方法としてはレジストと同様に酸素プラズマによるアッシング等を用いればよい。次いで、図３（ｈ）に示すように、有機塗布膜１１６に対して、熱処理、或いはレーザー等の光エネルギー、或いは電子照射による電子エネルギー等により、有機膜を分解してグラファイト化して導電性を持たせ、グラファイト化有機塗布膜（導電性塗布膜）１１７を形成する。熱処理であれば、６００−７００℃以上の熱処理で簡単にグラファイト化する事が可能である。
【００４０】
また、塗布膜が、ベンゼン環が直列につながった、例えば５つ繋がったペンタセンの様な有機分子の場合には、沃素などを添加して導電性を持たせても良い。或いは、ベンゼン環を５つより多く繋げた分子を用いて、処理を行わずとも導電体である有機膜を用いても良い。いずれの方法においても、炭素の仕事関数が４．６ｅＶ以上である事から、４．６ｅＶ以上の仕事関数を持つ電極の形成が可能である。
【００４１】
図３（ｉ）に示すように、低抵抗なゲート電極材料としてアルミニウム（第２の金属含有膜）１１５をスパッタ法またはＣＶＤ法など用いて全面に堆積し、続いてアルミニウムのＣＭＰを行うことで、ゲート溝内にアルミニウム１１５を埋め込む。
【００４２】
以上により、Ｎ型はハフニウム窒化物膜１１２とグラファイト化有機塗布膜１１７とアルミニウム１１５の積層、Ｐ型はグラファイト化有機塗布膜１１７とアルミニウム１１５の積層のゲート電極構造を持つＣＭＩＳＦＥＴが完成する。
【００４３】
ここで、ハフニウム窒化物膜１１２は仕事関数が４．６ｅＶ以下、導電性塗布膜は４．６ｅＶ以上であるため、Ｎ型とＰ型のそれぞれで最適化された仕事関数のゲート電極構造が実現可能になった。
【００４４】
そして本発明では従来技術と異なり、アルミニウム１１５のゲート絶縁膜１１１への拡散を十分に防止すると同時にゲート長が２０ｎｍ以下の領域においてもアルミニウム１１５を埋め込む事が可能である。
【００４５】
図４（ａ）及び図４（ｂ）にＮ型ＭＩＳＦＥＴ，Ｐ型ＭＩＳＦＥＴそれぞれのゲート電極部分のみを拡大して示す。グラファイト化有機塗布膜１１７を用いる事により、グラファイト化有機塗布膜１１７はアルミニウム１１５の側面には形成されず、アルミニウム１１５の底面、すなわちゲート絶縁膜１１１上のみに形成されるので、ｎ型ＭＩＳＦＥＴのアルミニウム１１５の幅（ＬAl）は、
ＬAl＝ＬG−２×ＬHfN
となる。ここで、ＬAlはアルミニウム１１５の幅、ＬGはゲート長、ＬHfNはハフニウム窒化物膜１１２の幅である。
【００４６】
つまりグラファイト化有機塗布膜１１７の厚みには依存しない。ここで、ハフニウム窒化物膜１１２はゲート電極の仕事関数を４．６ｅＶ以下にする役割のみであるので、１ｎｍの極薄膜でも問題ない。これよりハフニウム窒化物膜１１２の厚みを１ｎｍとすると、本発明ではゲート長１０ｎｍの領域においても８ｎｍの幅のアルミニウム１１５を埋め込む事が可能となる。
【００４７】
さらには、本発明においてはゲート高さｈを高くする事でグラファイト化有機塗布膜１１７の厚みを増やす事が可能である。
【００４８】
例えば、ゲート高さｈが１００ｎｍであれば、５０ｎｍ程度の厚みでグラファイト化有機塗布膜１１７をゲート溝内に形成しても５０ｎｍ程度の厚みのアルミニウム１１５を溝内に埋め込むことができる。従って従来技術と異なり、グラファイト化有機塗布膜１１７の厚みを増加させて、さらにアルミニウム電極に対するバリア性を高める事が可能である。
【００４９】
また、本実施形態ではゲート電極にアルミニウム１１５を用いたが、低抵抗な材料であれば何を用いても問題ない。例えば、ルテニウム、プラチナ、コバルト、銀、銅、タングステンなどをスパッタ法やＣＶＤ法、或いはメッキ法などで成膜しても全然問題ない。
【００５０】
さらにはまた、ハフニウム窒化物膜をｎ型ＭＩＳＦＥＴの電極としたが、ハフニウム窒化物の他にジルコニウム窒化物、チタン窒化物等を用いても仕事関数を４．６ｅＶ以下にする事が可能であり、ｎ型ＭＩＳＦＥＴの電極として使用可能である。
【００５１】
なお、本発明は、上記実施形態に限定されるものではない。例えば、シリコン基板以外にも、他の半導体基板を用いることができる。
その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【００５２】
【発明の効果】
以上説明したように本発明によれば、Ｐ型ＭＩＳトランジスタのゲート電極において、ゲート絶縁膜に接し、フェルミレベルが半導体基板のバンドギャップの略中央より価電子帯側に位置する導電性塗布膜を用いることによって、開口部の側面には導電性塗布膜が形成されていないので、抵抗が低い第２の金属含有膜を形成することができ、ＣＭＩＳＦＥＴを高性能化することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係わるダマシン・ゲート構造を有するＮ型及びＰ型ＭＩＳＦＥＴの製造工程を示す工程断面図。
【図２】本発明の一実施形態に係わるダマシン・ゲート構造を有するＮ型及びＰ型ＭＩＳＦＥＴの製造工程を示す工程断面図。
【図３】本発明の一実施形態に係わるダマシン・ゲート構造を有するＮ型及びＰ型ＭＩＳＦＥＴの製造工程を示す工程断面図。
【図４】図１（ａ）〜図３（ｈ）に示す製造工程により形成されたＮ型及びＰ型ＭＩＳＦＥＴのゲート電極部分を示す断面図。
【図５】本発明者等の発明によるダマシン・ゲート構造を有するＮ型及びＰ型ＭＩＳＦＥＴの製造工程を示す工程断面図。
【図６】本発明者等の発明によるダマシン・ゲート構造を有するＮ型及びＰ型ＭＩＳＦＥＴの製造工程を示す工程断面図。
【図７】本発明者等の発明によるダマシン・ゲート構造を有するＮ型及びＰ型ＭＩＳＦＥＴの製造工程を示す工程断面図。
【図８】本発明者等の発明によるダマシン・ゲート構造を有するＮ型及びＰ型ＭＩＳＦＥＴの製造工程を示す工程断面図。
【図９】図５（ａ）〜図８（ｊ）に示すＮ型及びＰ型ＭＩＳＦＥＴのゲート電極部分を示す断面図。
【符号の説明】
１００…シリコン基板
１０１…素子分離領域
１０２…ゲート酸化膜
１０３…ポリシリコン
１０４…シリコン窒化膜
１０５…エクステンション拡散層領域
１０６…ゲート側壁
１０７…ソース／ドレイン拡散層
１０８…シリサイド
１０９…層間膜
１１０…ゲート溝
１１１…ゲート絶縁膜
１１２…ハフニウム窒化物膜（第１の金属含有膜）
１１３…レジスト
１１５…アルミニウム（第２の金属含有膜）
１１６…有機塗布膜
１１７…グラファイト化有機塗布膜（導電性塗布膜）
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、特にＮ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタのゲート電極の改良に関するものである。
【０００２】
【従来の技術】
ＭＩＳトランジスタの高性能化のためには、素子の微細化が必須である。しかし、ゲート絶縁膜として現在用いられているシリコン酸化膜は、誘電率が低いため、ゲート絶縁膜の容量を大きくできないという問題がある。また、ゲート電極として用いられているポリシリコンは、抵抗率が高いため、低抵抗化を達成できないという問題がある。それぞれの問題に対して、ゲート絶縁膜には高誘電体材料を用い、ゲート電極には金属材料を用いるという提案がなされている。
【０００３】
ところが、これらの材料は、現在用いられている材料に比べて耐熱性に劣るという欠点を有している。そこで、高温プロセスを行った後にゲート絶縁膜及びゲート電極を形成することが可能な技術として、ダマシン・ゲート技術が提案されている。
【０００４】
ダマシン・ゲート技術によりゲート電極としてメタルを埋め込んだ場合、Ｎ型とＰ型ＭＩＳＦＥＴあるいはＭＩＳＦＥＴにおいてゲート電極が単一のメタルのため、その電極の仕事関数が固定される。そのため、ポリ・シリコン・ゲートの様にＮ型とＰ型でのゲート電極の作り分けによるしきい値の適正化が不可能となる。よって、Ｎ型、Ｐ型で異なる材料のメタル・ゲート電極を作り分けるデュアル・メタルゲートプロセスが必要とされる。
【０００５】
本発明者等は、ｎ型とｐ型とで異なるメタル・ゲート電極を作り分ける技術を既に出願している（特願平１１−１２４４０５号）を出願している。この、出願に記載された製造方法により形成された半導体装置の製造工程を図５（ａ）〜図８（ｊ）を参照して説明する。
【０００６】
先ず、図５（ａ）に示すように、シリコン基板１００上にＳＴＩ技術等を用いて素子分離領域１０１を形成する。続いて将来除去されるダミーのゲートとして、例えば６ｎｍ程度のゲート酸化膜１０２、１５０ｎｍ程度のポリシリコン１０３、５０ｎｍ程度のシリコン窒化膜１０４の積層構造からなるダミーゲート構造を、酸化技術、ＣＶＤ技術、リソグラフィ技術、そしてＲＩＥ技術を用いて形成する。そして、イオン注入技術を用いてエクステンション拡散層領域１０５を形成して、シリコン窒化膜からなる幅が４０ｎｍ程度のゲート側壁１０６をＣＶＤ技術とＲＩＥ技術により形成する。
【０００７】
次いで、図５（ｂ）に示すように、イオン注入技術によりソース／ドレイン拡散層１０７を形成後、サリサイド・プロセス技術を用いて、ダミーゲートをマスクにソース／ドレイン領域のみに４０ｎｍ程度のコバルト、或いはチタン等のシリサイド１０８を形成する。
【０００８】
次いで、図５（ｃ）に示すように、層間膜１０９として例えばシリコン酸化膜をＣＶＤ法により堆積した後、ＣＭＰ技術によりシリコン酸化膜の平坦化を行う事により、ダミーゲートの上部のシリコン窒化膜１０４、ゲート側壁１０６の表面を露出させる。
【０００９】
次いで、図６（ｄ）に示すように、例えば燐酸を用いて、ダミーゲート上部のシリコン窒化膜１０４を層間膜１０９に対して選択的に除去する。この時にゲート側壁のゲート側壁１０６もポリシリコン１０３の高さ程度までエッチングされる。続いて、例えばラジカル原子エッチング技術を用いてダミーゲートのポリシリコン１０３を層間膜１０９、シリコン窒化膜からなるゲート側壁１０６に対し選択的に除去する。溝の底部にはダミーのゲート酸化膜１０２が成膜されている。
【００１０】
次いで、図６（ｅ）に示すように、弗酸等のウェット処理によりダミーのゲート酸化膜１０２を除去して、ゲート形成部を全て開口する。
そこで高誘電体絶縁物として、例えばハフニウム酸化膜からなるゲート絶縁膜１１１を全面に成膜する。
【００１１】
次いで、図６（ｆ）に示すように、ＣＶＤ法あるいはスパッタ法を用いて、仕事関数が４．６ｅＶより小さい金属として、例えばハフニウム窒化物膜１１２を１０ｎｍ程度の厚み望ましくはそれ以下で全面に成膜する。
【００１２】
以上の図５（ａ）〜図６（ｆ）の工程は、Ｎ型ＭＩＳトランジスタ形成領域及びＰ型ＭＩＳトランジスタ形成領域の双方に対して行われるが、図面上では一方の領域のみを示した。以後の工程からは、Ｎ型ＭＩＳトランジスタ（Ｎ型ＭＩＳＦＥＴ）形成領域及びＰ型ＭＩＳトランジスタ（Ｐ型ＭＩＳＦＥＴ）形成領域の双方を図面上に示す。
【００１３】
次いで、図７（ｇ）に示すように、リソグラフィ技術を用いて、Ｐ型ＭＩＳＦＥＴ領域のみレジスト１１３を開口する。
【００１４】
図７（ｈ）に示すように、過酸化水素水によるウェット・エッチングを行う事で、Ｐ型領域のみハフニウム窒化物膜１１２を除去する。この時ゲート絶縁膜１１１はハフニウム酸化膜であるが、この膜は過酸化水素水には不溶のためエッチングされる事は無い。
【００１５】
次いで、図８（ｉ）に示すように、レジスト１１３除去後、仕事関数が４．６ｅＶより大きい材料として、例えばタンタル窒化物１１４を最低１０ｎｍ程度堆積する。
【００１６】
次いで、図８（ｊ）に示すように、低抵抗なゲート電極材料としてアルミニウム１１５をスパッタ法またはＣＶＤ法など用いて全面に堆積し、続いてアルミニウムのＣＭＰを行うことで、ゲート溝内にアルミニウム１１５を埋め込む。
【００１７】
以上説明した製造工程により、Ｎ型はハフニウム窒化物膜１１２とタンタル窒化物１１４とアルミニウム１１５の積層、Ｐ型はタンタル窒化物膜１１４とアルミニウム１１５積層のゲート電極構造を持つＣＭＩＳＦＥＴが完成する。従って、Ｎ型は電極の仕事関数が４．６ｅＶ以下、Ｐ型は４．６ｅＶ以上となり、しきい値の適正化が可能になる。
【００１８】
しかし、この構造には問題がある。図９は、Ｎ型ＭＩＳＦＥＴ，Ｐ型ＭＩＳＦＥＴそれぞれのゲート電極部分のみを拡大した図である。Ｎ型ＭＩＳＦＥＴにおいて、ゲート電極であるアルミニウムの幅ＬAlは、
ＬAl＝ＬG−２×ＬTaN−２×ＬHfN
で表される。
【００１９】
ここで、ＬAlはアルミニウム１１５の幅、ＬGはゲート長、ＬTaNはタンタル窒化物膜１１４の幅、ＬHfNはハフニウム窒化物膜１１２の幅である。
【００２０】
ここでタンタル窒化物膜１１４はゲート電極の仕事関数を制御する他に、上部電極、つまりアルミニウム１１５がゲート絶縁膜中に拡散する事を防ぐ為のバリアメタルとしての役目を担っている。従って、タンタル窒化物膜１１４の膜厚は最低１０ｎｍ程度以上確保する事がゲート耐圧や信頼性の面から必要である。
【００２１】
しかしながら、タンタル窒化物膜１１４の膜厚（ＬTaN）を１０ｎｍとし、ハフニウム窒化物膜１１２の膜厚（ＬHfN）を１０ｎｍとすると、ゲート長（ＬG）が４０ｎｍの場合、アルミニウム１１５の幅（ＬAl）は０ｎｍとなる。従って、ゲート長４０ｎｍ以下ではアルミニウム１１５を埋め込むことが不可能になる。そのため、ゲート抵抗が大幅に上昇してしまい、高性能なＣＭＩＳＦＥＴの形成が不可能になる。なお、ハフニウム窒化物は仕事関数のみ制御すればよいので、１ｎｍ程度まで薄膜化可能であるが、その場合においてもゲート長２０ｎｍでアルミニウム１１５の幅（ＬAl）は０ｎｍになる。
【００２２】
【発明が解決しようとする課題】
上述したように、ダマシン・ゲート構造を有する半導体装置において、Ｎ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴで仕事関数が異なる材料を用いると、抵抗が低い電極材を埋め込むことができず、高性能なＣＭＩＳＦＥＴを形成することができないという問題があった。
【００２３】
本発明の目的は、Ｎ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴとで仕事関数が異なる金属含有材料をゲート電極に用いると共に、抵抗が低い電極材をゲート電極として用いた半導体装置及びその製造方法を提供することにある。
【００２４】
【課題を解決するための手段】
［構成］
本発明は、上記目的を達成するために以下のように構成されている。
（１）本発明（請求項１）は、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲート電極が半導体基板上の絶縁膜に形成された開口部内にゲート絶縁膜を介して形成されている半導体装置であって、前記Ｎ型ＭＩＳトランジスタのゲート電極は、前記ゲート絶縁膜に接し、フェルミレベルが前記半導体基板のバンドギャップの略中央より伝導帯側に位置する第１の金属含有膜と、この第１の金属含有膜上に形成され、フェルミレベルが前記半導体基板のバンドギャップの略中央より価電子帯側に位置する導電性塗布膜と、この導電性塗布膜上に形成され、前記第１の金属含有膜及び前記導電性塗布膜より抵抗が低い第２の金属含有膜とを具備し、前記Ｐ型ＭＩＳトランジスタのゲート電極は、前記ゲート絶縁膜に接する前記導電性塗布膜と、この導電性塗布膜上に形成された前記第２の金属含有膜とを具備し、前記導電性塗布膜は前記開口部の底面のみに形成され、前記第２の金属含有膜の側面には前記導電性塗布膜が形成されていないことを特徴とする。
【００２５】
本発明の好ましい実施態様を以下に記す。
(a) 前記第１の金属含有膜は、ハフニウム窒化物膜、ジルコニウム窒化物膜、チタン窒化物膜のいずれかであること。
(b) 前記導電性塗布膜は、炭素を含むこと。
【００２６】
（２）本発明（請求項４）は、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲート電極を半導体基板上の絶縁膜に形成された開口部内にゲート絶縁膜を介して形成する半導体装置の製造方法であって、前記ゲート電極を形成する工程は、Ｎ型ＭＩＳトランジスタ用の第１のゲート形成領域及びＰ型ＭＩＳトランジスタ用の第２のゲート形成領域の双方の領域の開口部内に形成されたゲート絶縁膜上に、フェルミレベルが前記半導体基板のバンドギャップの略中央より伝導帯側に位置する第１の金属含有膜を形成する工程と、前記第２のゲート形成領域に形成された前記第１の金属含有膜を除去する工程と、前記第１及び第２のゲート形成領域の開口部底面のみに選択的に、フェルミレベルが前記半導体基板のバンドギャップの略中央より価電子帯側に位置する導電性塗布膜を形成する工程と、前記第１及び第２のゲート形成領域の前記導電性塗布膜上に、前記第１の金属含有膜及び前記導電性塗布膜より抵抗が低い第２の金属含有膜を形成することにより前記第１及び第２のゲート形成領域の双方の領域の開口部を埋め込む工程とを含むことを特徴とする。
【００２７】
本発明の好ましい実施態様を以下に記す。
(a) 前記導電性塗布膜の形成は、第１のゲート形成領域の第１の金属含有膜上、及び第２のゲート形成領域のゲート絶縁膜上に、前記開口部を埋め込むように、表面がほぼ平坦な絶縁性の塗布膜を形成する工程と、前記塗布膜を選択的にエッチングし、前記塗布膜を残しつつ前記開口部を再び露出させる工程と、前記塗布膜に対して所定の処理を行い、前記塗布膜を導電性にする工程とを含むこと。
(a1) 前記塗布膜は、炭素を含む有機物で構成され、前記所定の処理では、前記塗布膜に対して熱処理、又はレーザーアニール、又は電子照射を行うこと。
(a2) 前記塗布膜は、ベンゼン環が直列に繋がった有機物で構成され、前記所定の処理では、前記塗布膜に対して沃素を導入すること。
【００２８】
(b) 前記導電性塗布膜の形成は、第１のゲート形成領域の第１の金属含有膜上、及び第２のゲート形成領域のゲート絶縁膜上に、前記開口部を埋め込むように、表面がほぼ平坦な導電性の塗布膜を形成する工程と、前記塗布膜を選択的にエッチングし、前記塗布膜を残しつつ前記開口部を再び露出させる工程とを含むこと。
【００２９】
［作用］
本発明は、上記構成によって以下の作用・効果を有する。
Ｐ型ＭＩＳトランジスタのゲート電極において、ゲート絶縁膜に接し、フェルミレベルが前記半導体基板のバンドギャップの略中央より価電子帯側に位置する導電性塗布膜を用いることによって、開口部の側面には導電性塗布膜が形成されていないので、抵抗が低い第２の金属含有膜を形成することができ、ＣＭＩＳＦＥＴを高性能化することができる。
【００３０】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【００３１】
図１（ａ）〜図３（ｉ）は、本発明の一実施形態に係わる半導体装置の製造工程を示す工程断面図である。
【００３２】
まず、従来例で図５（ａ）〜図６（ｄ）を用いて説明した工程を行うことで、図１（ａ）に示す構造を形成する。図１（ａ）に示すように、素子分離領域１０１とエクステンション拡散層領域１０５、ソース・ドレイン拡散層１０７、ソース・ドレイン領域のみに４０ｎｍ程度のコバルト、或いはチタン等のシリサイド１０８を形成したシリコン基板１００上に、層間膜１０９と第２のシリコン窒化膜からなる幅４０ｎｍ程度のゲート側壁１０６によりゲート形成領域にゲート溝１１０を形成する。またゲート溝１１０の底部にはダミーのゲート酸化膜１０２が成膜されている。
【００３３】
次いで、図１（ｂ）に示すように、弗酸等のウェット処理により、ゲート溝１１０底部のダミーのゲート酸化膜１０２を除去して、ゲート形成部が全て開口される。続いて、高誘電体絶縁物として、ハフニウム酸化膜からなるゲート絶縁膜１１１を全面に成膜する。このハフニウム酸化膜の成腹方法の一例として、例えばＨｆＣｌ4 とＮＨ3 を用いたＣＶＤ法、又は有機系のＨｆガス等を用いたＣＶＤ法、或いはハフニウム窒化物のターゲットやハフニウムのターゲットを用いたスパッタ法等を用いてハフニウム窒化物膜を成膜し、続いて酸化を行う事でハフニウム酸化膜を形成しても良い。この時のハフニウム窒化物膜の厚みは数ｎｍ程度の極薄膜が望ましい。ハフニウム窒化物膜の膜厚が厚くなるにつれて、ハフニウム窒化物の酸化後に窒素が膜中に残留するのを防ぐためである。
【００３４】
次いで、図１（ｃ）に示すように、フェルミレベルが、シリコン基板のバンドギャップの中央より伝導帯側に位置する電極材料、すなわち仕事関数が４．６ｅＶ以下の電極材料として、例えばハフニウム窒化物膜（第１の金属含有膜）１１２を１０ｎｍ程度望ましくはそれ以下の厚みで全面に成膜する。
【００３５】
以上の図１（ａ）〜図１（ｃ）の工程は、Ｎ型ＭＩＳトランジスタ形成領域及びＰ型ＭＩＳトランジスタ形成領域の双方に対して行われるが、図面上では一方の領域のみを示した。以後の工程からは、Ｎ型ＭＩＳトランジスタ（Ｎ型ＭＩＳＦＥＴ）形成領域及びＰ型ＭＩＳトランジスタ（Ｐ型ＭＩＳＦＥＴ）形成領域の双方を図面上に示す。
【００３６】
次いで、図２（ｄ）に示すように、リソグラフィ技術を用いて、Ｐ−ＭＯＳＦＥＴ領域のみレジスト１１３を開口する。
【００３７】
次いで、図２（ｅ）に示すように、過酸化水素水によるウェット・エッチングを行う事で、Ｐ型領域のみハフニウム窒化物膜１１２を除去する。この時ゲート絶縁膜１１１はハフニウム酸化膜であるが、この膜は過酸化水素水に対して不溶のためエッチングされる事は無い。
【００３８】
次いで、図２（ｆ）に示すように、レジスト１１３の除去後、炭素を含む有機塗布膜１１６を全面に塗布する。塗布膜を用いることで、ＣＭＰ処理などを行わなくても、塗布のみである程度の平坦性が良い膜が得られる。もちろんＣＭＰ処理により有機塗布膜１１６の平坦化を行っても良い。
【００３９】
図３（ｇ）に示すように、有機塗布膜１１６の全面エッチングを行って、ゲート溝１１０内のみに有機塗布膜１１６が残るようにする。そのときの有機塗布膜１１６の膜厚は望ましくは１０ｎｍ以上がよい。この全面エッチングの方法としてはレジストと同様に酸素プラズマによるアッシング等を用いればよい。次いで、図３（ｈ）に示すように、有機塗布膜１１６に対して、熱処理、或いはレーザー等の光エネルギー、或いは電子照射による電子エネルギー等により、有機膜を分解してグラファイト化して導電性を持たせ、グラファイト化有機塗布膜（導電性塗布膜）１１７を形成する。熱処理であれば、６００−７００℃以上の熱処理で簡単にグラファイト化する事が可能である。
【００４０】
また、塗布膜が、ベンゼン環が直列につながった、例えば５つ繋がったペンタセンの様な有機分子の場合には、沃素などを添加して導電性を持たせても良い。或いは、ベンゼン環を５つより多く繋げた分子を用いて、処理を行わずとも導電体である有機膜を用いても良い。いずれの方法においても、炭素の仕事関数が４．６ｅＶ以上である事から、４．６ｅＶ以上の仕事関数を持つ電極の形成が可能である。
【００４１】
図３（ｉ）に示すように、低抵抗なゲート電極材料としてアルミニウム（第２の金属含有膜）１１５をスパッタ法またはＣＶＤ法など用いて全面に堆積し、続いてアルミニウムのＣＭＰを行うことで、ゲート溝内にアルミニウム１１５を埋め込む。
【００４２】
以上により、Ｎ型はハフニウム窒化物膜１１２とグラファイト化有機塗布膜１１７とアルミニウム１１５の積層、Ｐ型はグラファイト化有機塗布膜１１７とアルミニウム１１５の積層のゲート電極構造を持つＣＭＩＳＦＥＴが完成する。
【００４３】
ここで、ハフニウム窒化物膜１１２は仕事関数が４．６ｅＶ以下、導電性塗布膜は４．６ｅＶ以上であるため、Ｎ型とＰ型のそれぞれで最適化された仕事関数のゲート電極構造が実現可能になった。
【００４４】
そして本発明では従来技術と異なり、アルミニウム１１５のゲート絶縁膜１１１への拡散を十分に防止すると同時にゲート長が２０ｎｍ以下の領域においてもアルミニウム１１５を埋め込む事が可能である。
【００４５】
図４（ａ）及び図４（ｂ）にＮ型ＭＩＳＦＥＴ，Ｐ型ＭＩＳＦＥＴそれぞれのゲート電極部分のみを拡大して示す。グラファイト化有機塗布膜１１７を用いる事により、グラファイト化有機塗布膜１１７はアルミニウム１１５の側面には形成されず、アルミニウム１１５の底面、すなわちゲート絶縁膜１１１上のみに形成されるので、ｎ型ＭＩＳＦＥＴのアルミニウム１１５の幅（ＬAl）は、
ＬAl＝ＬG−２×ＬHfN
となる。ここで、ＬAlはアルミニウム１１５の幅、ＬGはゲート長、ＬHfNはハフニウム窒化物膜１１２の幅である。
【００４６】
つまりグラファイト化有機塗布膜１１７の厚みには依存しない。ここで、ハフニウム窒化物膜１１２はゲート電極の仕事関数を４．６ｅＶ以下にする役割のみであるので、１ｎｍの極薄膜でも問題ない。これよりハフニウム窒化物膜１１２の厚みを１ｎｍとすると、本発明ではゲート長１０ｎｍの領域においても８ｎｍの幅のアルミニウム１１５を埋め込む事が可能となる。
【００４７】
さらには、本発明においてはゲート高さｈを高くする事でグラファイト化有機塗布膜１１７の厚みを増やす事が可能である。
【００４８】
例えば、ゲート高さｈが１００ｎｍであれば、５０ｎｍ程度の厚みでグラファイト化有機塗布膜１１７をゲート溝内に形成しても５０ｎｍ程度の厚みのアルミニウム１１５を溝内に埋め込むことができる。従って従来技術と異なり、グラファイト化有機塗布膜１１７の厚みを増加させて、さらにアルミニウム電極に対するバリア性を高める事が可能である。
【００４９】
また、本実施形態ではゲート電極にアルミニウム１１５を用いたが、低抵抗な材料であれば何を用いても問題ない。例えば、ルテニウム、プラチナ、コバルト、銀、銅、タングステンなどをスパッタ法やＣＶＤ法、或いはメッキ法などで成膜しても全然問題ない。
【００５０】
さらにはまた、ハフニウム窒化物膜をｎ型ＭＩＳＦＥＴの電極としたが、ハフニウム窒化物の他にジルコニウム窒化物、チタン窒化物等を用いても仕事関数を４．６ｅＶ以下にする事が可能であり、ｎ型ＭＩＳＦＥＴの電極として使用可能である。
【００５１】
なお、本発明は、上記実施形態に限定されるものではない。例えば、シリコン基板以外にも、他の半導体基板を用いることができる。
その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【００５２】
【発明の効果】
以上説明したように本発明によれば、Ｐ型ＭＩＳトランジスタのゲート電極において、ゲート絶縁膜に接し、フェルミレベルが半導体基板のバンドギャップの略中央より価電子帯側に位置する導電性塗布膜を用いることによって、開口部の側面には導電性塗布膜が形成されていないので、抵抗が低い第２の金属含有膜を形成することができ、ＣＭＩＳＦＥＴを高性能化することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係わるダマシン・ゲート構造を有するＮ型及びＰ型ＭＩＳＦＥＴの製造工程を示す工程断面図。
【図２】本発明の一実施形態に係わるダマシン・ゲート構造を有するＮ型及びＰ型ＭＩＳＦＥＴの製造工程を示す工程断面図。
【図３】本発明の一実施形態に係わるダマシン・ゲート構造を有するＮ型及びＰ型ＭＩＳＦＥＴの製造工程を示す工程断面図。
【図４】図１（ａ）〜図３（ｈ）に示す製造工程により形成されたＮ型及びＰ型ＭＩＳＦＥＴのゲート電極部分を示す断面図。
【図５】本発明者等の発明によるダマシン・ゲート構造を有するＮ型及びＰ型ＭＩＳＦＥＴの製造工程を示す工程断面図。
【図６】本発明者等の発明によるダマシン・ゲート構造を有するＮ型及びＰ型ＭＩＳＦＥＴの製造工程を示す工程断面図。
【図７】本発明者等の発明によるダマシン・ゲート構造を有するＮ型及びＰ型ＭＩＳＦＥＴの製造工程を示す工程断面図。
【図８】本発明者等の発明によるダマシン・ゲート構造を有するＮ型及びＰ型ＭＩＳＦＥＴの製造工程を示す工程断面図。
【図９】図５（ａ）〜図８（ｊ）に示すＮ型及びＰ型ＭＩＳＦＥＴのゲート電極部分を示す断面図。
【符号の説明】
１００…シリコン基板
１０１…素子分離領域
１０２…ゲート酸化膜
１０３…ポリシリコン
１０４…シリコン窒化膜
１０５…エクステンション拡散層領域
１０６…ゲート側壁
１０７…ソース／ドレイン拡散層
１０８…シリサイド
１０９…層間膜
１１０…ゲート溝
１１１…ゲート絶縁膜
１１２…ハフニウム窒化物膜（第１の金属含有膜）
１１３…レジスト
１１５…アルミニウム（第２の金属含有膜）
１１６…有機塗布膜
１１７…グラファイト化有機塗布膜（導電性塗布膜）
Claims (8)
- Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲート電極が半導体基板上の絶縁膜に形成された開口部内にゲート絶縁膜を介して形成されている半導体装置であって、
前記Ｎ型ＭＩＳトランジスタのゲート電極は、前記ゲート絶縁膜に接し、フェルミレベルが前記半導体基板のバンドギャップの略中央より伝導帯側に位置する第１の金属含有膜と、この第１の金属含有膜上に形成され、フェルミレベルが前記半導体基板のバンドギャップの略中央より価電子帯側に位置する導電性塗布膜と、この導電性塗布膜上に形成され、前記第１の金属含有膜及び前記導電性塗布膜より抵抗が低い第２の金属含有膜とを具備し、
前記Ｐ型ＭＩＳトランジスタのゲート電極は、前記ゲート絶縁膜に接する前記導電性塗布膜と、この導電性塗布膜上に形成された前記第２の金属含有膜とを具備し、
前記導電性塗布膜は前記開口部の底面のみに形成され、前記第２の金属含有膜の側面には前記導電性塗布膜が形成されていないことを特徴とする半導体装置。 - 前記第１の金属含有膜は、ハフニウム窒化物膜、ジルコニウム窒化物膜、チタン窒化物膜のいずれかである事を特徴とする請求項１に記載の半導体装置。
- 前記導電性塗布膜は、炭素を含む事を特徴とする請求項１に記載の半導体装置。
- Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲート電極を半導体基板上の絶縁膜に形成された開口部内にゲート絶縁膜を介して形成する半導体装置の製造方法であって、
前記ゲート電極を形成する工程は、
Ｎ型ＭＩＳトランジスタ用の第１のゲート形成領域及びＰ型ＭＩＳトランジスタ用の第２のゲート形成領域の双方の領域の開口部内に形成されたゲート絶縁膜上に、フェルミレベルが前記半導体基板のバンドギャップの略中央より伝導帯側に位置する第１の金属含有膜を形成する工程と、
前記第２のゲート形成領域に形成された前記第１の金属含有膜を除去する工程と、
前記第１及び第２のゲート形成領域の開口部底面のみに選択的に、フェルミレベルが前記半導体基板のバンドギャップの略中央より価電子帯側に位置する導電性塗布膜を形成する工程と、
前記第１及び第２のゲート形成領域の前記導電性塗布膜上に、前記第１の金属含有膜及び前記導電性塗布膜より抵抗が低い第２の金属含有膜を形成することにより前記第１及び第２のゲート形成領域の双方の領域の開口部を埋め込む工程とを含むことを特徴とする半導体装置の製造方法。 - 前記導電性塗布膜の形成は、
前記第１のゲート形成領域の前記第１の金属含有膜上、及び前記第２のゲート形成領域の前記ゲート絶縁膜上に、前記開口部を埋め込むように、表面がほぼ平坦な絶縁性の塗布膜を形成する工程と、
前記塗布膜を選択的にエッチングし、前記塗布膜を残しつつ前記開口部を再び露出させる工程と、
前記塗布膜に対して所定の処理を行い、前記塗布膜を導電性にする工程とを含むことを特徴とする請求項４に記載の半導体装置の製造方法。 - 前記塗布膜は、炭素を含む有機物で構成され、前記所定の処理では、前記塗布膜に対して熱処理、又はレーザーアニール、又は電子照射を行うことを特徴とする請求項５に記載の半導体装置の製造方法。
- 前記塗布膜は、ベンゼン環が直列に繋がった有機物で構成され、
前記所定の処理では、前記塗布膜に対して沃素を導入することを特徴とする請求項５に記載の半導体装置の製造方法。 - 前記導電性塗布膜の形成は、
前記第１のゲート形成領域の前記第１の金属含有膜上、及び前記第２のゲート形成領域の前記ゲート絶縁膜上に、前記開口部を埋め込むように、表面がほぼ平坦な導電性の塗布膜を形成する工程と、
前記塗布膜を選択的にエッチングし、前記塗布膜を残しつつ前記開口部を再び露出させる工程とを含むことを特徴とする請求項４に記載の半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000293929A JP3906020B2 (ja) | 2000-09-27 | 2000-09-27 | 半導体装置及びその製造方法 |
| TW090121354A TW501173B (en) | 2000-09-27 | 2001-08-29 | Semiconductor device and method of fabricating the same |
| CNB011330325A CN1190851C (zh) | 2000-09-27 | 2001-09-14 | 半导体器件及其制造方法 |
| KR10-2001-0056991A KR100402671B1 (ko) | 2000-09-27 | 2001-09-15 | 반도체 장치 및 그 제조 방법 |
| US09/962,883 US6737309B2 (en) | 2000-09-27 | 2001-09-25 | Complementary MISFET |
| US10/813,451 US6964893B2 (en) | 2000-09-27 | 2004-03-30 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000293929A JP3906020B2 (ja) | 2000-09-27 | 2000-09-27 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002110815A JP2002110815A (ja) | 2002-04-12 |
| JP3906020B2 true JP3906020B2 (ja) | 2007-04-18 |
Family
ID=18776634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000293929A Expired - Fee Related JP3906020B2 (ja) | 2000-09-27 | 2000-09-27 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6737309B2 (ja) |
| JP (1) | JP3906020B2 (ja) |
| KR (1) | KR100402671B1 (ja) |
| CN (1) | CN1190851C (ja) |
| TW (1) | TW501173B (ja) |
Families Citing this family (51)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7563715B2 (en) | 2005-12-05 | 2009-07-21 | Asm International N.V. | Method of producing thin films |
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| JP3523093B2 (ja) * | 1997-11-28 | 2004-04-26 | 株式会社東芝 | 半導体装置およびその製造方法 |
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| JP3264264B2 (ja) | 1999-03-01 | 2002-03-11 | 日本電気株式会社 | 相補型集積回路とその製造方法 |
| JP4237332B2 (ja) * | 1999-04-30 | 2009-03-11 | 株式会社東芝 | 半導体装置の製造方法 |
| US6482660B2 (en) * | 2001-03-19 | 2002-11-19 | International Business Machines Corporation | Effective channel length control using ion implant feed forward |
-
2000
- 2000-09-27 JP JP2000293929A patent/JP3906020B2/ja not_active Expired - Fee Related
-
2001
- 2001-08-29 TW TW090121354A patent/TW501173B/zh not_active IP Right Cessation
- 2001-09-14 CN CNB011330325A patent/CN1190851C/zh not_active Expired - Fee Related
- 2001-09-15 KR KR10-2001-0056991A patent/KR100402671B1/ko not_active IP Right Cessation
- 2001-09-25 US US09/962,883 patent/US6737309B2/en not_active Expired - Lifetime
-
2004
- 2004-03-30 US US10/813,451 patent/US6964893B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| TW501173B (en) | 2002-09-01 |
| US20020037615A1 (en) | 2002-03-28 |
| KR20020025012A (ko) | 2002-04-03 |
| CN1347159A (zh) | 2002-05-01 |
| CN1190851C (zh) | 2005-02-23 |
| KR100402671B1 (ko) | 2003-11-13 |
| US20040183143A1 (en) | 2004-09-23 |
| US6737309B2 (en) | 2004-05-18 |
| US6964893B2 (en) | 2005-11-15 |
| JP2002110815A (ja) | 2002-04-12 |
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Legal Events
| Date | Code | Title | Description |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061026 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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