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JP2009044051A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】高誘電体膜をゲート絶縁膜として備え、且つＮ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴとでゲート電極構造の異なる半導体装置においてゲート絶縁膜の信頼性を安定して確保できるようにする。
【解決手段】Ｐ型ＭＩＳＦＥＴ領域１及びＮ型ＭＩＳＦＥＴ領域２を含む半導体基板１０上にＨｆＳｉＯ膜１３及びＴｉＮ膜１６を順次形成した後、Ｎ型ＭＩＳＦＥＴ領域２に位置する部分のＴｉＮ膜１６を選択的に除去する。その後、Ｎ型ＭＩＳＦＥＴ領域２に位置する部分のＨｆＳｉＯ膜１３を窒化してＨｆＳｉＯＮ改質層１９を形成した後、ポリシリコン膜２０を形成する。
【選択図】図３

Description

本発明は、半導体装置及びその製造方法に関し、特に高誘電体膜をゲート絶縁膜として備える半導体装置及びその製造方法に関する。
微細化を続けるＣＭＯＳ（Complementary metal-oxide semiconductor ）デバイスにおいて、従来から用いられてきたシリコン酸化膜系のゲート絶縁膜を薄膜化すると、リーク電流が増大し、ＬＳＩ（Large scale integration ）回路の待機時電流が増大するため、シリコン酸化膜系のゲート絶縁膜の薄膜化の限界に来ている。そこで、物理膜厚を厚くしても電気的な膜厚を薄くすることが可能な高誘電体膜をゲート絶縁膜に適用するための開発が盛んに行われている。現在、ゲート絶縁膜用高誘電体膜として最も有望視されているのはＨｆＳｉＯＮである。また、従来からゲート電極として用いられてきたポリシリコン電極においては、その空乏化が無視できなくなってきており、空乏化の無いメタルゲート電極の開発も盛んに行われている。
これらのＨｆＳｉＯＮゲート絶縁膜とメタルゲート電極とを用いたＣＭＯＳプロセスとして、例えば非特許文献１に記載されているように、Ｎ型ＭＯＳＦＥＴ（Metal-oxide-semiconductor field-effect transistor ）にポリシリコン電極、Ｐ型ＭＯＳＦＥＴにＴｉＮメタル電極を適用するプロセスが提案されている。
前述の従来の半導体装置の製造方法について、図１１（ａ）〜（ｃ）の工程断面図を参照しながら説明する。
まず、図１１（ａ）に示すように、半導体基板１１０上に素子分離領域１１１を形成し、これにより、Ｐ型ＭＯＳＦＥＴ領域１０１とＮ型ＭＯＳＦＥＴ領域１０２とを区画した後、半導体基板１１０上に、ＳｉＯＮからなる界面層１１２及びＨｆＳｉＯ膜１１３を順次形成する。その後、ＨｆＳｉＯ膜１１３を窒化することによりＨｆＳｉＯＮ改質層１１５を形成した後、ＨｆＳｉＯＮ改質層１１５の上にＴｉＮ膜１１６をＣＶＤ（chemical vapor deposition ）法により形成する。
次に、図１１（ｂ）に示すように、Ｎ型ＭＯＳＦＥＴ領域１０２に位置する部分のＴｉＮ膜１１６を選択的に除去して、Ｎ型ＭＯＳＦＥＴ領域１０２においてＨｆＳｉＯＮ改質層１１５を露出させる。
次に、図１１（ｃ）に示すように、Ｎ型不純物をドープしたポリシリコン膜１２０を半導体基板１１０上の全面に形成した後、ポリシリコン膜１２０、ＴｉＮ膜１１６、ＨｆＳｉＯＮ改質層１１５、ＨｆＳｉＯ膜１１３及び界面層１１２をパターニングする。これにより、Ｐ型ＭＯＳＦＥＴ領域１０１において半導体基板１１０上に、界面層１１２、ＨｆＳｉＯ膜１１３及びＨｆＳｉＯＮ改質層１１５からなるゲート絶縁膜１０３を介して、ＴｉＮ膜１１６及びポリシリコン膜１２０からなるゲート電極１０５が形成される。また、Ｎ型ＭＯＳＦＥＴ領域１０２において半導体基板１１０上に、界面層１１２、ＨｆＳｉＯ膜１１３及びＨｆＳｉＯＮ改質層１１５からなるゲート絶縁膜１０４を介して、ポリシリコン膜１２０からなるゲート電極１０６が形成される。
その後、図示は省略しているが、公知の技術を用いて、サイドウォールスペーサやソース・ドレイン領域等を形成することによって、ポリシリコン電極（ゲート電極１０６）を持つＮ型ＭＯＳＦＥＴ及びＴｉＮメタル電極（ゲート電極１０５）を持つＰ型ＭＯＳＦＥＴを完成させる。
T.Hayashi 他、Cost Worthy and High Performance LSTP CMIS;Poly-Si/HfSiON nMIS and Poly-Si/TiN/HfSiON pMIS、IEDM Tech. Dig.、2006年、p.247-250
しかし、前述の従来の半導体装置の製造方法においては、図１１（ｂ）に示すＴｉＮ膜１１６の選択除去工程で下地のＨｆＳｉＯＮ改質層１１５がダメージを受け、その結果、ＴＢＤ（time to breakdown ）が劣化することが報告されている。具体的には、ＴｉＮ膜１１６の選択除去工程で、Ｎ型ＭＯＳＦＥＴ領域１０２に位置する部分のＨｆＳｉＯＮ改質層１１５の表面部が除去されたり、又は当該表面部におけるボンドが切断されたり等することによって、窒素濃度が低下してリーク特性等が劣化する。
それに対して、非特許文献１には、ＨｆＳｉＯＮ改質層１１５を形成する際の窒化処理の最適化により、前述のＴＢＤの劣化を回避することが試みられている。
しかしながら、Ｐ型ＭＯＳＦＥＴのゲート電極材料である例えばＴｉＮ膜をＣＶＤ法にり形成するのか、それとも、ＰＶＤ（physical vapor deposition ）法により形成するのか、或いは、Ｐ型ＭＯＳＦＥＴのゲート電極材料として他の金属材料を用いるのか等によって、ゲート電極材料膜の選択除去条件は変更されるので、ＨｆＳｉＯＮ膜等の高誘電率ゲート絶縁膜へのダメージの程度も変化する。従って、非特許文献１に開示されているような窒化処理の最適化だけでは、ゲート絶縁膜の信頼性を安定して確保することは困難である。
前記に鑑み、本発明は、高誘電体膜をゲート絶縁膜として備える半導体装置において様々な材料や製法を用いたメタルゲート電極を設ける場合にもゲート絶縁膜の信頼性を安定して確保できるようにすることを目的とする。
前記の目的を達成するため、本発明に係る半導体装置は、半導体基板の第１領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記半導体基板の第２領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極とを備え、前記第１のゲート絶縁膜は、第１の窒素濃度を持つ第１の高誘電率絶縁膜を含み、前記第２のゲート絶縁膜は、前記第１の窒素濃度よりも高い第２の窒素濃度を持つ第２の高誘電率絶縁膜を含む。
尚、本発明において、高誘電率絶縁膜（高誘電体膜）とは、シリコン酸化膜よりも高い誘電率を持つ絶縁膜を意味する。また、膜中の窒素濃度は膜中の平均の窒素濃度を意味するが、本発明で想定している窒化処理によれば、膜表面に窒素濃度のピークが現れ、膜中の平均の窒素濃度が高ければ、それに伴ってピーク濃度も高くなる。
また、本発明に係る半導体装置において、第１のゲート絶縁膜に含まれる第１の高誘電率絶縁膜は実質的に窒素を含まなくてもよい。すなわち、第１の高誘電率絶縁膜の第１の窒素濃度は実質的に０であってもよい。
本発明に係る半導体装置において、前記第２の高誘電率絶縁膜は前記第１の高誘電率絶縁膜よりも薄くてもよい。
本発明に係る半導体装置において、前記第１のゲート絶縁膜は、前記半導体基板と前記第１の高誘電率絶縁膜との間に形成された第１の界面層を含み、前記第２のゲート絶縁膜は、前記半導体基板と前記第２の高誘電率絶縁膜との間に形成された第２の界面層を含んでいてもよい。このようにすると、半導体基板と各ゲート絶縁膜との界面の特性を向上させることができる。
本発明に係る半導体装置において、前記第１のゲート電極は前記第２のゲート電極と異なる導電材料を含んでいてもよい。具体的には、前記第１のゲート電極は第１の金属層及びその上に形成された第１のシリコン層から構成され、前記第２のゲート電極は第２のシリコン層から構成されていてもよい。この場合、前記第１の金属層はＴｉＮから構成されていてもよい。また、前記第１のゲート電極は、前記第１の金属層と前記第１のシリコン層との間に形成された第２の金属層を含み、前記第２のゲート電極は、前記第２のゲート絶縁膜と前記第２のシリコン層との間に形成された第３の金属層を含んでいてもよい。ここで、前記第２の金属層及び前記第３の金属層はＴａＮから構成されていてもよい。
本発明に係る半導体装置において、前記第１の高誘電率絶縁膜及び前記第２の高誘電率絶縁膜はＨｆＳｉＯＮ又はＨｆＯ2 であってもよい。
本発明に係る半導体装置において、前記第１のゲート電極はＰ型ＭＩＳＦＥＴのゲート電極であり、前記第２のゲート電極はＮ型ＭＩＳＦＥＴのゲート電極であってもよい。
本発明に係る半導体装置の製造方法は、第１領域及び第２領域を含む半導体基板上に高誘電率ゲート絶縁膜を形成する工程（ａ）と、前記高誘電率ゲート絶縁膜上に第１のゲート電極形成用導電膜を形成する工程（ｂ）と、前記第２領域上に位置する部分の前記第１のゲート電極形成用導電膜を除去する工程（ｃ）と、前記工程（ｃ）の後に、前記第２領域上に位置する部分の前記高誘電率ゲート絶縁膜を窒化する工程（ｄ）と、前記工程（ｄ）の後に、少なくとも前記第２領域上に第２のゲート電極形成用導電膜を形成する工程（ｅ）とを備えている。
本発明に係る半導体装置の製造方法において、前記工程（ｄ）でＮ2 プラズマ処理又はＮＨ3 雰囲気でのアニール処理を用いてもよい。
本発明に係る半導体装置の製造方法において、前記工程（ａ）と前記工程（ｂ）との間に、前記高誘電率ゲート絶縁膜を窒化する工程（ｆ）をさらに備えていてもよい。この場合、前記工程（ｆ）でＮ2 プラズマ処理又はＮＨ3 雰囲気でのアニール処理を用いてもよい。
尚、本発明に係る半導体装置の製造方法において、工程（ａ）と工程（ｂ）との間に、高誘電率ゲート絶縁膜を窒化する工程（ｆ）をさらに備えている場合、工程（ｄ）の後において、第２領域上に位置する部分の高誘電率ゲート絶縁膜の窒素濃度（つまり本発明に係る半導体装置の第２の窒素濃度）が、第１領域上に位置する部分の高誘電率ゲート絶縁膜の窒素濃度（つまり本発明に係る半導体装置の第１の窒素濃度）よりも高いことが好ましい。しかし、第２の窒素濃度が第１の窒素濃度と同等又はそれよりも低い場合であっても、工程（ｄ）の後において、工程（ｃ）の実施直後の時点と比べて第２の窒素濃度が増大していれば、ゲート絶縁膜の信頼性の向上効果を得ることができる。
本発明に係る半導体装置の製造方法において、前記工程（ｃ）で、前記第２領域上に位置する部分の前記高誘電率ゲート絶縁膜がその他の部分と比べて薄くなってもよい。
本発明によると、ゲート電極材料膜の選択除去工程の後に高誘電率ゲート絶縁膜への窒化処理を行う。このため、高誘電率ゲート絶縁膜を用いた半導体装置において、Ｎ型ＭＩＳＦＥＴ（Metal-insulator-semiconductor field-effect transistor ）とＰ型ＭＩＳＦＥＴとで異なるゲート電極材料を用いてゲート電極を作り分ける際にも、ゲート電極材料膜の選択除去工程に起因する高誘電率ゲート絶縁膜のダメージを確実に回復させることができる。従って、ゲート絶縁膜の信頼性を安定して確保できるので、信頼性の高い半導体装置を容易に得ることが可能となる。
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
図１は、第１の実施形態に係る半導体装置を示す断面図である。
図１に示すように、半導体基板１０上に素子分離領域１１が形成されており、これにより、Ｐ型ＭＩＳＦＥＴ領域１の半導体基板１０からなる活性領域１０ａと、Ｎ型ＭＩＳＦＥＴ領域２の半導体基板１０からなる活性領域１０ｂとが区画されている。
Ｐ型ＭＩＳＦＥＴ領域１においては、活性領域１０ａ上に、例えばＰＶＤ法により形成された厚さ１０ｎｍのＴｉＮ膜１６と例えばｎ型不純物がドープされた厚さ１００ｎｍのポリシリコン膜２０とが順次積層されてなるゲート電極５が形成されている。活性領域１０ａとゲート電極５との間には、例えばＳｉＯＮからなる界面層１２とＨｆＳｉＯ膜１３とＨｆＳｉＯＮ改質層１５とが順次積層されてなるゲート絶縁膜３が介在する。ＨｆＳｉＯＮ改質層１５はＨｆＳｉＯ膜１３を窒化することにより形成されている。
Ｎ型ＭＩＳＦＥＴ領域２においては、活性領域１０ｂ上に、例えばｎ型不純物がドープされた厚さ１００ｎｍのポリシリコン膜２０からなるゲート電極６が形成されている。活性領域１０ｂとゲート電極６との間には、例えばＳｉＯＮからなる界面層１２とＨｆＳｉＯ膜１３とＨｆＳｉＯＮ改質層１９とが順次積層されてなるゲート絶縁膜４が介在する。ＨｆＳｉＯＮ改質層１９はＨｆＳｉＯ膜１３を窒化することにより形成されている。
活性領域１０ａにおけるゲート電極５の側方にはＰ型エクステンション領域２４ａが形成されている一方、活性領域１０ｂにおけるゲート電極６の側方にはＮ型エクステンション領域２４ｂが形成されている。ゲート電極５及び６のそれぞれの側面には絶縁性オフセットスペーサ２３を介して絶縁性サイドウォールスペーサ２５ａ及び２５ｂが形成されている。絶縁性サイドウォールスペーサ２５ａ及び２５ｂはそれぞれ、例えばＬ字状の内側スペーサ２５Ａと外側スペーサ２５Ｂとからなる。活性領域１０ａにおけるゲート電極５から見て絶縁性サイドウォールスペーサ２５ａの外側方にはＰ型ソース・ドレイン領域２６ａが形成されている一方、活性領域１０ｂにおけるゲート電極６から見て絶縁性サイドウォールスペーサ２５ｂの外側方にはＮ型ソース・ドレイン領域２６ｂが形成されている。ゲート電極５及び６のそれぞれの上部並びにソース・ドレイン領域２６ａ及び２６ｂのそれぞれの表面部にはＮｉシリサイド層２７が形成されている。
本実施形態の特徴は、Ｎ型ＭＩＳＦＥＴのゲート絶縁膜４を構成するＨｆＳｉＯＮ改質層１９の窒素濃度が、Ｐ型ＭＩＳＦＥＴのゲート絶縁膜３を構成するＨｆＳｉＯＮ改質層１５の窒素濃度よりも高いことである。
以下、図１に示す本実施形態の半導体装置の製造方法について説明する。
図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）及び図４（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法の各工程を示す断面図である。
まず、図２（ａ）に示すように、半導体基板１０上に、例えばＳＴＩ（shallow trenchi isolation ）法により素子分離領域１１を形成し、それにより、Ｐ型ＭＩＳＦＥＴ領域１の半導体基板１０からなる活性領域１０ａと、Ｎ型ＭＩＳＦＥＴ領域２の半導体基板１０からなる活性領域１０ｂとを区画する。その後、図示は省略しているが、Ｐ型ＭＩＳＦＥＴ領域１及びＮ型ＭＩＳＦＥＴ領域２のそれぞれの半導体基板１０に対してそれぞれウエル形成、チャネルストップ及びチャネルドーピング等のためのイオン注入を行う。その後、Ｐ型ＭＩＳＦＥＴ領域１及びＮ型ＭＩＳＦＥＴ領域２を含む半導体基板１０上に例えば厚さ１．６ｎｍのＳｉＯＮ膜からなる界面層１２を形成した後、界面層１２上に例えば厚さ２．０ｎｍのＨｆＳｉＯ膜１３を形成する。
次に、図２（ｂ）に示すように、ＨｆＳｉＯ膜１３の全面に対して例えば窒素（Ｎ2 ）プラズマ１４を用いた窒化処理を施し、ＨｆＳｉＯＮ改質層１５を形成する。ここで、ＨｆＳｉＯＮ改質層１５の窒素濃度（ピーク濃度）は例えば５〜２０ａｔ％である。その後、ＨｆＳｉＯＮ改質層１５表面の結合状態を回復すために、例えば７００〜１０００℃程度のアニール処理を実施する。
尚、図２（ｂ）に示す窒化処理において、Ｎ2 プラズマ処理を用いたが、これに代えて、他の窒化処理、例えばＮＨ3 雰囲気でのアニール処理を用いても良い。この場合、窒化処理後の回復アニール処理を省略しても良い。
また、図２（ｂ）に示す窒化処理において、ＨｆＳｉＯＮ改質層１５は少なくともＨｆＳｉＯ膜１３の表面部に形成されればよい。
次に、図２（ｃ）に示すように、ＨｆＳｉＯＮ改質層１５上の全面に亘って、例えばＰＶＤ法により厚さ１０ｎｍ程度のＴｉＮ膜１６を形成する。
次に、図３（ａ）に示すように、ＴｉＮ膜１６上にＰ型ＭＩＳＦＥＴ領域１を覆うようにレジストパターン１７を形成した後、レジストパターン１７をマスクとして、例えばＨ2 Ｏ2 を主成分とする薬液を用いたウェットエッチングにより、Ｎ型ＭＩＳＦＥＴ領域２に位置する部分のＴｉＮ膜１６を選択的に除去し、その後、レジストパターン１７を除去する。このとき、Ｎ型ＭＩＳＦＥＴ領域２に露出したＨｆＳｉＯＮ改質層１５はわずかではあるがエッチング又は酸化され、最表面の窒素濃度が低下する。
ところで、ゲート絶縁膜におけるゲート電極との界面を構成するＨｆＳｉＯＮ改質層１５表面の窒素濃度が低下すると、リーク電流の増加や電気的な容量膜厚の増大が生じる結果、ゲート絶縁膜としての性能低下がもたらされる。
そこで、本実施形態においては、図３（ａ）に示す工程の後、図３（ｂ）に示すように、基板全面に対して例えば窒素（Ｎ2 ）プラズマ１８を用いた窒化処理を施し、Ｎ型ＭＩＳＦＥＴ領域２に位置する部分のＨｆＳｉＯＮ改質層１５を再窒化してＨｆＳｉＯＮ改質層１９を形成する。ここで、ＨｆＳｉＯＮ改質層１９の窒素濃度（ピーク濃度）は例えば５〜４０ａｔ％である。その後、ＨｆＳｉＯＮ改質層１９表面の結合状態を回復すために、例えば７００〜１０００℃程度のアニール処理を実施する。
尚、本実施形態においては、Ｎ型ＭＩＳＦＥＴ領域２に位置する部分のＨｆＳｉＯ膜１３に対しては窒化処理を２回実施することにより、Ｎ型ＭＩＳＦＥＴ領域２のＨｆＳｉＯＮ改質層１９の窒素濃度をＰ型ＭＩＳＦＥＴ領域１のＨｆＳｉＯＮ改質層１５の窒素濃度よりも高くすることが好ましい。このとき、ＨｆＳｉＯＮ改質層１９の窒素濃度が高い方がリーク抑制効果は大きい。しかし、ＨｆＳｉＯＮ改質層１９の窒素濃度がＨｆＳｉＯＮ改質層１５の窒素濃度と同等又はそれよりも低い場合であっても、図３（ｂ）に示す窒化処理の後において、図３（ａ）に示すＴｉＮ膜１６の選択除去工程の実施直後におけるＮ型ＭＩＳＦＥＴ領域２のＨｆＳｉＯＮ改質層１５と比べてＨｆＳｉＯＮ改質層１９の窒素濃度が増大していれば、リーク抑制効果を得ることができる。
また、本実施形態において、図３（ｂ）に示す窒化処理を、図３（ａ）に示すレジストパターン１７の除去後に実施したが、これに代えて、当該レジストパターン１７を残存させた状態で図３（ｂ）に示す窒化処理を実施し、その後、レジストパターン１７を除去しても良い。
また、図３（ｂ）に示す窒化処理において、Ｎ2 プラズマ処理を用いたが、これに代えて、他の窒化処理、例えばＮＨ3 雰囲気でのアニール処理を用いても良い。この場合、窒化処理後の回復アニール処理を省略しても良い。
また、図３（ｂ）に示す窒化処理において、ＨｆＳｉＯＮ改質層１９は少なくともＨｆＳｉＯ膜１３の表面部に形成されればよい。また、当該窒化処理による改質領域が界面層１２まで達していてもよい。この場合、Ｎ型ＭＩＳＦＥＴ領域２の基板界面の窒素濃度が高くなるので、固定電荷によりＮ型ＭＩＳＦＥＴのしきい値電圧を下げることができる。
次に、図３（ｃ）に示すように、半導体基板１０上の全面に亘って例えばＮ型不純物をドープした厚さ１００ｎｍのポリシリコン膜２０を形成する。このとき、ポリシリコン膜２０はＴｉＮ膜１６及びＨｆＳｉＯＮ改質層１９のそれぞれの上面に接するように形成される。
次に、ゲート電極形状を有するレジストパターン（図示省略）をマスクとして、図４（ａ）に示すように、ポリシリコン膜２０、ＴｉＮ膜１６、ＨｆＳｉＯＮ改質層１５及び１９を含むＨｆＳｉＯ膜１３並びに界面層１２を順次エッチングによりパターニングする。これにより、Ｐ型ＭＩＳＦＥＴ領域１において活性領域１０ａ上に、界面層１２、ＨｆＳｉＯ膜１３及びＨｆＳｉＯＮ改質層１５からなるゲート絶縁膜３を介して、ＴｉＮ膜１６及びポリシリコン膜２０からなるゲート電極５が形成される。また、Ｎ型ＭＩＳＦＥＴ領域２において活性領域１０ｂ上に、界面層１２、ＨｆＳｉＯ膜１３及びＨｆＳｉＯＮ改質層１９からなるゲート絶縁膜４を介して、ポリシリコン膜２０からなるゲート電極６が形成される。
その後、図４（ｂ）に示すように、公知の技術を用いて、Ｐ型ＭＩＳＦＥＴ領域１のゲート電極５及びＮ型ＭＩＳＦＥＴ領域２のゲート電極６のそれぞれの側面に絶縁性オフセットスペーサ２３を形成する。その後、活性領域１０ａにおけるゲート電極５の側方にＰ型エクステンション領域２４ａを形成する一方、活性領域１０ｂにおけるゲート電極６の側方にＮ型エクステンション領域２４ｂを形成する。その後、絶縁性オフセットスペーサ２３が形成されているゲート電極５及び６のそれぞれの側面に、例えばＬ字状の内側スペーサ２５Ａと外側スペーサ２５Ｂとからなる絶縁性サイドウォールスペーサ２５ａ及び２５ｂを形成する。その後、活性領域１０ａにおけるゲート電極５から見て絶縁性サイドウォールスペーサ２５ａの外側方にＰ型ソース・ドレイン領域２６ａを形成する一方、活性領域１０ｂにおけるゲート電極６から見て絶縁性サイドウォールスペーサ２５ｂの外側方にＮ型ソース・ドレイン領域２６ｂを形成する。
次に、図４（ｃ）に示すように、所謂サリサイドプロセスを用いて、Ｐ型ソース・ドレイン領域２６ａ及びＮ型ソース・ドレイン領域２６ｂ並びにゲート電極５及び６のそれぞれの表面にＮｉシリサイド層２７を形成する。これによって、ＨｆＳｉＯＮを含む高誘電率ゲート絶縁膜上にＰ型ＭＩＳＦＥＴとＮ型ＭＩＳＦＥＴとで異なるゲート電極構造を持つＣＭＩＳ（Complementary metal-insulator semiconductor ）トランジスタを形成できる。
以上に説明したように、本実施形態によると、図３（ａ）に示すＴｉＮ膜１６の選択除去工程の実施後に図３（ｂ）に示す工程において従来プロセスに窒化処理及び必要に応じてアニール処理を加えるだけで、Ｎ型ＭＩＳＦＥＴ領域２のゲート絶縁膜４となるＨｆＳｉＯＮ膜の窒素濃度を高めることができるので、信頼性の高い半導体装置を安定して且つ容易に製造することが可能となる。
また、一般的に、Ｐ型ＭＩＳＦＥＴのゲート絶縁膜の窒素濃度を高めると、Ｐ型ＭＩＳＦＥＴのＮＢＴＩ（Negative bias temperature instability ）が劣化することが知られている。それに対して、本実施形態によれば、Ｐ型ＭＩＳＦＥＴのゲート絶縁膜に最適な窒素濃度とＮ型ＭＩＳＦＥＴのゲート絶縁膜に最適な窒素濃度とを別々に設定することが可能になるので、高誘電体膜をゲート絶縁膜として備える半導体装置において様々な材料や製法を用いたメタルゲート電極を設ける場合にも、より高性能で且つ高信頼性を持つ半導体装置を製造することが可能となる。
尚、本実施形態において、Ｐ型ＭＩＳＦＥＴ領域１のゲート絶縁膜３及びＮ型ＭＩＳＦＥＴ領域２のゲート絶縁膜４のそれぞれに含まれる高誘電率絶縁膜として、ＨｆＳｉＯＮ膜を用いたが、これに代えて、他の高誘電率絶縁膜、例えばＨｆＡｌＯＮ膜やＹ2 Ｏ3 膜等を用いても良い。
また、本実施形態において、Ｐ型ＭＩＳＦＥＴ領域１のゲート電極５として、ＴｉＮ膜及びポリシリコン膜の積層構造を用いたが、これに代えて、他の電極構造、例えばＭｏＯx 膜又はＴａＣＮ膜とポリシリコン膜との積層構造等を用いても良い。
また、本実施形態において、Ｎ型ＭＩＳＦＥＴ領域２のゲート電極６として、ポリシリコン膜の単層構造を用いたが、これに代えて、他の電極構造、例えばＮｉＳｉ層等を用いても良い。
（第１の実施形態の変形例）
以下、本発明の第１の実施形態の変形例に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
図５（ａ）及び（ｂ）は、本変形例の半導体装置の製造方法の各工程を示す断面図である。
本変形例が第１の実施形態と異なっている点は次の通りである。すなわち、第１の実施形態では、図３（ｃ）に示す工程で、半導体基板１０上の全面に亘って、ＴｉＮ膜１６及びＨｆＳｉＯＮ改質層１９のそれぞれの上面と接するようにポリシリコン膜２０を形成した。それに対して、本変形例では、図５（ａ）に示すように、半導体基板１０上の全面に亘って、ＴｉＮ膜１６及びＨｆＳｉＯＮ改質層１９のそれぞれの上面と接するように、例えばＰＶＤ法により厚さ１０ｎｍのＴａＮ膜３０を形成した後、ＴａＮ膜３０上に、例えばＮ型不純物をドープした厚さ１００ｎｍのポリシリコン膜２０を形成する。
本変形例におけるその他の工程は基本的に第１の実施形態と同じであり、その結果、最終的に、図５（ｂ）に示すように、第１の実施形態におけるＴｉＮ膜１６及びポリシリコン膜２０からなるＰ型ＭＩＳＦＥＴのゲート電極５に代えて、ＴｉＮ膜１６、ＴａＮ膜３０及びポリシリコン膜２０からなるＰ型ＭＩＳＦＥＴのゲート電極５が形成されると共に、第１の実施形態におけるポリシリコン膜２０からなるＮ型ＭＩＳＦＥＴのゲート電極６に代えて、ＴａＮ膜３０及びポリシリコン膜２０からなるＮ型ＭＩＳＦＥＴのゲート電極６が形成される。
本変形例によると、第１の実施形態と同様の効果に加えて、Ｎ型ＭＩＳＦＥＴのゲート電極もメタルゲート電極となることにより、ゲート空乏化が生じない、より高性能なＮ型ＭＩＳＦＥＴの形成が可能となる。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
図６は、第２の実施形態に係る半導体装置を示す断面図である。尚、図６において、図１に示す第１の実施形態と同一の構成要素には同一の符号を付す。
図６に示すように、半導体基板１０上に素子分離領域１１が形成されており、これにより、Ｐ型ＭＩＳＦＥＴ領域１の半導体基板１０からなる活性領域１０ａと、Ｎ型ＭＩＳＦＥＴ領域２の半導体基板１０からなる活性領域１０ｂとが区画されている。
Ｐ型ＭＩＳＦＥＴ領域１においては、活性領域１０ａ上に、例えばＰＶＤ法により形成された厚さ１０ｎｍのＴｉＮ膜１６と例えばｎ型不純物がドープされた厚さ１００ｎｍのポリシリコン膜２０とが順次積層されてなるゲート電極５が形成されている。活性領域１０ａとゲート電極５との間には、例えばＳｉＯＮからなる界面層１２とＨｆＯ2 膜５３とが順次積層されてなるゲート絶縁膜３が介在する。ＨｆＯ2 膜５３は実質的に窒素を含まない。
Ｎ型ＭＩＳＦＥＴ領域２においては、活性領域１０ｂ上に、例えばｎ型不純物がドープされた厚さ１００ｎｍのポリシリコン膜２０からなるゲート電極６が形成されている。活性領域１０ｂとゲート電極６との間には、例えばＳｉＯＮからなる界面層１２とＨｆＯ2 膜５３とＨｆＯ2 改質層５９とが順次積層されてなるゲート絶縁膜４が介在する。ＨｆＯ2 改質層５９はＨｆＯ2 膜５３を窒化することにより形成されている。
活性領域１０ａにおけるゲート電極５の側方にはＰ型エクステンション領域２４ａが形成されている一方、活性領域１０ｂにおけるゲート電極６の側方にはＮ型エクステンション領域２４ｂが形成されている。ゲート電極５及び６のそれぞれの側面には絶縁性オフセットスペーサ２３を介して絶縁性サイドウォールスペーサ２５ａ及び２５ｂが形成されている。絶縁性サイドウォールスペーサ２５ａ及び２５ｂは、例えばＬ字状の内側スペーサ２５Ａと外側スペーサ２５Ｂとからなる。活性領域１０ａにおけるゲート電極５から見て絶縁性サイドウォールスペーサ２５ａの外側方にはＰ型ソース・ドレイン領域２６ａが形成されている一方、活性領域１０ｂにおけるゲート電極６から見て絶縁性サイドウォールスペーサ２５ｂの外側方にはＮ型ソース・ドレイン領域２６ｂが形成されている。ゲート電極５及び６のそれぞれの上部並びにソース・ドレイン領域２６ａ及び２６ｂの表面部にはＮｉシリサイド層２７が形成されている。
本実施形態の特徴は、Ｐ型ＭＩＳＦＥＴのゲート絶縁膜３を構成するＨｆＯ2 膜５３が実質的に窒素を含まない一方、Ｎ型ＭＩＳＦＥＴのゲート絶縁膜４を構成するＨｆＯ2 改質層５９が窒素を含むことである。
以下、図６に示す本実施形態の半導体装置の製造方法について説明する。
図７（ａ）及び（ｂ）、図８（ａ）〜（ｃ）及び図９（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法の各工程を示す断面図である。
まず、図７（ａ）に示すように、半導体基板１０上に、例えばＳＴＩ法により素子分離領域１１を形成し、それにより、Ｐ型ＭＩＳＦＥＴ領域１の半導体基板１０からなる活性領域１０ａと、Ｎ型ＭＩＳＦＥＴ領域２の半導体基板１０からなる活性領域１０ｂとを区画する。その後、図示は省略しているが、Ｐ型ＭＩＳＦＥＴ領域１及びＮ型ＭＩＳＦＥＴ領域２に対してそれぞれウエル形成、チャネルストップ及びチャネルドーピング等のためのイオン注入を行う。その後、Ｐ型ＭＩＳＦＥＴ領域１及びＮ型ＭＩＳＦＥＴ領域２を含む半導体基板１０上に例えば厚さ１．６ｎｍのＳｉＯＮ膜からなる界面層１２を形成した後、界面層１２上に例えば厚さ２．０ｎｍのＨｆＯ2 膜５３を形成する。
次に、図７（ｂ）に示すように、ＨｆＯ2 膜５３上の全面に亘って、例えばＰＶＤ法により厚さ１０ｎｍ程度のＴｉＮ膜１６を形成する。
次に、図８（ａ）に示すように、ＴｉＮ膜１６上にＰ型ＭＩＳＦＥＴ領域１を覆うようにレジストパターン１７を形成した後、レジストパターン１７をマスクとして、例えばＨ2 Ｏ2 を主成分とする薬液を用いたウェットエッチングにより、Ｎ型ＭＩＳＦＥＴ領域２に位置する部分のＴｉＮ膜１６を選択的に除去し、その後、レジストパターン１７を除去する。このとき、Ｎ型ＭＩＳＦＥＴ領域２に露出したＨｆＯ2 膜５３の表面部にダメージが生じる。
そこで、本実施形態においては、図８（ａ）に示す工程の後、図８（ｂ）に示すように、基板全面に対して例えば窒素（Ｎ2 ）プラズマ１８を用いた窒化処理を施し、Ｎ型ＭＩＳＦＥＴ領域２に位置する部分のＨｆＯ2 膜５３を窒化してＨｆＯ2 改質層５９を形成する。ここで、ＨｆＯ2 改質層５９の窒素濃度（ピーク濃度）は例えば５〜４０ａｔ％である。その後、ＨｆＯ2 改質層５９表面の結合状態を回復すために、例えば７００〜１０００℃程度のアニール処理を実施する。
尚、本実施形態において、図８（ｂ）に示す窒化処理を、図８（ａ）に示すレジストパターン１７の除去後に実施したが、これに代えて、当該レジストパターン１７を残存させた状態で図８（ｂ）に示す窒化処理を実施し、その後、レジストパターン１７を除去しても良い。
また、図８（ｂ）に示す窒化処理において、Ｎ2 プラズマ処理を用いたが、これに代えて、他の窒化処理、例えばＮＨ3 雰囲気でのアニール処理を用いても良い。この場合、窒化処理後の回復アニール処理を省略しても良い。
また、図８（ｂ）に示す窒化処理において、ＨｆＯ2 改質層５９は少なくともＨｆＯ2 膜５３の表面部に形成されればよい。また、当該窒化処理による改質領域が界面層１２まで達していてもよい。この場合、Ｎ型ＭＩＳＦＥＴ領域２の基板界面の窒素濃度が高くなるので、固定電荷によりＮ型ＭＩＳＦＥＴのしきい値電圧を下げることができる。
次に、図８（ｃ）に示すように、半導体基板１０上の全面に亘って例えばＮ型不純物をドープした厚さ１００ｎｍのポリシリコン膜２０を形成する。ここで、ポリシリコン膜２０はＴｉＮ膜１６及びＨｆＯ2 改質層５９のそれぞれの上面に接するように形成される。
次に、ゲート電極形状を有するレジストパターン（図示省略）をマスクとして、図９（ａ）に示すように、ポリシリコン膜２０、ＴｉＮ膜１６、ＨｆＯ2 改質層５９を含むＨｆＯ2 膜５３並びに界面層１２を順次エッチングによりパターニングする。これにより、Ｐ型ＭＩＳＦＥＴ領域１において活性領域１０ａ上に、界面層１２及びＨｆＯ2 膜５３からなるゲート絶縁膜３を介して、ＴｉＮ膜１６及びポリシリコン膜２０からなるゲート電極５が形成される。また、Ｎ型ＭＩＳＦＥＴ領域２において活性領域１０ｂ上に、界面層１２、ＨｆＯ2 膜５３及びＨｆＯ2 改質層５９からなるゲート絶縁膜４を介して、ポリシリコン膜２０からなるゲート電極６が形成される。
その後、図９（ｂ）に示すように、公知の技術を用いて、Ｐ型ＭＩＳＦＥＴ領域１のゲート電極５及びＮ型ＭＩＳＦＥＴ領域２のゲート電極６のそれぞれの側面に絶縁性オフセットスペーサ２３を形成する。その後、活性領域１０ａにおけるゲート電極５の側方にＰ型エクステンション領域２４ａを形成する一方、活性領域１０ｂにおけるゲート電極６の側方にＮ型エクステンション領域２４ｂを形成する。その後、絶縁性オフセットスペーサ２３が形成されているゲート電極５及び６のそれぞれの側面に、例えばＬ字状の内側スペーサ２５Ａと外側スペーサ２５Ｂとからなる絶縁性サイドウォールスペーサ２５ａ及び２５ｂを形成する。その後、活性領域１０ａにおけるゲート電極５から見て絶縁性サイドウォールスペーサ２５ａの外側方にＰ型ソース・ドレイン領域２６ａを形成する一方、活性領域１０ｂにおけるゲート電極６から見て絶縁性サイドウォールスペーサ２５ｂの外側方にＮ型ソース・ドレイン領域２６ｂを形成する。
次に、図９（ｃ）に示すように、所謂サリサイドプロセスを用いて、Ｐ型ソース・ドレイン領域２６及びＮ型ソース・ドレイン領域２６ｂ並びにゲート電極５及び６のそれぞれの表面にＮｉシリサイド層２７を形成する。これにより、ＨｆＯ2 を含む高誘電率ゲート絶縁膜上にＰ型ＭＩＳＦＥＴとＮ型ＭＩＳＦＥＴとで異なるゲート電極構造を持つＣＭＩＳトランジスタを形成できる。
以上に説明したように、本実施形態によると、図８（ａ）に示すＴｉＮ膜１６の選択除去工程の実施後に図８（ｂ）に示す工程において窒化処理及び必要に応じてアニール処理を実施するだけで、Ｎ型ＭＩＳＦＥＴ領域２のゲート絶縁膜４となるＨｆＯ2 膜の窒素濃度を高めることができるので、信頼性の高い半導体装置を安定して且つ容易に製造することが可能となる。
尚、本実施形態において、Ｐ型ＭＩＳＦＥＴ領域１のゲート絶縁膜３及びＮ型ＭＩＳＦＥＴ領域２のゲート絶縁膜４のそれぞれに含まれる高誘電率絶縁膜として、ＨｆＯ2 膜を用いたが、これに代えて、他の高誘電率絶縁膜、例えばＨｆＡｌＯＮ膜やＹ2 Ｏ3 膜等を用いても良い。
また、本実施形態において、Ｐ型ＭＩＳＦＥＴ領域１のゲート電極５として、ＴｉＮ膜及びポリシリコン膜の積層構造を用いたが、これに代えて、他の電極構造、例えばＭｏＯx 膜又はＴａＣＮ膜とポリシリコン膜との積層構造等を用いても良い。
また、本実施形態において、Ｎ型ＭＩＳＦＥＴ領域２のゲート電極６として、ポリシリコン膜の単層構造を用いたが、これに代えて、他の電極構造、例えばＮｉＳｉ層等を用いても良い。
（第２の実施形態の変形例）
以下、本発明の第２の実施形態の変形例に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
図１０（ａ）及び（ｂ）は、本変形例の半導体装置の製造方法の各工程を示す断面図である。
本変形例が第２の実施形態と異なっている点は次の通りである。すなわち、第２の実施形態では、図８（ｃ）に示す工程で、半導体基板１０上の全面に亘って、ＴｉＮ膜１６及びＨｆＯ2 改質層５９のそれぞれの上面と接するようにポリシリコン膜２０を形成した。それに対して、本変形例では、図１０（ａ）に示すように、半導体基板１０上の全面に亘って、ＴｉＮ膜１６及びＨｆＯ2 改質層５９のそれぞれの上面と接するように、例えばＰＶＤ法により厚さ１０ｎｍのＴａＮ膜３０を形成した後、ＴａＮ膜３０上に、例えばＮ型不純物をドープした厚さ１００ｎｍのポリシリコン膜２０を形成する。
本変形例におけるその他の工程は基本的に第２の実施形態と同じであり、その結果、最終的に、図１０（ｂ）に示すように、第２の実施形態におけるＴｉＮ膜１６及びポリシリコン膜２０からなるＰ型ＭＩＳＦＥＴのゲート電極５に代えて、ＴｉＮ膜１６、ＴａＮ膜３０及びポリシリコン膜２０からなるＰ型ＭＩＳＦＥＴのゲート電極５が形成されると共に、第２の実施形態におけるポリシリコン膜２０からなるＮ型ＭＩＳＦＥＴのゲート電極６に代えて、ＴａＮ膜３０及びポリシリコン膜２０からなるＮ型ＭＩＳＦＥＴのゲート電極６が形成される。
本変形例によると、第２の実施形態と同様の効果に加えて、Ｎ型ＭＩＳＦＥＴのゲート電極もメタルゲート電極となることにより、ゲート空乏化が生じない、より高性能なＮ型ＭＩＳＦＥＴの形成が可能となる。
以上に説明したように、本発明は、高誘電体膜をゲート絶縁膜として備え、且つＮ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴとで異なるゲート電極構造を備えた半導体装置に利用することができ、信頼性の高いシステムＬＳＩの製造に有用である。
本発明の第１の実施形態に係る半導体装置を示す断面図である。 図２（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図３（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図４（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図５（ａ）及び（ｂ）は本発明の第１の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。 本発明の第２の実施形態に係る半導体装置を示す断面図である。 図７（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図８（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図９（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図１０（ａ）及び（ｂ）は本発明の第２の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。 図１１（ａ）〜（ｃ）は従来の半導体装置の製造方法の各工程を示す断面図である。
符号の説明
１ Ｐ型ＭＩＳＦＥＴ領域
２ Ｎ型ＭＩＳＦＥＴ領域
３ ゲート絶縁膜
４ ゲート絶縁膜
５ ゲート電極
６ ゲート電極
１０ 半導体基板
１０ａ 活性領域
１０ｂ 活性領域
１１ 素子分離領域
１２ 界面層
１３ ＨｆＳｉＯ膜
１４ 窒素プラズマ
１５ ＨｆＳｉＯＮ改質層
１６ ＴｉＮ膜
１７ レジストパターン
１８ 窒素プラズマ
１９ ＨｆＳｉＯＮ改質層
２０ ポリシリコン膜
２３ 絶縁性オフセットスペーサ
２４ａ Ｐ型エクステンション領域
２４ｂ Ｎ型エクステンション領域
２５ａ 絶縁性サイドウォールスペーサ
２５ｂ 絶縁性サイドウォールスペーサ
２５Ａ 内側スペーサ
２５Ｂ 外側スペーサ
２６ａ Ｐ型ソース・ドレイン領域
２６ｂ Ｎ型ソース・ドレイン領域
２７ Ｎｉシリサイド層
３０ ＴａＮ膜
５３ ＨｆＯ2 膜
５９ ＨｆＯ2 改質層

Claims (15)

  1. 半導体基板の第１領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
    前記半導体基板の第２領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極とを備え、
    前記第１のゲート絶縁膜は、第１の窒素濃度を持つ第１の高誘電率絶縁膜を含み、
    前記第２のゲート絶縁膜は、前記第１の窒素濃度よりも高い第２の窒素濃度を持つ第２の高誘電率絶縁膜を含むことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第２の高誘電率絶縁膜は前記第１の高誘電率絶縁膜よりも薄いことを特徴とする半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記第１のゲート絶縁膜は、前記半導体基板と前記第１の高誘電率絶縁膜との間に形成された第１の界面層を含み、
    前記第２のゲート絶縁膜は、前記半導体基板と前記第２の高誘電率絶縁膜との間に形成された第２の界面層を含むことを特徴とする半導体装置。
  4. 請求項１〜３のいずれか１項に記載の半導体装置において、
    前記第１のゲート電極は前記第２のゲート電極と異なる導電材料を含むことを特徴とする半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第１のゲート電極は第１の金属層及びその上に形成された第１のシリコン層からなり、
    前記第２のゲート電極は第２のシリコン層からなることを特徴とする半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記第１の金属層はＴｉＮからなることを特徴とする半導体装置。
  7. 請求項５又は６に記載の半導体装置において、
    前記第１のゲート電極は、前記第１の金属層と前記第１のシリコン層との間に形成された第２の金属層を含み、
    前記第２のゲート電極は、前記第２のゲート絶縁膜と前記第２のシリコン層との間に形成された第３の金属層を含むことを特徴とする半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記第２の金属層及び前記第３の金属層はＴａＮからなることを特徴とする半導体装置。
  9. 請求項１〜８のいずれか１項に記載の半導体装置において、
    前記第１の高誘電率絶縁膜及び前記第２の高誘電率絶縁膜はＨｆＳｉＯＮ又はＨｆＯ2 であることを特徴とする半導体装置。
  10. 請求項１〜９のいずれか１項に記載の半導体装置において、
    前記第１のゲート電極はＰ型ＭＩＳＦＥＴのゲート電極であり、
    前記第２のゲート電極はＮ型ＭＩＳＦＥＴのゲート電極であることを特徴とする半導体装置。
  11. 第１領域及び第２領域を含む半導体基板上に高誘電率ゲート絶縁膜を形成する工程（ａ）と、
    前記高誘電率ゲート絶縁膜上に第１のゲート電極形成用導電膜を形成する工程（ｂ）と、
    前記第２領域上に位置する部分の前記第１のゲート電極形成用導電膜を除去する工程（ｃ）と、
    前記工程（ｃ）の後に、前記第２領域上に位置する部分の前記高誘電率ゲート絶縁膜を窒化する工程（ｄ）と、
    前記工程（ｄ）の後に、少なくとも前記第２領域上に第２のゲート電極形成用導電膜を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
  12. 請求項１１に記載の半導体装置の製造方法において、
    前記工程（ｄ）において、Ｎ2 プラズマ処理又はＮＨ3 雰囲気でのアニール処理を用いることを特徴とする半導体装置の製造方法。
  13. 請求項１１又は１２に記載の半導体装置の製造方法において、
    前記工程（ａ）と前記工程（ｂ）との間に、前記高誘電率ゲート絶縁膜を窒化する工程（ｆ）をさらに備えていることを特徴とする半導体装置の製造方法。
  14. 請求項１３に記載の半導体装置の製造方法において、
    前記工程（ｆ）において、Ｎ2 プラズマ処理又はＮＨ3 雰囲気でのアニール処理を用いることを特徴とする半導体装置の製造方法。
  15. 請求項１１〜１４のいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｃ）において、前記第２領域上に位置する部分の前記高誘電率ゲート絶縁膜がその他の部分と比べて薄くなることを特徴とする半導体装置の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010146641A1 (ja) * 2009-06-18 2010-12-23 パナソニック株式会社 半導体装置及びその製造方法
JP2011009541A (ja) * 2009-06-26 2011-01-13 Renesas Electronics Corp 半導体装置およびその製造方法
WO2011021316A1 (ja) * 2009-08-21 2011-02-24 パナソニック株式会社 半導体装置及びその製造方法
JP2012524413A (ja) * 2009-04-14 2012-10-11 インターナショナル・ビジネス・マシーンズ・コーポレーション 金属Ｈｉｇｈ−ｋＦＥＴのためのデュアル金属およびデュアル誘電体集積
JP2013541198A (ja) * 2010-09-10 2013-11-07 アプライド マテリアルズ インコーポレイテッド 半導体デバイス内の閾値電圧を調整する方法
JP2013239734A (ja) * 2013-07-24 2013-11-28 Renesas Electronics Corp 半導体装置の製造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4602440B2 (ja) * 2008-06-12 2010-12-22 パナソニック株式会社 半導体装置及びその製造方法
DE102009039418B4 (de) * 2009-08-31 2013-08-22 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Einstellung der Austrittsarbeit in Gate-Stapeln mit großem ε, die Gatedielektrika mit unterschiedlicher Dicke enthalten
JP5456150B2 (ja) * 2010-02-17 2014-03-26 パナソニック株式会社 半導体装置及びその製造方法
KR20110135086A (ko) * 2010-06-10 2011-12-16 삼성전자주식회사 반도체 장치 및 이의 제조 방법
DE102010063907B4 (de) 2010-12-22 2018-03-29 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren mit Deckschichtentfernung von Gateelektrodenstrukturen nach selektivem Bilden eines verformungsinduzierenden Halbleitermaterials
CN102655168A (zh) * 2011-03-04 2012-09-05 中国科学院微电子研究所 栅极结构及其制造方法
US8895327B1 (en) * 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US20140110764A1 (en) * 2012-10-19 2014-04-24 Intermolecular Inc. Method to control amorphous oxide layer formation at interfaces of thin film stacks for memory and logic components
US10002941B2 (en) * 2015-05-20 2018-06-19 Fairchild Semiconductor Corporation Hybrid gate dielectrics for semiconductor power devices

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005036641A1 (en) * 2003-09-09 2005-04-21 International Business Machines Corporation Method for separately optimizing thin gate dielectric of pmos and nmos transistors within the same semiconductor chip and device manufactured thereby
JP2005123625A (ja) * 2003-10-17 2005-05-12 Interuniv Micro Electronica Centrum Vzw シリサイド化された電極を有する半導体装置の製造方法
JP2006049763A (ja) * 2004-08-09 2006-02-16 Fujitsu Ltd 半導体装置の製造方法
JP2006108602A (ja) * 2004-09-10 2006-04-20 Toshiba Corp 半導体装置及びその製造方法
JP2006523037A (ja) * 2003-04-09 2006-10-05 フリースケール セミコンダクター インコーポレイテッド デュアルメタルゲート構造を形成するためのプロセス
JP2007123548A (ja) * 2005-10-28 2007-05-17 Renesas Technology Corp 半導体装置の製造方法
WO2008041275A1 (en) * 2006-09-29 2008-04-10 Fujitsu Limited Semiconductor device and process for producing the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3906020B2 (ja) * 2000-09-27 2007-04-18 株式会社東芝 半導体装置及びその製造方法
JP4895430B2 (ja) * 2001-03-22 2012-03-14 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US6773999B2 (en) * 2001-07-18 2004-08-10 Matsushita Electric Industrial Co., Ltd. Method for treating thick and thin gate insulating film with nitrogen plasma
US7435651B2 (en) * 2005-09-12 2008-10-14 Texas Instruments Incorporated Method to obtain uniform nitrogen profile in gate dielectrics
JP4723975B2 (ja) * 2005-10-25 2011-07-13 株式会社東芝 半導体装置およびその製造方法
JP4904472B2 (ja) * 2005-11-18 2012-03-28 東京エレクトロン株式会社 半導体装置の製造方法
JP4327820B2 (ja) * 2006-06-05 2009-09-09 株式会社東芝 半導体装置およびその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006523037A (ja) * 2003-04-09 2006-10-05 フリースケール セミコンダクター インコーポレイテッド デュアルメタルゲート構造を形成するためのプロセス
WO2005036641A1 (en) * 2003-09-09 2005-04-21 International Business Machines Corporation Method for separately optimizing thin gate dielectric of pmos and nmos transistors within the same semiconductor chip and device manufactured thereby
JP2005123625A (ja) * 2003-10-17 2005-05-12 Interuniv Micro Electronica Centrum Vzw シリサイド化された電極を有する半導体装置の製造方法
JP2006049763A (ja) * 2004-08-09 2006-02-16 Fujitsu Ltd 半導体装置の製造方法
JP2006108602A (ja) * 2004-09-10 2006-04-20 Toshiba Corp 半導体装置及びその製造方法
JP2007123548A (ja) * 2005-10-28 2007-05-17 Renesas Technology Corp 半導体装置の製造方法
WO2008041275A1 (en) * 2006-09-29 2008-04-10 Fujitsu Limited Semiconductor device and process for producing the same

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012524413A (ja) * 2009-04-14 2012-10-11 インターナショナル・ビジネス・マシーンズ・コーポレーション 金属Ｈｉｇｈ−ｋＦＥＴのためのデュアル金属およびデュアル誘電体集積
WO2010146641A1 (ja) * 2009-06-18 2010-12-23 パナソニック株式会社 半導体装置及びその製造方法
JP2011009541A (ja) * 2009-06-26 2011-01-13 Renesas Electronics Corp 半導体装置およびその製造方法
WO2011021316A1 (ja) * 2009-08-21 2011-02-24 パナソニック株式会社 半導体装置及びその製造方法
JP2011044580A (ja) * 2009-08-21 2011-03-03 Panasonic Corp 半導体装置及びその製造方法
JP2013541198A (ja) * 2010-09-10 2013-11-07 アプライド マテリアルズ インコーポレイテッド 半導体デバイス内の閾値電圧を調整する方法
KR101863330B1 (ko) * 2010-09-10 2018-05-31 어플라이드 머티어리얼스, 인코포레이티드 반도체 디바이스들에서 임계 전압을 조정하기 위한 방법들
JP2013239734A (ja) * 2013-07-24 2013-11-28 Renesas Electronics Corp 半導体装置の製造方法

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