[go: up one dir, main page]

CN1347159A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1347159A
CN1347159A CN01133032A CN01133032A CN1347159A CN 1347159 A CN1347159 A CN 1347159A CN 01133032 A CN01133032 A CN 01133032A CN 01133032 A CN01133032 A CN 01133032A CN 1347159 A CN1347159 A CN 1347159A
Authority
CN
China
Prior art keywords
film
coating film
mentioned
gate
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN01133032A
Other languages
English (en)
Other versions
CN1190851C (zh
Inventor
松尾浩司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1347159A publication Critical patent/CN1347159A/zh
Application granted granted Critical
Publication of CN1190851C publication Critical patent/CN1190851C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0225—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate using an initial gate mask complementary to the prospective gate location, e.g. using dummy source and drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/018—Spacers formed inside holes at the prospective gate locations, e.g. holes left by removing dummy gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H10D84/0177—Manufacturing their gate conductors the gate conductors having different materials or different implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种半导体器件,其中N型MIS晶体管的栅电极具备接连栅绝缘膜111,费米能级位于半导体衬底带隙大致中央靠导带侧的铪氮化物膜112和铪氮化物膜112上形成的铝115;P型MIS晶体管的栅电极具备接连栅绝缘膜111,费米能级位于半导体衬底带隙大致中央靠价电子带侧的石墨化有机涂布膜117和在石墨化有机涂布膜117上形成的铝115,并且不在铝115的侧面形成石墨化有机涂布膜117。

Description

半导体器件及其制造方法
发明区域
本发明涉及一种半导体器件及其制造方法，特别是涉及改进N型MIS晶体管和P型MIS晶体管的栅电极。
技术背景
为了提高MIS晶体管的性能，需要使器件微细化。现在作为栅绝缘膜使用的硅氧化膜，由于介电常数低，因而存在栅绝缘膜的电容不能增大的问题。并且，作为栅电极使用的多晶硅，由于电阻率高，因而不能达到降低电阻的问题。对于各个问题，已经提出有关栅绝缘膜使用高介质材料，有关栅电极使用金属材料的方案。
可是，这些材料与现在使用的材料比较，存在耐热性差的缺点。因此，提出镶嵌栅极技术，作为在进行高温处理以后，形成栅绝缘膜和栅电极方面一种可行的技术。
采用镶嵌栅极技术埋入金属作为栅电极时，在N型和P型MIS晶体管或MISFET中，栅电极由于是单一的金属，其电极的功函数固定。因此，不可能象多晶硅栅一样，分开制作N型和P型上的栅电极而获得适当阈值。所以，需要由N型、P型上不同的材料分开制作金属栅电极的双金属栅工艺。
本发明人等申请已经申请分开制作N型和P型上不同的金属栅电极的技术(特愿平11-124405号)。参照图5(a)～图8(j)说明按照该申请中所记载的制造方法形成的半导体器件的制造步骤。
首先，如图5(a)所示，硅衬底100上采用STI技术，形成器件隔离区域101。接着，采用氧化技术、CVD技术、光刻技术，并且RIE技术，形成例如，约6nm的栅氧化膜102、约150nm的多晶硅103、约50nm的氮化硅膜104的叠层构造构成的虚拟栅极构造，作为将来要除去的虚拟栅极。而且，采用离子注入技术形成延伸扩散层区域105，利用CVD技术和RIE技术形成由氮化硅膜构成的宽度约40nm的栅极侧壁106。
接着，如图5(b)所示，采用离子注入技术，形成源/漏扩散层107以后，使用硅化物工艺技术，以虚拟栅极为掩模，只在源/漏区域内形成约40nm的钴或钛等硅化物膜108。
接着，如图5(c)所示，作为层间膜109，例如用CVD法淀积硅氧化膜后，通过采用CMP技术对硅氧化膜进行平坦化，使虚拟栅极上的氮化硅膜104、栅极侧壁106的表面露出来。
接着，如图6(d)所示，例如用磷酸对层间膜109，选择性除去虚拟栅极上部的氮化硅膜104。这时，也将栅极侧壁的栅极侧壁106蚀刻到大约多晶硅103的高度。接着，例如采用游离基原子蚀刻技术，对由层间膜109、氮化硅膜构成的栅极侧壁106选择性除去虚拟栅极的多晶硅103。沟的底部形成虚拟的栅氧化膜102。
接着，如图6(e)所示，通过氢氟酸等湿法处理，除去虚拟的栅氧化膜102，使栅极形成部分全部开窗口。
于是，全面形成例如，由氧化铪膜构成的栅绝缘膜111作为高介质绝缘物。
接着，如图6(f)所示，采用CVD法或溅射法，全面形成例如，铪氮化物膜112作为功函数小于4.6eV的金属，希望厚度约为10nm以下。
以上的图5(a)～图6(f)的步骤，虽然对N型MIS晶体管形成区域和P型MIS晶体管形成区的双方进行，但是附图上仅示出一方的区域。从此以后的步骤，N型MIS晶体管(N型MISFET)形成区域和P型MIS晶体管(P型MIFET)形成区域的双方，则都表示在附图上。
接着，如图7(g)所示，采用光刻技术，只打开P型MIS晶体管区域的光刻胶113窗口。
如图7(h)所示，进行采用过氧化氢的湿式蚀刻法，仅除去P区域的铪氮化物膜112。这时栅绝缘膜111是铪氮化物膜，但因该膜不溶于双氧水，所以不被蚀刻。
接着，如图8(i)所示，除去光刻胶113后，例如淀积钽氮化物膜114最低约10nm，作为功函数大于4.6的材料。
接着，如图8(j)所示，利用溅射法或CVD法等，全面淀积铝115作为低电阻材料，接着通过对铝进行CMP，将铝115埋入栅极沟内。
通过以上说明的制造步骤，完成N型具有铪氮化物膜112和钽氮化物114及铝115的叠层，P型具有钽氮化物114及铝115叠层的栅电极构造的CMISFET。因此，N型电极的功函数为4.6V以下，P型电极的功函数为4.6V以上，就可以使其阈值适当。
但是，这种构造中也存在问题。图9只是分别放大N型MISFET和P型MISFET的栅电极部分的图。在N型MISFET中，作为栅电极的铝宽度LAL以下式
LAL＝LG-2×LTaN-2×HHfN表示。
在这里，LAl是铝115的宽度，LG是栅极长度，LTaN是钽氮化物114的宽度，HHfN是铪氮化物膜112的宽度。
在这里，钽氮化物膜114除控制栅电极的功函数外，上部电极，即铝115承担作为防止象栅绝缘膜中扩散的阻挡层的作用。因此，钽氮化物膜114的厚度，需要从栅极耐压和可靠性方面考虑，保证最低约10nm以上。
可是，假定钽氮化物膜114的厚度(LTaN)为10nm，设定铪氮化物膜112的厚度(HHfN)为10nm，栅长(LG)为40nm时，则铝115的厚度(LAl)变成0nm。于是，在栅长40nm以下就不可能埋入铝115。所以，栅极电阻就要大幅度上升，不可能形成高性能的CMISFET。另外，铪氮化物膜由于只是控制功函数，虽然可以薄膜减薄到1nm左右，即使在这种情况下，栅长20nm时铝115的厚度(LAl)仍然变成0nm。
发明内容
如以上说明的那样，在具有镶嵌栅极构造的半导体器件中，对N型MISFET和P型MISFET使用功函数不同的材料，就存在不可能埋入电阻低的电极材料，不能形成高性能的CMISFET的问题。
本发明的目的在于提供一种对N型MISFET和P型MISFET将含有功函数不同的金属材料用于栅电极，同时将电阻低的电极材料用作栅电极的半导体器件及其制造方法。
为了达到上述目的，本发明构成如下。
(1)本发明是一种在半导体衬底上的绝缘膜中形成的窗口部分内，介以栅绝缘膜分别形成N型MISFET和P型MISFET的栅电极的半导体器件，是以上述N型MISFET的栅电极具备接连上述栅绝缘膜，费米能级位于上述半导体衬底带隙大约中央靠导带一侧的第1金属含有膜，和形成于该第1金属含有膜上，电阻比第1金属含有膜低的第2金属含有膜；上述P型MISFET的栅电极具备接连上述栅绝缘膜，费米能级位于上述半导体衬底带隙大约中央靠价电子带一侧的导电性涂布膜，和形成于该导电性涂布膜上，电阻比导电性涂布膜低的第2金属含有膜；上述导电性涂布膜只形成于上述窗口部分的底面，而且不在第2金属含有膜的侧面上形成该导电性涂布膜为特征。
以下记述本发明的令人满意的实施例。
(a)上述第1金属含有膜是铪氮化物膜、锆氮化物膜、钛氮化物膜中的任一种膜。
(b)上述导电性涂布膜是含碳的膜。
(2)本发明是一种在半导体衬底上的绝缘膜中形成的窗口部分内，介以栅绝缘膜分别形成N型MISFET和P型MISFET的栅电极的半导体器件的制造方法，是以形成上述栅电极的步骤包括在N型MIS晶体管用的第1栅极形成区域和P型MIS晶体管用的第2栅极形成区域的双方区域的窗口部分内形成的绝缘膜上，形成费米能级位于上述半导体衬底带隙大约中央靠导带一侧的第1金属含有膜的步骤；除去第2栅极形成区域中使形成的第1金属含有膜的步骤；只在第1和第2栅极形成区域的窗口部分底面，选择性形成费米能级位于上述半导体衬底带隙大约中央靠价电子带一侧的导电性涂布膜的步骤；以及在第1和第2栅极形成区域的导电性涂布膜上通过形成电阻比第1金属含有膜和导电性涂布膜低的第2金属含有膜，埋入第1和第2栅极形成区域的双方区域窗口部分的步骤为特征。
以下记述本发明的令人满意的实施例。
(a)上述导电性涂布膜的形成包括在第1栅极形成区域的第1金属含有膜上和第2栅极形成区域的栅绝缘膜上，以埋入上述窗口部分的方式，形成表面大致平坦的绝缘性涂布膜的步骤；选择性蚀刻上述涂布膜，残留上述涂布膜但再次使上述窗口部分露出的步骤；及对上述涂布膜进行规定处理，使上述涂布膜成为导电性的步骤。
(a1)上述涂布膜由含有碳的有机物构成，在上述规定的处理中，对上述涂布膜进行热处理、或激光退火、电子照射。
(a2)上述涂布膜由苯环串行联结的有机物构成，在上述规定的处理中，对上述涂布膜导入碘。
(b)上述导电性涂布膜的形成包括，在第1栅极形成区域的第1金属含有膜上和第2栅极形成区域的栅绝缘膜上，以埋入上述窗口部分的方式，形成表面大致平坦的导电性涂布膜的步骤；及选择性蚀刻上述涂布膜，残留上述涂布膜但再次使上述窗口部分露出的步骤。
按照上述构成，本发明具有以下的作用和效果。
在P型MIS晶体管的栅电极上，由于接连栅绝缘膜，使用费米能级位于上述半导体衬底带隙大约中央靠近价带一侧的导电性涂布膜，而且窗口部分的侧面上不形成导电性涂布膜，因而可以形成电阻低的第2金属含有膜，并能提高CMISFET性能。
附图说明
图1表示本发明一实施例具有镶嵌栅极构造的N型和P型MISFET的制造步骤的步骤剖面图。
图2表示本发明一实施例具有镶嵌栅极构造的N型和P型MISFET的制造步骤的步骤剖面图。
图3表示本发明一实施例具有镶嵌栅极构造的N型和P型MISFET的制造步骤的步骤剖面图。
图4表示用图1(a)～图3(h)中所示的制造步骤形成的N型和P型MISFET的栅电极部分剖面图。
图5表示具有本发明人等的镶嵌栅极构造的N型和P型MISFET的制造步骤的步骤剖面图。
图6表示具有本发明人等的镶嵌栅极构造的N型和P型MISFET的制造步骤的步骤剖面图。
图7表示具有本发明人等的镶嵌栅极构造的N型和P型MISFET的制造步骤的步骤剖面图。
图8表示具有本发明人等的镶嵌栅极构造的N型和P型MISFET的制造步骤的步骤剖面图。
图9表示用图5(a)～图8(j)中所示的N型和P型MISFET的栅电极部分剖面图。
具体实施方式
以下参照附图，说明本发明实施例。
图1(a)～图3(i)是表示本发明一实施例的半导体器件制造步骤的步骤剖面图。
首先，通过利用现有例的图5(a)～图6(d)进行说明的步骤，形成图1(a)所示的构造。如图1(a)所示，在器件隔离区域101和延伸扩散层区域105、源/漏扩散层107、只在源/漏区域上形成约40nm的钴、或钛等的硅化物膜108的硅衬底100上边，借助于由层间膜109和第2氮化硅膜构成的宽度约40nm的栅极侧壁106在栅极形成区域形成栅极沟110。并且，栅极沟110的底部使虚拟的栅氧化膜102成膜。
接着，如图1(b)所示，通过氢氟酸等的湿法处理，除去栅极沟110底部的虚拟栅氧化膜102，使栅极形成部分全部打开窗口。接着，全面形成由铪氧化膜构成的栅绝缘膜111作为高介质绝缘物。作为该铪氧化膜的成膜方法一例，例如利用HfCl4和NH3的CVD法、或者利用有机系的Hf气体等的CVD法、或使用铪氮化物靶和铪靶的溅射法等形成铪氮化物膜，接着进行氧化形成铪氧化膜也可以。这时的铪氮化物膜的厚度约为几个nm极薄膜。是为了防止随着铪氮化物膜的膜厚加厚，铪氮化物氧化后膜中残留氮的缘故。
接着，如图1(c)所示，全面形成作为费米能级位于硅衬底带隙中央靠导带一侧的电极材料，即功函数在4.6eV以下的电极材料，例如铪氮化物膜(第1金属含有膜)112，希望厚度约在10nm以下。
以上的图1(a)～图1(c)步骤都对N型MIS晶体管形成区域和P型MIS晶体管形成区域双方进行，但是附图上仅仅示出一方的区域。从此以后的步骤，附图上示出N型MIS晶体管(N型MISFET)形成区域和P型MIS晶体管(P型MISFET)形成区域的双方。
接着，如图2(d)所示，利用光刻技术，仅使P-MISFET区域光刻胶113开窗口。
接着，如图2(e)所示，通过进行双氧水(过氧化氢水)的湿法蚀刻，只除去P型区域的铪氮化物膜112。这时栅绝缘膜111是铪氧化膜，而因该膜不溶于双氧水故不被蚀刻。
接着，如图2(f)所示，除去光刻胶113后，全面涂布含有碳的有机涂布膜116。通过使用涂布膜，即使不进行CMP等处理，也可以获得涂布本身程度平坦性良好的膜。当然，也可以采用CMP处理，进行有机涂布膜116的平坦化。
如图3(g)所示，进行有机涂布膜116的全面蚀刻，使得只有栅极沟110内残留有机涂布膜116。这时的有机涂布膜116膜厚，理想的是10nm以上。作为该全面蚀刻的方法，与光刻胶同样可以利用氧等离子体的灰化法等。接着，如图3(h)所示，对有机涂布膜116通过热处理、或激光等光能、或照射电子的电子能量等，将有机膜分解使其石墨化具有导电性，形成石墨化有机涂布膜(导电性涂布膜)117。若采用热处理，则可在600-700℃以上的热处理中简单地进行石墨化。
并且，涂布膜也可以是苯环直列联结，例如在5个联结的并五苯有机分子的情况下加碘等，也可以具有导电性，或者，使用5个以上苯环联结的分子，即使不进行处理也可以用作导电体的有机膜。不管哪一种方法，因碳的功函数在4.6eV以上，就可以形成具有4.6eV以上功函数的电极。
如图3(i)所示，用溅射法或CVD法，全面淀积铝(第2金属含有膜)115作为低电阻的电极材料，接着通过进行铝的CMP，把铝115埋入栅极沟内。
由以上，完成CMISFET，其中N型具有铪氮化物膜112、石墨化有机涂布膜117和铝115的叠层，P型具有石墨化有机涂布膜117和铝115的叠层的栅电极构造。
在这里，铪氮化物膜112是功函数在4.6eV以下，导电性涂布膜在4.6eV以上，因而可以实现N型和P型分别优化功函数的栅电极构造。
而且，本发明与现有技术不同，充分防止铝115向栅绝缘膜111扩散，同时栅长在20nm以下的区域，也能埋入铝115。
图4(a)和图4(b)中分别表示仅放大N型MISFET和P型MISFET的栅电极部分。随着使用石墨化有机涂布膜117，只在铝115的底面，即栅绝缘膜111上边而不在铝115的侧面形成石墨化有机涂布膜117，因此N型MISFET的铝115宽度(LAl)变成：
LAl＝LG-2×LHfN
在这里，LAl是铝115的宽度，LG是栅长，LHfN是铪氮化物膜112的宽度。
就是与石墨化有机涂布膜117的厚度无关。在这里，铪氮化物膜112只是将栅电极功函数降到4.6eV以下的作用。即便1nm的极薄的膜也没有问题。因此，如假定铪氮化物膜112的厚度为1nm，则本发明在栅长10nm区域，也可以埋入8nm宽度的铝115。
进而，在本发明中也可以在使栅极高度h提高下，增加石墨合有机涂布膜的厚度。
例如，栅极高度h为100nm时，在栅极沟内形成约50nm厚度的石墨化有机涂布膜117，也可以在沟内埋入约50nm的厚度的铝115。因此，与现有技术不同，使石墨化有机涂布膜117的厚度增加，进而，可以提高对铝电极的阻挡性。
并且，在本实施例中，虽然栅电极上采用铝115，但是用任何低电阻材料也没有问题。例如用溅射法、CVD法、或电镀法等，使钌、铂、钴、银、铜、钨等成膜也都没有问题。
进而并且，虽然将铪氮化物膜作为N型MISFET的电极，但是也可以使用铪氮化物以外的锆氮化物、钛氮化物等将功函数作成4.6eV以下，可以用作N型MISFET的电极。
另外，本发明不限于上述实施例。例如，除硅衬底之外，也可以使用其它半导体衬底。
此外，本发明在不脱离其构思范围内，还可以有种种变形实施方式。
如以上说明的那样，根据本发明，由于在P型MIS晶体管的栅电极中，接连栅绝缘膜采用费米能级位于半导体衬底带隙大致中央靠价(电子)带侧的导电性涂布膜，而且窗口部分的侧面不形成导电性涂布膜，因此可以形成电阻低的第2金属含有膜，并且可以提高CMISFET性能。

Claims (8)

1.一种半导体器件，在半导体衬底上的绝缘膜中形成的窗口部分内，介以栅绝缘膜分别形成N型MIS晶体管和P型MIS晶体管的栅电极，其特征是
上述N型MIS晶体管的栅电极具备接连上述栅绝缘膜，费米能级位于上述半导体衬底带隙大约中央靠近导带一侧的第1金属含有膜，和形成于该第1金属含有膜上，电阻比第1金属含有膜低的第2金属含有膜；
上述P型MIS晶体管的栅电极具备接连上述栅绝缘膜，费米能级位于上述半导体衬底带隙大约中央靠近价带一侧的导电性涂布膜，和形成于该导电性涂布膜上，电阻比导电性涂布膜低的第2金属含有膜；以及
上述导电性涂布膜只形成于上述窗口部分的底面上，而且不在第2金属含有膜的侧面形成该导电性涂布膜。
2.根据权利要求1所述半导体器件，其特征是上述第1金属含有膜是铪氮化物膜、锆氮化物膜、钛氮化物膜中的任一种膜。
3.根据权利要求1所述半导体器件，其特征是上述导电性涂布膜是含碳的膜。
4.一种半导体器件的制造方法，在半导体衬底上的绝缘膜中形成的窗口部分内，介以栅绝缘膜分别形成N型MIS晶体管和P型MIS晶体管的栅电极，其特征是形成上述栅电极的步骤包括：
在N型MIS晶体管用的第1栅极形成区域和P型MIS晶体管用的第2栅极形成区域的双方区域的窗口部分内形成的绝缘膜上，形成费米能级位于上述半导体衬底带隙大约中央靠近导带一侧的第1金属含有膜的步骤；
除去第2栅极形成区域中所形成的第1金属含有膜的步骤；
只在第1和第2栅极形成区域的窗口部分底面，选择性形成费米能级位于上述半导体衬底带隙大约中央偏向价电子带一侧的导电性涂布膜的步骤；以及
在第1和第2栅极形成区域的导电性涂布膜上，通过形成电阻比第1金属含有膜和导电性涂布膜低的第2金属含有膜，埋入第1和第2栅极形成区域的双方区域窗口部分的步骤。
5.根据权利要求4所述半导体器件的制造方法，其特征是上述导电性涂布膜的形成包括：
在第1栅极形成区域的第1金属含有膜上和第2栅极形成区域的栅绝缘膜上，以埋入上述窗口部分的方式，形成表面大致平坦的绝缘性涂布膜的步骤；
选择性蚀刻上述涂布膜，虽残留上述涂布膜但再次使上述窗口部分露出的步骤；
对上述涂布膜进行规定处理，使上述涂布膜成为导电性的步骤。
6.根据权利要求5所述半导体器件的制造方法，其特征是上述涂布膜由含有碳的有机物构成，
在上述规定的处理中，对上述涂布膜进行热处理、或激光退火、或电子照射。
7.根据权利要求5所述半导体器件的制造方法，其特征是上述涂布膜由苯环串行联结的有机物构成，
在上述规定的处理中，对上述涂布膜导入碘。
8.根据权利要求4所述半导体器件的制造方法，其特征是上述导电性涂布膜的形成包括：
在第1栅极形成区域的第1金属含有膜上和第2栅极形成区域的栅绝缘膜上，以埋入上述窗口部分的方式，形成表面大致平坦的导电性涂布膜的步骤，及
选择性蚀刻上述涂布膜，虽残留上述涂布膜但再次使上述窗口部分露出的步骤。
CNB011330325A 2000-09-27 2001-09-14 半导体器件及其制造方法 Expired - Fee Related CN1190851C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP293929/2000 2000-09-27
JP2000293929A JP3906020B2 (ja) 2000-09-27 2000-09-27 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
CN1347159A true CN1347159A (zh) 2002-05-01
CN1190851C CN1190851C (zh) 2005-02-23

Family

ID=18776634

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB011330325A Expired - Fee Related CN1190851C (zh) 2000-09-27 2001-09-14 半导体器件及其制造方法

Country Status (5)

Country Link
US (2) US6737309B2 (zh)
JP (1) JP3906020B2 (zh)
KR (1) KR100402671B1 (zh)
CN (1) CN1190851C (zh)
TW (1) TW501173B (zh)

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7563715B2 (en) 2005-12-05 2009-07-21 Asm International N.V. Method of producing thin films
US9139906B2 (en) * 2001-03-06 2015-09-22 Asm America, Inc. Doping with ALD technology
JP3974507B2 (ja) * 2001-12-27 2007-09-12 株式会社東芝 半導体装置の製造方法
JP3634320B2 (ja) * 2002-03-29 2005-03-30 株式会社東芝 半導体装置及び半導体装置の製造方法
JP4197607B2 (ja) * 2002-11-06 2008-12-17 株式会社東芝 絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法
US6858524B2 (en) * 2002-12-03 2005-02-22 Asm International, Nv Method of depositing barrier layer for metal gates
US7838875B1 (en) 2003-01-22 2010-11-23 Tsang Dean Z Metal transistor device
US7192892B2 (en) 2003-03-04 2007-03-20 Micron Technology, Inc. Atomic layer deposited dielectric layers
JP2004296491A (ja) * 2003-03-25 2004-10-21 Sanyo Electric Co Ltd 半導体装置
US7316950B2 (en) * 2003-04-22 2008-01-08 National University Of Singapore Method of fabricating a CMOS device with dual metal gate electrodes
JP3793190B2 (ja) * 2003-09-19 2006-07-05 株式会社東芝 半導体装置の製造方法
US6949795B2 (en) * 2003-11-13 2005-09-27 Micron Technology, Inc. Structure and method of fabricating a transistor having a trench gate
US7064050B2 (en) * 2003-11-28 2006-06-20 International Business Machines Corporation Metal carbide gate structure and method of fabrication
JP2005217309A (ja) * 2004-01-30 2005-08-11 Toshiba Corp 半導体装置及びその製造方法
US7514360B2 (en) 2004-03-17 2009-04-07 Hong Yu Yu Thermal robust semiconductor device using HfN as metal gate electrode and the manufacturing process thereof
JP2005285809A (ja) * 2004-03-26 2005-10-13 Sony Corp 半導体装置およびその製造方法
US7285829B2 (en) * 2004-03-31 2007-10-23 Intel Corporation Semiconductor device having a laterally modulated gate workfunction and method of fabrication
US6887800B1 (en) * 2004-06-04 2005-05-03 Intel Corporation Method for making a semiconductor device with a high-k gate dielectric and metal layers that meet at a P/N junction
JP4567396B2 (ja) * 2004-08-10 2010-10-20 セイコーインスツル株式会社 半導体集積回路装置
US7381608B2 (en) * 2004-12-07 2008-06-03 Intel Corporation Method for making a semiconductor device with a high-k gate dielectric and a metal gate electrode
US20060163670A1 (en) * 2005-01-27 2006-07-27 International Business Machines Corporation Dual silicide process to improve device performance
US7399666B2 (en) * 2005-02-15 2008-07-15 Micron Technology, Inc. Atomic layer deposition of Zr3N4/ZrO2 films as gate dielectrics
US7498247B2 (en) 2005-02-23 2009-03-03 Micron Technology, Inc. Atomic layer deposition of Hf3N4/HfO2 films as gate dielectrics
JP4626411B2 (ja) * 2005-06-13 2011-02-09 ソニー株式会社 半導体装置および半導体装置の製造方法
US7432139B2 (en) * 2005-06-29 2008-10-07 Amberwave Systems Corp. Methods for forming dielectrics and metal electrodes
US20070001231A1 (en) * 2005-06-29 2007-01-04 Amberwave Systems Corporation Material systems for dielectrics and metal electrodes
US20070018259A1 (en) * 2005-07-21 2007-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Dual gate electrode metal oxide semciconductor transistors
US8110469B2 (en) 2005-08-30 2012-02-07 Micron Technology, Inc. Graded dielectric layers
US8193641B2 (en) 2006-05-09 2012-06-05 Intel Corporation Recessed workfunction metal in CMOS transistor gates
KR101427142B1 (ko) * 2006-10-05 2014-08-07 에이에스엠 아메리카, 인코포레이티드 금속 규산염 막의 원자층 증착
US7449735B2 (en) * 2006-10-10 2008-11-11 International Business Machines Corporation Dual work-function single gate stack
KR100854971B1 (ko) * 2007-01-23 2008-08-28 삼성전자주식회사 자기정렬 금속막 션트 공정을 이용하는 반도체 장치의 제조방법
JP2008244331A (ja) * 2007-03-28 2008-10-09 Toshiba Corp 半導体装置およびその製造方法
US20080296674A1 (en) * 2007-05-30 2008-12-04 Qimonda Ag Transistor, integrated circuit and method of forming an integrated circuit
JP2009044051A (ja) * 2007-08-10 2009-02-26 Panasonic Corp 半導体装置及びその製造方法
JP2009170841A (ja) * 2008-01-21 2009-07-30 Toshiba Corp 半導体装置の製造方法
US7781321B2 (en) * 2008-05-09 2010-08-24 International Business Machines Corporation Electroless metal deposition for dual work function
US8093116B2 (en) * 2008-10-06 2012-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for N/P patterning in a gate last process
US8163625B2 (en) * 2009-04-07 2012-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating an isolation structure
US8404561B2 (en) * 2009-05-18 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating an isolation structure
JP2011258776A (ja) 2010-06-09 2011-12-22 Toshiba Corp 不揮発性半導体メモリ
JP5598145B2 (ja) * 2010-08-04 2014-10-01 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
JP2012099517A (ja) 2010-10-29 2012-05-24 Sony Corp 半導体装置及び半導体装置の製造方法
US8753968B2 (en) * 2011-10-24 2014-06-17 United Microelectronics Corp. Metal gate process
KR20130065226A (ko) * 2011-12-09 2013-06-19 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
US20130187236A1 (en) * 2012-01-20 2013-07-25 Globalfoundries Inc. Methods of Forming Replacement Gate Structures for Semiconductor Devices
US8860135B2 (en) 2012-02-21 2014-10-14 United Microelectronics Corp. Semiconductor structure having aluminum layer with high reflectivity
US8940626B2 (en) * 2012-07-05 2015-01-27 Globalfoundries Inc. Integrated circuit and method for fabricating the same having a replacement gate structure
US9508716B2 (en) * 2013-03-14 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing a semiconductor device
US11501999B2 (en) * 2018-09-28 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Cobalt fill for gate structures
US11605565B2 (en) * 2018-12-28 2023-03-14 Intel Corporation Three dimensional integrated circuits with stacked transistors

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5189504A (en) * 1989-12-11 1993-02-23 Nippon Telegraph And Telephone Corporation Semiconductor device of MOS structure having p-type gate electrode
KR0147626B1 (ko) * 1995-03-30 1998-11-02 김광호 타이타늄 카본 나이트라이드 게이트전극 형성방법
US6184083B1 (en) * 1997-06-30 2001-02-06 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US6189504B1 (en) * 1997-11-24 2001-02-20 Diesel Engine Retarders, Inc. System for combination compression release braking and exhaust gas recirculation
JP3523093B2 (ja) * 1997-11-28 2004-04-26 株式会社東芝 半導体装置およびその製造方法
US6140688A (en) * 1998-09-21 2000-10-31 Advanced Micro Devices Inc. Semiconductor device with self-aligned metal-containing gate
US6114088A (en) * 1999-01-15 2000-09-05 3M Innovative Properties Company Thermal transfer element for forming multilayer devices
JP2000223588A (ja) 1999-02-03 2000-08-11 Nec Corp 相補ｍｉｓ型半導体装置及びその製造方法
JP3264264B2 (ja) 1999-03-01 2002-03-11 日本電気株式会社 相補型集積回路とその製造方法
JP4237332B2 (ja) * 1999-04-30 2009-03-11 株式会社東芝 半導体装置の製造方法
US6482660B2 (en) * 2001-03-19 2002-11-19 International Business Machines Corporation Effective channel length control using ion implant feed forward

Also Published As

Publication number Publication date
TW501173B (en) 2002-09-01
US20020037615A1 (en) 2002-03-28
KR20020025012A (ko) 2002-04-03
JP3906020B2 (ja) 2007-04-18
CN1190851C (zh) 2005-02-23
KR100402671B1 (ko) 2003-11-13
US20040183143A1 (en) 2004-09-23
US6737309B2 (en) 2004-05-18
US6964893B2 (en) 2005-11-15
JP2002110815A (ja) 2002-04-12

Similar Documents

Publication Publication Date Title
CN1347159A (zh) 半导体器件及其制造方法
CN1260817C (zh) 含有绝缘栅场效应晶体管的半导体器件及其制造方法
CN1139973C (zh) 能减小寄生电容的半导体器件的制造方法
US6656804B2 (en) Semiconductor device and production method thereof
CN100340005C (zh) 半导体组件、累积模式多重栅晶体管及其制造方法
JP5759550B2 (ja) 置換金属ゲートを有するトランジスタ及びその製造方法
KR100976279B1 (ko) 반도체 장치 및 그 제조 방법
US12218250B2 (en) Oxide semiconductor transistor structure in 3-d device and methods for forming the same
CN1877810A (zh) 多层半导体器件及其制造方法
CN101038879A (zh) 半导体器件及其制造方法
JP3060976B2 (ja) Ｍｏｓｆｅｔおよびその製造方法
CN1763970A (zh) 薄型绝缘半导体之绝缘间隙壁
CN1320653C (zh) 半导体集成电路器件
CN1228616A (zh) 具有金属硅化物薄膜的半导体器件及制造方法
US20250006497A1 (en) Mosfet device and manufacturing method therefor
CN1812103A (zh) 在栅极电极上具有硅层的半导体器件
CN1667837A (zh) 半导体器件及其制造方法
CN1815703A (zh) 半导体装置及其制造方法
JP2010010199A (ja) 半導体装置及びその製造方法
CN115050761B (zh) 半导体装置及其制造方法
CN1820372A (zh) 半导体装置及其制造方法
US12021137B2 (en) Ni(Al)O p-type semiconductor via selective oxidation of NiAl and methods of forming the same
CN1669137A (zh) 半导体装置及其制造方法
CN1244041A (zh) 半导体器件及其制造方法
CN108987475B (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050223

Termination date: 20091014