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CN1260817C - 含有绝缘栅场效应晶体管的半导体器件及其制造方法 - Google Patents

含有绝缘栅场效应晶体管的半导体器件及其制造方法 Download PDF

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CN1260817C CNB2003101038258A CN200310103825A CN1260817C CN 1260817 C CN1260817 C CN 1260817C CN B2003101038258 A CNB2003101038258 A CN B2003101038258A CN 200310103825 A CN200310103825 A CN 200310103825A CN 1260817 C CN1260817 C CN 1260817C
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Abstract

本发明目的在于提供含有具备易于控制阈值电压而且栅绝缘膜的可靠性优良的栅结构的绝缘栅型场效应晶体管的半导体器件及其制造方法。作成为这样的结构：形成N沟MISFET区和P沟MISFET区，作为N沟MISFET的栅电极具有第1金属硅化物膜(115)，作为P沟MISFET的栅电极具有第2金属硅化物膜(119)。首先，在在栅电极区上形成了第1金属硅化物膜(115)之后，在P沟MISFET区上形成第1金属膜(117)。接着，当进行热处理时，在P沟MISFET的栅电极上形成的第1金属膜(117)就与在其下边的第1金属硅化物膜(115)产生固相反应，把P沟MISFET的栅电极变换成第2金属硅化物膜(119)。

Description

含有绝缘栅场效应晶体管的半导体器件及其制造方法
技术领域
本发明涉及含有绝缘栅场效应晶体管(以下，叫做MISFET)的半导体器件及其制造方法。
背景技术
对于集成电路的高性能化要求，已实现了本身为其基本电路之一的互补型电路的高速化。迄今为止，对于互补型电路的高速化，人们一直使用借助于微细化技术缩短其基本元件的MISFET的沟道长度的方法。由于对于该微细化还伴有构成MISFET的栅绝缘膜和栅电极膜的薄膜化，故若使用以往一直使用的材料，则对该高速化的应对也将要达到界限。为此，近些年来人们正在开发新材料和应用该新材料的新的元件结构和制造方法。
例如，一般地说可以用做栅电极的材料的多晶硅，由于电阻率高，故可以用金属或金属硅化物来代替它。但是，这些材料与多晶硅比具有耐热性差的缺点。
相对于此，作为在进行了高温工艺后形成栅绝缘膜和栅电极的技术，有镶嵌栅技术。在镶嵌栅技术中，在预定要形成栅的区域中预先形成了将变成为虚设物的氧化膜以及多晶硅膜之后，才形成源和漏区。其次，除去该成为虚设物的膜，向该已除去的区域埋入栅绝缘膜及金属或金属硅化物的栅电极。
在把上述方法应用于用互补电路构成的集成电路的情况下，如果N沟MISFET和P沟MISFET的栅电极使用同一金属，由于栅电极的功函数将变成为相同，故要把每一者的阈值电压都控制到电路工作上的正确的值是困难的。因此，在N沟MISFET和P沟MISFET中，必须使用不同的金属的栅电极材料。
例如，在专利文献1中，在形成成为虚设物的多晶硅膜，并形成了源和漏层之后，除去该虚设物膜，向该除去后的区域上，埋入N沟MISFET和P沟MISFET分别不同的材料的栅电极。采用该方法，就可以把N沟MISFET和P沟MISFET的各自的阈值电压控制到电路工作上的正确的值，就可以实现集成电路的高性能化。
[专利文献1]
特许第3264264号公报(第8页，图4)
在构成使用互补电路的集成电路的N沟MISFET和P沟MISFET中，使用不同的金属的栅电极材料，不仅对MISFET的阈值电压，对起因于栅绝缘膜的可靠性、由杂质污染引起的电流特性劣化等集成电路的各种各样的性能都会造成影响。
例如，考虑N沟MISFET使用第1栅电极材料，P沟MISFET使用第2栅电极材料的情况。在该情况下，在在半导体衬底的整个表面上形成了第1栅电极材料后，剩下N沟MISFET形成区域的第1栅电极材料，借助于刻蚀剥离P沟MISFET形成区域的第1栅电极材料。然后，在进行了表面处理和为其次的工序做准备的清洗前处理等后，仅仅在P沟MISFET形成区域上形成第2栅电极材料。
为此，在借助于刻蚀剥离第1栅电极材料的工序中，P沟MISFET的栅绝缘膜就必须暴露在气体或药液等的刻蚀物质中，在表面上产生化学反应。此外，在之后的清洗工序等中，归因于用化学反应除去金属污染等的药液，也可以产生同样的反应现象。
栅绝缘膜，特别是最近的微细化进步很快，已薄膜化到可以用原子层计算的程度。因此，如上所述，在把栅绝缘膜暴露于气体或药液中的情况下，即便是选择刻蚀物质使得在宏观上看未产生栅绝缘膜的刻蚀，在微观上看也会产生使栅绝缘膜的均一性劣化的问题。
在集成电路中，防止在制造阶段中的栅绝缘膜的电绝缘特性，在长时间的产品使用中时间性的劣化，以确保可靠性这一点是重要的。上述的不均一性由于起着会给其可靠性造成坏影响和参差的主要作用，故就成了一个大问题。
发明内容
本发明的就是鉴于这样的事情而完成的，目的在于提供含有具备易于控制阈值电压而且栅绝缘膜的可靠性优良的栅结构的绝缘栅型场效应晶体管的半导体器件及其制造方法。
为解决上述课题，本发明的含有绝缘栅型场效应晶体管的半导体器件，其特征在于：具有：
半导体衬底；在上述半导体衬底上设置的把第1和第2元件区围起来的元件隔离区；N沟场效应晶体管，其在上述第1元件区上形成，并且至少其栅电极膜的与栅绝缘膜连接的区域用第1金属硅化物构成；P沟场效应晶体管，其在上述第2元件区上形成，并且其栅电极膜，包括与构成上述第1金属硅化物的金属不同的金属构成的第2金属硅化物、及作为上述第1金属硅化物的构成材料的金属，或包括上述第2金属硅化物、作为上述第1金属硅化物的构成材料的金属及硅含有量比上述第1金属硅化物少的第3金属硅化物，上述N沟场效应晶体管的栅电极膜的功函数，比上述P沟场效应晶体管的栅电极膜的功函数小。
倘采用本发明的，由于N沟场效应晶体管的栅电极和P沟场效应晶体管的栅电极使用不同的金属硅化物，故可以得到含有具备易于控制阈值电压而且栅绝缘膜的可靠性优良的栅结构的绝缘栅型场效应晶体管的半导体器。
此外，本发明的含有绝缘栅型场效应晶体管的半导体器件的制造方法，其特征在于具备如下工序：在半导体衬底上形成元件隔离区，形成被上述元件隔离区围起来的N沟场效应晶体管区和被上述元件隔离区围起来的P沟场效应晶体管区的工序；在上述半导体衬底上形成绝缘膜的工序；在上述绝缘膜上形成导电膜的工序；使上述导电膜选择性地图形化以形成栅区的工序；对图形化后的上述导电膜自我匹配地在上述N沟场效应晶体管区和上述P沟场效应晶体管区上形成源和漏区的工序；在上述导电膜的周围形成侧壁绝缘膜的工序；除去上述栅区的上述导电膜和上述绝缘膜，形成被上述侧壁绝缘膜围起来的空间区的工序；在被上述空间区围起来的上述N沟场效应晶体管区和上述P沟场效应晶体管区上形成栅绝缘膜的工序；在上述空间区内的上述栅绝缘膜上形成第1金属硅化物膜的工序；在上述P沟场效应晶体管区上形成与构成上述第1金属硅化物膜的金属不同的金属膜的工序；把上述P沟场效应晶体管区的第1金属硅化物膜变换成从由与构成上述第1金属硅化物的金属不同的金属构成的第2金属硅化物、和本身为上述第1金属硅化物的构成材料的金属以及与上述第1金属硅化物相同的构成材料，而且，硅含有量比上述第1金属硅化物少的第3金属硅化物中选择的至少一种构成的膜的热处理的工序。
倘采用本发明，由于在用第1金属硅化物膜形成了P沟场效应晶体管区的栅电极后，无须剥离该膜，就在上述第1金属硅化物上形成本身为由与构成上述第1金属硅化物的金属不同的金属构成的第2金属硅化物的构成材料的金属膜，并实施热处理，故可以使两者进行固相反应，变换成从上述第2金属硅化物、和本身为上述第1金属硅化物的构成材料的金属以及与上述第1金属硅化物相同的构成材料，而且，硅含有量比上述第1金属硅化物少的第3金属硅化物中选择的至少一种构成的层。为此，就可以形成具备比N沟场效应晶体管的栅电极还大的功函数的P沟场效应晶体管的的栅电极，而不会招致P沟场效应晶体管的栅绝缘膜的劣化。
附图说明
图1按照工序顺序示出了本发明的半导体器件的制造方法的实施形态1。
图2按照工序顺序示出了本发明的半导体器件的制造方法的实施形态1。
图3按照工序顺序示出了本发明的半导体器件的制造方法的实施形态1。
图4按照工序顺序示出了本发明的半导体器件的制造方法的实施形态1。
图5的剖面图示出了本发明的半导体器件的制造方法的实施形态1中的P沟MISFET的种种的栅电极结构。
图6的剖面图按照工序顺序示出了本发明的半导体器件的制造方法的实施形态2。
图7的剖面图按照工序顺序示出了本发明的半导体器件的制造方法的实施形态3。
图8的剖面图按照工序顺序示出了本发明的半导体器件的制造方法的实施形态3。
图9的剖面图按照工序顺序示出了本发明的半导体器件的制造方法的实施形态3。
图10的剖面图按照工序顺序示出了本发明的半导体器件的制造方法的实施形态3。
图11的剖面图按照工序顺序示出了本发明的半导体器件的制造方法的实施形态4。
图12的剖面图按照工序顺序示出了本发明的半导体器件的制造方法的实施形态4。
图13的剖面图按照工序顺序示出了本发明的半导体器件的制造方法的实施形态4。
具体实施方式
以下，边参看附图边对本发明的实施形态进行说明。
(实施形态1)
图1(a)到图4(j)的剖面图按照工序顺序示出了本发明的含有绝缘栅型场效应晶体管的半导体器件的制造方法的实施形态1。此外，图4(j)示出了本发明的含有绝缘栅型场效应晶体管的半导体器件的实施形态1。在本实施形态中，虽然要形成N沟MISFET和P沟MISFET这双方，但是图1(a)到图2(f)的工序，仅仅代表性地示出了N沟MISFET的区域。图3(g)以后则示出了N沟MISFET和P沟MISFET这双方。
首先，如图1(a)所示，在P型的硅衬底101的表面区域内，用STI(浅沟隔离法)或LOCOS法(选择氧化法)，选择性地形成氧化膜，当作元件隔离区102。其次，用离子注入法，作为剂量注入1E12cm-2到1E14cm-2左右硼离子，然后，例如实施10秒的快速加热，使已导入的杂质激活化，形成P型阱区101a。被元件隔离区102围起来的P型阱区101a将变成为N沟MISFET区。
其次，形成要在之后的工序中除去的虚设栅结构。就是说，借助于热氧化法生长例如6nm的氧化硅膜。其次，为了控制n沟MISFET的阈值电压用离子注入法导入P型杂质。接着，用CVD法生长例如100nm左右的多晶硅膜，然后，生长例如20nm的氮化硅膜。接着，用光刻法，干法刻蚀法等进行这些膜的图形化，形成将成为虚设栅结构的第1顶盖膜105、导电膜104和绝缘膜103。其次，以图形化后的第1顶盖膜105、导电膜104和绝缘膜103为掩模，用离子注入法形成延伸区106、107。就是说，作为剂量注入1E13cm-2到1E15cm-2砷离子或磷离子，然后，例如进行数秒的快速加热，使已导入的杂质激活化。另外，也可以不使绝缘膜103图形化地用离子注入法形成延伸区106、107，然后，使绝缘膜103图形化。
其次，如图1(b)所示，在用CVD法在硅衬底101的整个面上形成了20到40nm的氮化硅膜后，用RIE法进行各向异性刻蚀，使侧壁绝缘膜108与虚设栅结构进行接连地在其周围选择性地剩下来。接着，作为剂量注入1E15cm-2到1E16cm-2砷离子或磷离子，然后，例如实施950℃、10秒的快速加热，形成源和漏区109、110。
此外，虽然未画出来，在用溅射法在硅衬底101的整个面形成了钴膜后，进行热处理，仅仅使之与源和漏区109、110的硅层进行反应，变换成钴硅化物层，在源和漏区109、110上选择性地形成第1金属硅化物电极层111、112。接着，借助于刻蚀选择性地除去剩下的钴膜。
其次，如图1(c)所示，用CVD法向硅衬底101整个面上淀积氧化硅膜，然后，一直到使第1顶盖膜105、侧壁绝缘膜108的上表面露出来为止用CMP法进行上述绝缘膜的研磨，使表面平坦化以选择性地剩下层间绝缘膜113。
其次。如图2(d)所示，例如用磷酸对由氧化硅膜构成的层间绝缘膜113选择性地除去由氮化硅膜构成的第1顶盖膜105。此外，借助于使用例如氟等的卤素原子的自由基的刻蚀技术，对由氧化硅膜构成的层间绝缘膜113和由氮化硅膜构成的侧壁绝缘膜118选择性地除去由多晶硅膜构成的导电膜104。然后，采用用稀氢氟酸等除去绝缘膜103的办法，形成要埋入在后边讲述的栅绝缘膜和栅电极的空间区108a。
其次，如图2(e)所示，用CVD法或溅射法向硅衬底101的整个面上淀积本身为高介电常数绝缘膜的氧化铪膜113a。接着，用CVD法或溅射法淀积钨硅化物膜113b。然后，如图2(f)所示，用CMP法研磨硅衬底101的整个表面使之平坦化，并使之向空间区108a内埋入钨硅化物膜113b以及氧化铪膜113a那样地剩下来，变成为将成为N沟MISFET的栅电极的第1金属硅化物膜115和栅绝缘膜114。
借助于以上，就可以形成N沟MISFET。至于P沟MISFET也可以以与N沟MISFET同一制造步骤，采用对阱区、延伸区以及源和漏区的制造工序选择合适的条件的办法形成。就是说，把要导入的杂质的导电类型设为与N沟MISFET不同的类型，在进行杂质导入时用掩模把N沟MISFET一侧先覆盖起来。在图3和图4的情况下，在以后的工序中把N沟MISFET和P沟MISFET合在一起图示，示出了形成P沟MISFET的电极的工序。
首先，如图3(g)所示，为了防止构成N沟MISFET的栅电极的第1金属硅化物膜115和栅绝缘膜114的反应，在先用溅射法等向硅衬底101整个面上淀积上氮化钛膜之后，用光刻技术和刻蚀技术选择性地进行加工使得仅仅在N沟MISFET形成区域上才剩下氮化钛膜，变成为壁垒金属膜116。
其次，如图3(h)所示，例如用溅射法等向硅衬底101上淀积铂膜，变成为将成为P沟MISFET的栅电极的构成材料的第1金属膜117。然后，用溅射法等淀积氮化钛膜，变成为第2顶盖膜118。然后，当进行热处理时，在P沟MISFET的第1金属硅化物膜115上形成的第1金属膜117就将与第1金属硅化物膜115产生固相反应。
就是说，作为基本反应，钨硅化物分解成钨和硅，钨析出，硅与铂进行结合形成铂硅化物。就是说，如图3(i)所示，铂硅化物变成为第2金属硅化物膜119后变成为P沟MISFET的栅电极。但是，在第2金属硅化物膜119内还含有钨，该固相反应中的钨的举动，将取决于钨硅化物中的硅的组成比或热处理条件等而发生变化，钨的存在形态等也与此相伴地变化。关于这一点将在后边讲述。
另一方面，在N沟MISFET的栅电极的情况下，由于在第1金属膜117的下边形成的壁垒金属膜116，将抑制由第1金属膜117的构成原子形成的向第1金属硅化物膜114中的扩散和反应，第1金属硅化物膜115将以保持原状的状态剩下来。
其次，如图4(j)所示，用CMP技术、刻蚀技术等除去第2顶盖膜118、未反应的第1金属硅化物膜117和壁垒金属膜116，进行表面的平坦化。
然后，向硅衬底101整个面上淀积未画出来的SiO2等的层间绝缘膜。在该层间绝缘膜上形成接触孔的开口，在本身为N沟MISFET的栅电极的第1金属硅化物膜115，本身为P沟MISFET的栅电极的第2金属硅化物膜119，本身为源和漏的电极层的第1金属硅化物电极层111、112上形成Al、Cu等的金属布线。此外，在根据需要反复进行层间绝缘膜的淀积和金属布线的形成以形成了多层布线结构后，用表面保护膜把硅衬底101整个面覆盖起来，在焊盘部分上形成开口，完成本发明的含有MISFET的半导体器件的实施形态1。
其次，用图5对将成为先前所说的P沟MISFET的栅电极的第2金属硅化物膜119的结构进行说明。第2金属硅化物膜119的结构的主体是铂硅化物膜，钨的存在形态取决于钨硅化物膜和铂膜的厚度、钨硅化物膜中的硅和钨的组成比以及反应时的热处理的条件等而不同。
首先，图5(a)示出了第1结构例。在该结构例的情况下，在第2金属硅化物膜119中，在与栅绝缘膜114接连的部分上形成有钨析出层121，此外，在铂硅化物层120中存在着钨粒子122。另外，有时候在钨析出层121和钨粒子122中也含有硅，此外，作为该结晶结构也有时候包括钨硅化物。但是，由于该钨硅化物是从构成N沟MISFET的栅电极的、作为第1金属硅化物的钨硅化物中析出了硅之后的硅化物，故硅含有量比第1金属硅化物少。就是说，作为钨硅化物，采取的是硅含有量与第1金属硅化物不同的第3金属硅化物的形态。另外，有时候会含有这样的第3金属硅化物这种情况，对于以下的第2结构例到第4结构例也是相同的。
其次，图5(b)示出了第2金属硅化物膜119的第2结构例。钨析出层121并未把栅绝缘膜114整个面覆盖起来，一部分的铂硅化物层120已与栅绝缘膜114接连。其次，图5(c)示出了第2金属硅化物膜119的第3结构例。在栅绝缘膜114的界面附近钨析出层几乎已全部粒子化，已与栅绝缘膜114接连的区域几乎全都是铂硅化物层120。
其次，图5(d)示出了第2金属硅化物膜119的第4结构例。该结构例在钨硅化物的膜厚比实现上述的第1到第3结构例的条件更薄的情况下形成。就是说，是与栅绝缘膜114接连的部分上钨析出得越多钨的量就少的情况。因此，与栅绝缘膜114接连的部分就都被铂硅化物膜120覆盖起来。另外，虽然未画出来，但是，当然也有时候在铂硅化物层120中钨几乎不会析出。
在图5(a)到(d)的任何一个结构例中，与决定栅电极的功函数的栅绝缘膜114接连的厚度1nm左右的区域，可由铂硅化物、钨以及硅含有量比本身为第1金属硅化物的钨硅化物还少的第3金属硅化物之内至少一种构成。铂硅化物和钨的功函数，都为约4.8到4.9eV左右，故作为P沟MISFET的栅电极是合适的值。另一方面。N沟MISFET的栅电极，是钨硅化物，其功函数4.3到4.6eV左右，故作为N沟MISFET的栅电极是合适的值。
此外，钨硅化物由于硅含有量越少则其功函数就越大，故即便是P沟MISFET的栅电极中含有第3金属硅化物的情况下，在本实施形态中，P沟MISFET的栅电极的功函数也会具有比N沟MISFET的栅电极的功函数更大的值。为此，作为构成集成电路的互补型电路在本实施形态中所示的栅电极就变成为最佳的结构。
此外，由上述的理由可知，作为本身为N沟MISFET的栅电极的第1金属硅化物膜115来说，硅的组成比要大于2，理想的是2.5以上。此外，本身为P沟MISFET的栅电极的第3金属硅化物膜的组成比，理想的是要小于钨的组成比。另外，作为构成第1金属硅化物的金属除去钨之外还有钼、钛、锆、铪、钽和铌等。另一方面，作为构成第2金属硅化物的金属除去铂之外，还有钯和铑。
倘采用本实施形态，则在P沟MISFET中，可以形成用与N沟MISFET的栅电极不同的材料构成的栅电极而无须把栅绝缘膜的表面暴露于刻蚀气体或药液等中。为此，可以得到含有具备具有N沟MISFET的栅电极和P沟MISFET的栅电极都合适的功函数，易于控制阈值电压，且栅绝缘膜的可靠性优良的栅结构的绝缘栅型场效应晶体管的半导体器件及其制造方法。
(实施形态2)
用图6说明本发明的含有绝缘栅型场效应晶体管的半导体器件的制造方法的实施形态2。从工序的开始到把第1金属硅化物埋入到虚设栅结构的空间部分内为止，是与图1(a)到图2(f)所示的实施形态1同样的工序。因此，用图6(a)到(c)所示的剖面图依次说明图2(f)以后的工序。此外，图6(c)示出了本发明的含有绝缘栅型场效应晶体管的半导体器件的实施形态2。
在图6中在左侧示出了N沟MISFET区，在右侧示出了P沟MISFET区。为了防止构成N沟MISFET的栅电极的第1金属硅化物膜115和栅绝缘膜114的反应，如图6(a)所示，在用CVD法或溅射法等向硅衬底101整个面上淀积上氮化硅膜之后，用光刻技术和刻蚀技术等选择性地进行图形化，仅仅在N沟MISFET区上使第1壁垒绝缘膜123剩下来。在实施形态1中，虽然使用的是氮化钛膜，但是，在本实施形态中，作为即便是在氧气气氛中进行热处理也不能被氧化的材料，例如使用氮化硅膜。
其次，用溅射法等淀积铂膜，变成为将成为P沟MISFET的栅电极的构成材料的第1金属膜117。此外，用溅射法等淀积氮化钛膜，变成为第2顶盖膜118。然后当进行热处理时，如图6(b)所示，在P沟MISFET的栅电极上形成的第1金属膜117就与在其下边的第1金属硅化物膜115产生固相反应，P沟MISFET的栅电极就变成为第2金属硅化物膜119。
其次，用药液选择性地除去第2顶盖膜118。接着，当在500℃左右进行氧化气氛的热处理时，本身为未反应的铂的第1金属膜117就不被氧化，处于其下表面上的铂硅化物中的硅原子就向表面移动，优先被氧化，在P沟MISFET的栅电极的上表面上形成氧化硅膜。把该氧化硅膜当作第2壁垒绝缘膜124。接着，如图6(c)所示，以第2壁垒绝缘膜124为掩模，用王水等选择性地除去未反应的第1金属膜117。此外，第1壁垒绝缘膜123也要用磷酸等除去。
然后，向硅衬底整个面上淀积未画出来的SiO2等的层间绝缘膜。在该层间绝缘膜上形成接触孔的开口，在本身为N沟MISFET的栅电极的第1金属硅化物膜115，本身为P沟MISFET的栅电极的第2金属硅化物膜119，本身为源和漏的电极层的第1金属硅化物电极层111、112上形成Al、Cu等的金属布线。此外，在根据需要反复进行层间绝缘膜的淀积和金属布线的形成以形成了多层布线结构后，用表面保护膜把硅衬底整个面覆盖起来，在焊盘部分上形成开口，完成本发明的含有MISFET的半导体器件的实施形态2。
倘采用本实施形态，则在P沟MISFET中，可以形成用与N沟MISFET的栅电极不同的材料构成的栅电极而无须把栅绝缘膜的表面暴露于刻蚀气体或药液等中。为此，可以得到含有具备具有N沟MISFET的栅电极和P沟MISFET的栅电极都合适的功函数，易于控制阈值电压，且栅绝缘膜的可靠性优良的栅结构的绝缘栅型场效应晶体管的半导体器件及其制造方法。
此外，由于把本身为壁垒绝缘膜的氧化硅膜用做掩模，故可以除去未反应的铂以及壁垒绝缘膜。为此，就可以形成MISFET而不会给P型MISFET的栅电极造成损伤。
(实施形态3)
图7(a)到图10(k)的剖面图按照工序顺序示出了本发明的含有绝缘栅型场效应晶体管的半导体器件的制造方法的实施形态3。此外，图10(k)示出了本发明的含有绝缘栅型场效应晶体管的半导体器件的实施形态3。在本发明中，虽然要形成N沟MISFETP及P沟MISFET这双方，但是，图7(a)到图8(e)的工序却仅仅代表性地示出了N沟MISFET的区域。图9(f)以后则示出了N沟MISFETP及P沟MISFET双方。本实施形态的制造方法，其特征在于：在进行了栅绝缘膜、栅电极的形成后，再在源和漏区的上表面上形成金属硅化物层。
首先，如图7(a)所示，作为半导体衬底在P型的硅衬底201的表面区域内，用STI(浅沟隔离法)或LOCOS法(选择氧化法)，选择性地形成氧化膜，当作元件隔离区202。其次，用离子注入法，作为剂量注入1E12cm-2到1E14cm-2左右硼离子，然后，例如实施10秒的快速加热，使已导入的杂质激活化，形成P型阱区201a。被元件隔离区202围起来的P型阱区201a将变成为N沟MISFET区。
其次，形成要在之后的工序中除去的虚设栅结构。就是说，借助于热氧化法生长例如8nm的氧化硅膜。其次，为了控制N沟MISFET的阈值电压用离子注入法导入P型杂质。接着，用CVD法淀积例如200nm左右的多晶硅膜。接着，用光刻法，干法刻蚀法等进行这些膜的图形化，作为虚设栅结构形成导电膜204和绝缘膜203。其次，以图形化后的导电膜204和绝缘膜203为掩模，用离子注入法导入杂质，形成延伸区205、206。就是说，作为剂量注入1E13cm-2到1E15cm-2砷离子或磷离子，然后，例如进行900℃、5秒的快速加热，使已导入的杂质激活化。
其次，如图7(b)所示，在用CVD法在硅衬底201的整个面上形成了30nm左右的氮化硅膜后，用RIE法进行各向异性刻蚀，与虚设栅结构进行接连地在其周围选择性地剩下侧壁绝缘膜207。再次作为剂量1E15cm-2到1E16cm-2左右注入砷离子或磷离子，然后，实施900℃、10秒的快速加热，形成源和漏区208、209。接着，如图7(c)所示，向硅衬底201整个面上淀积例如约10nm左右的氮化硅膜，变成为第3顶盖膜210。
其次，如图8(d)所示，例如用CVD法淀积氧化硅膜，然后用CMP技术一直到使第3顶盖膜210的上表面露出来为止进行平坦化，变成为埋入绝缘膜211。接着选择性地除去本身为第3顶盖膜210的一部分的处于导电膜204上的氮化硅膜。
其次，如图8(e)所示，借助于使用例如氟等的卤素原子的自由基的刻蚀技术，埋入导电膜204，对绝缘膜211和侧壁绝缘膜207进行选择性地除去。其次，采用用稀氢氟酸等除去绝缘膜103的办法，形成要埋入后边要讲的栅绝缘膜和栅电极的空间区212。
如上所述，就可以形成除栅绝缘膜和栅电极之外的N沟MISFET。至于P沟MISFET，也可以以与N沟MISFET同一制造步骤，采用对阱区、延伸区以及源和漏区的制造工序选择合适的条件的办法形成。就是说，把要导入的杂质的导电类型设为与N沟MISFET不同的类型，在进行杂质导入时用掩模把N沟MISFET一侧先覆盖起来。
图9和图10，示出了如上所述地形成的N沟MISFET和P沟MISFET区，左侧示出了N沟MSIFET区，右侧示出了P沟MISFET区。首先，如图9(f)所示，用CVD法或溅射法向硅衬底201的整个面上淀积本身为高介电常数绝缘膜的氧化铪膜。其次，用CVD法或溅射法生长钨硅化物，然后，采用用CMP法研磨硅衬底的整个表面的办法，使得埋入绝缘膜211露出来那样地进行平坦化，变成为将成为栅绝缘膜213、N沟MISFET的栅电极的第1金属硅化物膜214。
其次，如图9(g)所示，为了防止第1金属硅化物膜214和栅绝缘膜213的反应，在先用溅射法等向硅衬底201整个面上淀积上氮化钛膜之后，用光刻技术和刻蚀技术选择性地进行图形化使得仅仅在N沟MISFET区域上才剩下氮化钛膜，变成为壁垒金属膜215。其次，用溅射法等淀积铂膜，变成为将成为P沟MISFET的栅电极的构成材料的第1金属膜216。然后，用溅射法等淀积氮化钛膜，变成为第2顶盖膜217。
然后，当进行热处理时，如图9(h)所示，就将产生在P沟MISFET栅电极区的第1金属硅化物膜214和在其上形成的第1金属膜216的固相反应。其结果是把第2金属硅化物膜218形成为P沟MISFET的栅电极。其次，在借助于CMP技术、刻蚀技术等除去第2顶盖膜217、本身为未反应的铂的第1金属膜216和壁垒金属膜215的同时，进行表面的平坦化。
其次，如图10(i)所示，用氢氢氢氟酸等的药液或干法刻蚀选择性地除去埋入绝缘膜211。然后，用RIE法等的干法刻蚀技术对本身为氮化硅膜的第3顶盖膜210进行各向异性刻蚀，使侧壁绝缘膜207的侧壁剩下，使源和漏区208、209的上表面露出来。
此外，用溅射法等向硅衬底201整个面上淀积镍，形成第2金属膜219，然后，如图10(j)所示，在500℃左右进行热处理，仅仅在源和漏区208、209上生长镍硅化物，变成为第2金属硅化物电极层220、221。接着，用药液除去未反应的第2金属膜219。
然后，向硅衬底201整个面上淀积未画出来的SiO2等的层间绝缘膜。在该层间绝缘膜上形成接触孔的开口，在本身为N沟MISFET的栅电极的第1金属硅化物膜214，本身为P沟MISFET的栅电极的第2金属硅化物膜218，本身为源和漏的电极的第2金属硅化物电极层220、221上形成Al、Cu等的金属布线。此外，在根据需要反复进行层间绝缘膜的淀积和金属布线的形成以形成了多层布线结构后，用表面保护膜把硅衬底201整个面覆盖起来，在焊盘部分上形成开口，完成本发明的含有MISFET的半导体器件的实施形态3。
倘采用本实施形态，则在P沟MISFET中，可以形成用与N沟MISFET的栅电极不同的材料构成的栅电极而无须把栅绝缘膜的表面暴露于刻蚀气体或药液等中。为此，可以得到含有具备具有N沟MISFET的栅电极和P沟MISFET的栅电极都合适的功函数，易于控制阈值电压，且栅绝缘膜的可靠性优良的栅结构的绝缘栅型场效应晶体管的半导体器件及其制造方法。
此外，在形成含有栅绝缘膜和栅电极膜的栅电极结构的比较高温的热处理工序之后，就可以在源和漏区上形成硅化物电极层。镍与钴、钛等比较，由于在更低的低温下与硅反应形成硅化物，故对本实施形态比较合适。此外，镍硅化物由于电阻比较低，故对于元件的高速化来说是优秀的材料。
(实施形态4)
图11(a)到图13(h)的剖面图按照工序顺序示出了本发明的含有绝缘栅型场效应晶体管的半导体器件的制造方法的实施形态4。此外，图13(h)示出了本发明的含有绝缘栅型场效应晶体管的半导体器件的实施形态4。在本发明中，虽然要形成N沟MISFET和P沟MISFET这双方，但是，图11(a)到图11(c)的工序却仅仅代表性地示出了N沟MISFET的区域。图12(d)以后则示出了N沟MISFET和P沟MISFET双方。在本实施形态中，作为源和漏区，在硅衬底表面上选择性地生长硅膜，形成高架源和高架漏区。
首先，如图11(a)所示，作为半导体衬底在P型的硅衬底301的表面区域内，用STI(浅沟隔离法)或LOCOS法(选择氧化法)，选择性地形成氧化膜，当作元件隔离区302。其次，用离子注入法，作为剂量注入1E12cm-2到1E14cm-2左右硼离子，然后，例如实施10秒的快速加热，使已导入的杂质激活化，形成P型阱区301a。被元件隔离区302围起来的P型阱区301a将变成为N沟MISFET区。
其次，形成要在之后的工序中除去的虚设栅结构。就是说，借助于热氧化法生长例如6nm的氧化硅膜。其次，为了控制N沟MISFET的阈值电压用离子注入法导入P型杂质。接着，用CVD法生长例如100nm左右的多晶硅膜，然后，生长例如20nm的氮化硅膜。接着，用光刻法，干法刻蚀法等进行这些膜的图形化，形成将成为虚设栅结构的第1顶盖膜305、导电膜304和绝缘膜303。其次，以图形化后的第1顶盖膜305、导电膜304和绝缘膜303为掩模，用离子注入法形成延伸区306、307。就是说，作为剂量注入1E13cm-2到5E15cm-2注入砷离子或磷离子，然后，例如进行数秒的快速加热，使已导入的杂质激活化。
其次，如图11(b)所示，在用CVD法在硅衬底301的整个面上形成了20到40nm的氮化硅膜后，用RIE法进行各向异性刻蚀，使由氮化硅膜构成的侧壁绝缘膜308与虚设栅结构进行接连地在其周围选择性地剩下来。然后，在延伸区306、307上选择性地生长约50nm的硅，变成为高架源和高架漏区309、310。
其次，作为剂量注入1E15cm-2到1E16cm-2砷离子或磷离子，然后，实施例如950℃、10秒的快速加热，向高架源和高架漏区导入杂质。此外，即便是在形成本工序的高架源和高架漏区309、310时借助于杂质的固相扩散同时形成延伸区也没有任何问题。此外，用CVD法向硅衬底301整个面上淀积氧化硅膜，然后用CMP技术一直到顶盖膜305的上表面露出来为止进行平坦化，变成为层间绝缘膜311。
其次，如图11(c)所示，例如用磷酸，借助于刻蚀对层间绝缘膜311选择性地除去第1顶盖膜305。此外，借助于使用例如氟等的卤素原子的自由基的刻蚀技术，同时对本身为氮化硅膜的层间绝缘膜311和侧壁绝缘膜308选择性地刻蚀除去导电膜304。其次，采用用稀氢氟酸等药液除去绝缘膜303的办法，形成要埋入在后边讲述的栅绝缘膜和栅电极的空间区308a。
如上所述，就可以形成除栅绝缘膜和栅电极之外的N沟MISFET。至于P沟MISFET，也可以以与N沟MISFET同一制造步骤，采用对阱区、延伸区以及源和漏区的制造工序选择合适的条件的办法形成。就是说，把要导入的杂质的导电类型设为与N沟MISFET不同的类型，在进行杂质导入时用掩模把N沟MISFET一侧先覆盖起来。
图12和图13，示出了如上所述地形成的N沟MISFET和P沟MISFET区，左侧示出了N沟MSIFET区，右侧示出了P沟MISFET区。首先，如图12(d)所示，用CVD法或溅射法向硅衬底301的整个面上淀积本身为高介电常数绝缘膜的氧化铪膜。
其次，用CVD法或溅射法生长钨硅化物，然后，采用用CMP法一直到层间绝缘膜311及高架源和高架漏区309、310的硅膜的上表面露出来为止进行研磨的办法进行平坦化。
其次，如图12(e)所示，用溅射法等淀积铂膜，然后，用溅射法等淀积上氮化钛膜之后，用光刻技术和刻蚀技术使将成为P沟MISFET的栅电极的构成材料的第1金属膜314和第4顶盖膜315仅仅在P沟MISFET区上剩下来。
然后，当在500℃左右进行热处理时，如图12(f)所示，P沟MISFET的第1金属硅化物膜313，和在其上形成的第1金属膜314就产生固相反应，把第2金属硅化物膜316形成为P沟MISFET的栅电极。此外，在P沟MISFET区的高架源和高架漏区309、310中，生长铂硅化物膜，形成第3金属硅化物电极层317、318。其次，用硫酸与过氧化氢溶液的混合液等选择性地除去第4顶盖膜315，接着，用王水等选择性地除去未反应的第1金属膜314。
其次，如图13(g)所示，用溅射法等向硅衬底整个面上淀积上钛之后，用光刻技术和干法刻蚀技术等选择性地进行加工使得仅仅在N沟MISFET区上才剩下钛，变成为第3金属膜319。然后，在500℃左右进行热处理。借助于此，如图13(h)所示，N沟MISFET区上的高架源和高架漏区309、310上的钛就硅化物化，形成第4金属硅化物层320、321。
其次，借助于药液选择性地除去未反应的第3金属膜319。借助于以上，就可以在N沟MISFET的源和漏区上形成钛硅化物，在P沟MISFET的源和漏区上形成铂硅化物。
然后，向硅衬底301整个面上淀积未画出来的SiO2等的层间绝缘膜。在该层间绝缘膜上形成接触孔的开口，在本身为N沟MISFET的栅电极的第1金属硅化物膜313，本身为P沟MISFET的栅电极的第2金属硅化物膜316，本身为高架源和高架漏区309、310的电极的第3金属硅化物电极层317、318、第4金属硅化物电极层320、321上形成Al、Cu等的金属布线。此外，在根据需要反复进行层间绝缘膜的淀积和金属布线的形成以形成了多层布线结构后，用表面保护膜把硅衬底301整个面覆盖起来，在焊盘部分上形成开口，完成本发明的含有MISFET的半导体器件的实施形态4。
倘采用本实施形态，则在P沟MISFET中，可以形成用与N沟MISFET的栅电极不同的材料构成的栅电极而无须把栅绝缘膜的表面暴露于刻蚀气体或药液等中。为此，可以得到含有具备具有N沟MISFET的栅电极和P沟MISFET的栅电极都合适的功函数，易于控制阈值电压，且栅绝缘膜的可靠性优良的栅结构的绝缘栅型场效应晶体管的半导体器件及其制造方法。
此外，采用在N沟MISFET和P沟MSIFET的高架源和高架漏区上形成金属硅化物电极的办法，就可以形成能够应对MISFET的更加微细化的结构。
另外，在本实施形态中，在在高架源区和高架漏区上形成金属硅化物时，虽然分别对N沟MISFET区和P沟MISFET区进行，但是也可以采用使用以下的方法的办法同时进行。就是说，在在P型MISFET区上形成了第1金属膜314和第4顶盖膜315之后，不进行热处理地形成第3金属膜319。然后，进行热处理，借助于此，就可以在N沟MISFET区和P沟MISFET区上同时形成所希望的金属硅化物。
此外，也可以在在P沟MISFET区的高架源和高架漏区上形成了铂硅化物膜之后，进行在氧化气氛中进行的热处理，在金属硅化物膜和硅膜表面上形成氧化硅膜，使得金属硅化物难于与其它金属或金属硅化物进行反应。
另外，本发明并不限定于上述的各实施形态，衬底材料可以是其它半导体或具有SOI结构的衬底，此外，作为栅绝缘膜来说除去氧化铪膜之外，也可以是SiO2、SiOxOy、SiNx、金属氧化物、金属硅化物以及它们的组合。此外，还可以变更其它的绝缘膜、金属硅化物、导入杂质等，在不脱离本发明的主旨的范围内可以采用进行种种变更的办法实施。
如上所详述，倘采用本发明，则可以得到含有具备易于控制阈值电压，且栅绝缘膜的可靠性优良的栅结构的MISFET的半导体器件及其制造方法。

Claims (23)

1.一种含有绝缘栅型场效应晶体管的半导体器件，其特征在于：具有：
半导体衬底；
在上述半导体衬底上设置的把第1和第2元件区围起来的元件隔离区；
N沟场效应晶体管，其在上述第1元件区上形成，并且至少其栅电极膜的与栅绝缘膜连接的区域用第1金属硅化物构成；
P沟场效应晶体管，其在上述第2元件区上形成，并且其栅电极膜，包括与构成上述第1金属硅化物的金属不同的金属构成的第2金属硅化物、及作为上述第1金属硅化物的构成材料的金属，或包括上述第2金属硅化物、作为上述第1金属硅化物的构成材料的金属及硅含有量比上述第1金属硅化物少的第3金属硅化物，
上述N沟场效应晶体管的栅电极膜的功函数，比上述P沟场效应晶体管的栅电极膜的功函数小。
2.根据权利要求1所述的含有绝缘栅型场效应晶体管的半导体器件，其特征在于：上述P沟场效应晶体管的栅电极膜的与栅绝缘膜连接的区域，包括上述第2金属硅化物、作为上述第1金属硅化物的构成材料的金属以及上述第3金属硅化物中的至少一方。
3.根据权利要求1所述的含有绝缘栅型场效应晶体管的半导体器件，其特征在于：作为构成上述第1金属硅化物的硅和金属的组成比，单位体积的上述硅的原子数，是单位体积的上述金属的原子数的2.5倍或2.5倍以上。
4.根据权利要求1所述的含有绝缘栅型场效应晶体管的半导体器件，其特征在于：作为构成上述第3金属硅化物的硅和金属的组成比，单位体积的上述硅的原子数≤单位体积的上述金属的原子数。
5.根据权利要求1所述的含有绝缘栅型场效应晶体管的半导体器件，其特征在于：上述第1金属硅化物，是钨硅化物。
6.根据权利要求1所述的含有绝缘栅型场效应晶体管的半导体器件，其特征在于：上述第2金属硅化物，由从铂、钯和铑的金属硅化物中选择的至少一种的金属硅化物构成。
7.根据权利要求1所述的含有绝缘栅型场效应晶体管的半导体器件，其特征在于：在上述N沟场效应晶体管以及上述P沟场效应晶体管的源和漏区上，形成有金属硅化物膜。
8.根据权利要求7所述的含有绝缘栅型场效应晶体管的半导体器件，其特征在于：在上述N沟场效应晶体管的源和漏区上形成的上述金属硅化物膜，由从钛、锆、铪、钽和铌的硅化物膜中选择的至少一种的金属硅化物膜构成。
9.根据权利要求8所述的含有绝缘栅型场效应晶体管的半导体器件，其特征在于：在上述P沟场效应晶体管的源和漏区上形成的上述金属硅化物膜，由从铂、钯和铑的硅化物膜中选择的至少一种的金属硅化物膜构成。
10.根据权利要求1到9中的任何一项所述的含有绝缘栅型场效应晶体管的半导体器件，其特征在于：在上述N沟场效应晶体管和上述P沟场效应晶体管的延伸区上，作为高架源区和高架漏区形成有半导体膜。
11.一种含有绝缘栅型场效应晶体管的半导体器件的制造方法，其特征在于具备如下工序：
在半导体衬底上形成元件隔离区，形成被上述元件隔离区围起来的N沟场效应晶体管区和被上述元件隔离区围起来的P沟场效应晶体管区的工序；
在上述半导体衬底上形成绝缘膜的工序；
在上述绝缘膜上形成导电膜的工序；
使上述导电膜选择性地图形化以形成栅区的工序；
对图形化后的上述导电膜自我匹配地在上述N沟场效应晶体管区和上述P沟场效应晶体管区上形成源和漏区的工序；
在上述导电膜的周围形成侧壁绝缘膜的工序；
去除上述栅区的上述导电膜和上述绝缘膜，形成被上述侧壁绝缘膜围起来的空间区的工序；
在被上述空间区围起来的上述N沟场效应晶体管区和上述P沟场效应晶体管区上形成栅绝缘膜的工序；
在上述空间区内的上述栅绝缘膜上形成第1金属硅化物膜的工序；
在上述P沟场效应晶体管区上形成与构成上述第1金属硅化物膜的金属不同的金属膜的工序；
把上述P沟场效应晶体管区的第1金属硅化物膜变换成包括与构成上述第1金属硅化物的金属不同的金属构成的第2金属硅化物、及作为上述第1金属硅化物的构成材料的金属，或包括上述第2金属硅化物、作为上述第1金属硅化物的构成材料的金属及硅含有量比上述第1金属硅化物少的第3金属硅化物的膜的热处理的工序。
12.根据权利要求11所述的含有绝缘栅型场效应晶体管的半导体器件的制造方法，其特征在于：作为上述第1金属硅化物，形成单位体积的硅的原子数，是单位体积的金属的原子数的2.5倍或2.5倍以上的膜。
13.根据权利要求11所述的含有绝缘栅型场效应晶体管的半导体器件的制造方法，其特征在于：作为上述第3金属硅化物，形成单位体积的硅的原子数≤单位体积的金属的原子数的膜。
14.根据权利要求11所述的含有绝缘栅型场效应晶体管的半导体器件的制造方法，其特征在于：作为上述第1金属硅化物，形成钨硅化物膜。
15.根据权利要求11所述的含有绝缘栅型场效应晶体管的半导体器件的制造方法，其特征在于：作为上述第2金属硅化物，用形成与构成上述第1金属硅化物膜的金属不同的金属膜的工序，和上述热处理工序，形成从铂、钯和铑的金属硅化物中选择的至少一种的金属硅化物膜。
16.根据权利要求11所述的含有绝缘栅型场效应晶体管的半导体器件的制造方法，其特征在于：在形成上述侧壁绝缘膜的工序和形成上述空间区的工序之间，具有在上述N沟场效应晶体管以及P沟场效应晶体管的源和漏区上形成金属硅化物膜的工序。
17.根据权利要求16所述的含有绝缘栅型场效应晶体管的半导体器件的制造方法，其特征在于：在上述N沟场效应晶体管以及P沟场效应晶体管的源和漏区上形成金属硅化物膜的工序，在上述热处理工序之后进行。
18.根据权利要求16所述的含有绝缘栅型场效应晶体管的半导体器件的制造方法，其特征在于：在上述P沟场效应晶体管的源和漏区上形成金属硅化物膜的工序，与形成与构成上述第1金属硅化物膜的金属不同的金属膜的工序、和上述热处理工序同时进行。
19.根据权利要求16所述的含有绝缘栅型场效应晶体管的半导体器件的制造方法，其特征在于：在上述N沟场效应晶体管的源和漏区上，用形成上述金属硅化物膜的工序，形成由从钛、锆、铪、钽和铌的硅化物膜中选择的至少一种膜。
20.根据权利要求16所述的含有绝缘栅型场效应晶体管的半导体器件的制造方法，其特征在于：在上述P沟场效应晶体管的源和漏区上，形成由从铂、钯、铑的硅化物膜中选择的至少一种金属硅化物膜。
21.根据权利要求11所述的含有绝缘栅型场效应晶体管的半导体器件的制造方法，其特征在于：形成上述N沟场效应晶体管区和P沟场效应晶体管的源和漏区的工序，是在上述N沟场效应晶体管区和上述P沟场效应晶体管区上，选择性地生长导体膜，形成高架源区和高架漏区的工序。
22.根据权利要求11所述的含有绝缘栅型场效应晶体管的半导体器件的制造方法，其特征在于：在选择性地使上述导电膜图形化形成了栅区后，在上述N沟场效应晶体管区和上述P沟场效应晶体管区上形成源和漏区之前，具有以图形化后的上述导电膜为掩模，再使在上述半导体衬底上形成的上述绝缘膜图形化的工序。
23.根据权利要求11所述的含有绝缘栅型场效应晶体管的半导体器件的制造方法，其特征在于：在上述导电膜的周围形成了侧壁绝缘膜之后，在去除上述栅区的上述导电膜和上述绝缘膜，形成被上述侧壁绝缘膜围起来的空间区之前，具有形成层间绝缘膜的工序。
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