CN101937918A - 半导体结构及其制作方法 - Google Patents

Abstract

本发明公开了一种半导体结构及其制作方法，该半导体结构包括有至少一第一半导体元件、至少一第二半导体元件、一基材及一隔离槽，其中第一半导体元件及第二半导体元件设置于基材上，而隔离槽则设置于基材内，并将基材区隔成一第一基材及一第二基材，使得第一半导体元件位于第一基材上，而第二半导体元件则位于第二基材上，则第一基材及第二基材将可连接不同大小的电压，并有利于缩减半导体结构的大小。

Description

半导体结构及其制作方法

技术领域

本发明有关于一种半导体结构，主要于基材内设置有一隔离槽，以缩减半导体元件内的高压井区及/或深埋层的大小。

背景技术

请参阅图1，为现有半导体封装结构的俯视图。如图所示，半导体封装结构10为一种系统级封装(SiP，System in Package)，主要包括有一基板11、一第一芯片13及一第二芯片15，其中第一芯片13及第二芯片15都设置在基板11上，并透过导线17进行第一芯片13、第二芯片15及基板11之间的电性连接，而后再对第一芯片13及第二芯片15进行封装。

透过上述的方式可将两个或两个以上不同的芯片进行电性连接及封装，并可将不同工作电压的芯片整合在一起。然而上述的构造仍存在有许多的问题，第一芯片13及第二芯片15毕竟是不同的两个芯片，将第一芯片13及第二芯片15封装成半导体封装结构10还是不能有效解决体积过大的问题。此外第一芯片13、第二芯片15及基板11间主要是透过导线17进行电性连接，当电源信号在导线17上传送时，将会有寄生电容的产生，并第一芯片13及第二芯片15的使用及操作造成影响。

针对上述系统级封装的缺点进行改良，而有了新的SOI(Silicon On Insulator)结构的出现，SOI结构主要是在硅基材表面形成绝缘的氧化硅，并于氧化硅上形成多个半导体元件，且各个半导体元件不相互接触。借此各个半导体元件将可以不同的工作电压进行驱动，并可减低各个半导体元件的工作电压互相干扰，然而SOI结构的制作成本较高不利于降低制程成本。

请参阅图2，为现有半导体结构的剖面示意图。如图所示，现有半导体结构20包括有一基材21、一第一半导体元件区23及一第二半导体元件区25，其中第一半导体元件区23及第二半导体元件区25都设置在基材11上。

第一半导体元件区23及第二半导体元件区25位于同一个基材21上，且基材21上连接有一电压V。当第一半导体元件区23及第二半导体元件区25的工作电压与电压V的差距较大时，则要在第一半导体元件区23与基材21之间设置有一第一隔离层231，并于第二半导体元件区25与基材21之间设置有一第二隔离层251。

第一半导体元件区23的工作电压约为第一工作电压，而第二半导体元件区25的工作电压约为第二工作电压，且第一工作电压与第二工作电压的大小不同。在本实施例中第二工作电压与电压V的压差较大，因此，第二隔离层233的大小及宽度都要大于第一隔离层231，才有办法将基材21所连接的电压V与第二半导体元件区25的第二工作电压隔离。

透过第一隔离层231及第二隔离层251的设置虽然可以隔离第一半导体元件区23、第二半导体元件区25及基材21。然而随着第一工作电压及/或第二工作电压与电压V的压差的增加，必须增加第一隔离层231及/或第二隔离层233的大小及宽度，并进行电压的隔离，如此一来将会导致半导体结构20的面积无法有效的缩小。

发明内容

本发明的主要目的在于提供一种半导体结构，主要透过隔离槽将设置有第一半导体元件及第二半导体元件的基材区隔成两个区块，并可在不同的基材上连接不同大小的电压，借此将可避免基材上的电压对第一半导体元件及/或第二半导体元件造成干扰。

本发明的次要目的在于提供一种半导体结构，其中隔离槽将基材区隔成第一基材及第二基材，第一半导体元件设置于第一基材，而第二半导体元件则设置于第二基材，在使用时第一基材及第二基材可连接不同大小的电压，并可缩小第一半导体元件与第一基材之间的电压差及第二半导体元件与第二基材之间的电压差，借此以缩减高压井区及/或深埋层的宽度。

本发明的又一目的在于提供一种半导体结构，主要透过隔离槽将基材进行区隔，并可于隔离槽内设置有一绝缘材料，借此将有利于对不同区块的基材进行隔离，同时也有利于维持基材本身的结构。

本发明的又一目的在于提供一种半导体结构，可将一承载基板与半导体结构的上表面相连接，并可以承载基板支撑半导体结构，以避免半导体结构在隔离槽的设置位置上断裂。

为达成上述目的，本发明提供一种半导体结构，包括有：至少一隔离槽，设置于一基材内，并用以将基材区隔为一第一基材及一第二基材，且第一基材及第二基材分别连接不同大小的电压；至少一第一半导体元件，设置于第一基材上；及至少一第二半导体元件，设置于第二基材上。

其中，该隔离槽内设置有一绝缘材质。

其中，该第一半导体元件为一低电压金氧半导场效晶体管，该第二半导体元件为一高电压金氧半导场效晶体管，该第一基材连接一第一电压，该第二基材连接一第二电压，且该第一电压小于该第二电压。

其中，该第一半导体元件及该第二半导体元件位于该半导体结构的上表面，该隔离槽由该半导体结构的下表面延伸至该基材内，该隔离槽通过蚀刻的方式设置，并于该基材内设置有一停止层用以定义出该隔离槽的蚀刻深度，且该隔离槽位于该停止层的下方。

其中，该停止层为一场氧化层，该隔离槽位于该场氧化层的下方，且该场氧化层位于该第一半导体元件及该第二半导体元件之间。

其中，包括有一承载基板连接该半导体结构的上表面。

其中，该第一半导体元件与该第一基材之间未设置有一高压井区及一深埋层。

其中，该第二半导体元件与该第二基材之间未设置有该高压井区及该深埋层。

其中，该隔离槽的数量为多个，并将该基材区隔成三个或三个以上。

本发明还提供一种半导体结构的制作方法，主要包括有以下步骤：在一基材上设置至少一隔离槽；于基材上设置至少一第一半导体元件及至少一第二半导体元件，其中隔离槽位于第一半导体元件及第二半导体元件之间；及对基材进行研磨，使得隔离槽将基材区隔为一第一基材及一第二基材。

其中，包括有以下步骤：于该隔离槽内设置有一绝缘材质。

而且，为实现上述目的，本发明提供一种半导体结构的制作方法，主要包括有以下步骤：于一基材上设置至少一第一半导体元件及至少一第二半导体元件；在该基材上设置至少一隔离槽，其中该隔离槽位于该第一半导体元件及该第二半导体元件之间；及对该基材进行研磨，使得该隔离槽将该基材区隔为一第一基材及一第二基材。

其中，包括有以下步骤：于该隔离槽内设置有一绝缘材质。

而且，为实现上述目的，本发明提供一种半导体结构的制作方法，主要包括有以下步骤：于一基材上设置至少一第一半导体元件及至少一第二半导体元件；对该基材进行研磨；及在该基材上设置至少一隔离槽，其中该隔离槽位于该第一半导体元件及该第二半导体元件之间，使得该隔离槽将该基材区隔为一第一基材及一第二基材。

其中，包括有以下步骤：于该隔离槽内设置有一绝缘材质。

本发明通过隔离槽将设置有第一半导体元件及第二半导体元件的基材区隔成两个区块，并可在不同的基材上连接不同大小的电压，借此将可避免基材上的电压对第一半导体元件及/或第二半导体元件造成干扰。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1为现有现有半导体封装结构的俯视图；

图2为现有半导体结构的剖面示意图；

图3为本发明半导体结构一实施例的剖面示意图；

图4为本发明半导体结构又一实施例的剖面示意图；

图5为本发明半导体结构又一实施例的剖面示意图；

图6为本发明半导体结构又一实施例的剖面示意图；

图7为本发明半导体结构又一实施例的剖面示意图；

图8为本发明半导体结构又一实施例的剖面示意图；

图9A至图9C为本发明半导体结构的制作方法一实施例的流程图；

图10A至图10C为本发明半导体结构的制作方法又一实施例的流程图；

图11A至图11C：为本发明半导体结构的制作方法又一实施例的流程图。

其中，附图标记：

10：半导体封装结构        11：基材

13：第一芯片              15：第二芯片

17：导线

20：半导体结构            21：基材

23：第一半导体元件区      231：第一隔离层

25：第二半导体元件区      251：第二隔离层

30：半导体结构            301：上表面

303：下表面               31：基材

311：第一基材             313：第二基材

32：隔离槽                33：第一半导体元件

331：深埋层               332：源极

333：第一型高压井区       334：栅极

335：第二型高压井区       336：漏极

337：场氧化层             34：绝缘材质

35：第二半导体元件        351：深埋层

352：源极                 353：第一型高压井区

354：栅极                 355：第二型高压井区

356：漏极                 357：场氧化层

39：场氧化层              310：承载基板

40：半导体结构            401：上表面

403：下表面               411：第一基材

413：第二基材             43：第一半导体元件区

45：第二半导体元件区

50：半导体结构            51：基材

511：第一基材             513：第二基材

515：第三基材             522：隔离槽

524隔离槽                 53：第一半导体元件

55：第二半导体元件        57：第三半导体元件

具体实施方式

请参阅图3，为本发明半导体结构一实施例的剖面示意图。如图所示，半导体结构30主要包括有一基材31、至少一隔离槽32、至少一第一半导体元件33及至少一第二半导体元件35，其中隔离槽32设置于基材31内部，并将基材31区分成两个以上的区域，而第一半导体元件33及第二半导体元件35则分别设置在基材31的不同区域上。

第一半导体元件33及第二半导体元件35位于半导体结构30的上表面301，而隔离槽32由半导体结构30的下表面303延伸至基材31内的特定位置。隔离槽32可将基材31区隔成第一基材311及第二基材313，且第一基材311不直接与第二基材313导通。由于第一基材311及第二基材313被隔离槽32所隔离，因此，在使用时第一基材311及第二基材313可连接不同大小的电压。

第一半导体元件33位于第一基材311上，第二半导体元件35则位于第二基材313上。在本发明一实施例中第一半导体元件33及第二半导体元件35可为一金氧半导场效晶体管(MOSFET)，第一半导体元件33主要于第一基材311上形成由硅所组成的深埋层(NBL)331，例如第一基材311可为P型硅，而深埋层331则为N+型硅。

第一型高压井区333设置于深埋层331上，并于第一型高压井区333周围环设有一第二型高压井区335，例如第一型高压井区333可为高压P型井区(HVPW)，而第二型高压井区335则为高压N型井区(HVNW)。

第一型高压井区333包括有一第二型的源极332，栅极334则形成于接近源极332的场氧化层(Filed Oxide，FOX)337上，而漏极336则为形成于第二型高压井区335的第二型材料。例如第一型高压井区333可为一高压P型井区，第二型高压井区335则为高压N型井区，源极332及漏极336则为N+型材料。使用时可对栅极334施加一正电压，并引发电流从N+型的源极332经过通道进入高压N型井区335，进而汇集在N+型之漏极336。

第二半导体元件35可与第一半导体元件33具有相近的构造，并包括有于第二基材313上形成由硅所组成的深埋层(NBL)351，例如第二基材313可为P型硅，而深埋层351则为N+型硅。

第一型高压井区353设置于深埋层351上，并于第一型高压井区353周围环设有一第二型高压井区355，例如第一型高压井区353可为一高压P型井区(HVPW)，而第二型高压井区355则为高压N型井区(HVNW)。

第一型高压井区353包括有一第二型的源极352，栅极354则形成于接近源极352的场氧化层357上，而漏极356则为形成于第二型高压井区355的第二型材料。例如第一型高压井区353可为一高压P型井区，第二型高压井区355则为高压N型井区，源极352及漏极356则为N+型材料。

基材31被隔离槽32区隔为第一基材311及第二基材313，且第一基材311及第二基材313不相互导通，因此，在使用时第一基材311可连接一第一电压V1，而第二基材313则可连接一第二电压V2，且第一电压V1与第二电压V2的大小不同。

在本发明一实施例中第一半导体元件33为低电压金氧半导场效晶体管，而第二半导体元件35则为一高电压金氧半导场效晶体管(Power MOS，功率晶体管)，并可使得第一基材311所连接之第一电压V1与第一半导体元件33的第一工作电压(漏极336及/或栅极334及/或源极332所连接的电压)之间的电压差较小，也可使得第二基材313所连接的第二电压V2与第二半导体元件35的第二工作电压(漏极356及/或栅极354及/或源极352所连接的电压)之间的电压差较小。

第一基材311所连接的第一电压V1与第一半导体元件33的第一工作电压之间的电压差较小，因此，可在设置时缩减第一半导体元件33的深埋层331及第二型高压井区335的宽度，并有利于缩小半导体结构30的整体面积。第二基材313所连接的第二电压V2与第二半导体元件35的第二工作电压之间的电压差较小，因此，可缩减第二半导体35的深埋层351及第二型高压井区355的宽度，借此将有利于缩减半导体结构30的大小。

在本发明另一实施例中，第一半导体元件33与第一基材311之间可不用设置有高压井区(第一型高压井区333、第二型高压井区335)及/或深埋层331。而第二半导体元件35及第二基材313之间也可不用设置有高压井区(第一型高压井区353、第二型高压井区355)及/或深埋层351。

在实际应用时可对半导体结构30的下表面303的基材31上进行干式蚀刻或湿式蚀刻，借此在基材31内形成至少一隔离槽32。在本发明一较佳实施例中，会在完成第一半导体元件33及第二半导体元件35的设置后，再进行隔离槽32的设置。此外为了提高设置隔离槽32时的便利性，也可预先于基材31内形成一停止层(未显示)，以利于定义出隔离槽32的蚀刻深度，则隔离槽32将位于停止层的正下方。在一较佳实施例中，可以半导体结构30内的场氧化层39作为停止层，且该场氧化层39位于第一半导体元件33及第二半导体元件35之间，如图3所示，并使得隔离槽32由半导体结构30的下表面303延伸至场氧化层39的下方。

在本发明另一实施例中，也可在基材31内完成隔离槽32的设置后，于隔离槽32内增设有一绝缘材质34，借此以加强第一基材311及第二基材313的隔离效果，同时也有利于维持基材31整体结构的完整性，以可避免基材31由隔离槽32设置的位置断裂，如图4所示。

请参阅图5，为本发明半导体结构又一实施例的剖面示意图。如图所示，为了防止在基材31上形成隔离槽32的过程中，出现半导体结构30由隔离槽32设置之处断裂的情形，可在形成隔离槽32之前将半导体结构30与一承载基板310相连接。

承载基板310可与半导体结构30的上表面301相连接，而隔离槽32则由半导体结构30的下表面303延伸至基材31内的特定位置。在实际应用时可先于基材31上形成第一半导体元件33及第二半导体元件35，而后再将承载基板310与半导体结构30的第一半导体元件33及第二半导体元件35相连接。

待完成半导体结构30与承载基板310的连接后，可进一步对半导体结构30的下表面303进行蚀刻，以完成隔离槽32的设置，例如隔离槽32可由半导体结构30的下表面303延伸至场氧化层39。承载基板310主要用以承载半导体结构30，并可避免半导体结构30沿着隔离槽32发生断裂的情形。

请参阅图6，为本发明半导体结构又一实施例的构造示意图。在本发明上述实施例中，主要以第一半导体元件33及第二半导体元件35为金氧半导场效晶体管作为说明的实施例，然而，在实际应用时第一半导体元件33及第二半导体元件35将不局限为金氧半导场效晶体管，例如第一半导体元件33及第二半导体元件35也可为双载子接面晶体管(Bipolar Junction Transistor，BJT)或二极管(diode)等不同形式的半导体元件。

此外第一半导体元件33及第二半导体元件35的数量也可为多个，并在半导体结构40的上表面401形成一第一半导体元件区43及第二半导体元件区45，而半导体结构40的下表面403则设置有一隔离槽32。以使得第一半导体元件区43及第二半导体元件区45分别位于第一基材411及第二基材413上，且第一基材411及第二基材413不直接导通，并可于第一基材411及第二基材413上连接不同大小的电压。

当第一基材411所连接的第一电压V1与第一半导体元件区43的第一工作电压之间的压差较小时，第一电压V1将有可能不会对第一半导体元件区43造成影响，则第一半导体元件区43与第一基材411之间可不用设置有高压井区及/或深埋层。而当第二基材413所连接的第二电压V2与第二半导体元件区45的第二工作电压之间的压差较小时，第二电压V2将有可能不会对第二半导体元件区45造成影响，则第二半导体元件区45与第二基材413之间可不用设置有高压井区及/或深埋层，如图7所示。

此外，在实际应用时隔离槽及半导体元件的个数也不局限于一个，并可为一个以上，例如隔离槽32的数量可为多个，并可将基材31区隔成三个或三个以上。如图8所示，半导体结构50的基材51上设置有两个隔离槽522/524，并将基材51区隔成第一基材511、第二基材513及第三基材515，其中第一半导体元件53设置于第一基材511上；第二半导体元件55设置于第二基材513上；而第三半导体元件57则设置于第三基材515上。同样可以隔离槽522/524将设置有不同半导体元件53/55/57的基材51进行隔离，并可分别在第一基材511、第二基材513及第三基材515上连接不同大小的电压。

请参阅图9A至图9C，为本发明半导体结构的制作方法一实施例的流程图。如图所示，主要于一基材31上设置有一隔离槽32，例如可通过蚀刻的方式在基材31的上表面设置隔离槽32，并使得隔离槽32不穿透基材31，如图9A所示。

在完成隔离槽32的设置之后，基材31将会被隔离槽32区分成两个区域，并可分别在基材31的不同区域上设置有至少一第一半导体元件33及至少一第二半导体元件35，且隔离槽32位于第一半导体元件33及第二半导体元件35之间，如图9B所示。

于本发明一较佳实施例中也可于隔离槽32内设置有一绝缘材质34，不仅有利于维持基材31的结构，并可提高隔离槽32的隔离效果。此外，也可在完成绝缘材质34的设置后，再对绝缘材质34及/或基材31进行研磨及/或抛光，以利后续工艺步骤的进行。

在完成隔离槽32的设置后，可进一步对基材31进行研磨，并使得基材31被隔离槽32区隔成第一基材311及第二基材313。在本发明一实施例中可对基材31的下表面进行研磨，并研磨至隔离槽32的设置位置，直到隔离槽32外露为止。经过研磨的基材31将会被隔离槽32区隔成第一基材311及第二基材313，且第一基材311及第二基材313可分别连接不同大小的电压，而第一半导体元件33及第二半导体元件35分别被设置在第一基材311及第二基材313上，并被隔离槽32所隔离，如图9C所示。

请参阅图10A至图10C，为本发明半导体结构的制作方法又一实施例的流程图。如图所示，主要于一基材31上分别设置有至少一第一半导体元件33及至少一第二半导体元件35，如图10A所示。

在完成第一半导体元件33及第二半导体元件35的设置后，可在基材31上设置有一隔离槽32，其中隔离槽32位于第一半导体元件33及第二半导体元件35之间，例如可通过蚀刻的方式在基材31的上表面设置隔离槽32，且隔离槽32可不穿透基材31，如图10B所示。

在完成隔离槽32的设置之后，也可选择于隔离槽32内设置绝缘材质34，有利于维持基材31的结构及提高隔离槽32的隔离效果。此外也可进一步对绝缘材质34及/或基材31进行研磨及/或抛光，并可以在绝缘材质34及/或基材31上设置导线(未显示)，并通过导线进行第一半导体元件33及第二半导体元件35的连接，例如导线可与第一半导体元件33及第二半导体元件35一同设置，在通过蚀刻的方式设置隔壁槽32时，也可在同一蚀刻步骤中定义出导线的设置区域。

而后可进一步对基材31进行研磨，例如可对基材31的下表面进行研磨，并研磨至隔离槽32的设置位置，直到隔离槽32外露为止。经过研磨的基材31将会被隔离槽32区隔成第一基材311及第二基材313，且第一基材311及第二基材313可分别连接不同大小的电压，而第一半导体元件33及第二半导体元件35分别被设置在第一基材311及第二基材313上，并被隔离槽32所隔离，如图10C所示。

请参阅图11A至图11C，为本发明半导体结构的制作方法又一实施例的流程图。如图所示，主要于一基材31上分别设置有至少一第一半导体元件33及至少一第二半导体元件35，如图11A所示。

在完成第一半导体元件33及第二半导体元件35的设置后，可进一步对基材31进行研磨，例如可对基材31的下表面进行研磨，如图11B所示。

而后可在基材31上设置有一隔离槽32，且隔离槽32位于第一半导体元件33及第二半导体元件35之间，并将基材31区隔成第一基材311及第二基材313，例如可透过蚀刻的方式在基材31上设置隔离槽32，并使得隔离槽32穿透基材31。第一基材311及第二基材313可分别连接不同大小的电压，而第一半导体元件33及第二半导体元件35分别被设置在第一基材311及第二基材313上，并被隔离槽32所隔离。在完成隔离槽32的设置之后，也可选择于隔离槽32内设置绝缘材质34，有利于维持基材31的结构，及提高隔离槽32的隔离效果。如图11C所示。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明权利要求的保护范围。

Claims (15)

1.一种半导体结构，其特征在于，包括有：

至少一隔离槽，设置于一基材内，并用以将该基材区隔为一第一基材及一第二基材，且该第一基材及该第二基材分别连接不同大小的电压；

至少一第一半导体元件，设置于该第一基材上；及

至少一第二半导体元件，设置于该第二基材上。

2.根据权利要求1所述的半导体结构，其特征在于，该隔离槽内设置有一绝缘材质。

3.根据权利要求1所述的半导体结构，其特征在于，该第一半导体元件为一低电压金氧半导场效晶体管，该第二半导体元件为一高电压金氧半导场效晶体管，该第一基材连接一第一电压，该第二基材连接一第二电压，且该第一电压小于该第二电压。

4.根据权利要求1所述的半导体结构，其特征在于，该第一半导体元件及该第二半导体元件位于该半导体结构的上表面，该隔离槽由该半导体结构的下表面延伸至该基材内，该隔离槽通过蚀刻的方式设置，并于该基材内设置有一停止层用以定义出该隔离槽的蚀刻深度，且该隔离槽位于该停止层的下方。

5.根据权利要求4所述的半导体结构，其特征在于，该停止层为一场氧化层，该隔离槽位于该场氧化层的下方，且该场氧化层位于该第一半导体元件及该第二半导体元件之间。

6.根据权利要求4所述的半导体结构，其特征在于，包括有一承载基板连接该半导体结构的上表面。

7.根据权利要求3所述的半导体结构，其特征在于，该第一半导体元件与该第一基材之间未设置有一高压井区及一深埋层。

8.根据权利要求7所述的半导体结构，其特征在于，该第二半导体元件与该第二基材之间未设置有该高压井区及该深埋层。

9.根据权利要求1所述的半导体结构，其特征在于，该隔离槽的数量为多个，并将该基材区隔成三个或三个以上。

10.一种半导体结构的制作方法，其特征在于，主要包括有以下步骤：

在一基材上设置至少一隔离槽；

于该基材上设置至少一第一半导体元件及至少一第二半导体元件，其中该隔离槽位于该第一半导体元件及该第二半导体元件之间；及

对该基材进行研磨，使得该隔离槽将该基材区隔为一第一基材及一第二基材。

11.根据权利要求10所述的制作方法，其特征在于，包括有以下步骤：于该隔离槽内设置有一绝缘材质。

12.一种半导体结构的制作方法，其特征在于，主要包括有以下步骤：

于一基材上设置至少一第一半导体元件及至少一第二半导体元件；

在该基材上设置至少一隔离槽，其中该隔离槽位于该第一半导体元件及该第二半导体元件之间；及

对该基材进行研磨，使得该隔离槽将该基材区隔为一第一基材及一第二基材。

13.根据权利要求12所述的制作方法，其特征在于，包括有以下步骤：于该隔离槽内设置有一绝缘材质。

14.一种半导体结构的制作方法，其特征在于，主要包括有以下步骤：

于一基材上设置至少一第一半导体元件及至少一第二半导体元件；

对该基材进行研磨；及

在该基材上设置至少一隔离槽，其中该隔离槽位于该第一半导体元件及该第二半导体元件之间，使得该隔离槽将该基材区隔为一第一基材及一第二基材。

15.根据权利要求14所述的制作方法，其特征在于，包括有以下步骤：于该隔离槽内设置有一绝缘材质。

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