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CN101842883A - 半导体结构及其制造方法 - Google Patents

半导体结构及其制造方法 Download PDF

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CN101842883A
CN101842883A CN200880113402A CN200880113402A CN101842883A CN 101842883 A CN101842883 A CN 101842883A CN 200880113402 A CN200880113402 A CN 200880113402A CN 200880113402 A CN200880113402 A CN 200880113402A CN 101842883 A CN101842883 A CN 101842883A
Authority
CN
China
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transistor
dielectric
layer
forming
semiconductor
Prior art date
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Pending
Application number
CN200880113402A
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English (en)
Inventor
比什努·P·戈格伊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HVVi Semiconductors Inc
Original Assignee
HVVi Semiconductors Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by HVVi Semiconductors Inc filed Critical HVVi Semiconductors Inc
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Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

在各种实施例中，公开了半导体结构和制造这些结构的方法。在一个实施例中，方法包括同时在半导体材料中或在半导体材料上方形成部分单向晶体管和部分双向晶体管。而且，还描述和要求了其它实施例。

Description

半导体结构及其制造方法
对相关申请的交叉引用
本申请要求于2007年10月26提交的美国临时申请No.60/983,037的权益。因此，所述申请No.60/983,037通过引用结合于此。
技术领域
本公开中所公开的实施例总体上涉及电气和半导体技术，更具体地，涉及包括集成电路的半导体结构。
背景技术
集成的有源和无源器件可以采用半导体处理技术形成在一起。半导体设计者可以平衡成本和复杂性来集成不同类型的器件。一个挑战是发现有效的隔离技术以在半导体管芯(semiconductor die)内有效地隔离不同类型的器件。例如，较高电压的晶体管可以和较低电压的晶体管一起形成在同一半导体基板上，并且可以实现这些晶体管之间的隔离，从而提供隔离、成本的降低和/或复杂性的降低。
附图说明
图1是部分半导体结构在根据一个或多个实施例的制造期间的截面侧视图；
图2是图1的半导体结构在稍后的制造阶段的截面图；
图3是图2的半导体结构在稍后的制造阶段的截面图；
图4是图3的半导体结构在稍后的制造阶段的截面图；
图5是图4的半导体结构在稍后的制造阶段的截面图；
图6是图5的半导体结构在稍后的制造阶段的截面图；
图7是图6的半导体结构在稍后的制造阶段的截面图；
图8是图7的半导体结构在稍后的制造阶段的截面图；
图9是图8的半导体结构在稍后的制造阶段的截面图；
图10是图9的半导体结构在稍后的制造阶段的截面图；
图11是图10的半导体结构在稍后的制造阶段的截面图；
图12是图11的半导体结构在稍后的制造阶段的截面图；
图13是图12的半导体结构在稍后的制造阶段的截面图；
图14是图13的半导体结构在稍后的制造阶段的截面图；
图15是图14的半导体结构在稍后的制造阶段的截面图；
图16是图15的半导体结构在稍后的制造阶段的截面图；
图17是图16的半导体结构在稍后的制造阶段的截面图；
图18是图17的半导体结构在稍后的制造阶段的截面图；
图19是图18的半导体结构在稍后的制造阶段的截面图；
图20是图19的半导体结构在稍后的制造阶段的截面图；
图21是图20的半导体结构在稍后的制造阶段的截面图；
图22是图21的半导体结构在稍后的制造阶段的截面图；
图23是图22的半导体结构在稍后的制造阶段的截面图；
图24是图23的半导体结构在稍后的制造阶段的截面图；
图25是图24的半导体结构在稍后的制造阶段的截面图；
图26是图25的半导体结构在稍后的制造阶段的截面图；
图27是图26的半导体结构在稍后的制造阶段的截面图；
图28是图27的半导体结构在稍后的制造阶段的截面图；
图29是图28的半导体结构在稍后的制造阶段的截面图；
图30是图29的半导体结构在稍后的制造阶段的截面图；
图31是图30的半导体结构在稍后的制造阶段的截面图；
图32是图31的半导体结构在稍后的制造阶段的截面图；
图33是图32的半导体结构在稍后的制造阶段的截面图；
图34是图33的半导体结构在稍后的制造阶段的截面图；
图35是图34的半导体结构在稍后的制造阶段的截面图；
图36是图35的半导体结构在稍后的制造阶段的截面图；
图37是图36的半导体结构在稍后的制造阶段的截面图；
图38是图37的半导体结构在稍后的制造阶段的截面图；
图39是图38的半导体结构在稍后的制造阶段的截面图；
图40是图39的半导体结构在稍后的制造阶段的截面图；
图41是图40的半导体结构在稍后的制造阶段的截面图；
图42是图41的半导体结构在稍后的制造阶段的截面图；
图43是图42的集成电路的晶体管的放大截面图；
图44是根据实施例的另一个晶体管的截面图；
图45是根据实施例的另一个结构的截面图；
图46是图45的结构在稍后的制造阶段的截面图；
图47是图46的结构在稍后的制造阶段的截面图；
图48是图47的结构在稍后的制造阶段的截面图；
图49是根据实施例的另一个集成电路的截面图；
图50是根据实施例的另一个集成电路的截面图；
图51是根据实施例的另一个集成电路的截面图；以及
图52是根据实施例的另一个集成电路的截面图。
为了图解简单和理解容易，各个图中的元件不必按比例绘制，除非明确这样叙述。此外，如果认为适当，附图标记在各图中重复表示，以表示对应的和/或相似的元件。在某些情况下，没有详细描述熟知的方法、程序、组件和电路，以便不使本公开模糊。下面的详细描述本质上仅为示范性的，而不旨在限制该文献的公开和该公开的实施例的使用。此外，不意味着所附权利要求受名称、技术领域、背景技术或摘要的限制。
具体实施方式
在下面的说明和权利要求书中，可以使用词语″包括″和″包含″及其派生词，并且旨在彼此为同义词。另外，在下面的说明和权利要求中，可以使用词语″耦合″和″连接″及其派生词。″连接″可以用于表示两个或多个元件彼此直接物理或电接触。″耦合″可以指两个或多个元件直接物理或电接触。然而，″耦合″也可以指两个或多个元件彼此不直接接触，但是彼此仍相互配合或作用。例如，″耦合″可以指两个或多个元件彼此不接触，而是通过另一个元件或中间元件间接接合在一起。最后，在下面的说明和权利要求中，可以使用词语″上″、″上面的″和″在...之上″。″上″、″上面的″和″在...之上″可以用于表示两个或多个元件彼此直接物理接触，然而，″在...之上″也可以指两个或多个元件彼此不直接接触。例如，″在...之上″可以指一个元件在另一个元件之上，但是彼此不接触，并且可以在该两个元件之间具有另一元件或多个元件。
图1是集成电路10的一部分在根据实施例的制造期间的截面侧视图。如下所述，集成电路10也可以称为半导体器件、半导体组件或半导体结构。尽管这里讨论的是集成电路，但是这里讨论的方法和设备也可以用于其它器件，例如，分立器件。
在一个或多个实施例中，集成电路10可以包括一个或多个晶体管。晶体管通常可以被称为有源元件或者有源器件，而电阻器、电感器和电容器通常可以称为无源元件或者无源器件。按照通常的理解，双极晶体管包括集电极区域、基极区域和发射极区域，而场效应晶体管(FET)包括栅极、漏极区域、源极区域和沟道区域。FET的漏极区域、源极区域、沟道区域或栅极的每一个都可以称为FET的部分、部件、组件或元件，类似地，双极晶体管的集电极区域、基极区域和发射极区域的每一个可以称为双极晶体管的部分、部件、组件或元件。
通常，这里讨论的晶体管，如双极晶体管和场效应晶体管(FET)，理解为在给控制电极施加控制信号时，提供在第一导电电极和第二导电电极之间的导电路径。例如，在FET中，形成在漏极和源极区域之间的沟道区域提供根据控制信号的大小而被控制的导电路径。FET的栅极电极可以称为控制电极，并且FET的漏极和源极电极可以称为载流电极或导电电极。同样，双极晶体管的基极可以称为控制电极，并且双极晶体管的集电极和发射极电极可以称为导电电极或载流电极。另外，FET的漏极电极和源极电极可以称为功率电极(power electrode)，并且双极晶体管的集电极和发射极电极也可以称为功率电极。
图1所示为具有主表面14的基板12。尽管未示出，但是基板12也具有相对边界或底表面，该相对边界或底表面与主表面14平行或基本平行。根据一个实施例，基板12包括硅，该硅掺杂有P型导电性的杂质材料，例如，硼。尽管这里描述的方法和设备不限于此，但作为示例，基板12的电导率范围为约5欧姆-厘米(Ω-cm)至约20Ω-cm。基板12的材料类型不限于硅，并且基板12的导电类型不限于P型导电性。杂质材料也称为掺杂剂或杂质种类。在其它实施例中，基板12可以包括锗、硅锗、绝缘体上半导体(″SOI″)材料、具有外延层的基板等。另外，基板12可以由化合物半导体材料组成，该化合物半导体材料例如为III-V族半导体材料、II-VI族半导体材料等。
在主表面14的上方形成电介质材料层16，并且在电介质材料层16的上方形成电介质材料层18。根据一个实施例，电介质材料层16包括热生长氧化物，其厚度范围为约50埃
Figure GPA00001115108100051
至约
Figure GPA00001115108100052
并且电介质材料层18包括硅氮化物(Si3N4)，其厚度范围为约至约
Figure GPA00001115108100054
电介质材料层16也可以称为缓冲氧化物层。硅氮化物层18可以采用化学气相沉积(″CVD″)技术形成，该CVD技术例如为低压化学气相沉积(″LPCVD″)或者等离子体增强化学气相沉积(″PECVD″)。
在硅氮化物层18的上面形成光致抗蚀剂层20。光致抗蚀剂层20可以包括正性光致抗蚀剂或负性光致抗蚀剂。这里描述的其它光致抗蚀剂层也可以包括正性光致抗蚀剂或负性光致抗蚀剂。
现在参考图2，光致抗蚀剂层20被图案化，使得光致抗蚀剂层20的一部分被去除且光致抗蚀剂层20的一部分留下而保护硅氮化物层18的一部分。换言之，在光致抗蚀剂层20中形成开口，以暴露硅氮化物层18的一部分。层20的保留部分也称为掩模结构或简称为掩模。硅氮化物层18的暴露部分可以进行各向异性蚀刻以暴露氧化物层16的一部分。硅氮化物层18和光致抗蚀剂层20的保留部分限定了掺杂区域的边缘，该掺杂区域将形成在基板12中且将参考图3进行描述。
现在参考图3，N型导电性的杂质材料可以通过掩模20的开口(图2)以及氧化物层16的暴露部分注入，以在基板12中形成N型导电性的掺杂区域26。掺杂区域也可称为注入区域。该注入可以包括注入N型导电性的掺杂剂，例如，磷，其剂量的范围为约1011个离子每平方厘米(ions/cm2)至约1013ions/cm2，所用的注入能量范围为约100千电子伏(keV)至约300keV。其它适合的N型导电性的杂质材料包括砷和锑。该注入可以是零度注入或者倾斜角注入。注入后，去除掩模20(图2)。氧化物层28的厚度范围为约
Figure GPA00001115108100055
至约
Figure GPA00001115108100056
其可以形成在氧化物层16的暴露部分上方。氧化物层28可以与掺杂区域26自对准。氧化物层28可以通过热氧化基板12而形成，从而在氧化物层16中形成不连续点(未示出)，其用作在掺杂区域26的横向边界处的对准标号或对准标记。不连续点或对准标记源自于硅基板12的掺杂部分和非掺杂部分之间的氧化速率(oxidation rate)上的差别。
现在参考图4，氮化物层18(图3)和氧化物层28(图3)可以从集成电路10剥离，并且氧化物层16可以变薄，以用作屏蔽氧化物(screen oxide)。作为示例，氧化物层16变薄为具有范围为约
Figure GPA00001115108100061
至约
Figure GPA00001115108100062
的厚度。在氧化物层16的上方可以形成光致抗蚀剂层30。
现在参考图5，光致抗蚀剂层30可以被图案化，使得去除光致抗蚀剂层的一部分，以形成掩模30和开口34。开口34可以形成在光致抗蚀剂层30中，以暴露氧化物层16的一部分。
P型导电性的杂质材料可以通过开口34以及通过氧化物层16的暴露部分注入，以在基板12中形成P型导电性的掺杂区域36。该注入可以包括采用范围为从约50keV至约200keV的注入能量、以约1011ions/cm2至约1013ions/cm2的剂量范围注入掺杂剂。P型导电性的适当掺杂剂包括硼和铟。该注入可以是零度注入或倾斜角注入。注入后，可以去除掩模32。
现在参考图6，光致抗蚀剂层38可以形成在氧化物层16上方且被图案化，以形成暴露部分氧化物层16的掩模38和开口40。N型导电性的杂质材料可以通过开口40以及通过氧化物层16的暴露部分注入，以在基板12中形成N型导电性的掺杂区域42。在一个实施例中，掺杂区域42的N型浓度高于掺杂区域26。该注入可以包括注入诸如磷的N型导电性的掺杂剂，剂量范围为约1011ions/cm2至约1013ions/cm2，采用范围为约100keV至约300keV的注入能量。该注入可以是零度注入或倾斜角注入。注入后，可以去除光致抗蚀剂层38。
现在参考图7，可以执行这样的退火，其包括在氮或氮/氧环境中将集成电路10加热到范围为从约800摄氏度(℃)至约1,100℃的温度。加热集成电路10来退火可能已经被注入损坏的部分半导体基板12。退火半导体基板12也驱使掺杂区域26(图6)、36(图6)和42(图6)的杂质材料更深地进入半导体基板12，从而增加了掺杂区域26(图6)、36(图6)和42(图6)的深度和宽度。为了区别退火步骤前的掺杂区域26(图6)、36(图6)和42(图6)与退火步骤后的掺杂区域，附图标记44、46和48分别用于标识退火后的掺杂区域。换言之，掺杂区域分别在退火前由附图标记26(图6)、36(图6)和42(图6)和在退火后由附图标记44、46和48表示。掺杂区域44在掺杂区域46和48之间的部分用作N-阱，可以由该N-阱制作P沟道晶体管。掺杂区域46用作P-阱，可以由其制作N沟道晶体管，并且掺杂区域48用作N-阱，可以由其制作较高电压半导体晶体管。在一个实施例中，掺杂区域48可以称为较高电压半导体晶体管的有源区域，并且掺杂区域44和46可以称为互补金属氧化物半导体(CMOS)器件的两个有源区域。N沟道MOSFET也可以称为NMOS晶体管，并且P沟道MOSFET也可以称为PMOS晶体管。
可以从半导体基板12的表面去除氧化物层16。尽管讨论了掺杂区域42采用分开的掩模38(图6)形成，但是这里描述的方法和设备不限于此。例如，根据N-阱48的期望掺杂浓度和深度，部分N-阱44可以用作用于较高电压晶体管的N-阱，而N-阱44的另一部分可以用作用于较低电压N沟道晶体管的N-阱。换言之，相同的掺杂和退火操作可以用于形成N-阱区域，其中N-阱区域的各部分可以用作用于集成电路10中的不同有源器件的N-阱。以这样的方式形成N-阱区域可以减少形成集成电路10所需的掩模数量。
现在参考图8，在半导体基板12上方可以形成电介质材料层50，并且在电介质材料层50的上方可以形成电介质材料层52。根据一个实施例，电介质材料50可以是热生长的氧化物，其厚度范围为约
Figure GPA00001115108100071
至约
Figure GPA00001115108100072
并且电介质材料18可以包括硅氮化物，其厚度范围为约
Figure GPA00001115108100073
至约
Figure GPA00001115108100074
氧化物层50也称为缓冲氧化物层，并且它可以减少氮化物层和硅之间产生的应力。氧化物层50可以形成在硅基板14和硅氮化物层52之间，以防止可能由直接在基板14上形成硅氮化物层52而引起的损坏。硅氮化物层52可以采用CVD、LPCVD或PECVD技术形成。
现在参考图9，在硅氮化物层52上方可以形成光致抗蚀剂层且该光致抗蚀剂层被图案化，以形成暴露部分硅氮化物层52(图8)的掩模55和开口56。掩模55覆盖将成为集成电路10的有源区域的区域，并且没有被掩模55覆盖的区域将进一步加工，以成为有源区域之间的隔离区域。硅氮化物层52的暴露部分可以采用蚀刻化学进行蚀刻，该蚀刻优先蚀刻硅氮化物。作为示例，硅氮化物层52可以采用各向异性反应离子蚀刻进行蚀刻。也可以采用其它方法来去除层52的一部分。例如，可以采用湿蚀刻技术和各向同性蚀刻技术来蚀刻硅氮化物层52。硅氮化物层52的各向异性蚀刻停止在氧化物层50中或其上。在蚀刻硅氮化物层52后，硅氮化物层52的至少部分51、53和54保留在氧化物层50上。然后，可以去除掩模55。
现在参考图10，在硅氮化物层52的部分51、53和54上方以及氧化物层50的暴露部分上方可以形成光致抗蚀剂层。该光致抗蚀剂层可以图案化为形成掩模60和开口62。掩模60保留在硅氮化物层52(图8)的部分51、53和54上方，并且开口62暴露氧化物层50在硅氮化物层52的部分51、53和54之间的部分。在不同的实施例中，不去除掩模55(图9)，而是被保留在基板12的上方，并且不形成掩模60。
P型导电性的杂质材料可以通过开口62以及通过氧化物层50的暴露部分注入，以形成P型导电性的掺杂区域64、66、67和68。该注入称为场注入，并且可以用于通过增加寄生器件的阈值电压(″VT″)而防止它们被导通或变为具有活性(active)。该注入可以包括注入诸如硼的P型导电性的掺杂剂，其剂量范围为约1011ions/cm2至约1012ions/cm2，所采用的注入能量范围为约50keV至约100keV。该注入可以是零度注入或倾斜角注入。
现在参考图11，掩模60(图10)可以被去除。在硅氮化物部分51、53和54上方以及在氧化物层50的暴露部分上方可以形成光致抗蚀剂层。该光致抗蚀剂层可以被图案化以形成掩模70和开口72。掩模70保留在硅氮化物部分51、53和54以及部分氧化物层50上方。开口72暴露氧化物层50相邻于硅氮化物部分51的部分。根据一个实施例，开口72形成为相邻于部分51的相对侧，其中开口72的至少一个暴露氧化物层50在N-阱44上方的部分，开口72的至少一个暴露氧化物层50在N-阱44和48彼此邻接处的区域上方的部分，并且开口72的至少一个暴露氧化物层50在N-阱48上方的部分。开口72可以形成为围绕部分51的环形结构，尽管这里描述的方法和设备不限于此。其上方形成有开口72的区域和开口72的数量不是对所要求的主题的限制。例如，可以多于或者少于三个开口72。
现在参考图12，氧化物层50和基板12的部分可以采用掩模70(图11)和一个或多个蚀刻操作去除。例如，可以通过采用掩模70(图11)且通过用优先刻蚀氧化物的刻蚀化学刻蚀氧化物层50的暴露部分而在氧化物层50和基板12中形成沟槽74。在刻蚀通过氧化物层50和基板12的暴露部分后，如果基板12包括硅，则蚀刻化学可以改变为优先蚀刻硅的蚀刻化学。各向异性反应离子蚀刻可以用于蚀刻基板12中的沟槽74。蚀刻氧化物层50和基板12的方法不是对所要求的主题的限制。例如，湿蚀刻技术或各向同性蚀刻技术可以用于蚀刻氧化物层50和基板12。沟槽74延伸通过氧化物层50且进入基板12的部分中。沟槽74可以比N-阱48更深地延伸进入基板12中。根据一个实施例，沟槽74延伸进入基板12约1微米到约100微米(″μm″)，其宽度为约0.5微米至约1.5微米，其节距为约0.25μm至约1μm。从而，在该实施例中，基板12位于相邻沟槽74之间的每个部分的宽度为约0.5μm至约1μm。沟槽74也可以具有其它的深度、宽度和节距。基板12位于沟槽74之间的部分可以具有各种形状。例如，基板12在沟槽74之间的部分可以是柱或壁，并且可以称为垂直结构71。掩模70可以在形成沟槽74后被去除或剥离，然后，可以退火集成电路10。
现在参考图13，通过氧化基板12没有被氮化物层51、53和54遮蔽的部分，可以至少部分形成隔离结构76、78、80和82。更具体地，分别氧化掺杂区域67和68(图12)中的区域和周围的区域，以形成隔离结构80和82。在一些实施例中，掺杂区域64和66(图12)中的区域和周围的区域以及基板12邻接沟槽74的部分，包括垂直结构71，可以被氧化以将垂直结构71的全部或者基本全部转化为二氧化硅。执行热氧化以沿着垂直结构71的侧壁形成二氧化硅也可以称为在开口74中形成电介质材料。从基板12邻接沟槽74的部分生长二氧化硅可以减少沟槽74的宽度。根据沟槽74的宽度和节距，该氧化可以减小沟槽74的宽度，使得隔离结构76和78中在氧化工艺后不存在气隙或空隙，从而隔离结构是充填(filled)或实心(solid)的隔离结构，而没有任何的气隙。在其它实施例中，沟槽74的节距和宽度可为使得隔离结构76和78在氧化工艺后存在气隙或空隙。在一些实施例中，这些间隙或空隙可以填充有一种或多种电介质材料，例如，氧化物、氮化物或未掺杂的多晶硅，以形成充填的或实心的隔离结构而没有任何的气隙。从而，隔离结构76和78中的电介质材料可以来自部分基板12的氧化和/或来自在沟槽74中沉积单独的电介质材料。尽管图13中没有示出，但是在沟槽74中形成氧化物后，沟槽74可以具有气隙或空隙。例如，下面讨论的图45至48所示的实施例包括具有气隙或空隙的电介质结构。无论隔离结构76和78是否有空隙，隔离结构76和78都可以是连续的隔离区域，而且，在另一个实施例中，可以是限定或围绕包括N-阱48的较高电压半导体晶体管的单一连续隔离区域的一部分。
隔离结构76、78、80和82也可以称为电介质结构、隔离区域、电介质区域或电介质平台。隔离结构76和78可以是两个分开的隔离结构，或者在其它实施例中，结构76和78可以是具有侧面围绕N-阱48的环形形状的单一隔离结构的部分。
隔离结构80和82以及隔离结构76和78的上部分可以采用硅的局部氧化(Local Oxidation of Silicon，″LOCOS″)技术形成。LOCOS工艺可以包括热氧化工艺，以氧化掺杂区域64、66、67和68(图10和11)中的区域和周围的区域。该氧化工艺在应用于已经被掺杂的半导体材料的部分时，沿着掺杂区域64、66、67和68(图10和11)产生相对较厚的氧化物区域。换言之，经受热氧化工艺的掺杂区域64、66、67和68(图10和11)与基板12的具有较小的掺杂剂浓度或者没有掺杂剂浓度的区域相比，可以导致更大的氧化物部分，即，较宽和/或较厚的氧化物部分。如图13所示，隔离结构80和82以及隔离结构76和78的上部分，作为LOCOS工艺的结果，具有″鸟嘴″型结构。在其它实施例中，其它技术，例如，浅槽隔离(″STI″)技术，可以用于形成隔离结构80和82。尽管图中没有示出，但是STI技术可以涉及形成沟槽、在沟槽中沉积多晶硅材料，以及执行热氧化工艺，以将多晶硅材料的全部或部分转化为二氧化硅。
在用于形成隔离结构76、78、80和82的热氧化工艺期间，可以沿着硅氮化物部分51(图12)、53(图12)和54(图12)的表面形成氧氮化物。在形成隔离结构76、78、80和82后，可以执行氧化物蚀刻来去除任何氧氮化物，接着氮化物剥离来去除剩余的硅氮化物部分51(图12)、53(图12)和54(图12)。
氧化物部分61、63和65可以用作屏蔽氧化物，使得随后在区域44、46和48中的掺杂或者注入操作取决于氧化物部分61、63和65的厚度。在处理集成电路10期间，氧化物部分61、63和65可以改变。例如，氧化物部分61、63和65的厚度可以改变，因此，可以期望，例如，给氧化物部分61、63和65增加更多的氧化物，或者去除部分61、63和65而形成另外的氧化物层来替代氧化物部分61、63和65。
现在参考图14，在一些实施例中，部分61(图13)、63(图13)和65(图13)采用氧化物蚀刻被去除，并且在掺杂区域48、44和46上方可以分别形成牺牲氧化物层81、83和85，其每个的厚度都为约
Figure GPA00001115108100101
至约
Figure GPA00001115108100102
在隔离结构76、78、80和82上方以及在氧化物层81、83和85上方可以形成光致抗蚀剂层，然后该光致抗蚀剂层可以被图案化以形成具有开口88的掩模84，以暴露氧化物层85的全部或部分。P型导电性的杂质材料可以通过开口88以及通过屏蔽氧化物层85的暴露部分而注入，以在基板12中形成P型导电性的掺杂区域90。因此，杂质材料可以注入P-阱46中。该注入称为阈值电压(″VT″)调整注入，将用于设定P沟道金属氧化物半导体场效应晶体管(MOSFET)或PMOS器件的阈值电压，MOSFET或PMOS器件可以采用P-阱46随后形成。该注入可以包括注入诸如硼的P型导电性的掺杂剂，剂量范围为约1011ions/cm2至约1012ions/cm2，所采用的注入能量范围为约50keV至约100keV。该注入可以是零度注入或倾斜角注入。在注入后，掩模84可以被去除。应当注意的是，该p型注入也可用于同时在N-阱48中形成P型区域。换言之，如果N-阱48中的P型区域的期望掺杂浓度和深度与P型区域90的掺杂浓度和深度相同或基本上相同，如果可以采用相同的注入操作同时形成P-阱46和N-阱48中的P型区域，则可以消除至少一个掩模操作。
现在参考图15，在部分氧化物部分81、83和85上方以及在隔离结构76、78、80和82上方相继形成层92、94、96、98和100。根据一个实施例，层92、96和100包括硅氮化物，并且层92、96和100每个的厚度都可以为约至约
Figure GPA00001115108100112
而且，层94和98包括多晶硅，层94和98的每个的厚度都可以为约500埃至约0.3微米。层92、94、96、98和100可以是共形材料，并且可以采用CVD技术形成，该CVD技术例如为LPCVD或PECVD等。多晶硅层94和98可以掺杂有N型导电性杂质材料或P型导电性杂质材料。N型导电性杂质材料可以包括磷、砷和锑，并且P型导电性杂质材料可以包括硼和铟。多晶硅层94和96可以在沉积期间或沉积后被掺杂。
在硅氮化物层100上方可以形成光致抗蚀剂层且该光致抗蚀剂层被图案化，以在层92、94、96、98和100在N-阱48之上的部分上方形成掩模102。
现在参考图16，层92、94、96、98和100未受掩模102(图15)保护的部分可以采用例如各向异性反应离子蚀刻技术进行各向异性蚀刻。该蚀刻停止在氧化物层81、83和85的部分上或其中以及隔离结构76、78、80和82上或其中。保留部分92、94、96、98和100形成具有侧壁105和107的基座结构104。该基座结构可以在制造诸如下面将描述的较高电压横向晶体管的较高电压半导体器件中采用。采用基座结构的优点是，如参考图43所示，基座结构的宽度将设定晶体管漂移区域的宽度。
现在参考图17，在基座结构104、隔离结构76、78、80和82以及电介质层81、83和85的暴露部分上方可以形成电介质材料层114，例如，硅氮化物。在一些实施例中，电介质层114可以采用CVD技术形成，其厚度范围为约
Figure GPA00001115108100121
至约
Figure GPA00001115108100122
现在参考图18，电介质层114可以采用例如各向异性反应离子蚀刻技术进行各向异性蚀刻，以分别形成相邻于基座结构104的侧壁105和107的间隔物116和118。该蚀刻可以是毯式蚀刻(blanket etch)，从N-阱44和P-阱46之上的区域去除电介质层114。硅氮化物间隔物116和118保护基座侧壁105和107由基座结构104的部分92和94形成的部分。基座侧壁105和107由基座结构104的部分98形成的部分保持没有被保护且被暴露。部分94用作用于横向较高电压半导体晶体管的屏蔽层或屏蔽区域，并且部分98用作用于横向较高电压半导体晶体管的栅极互连。部分98位于部分94上方。具体地，电介质间隔物116和118防止导电层94与其它导电层的电短路。
在形成硅氮化物间隔物116和118后，P型导电性的杂质材料可以通过具有暴露层81的一部分的开口的掩模(未示出)注入，以形成掺杂区域112。形成掺杂区域112的杂质材料注入N-阱48的部分中。该注入称为P体注入，并且可以是链式注入(chain implant)，该链式注入包括剂量相同而能量等级不同的三个注入，以在由链式注入形成的掺杂区域中退火和驱动后形成具有基本上均匀的掺杂轮廓的掺杂区域。链式注入可以通过程序化注入机以不同的能量和剂量进行注入系列或注入链而实现。注入的能量越高，注入透入得越深。采用链式注入允许形成具有四方形轮廓的掺杂区域。该注入可以包括第一注入，其中以从约1012ions/cm2至约1013ions/cm2的剂量注入P型导电性的掺杂剂，所采用的注入能量范围为约50keV至约300keV。在第二注入中，以范围为约1012ions/cm2至约1013ions/cm2的剂量、采用范围为约50keV至约300keV的注入能量注入杂质材料。在第三注入中，以范围为约1012ions/cm2至约1013ions/cm2的剂量、采用范围为约50keV至约300keV的注入能量注入杂质材料。各注入可以是零度注入，或者它们可以是倾斜角注入。注入的次数以及每次注入的剂量和能量不是对所要求的主题的限制。另外，注入的顺序不是对所要求的主题10的限制，即，较高能量的注入可以在注入序列的开始、靠近中间或者在结束。掺杂区域112可以自对准隔离结构76和氮化物间隔物116的边缘。氧化物层81可以用作注入操作期间的屏蔽氧化物，其中一些掺杂剂被屏蔽氧化物捕获或吸收。
现在参考图19，氧化物层81(图18)的暴露部分和氧化物层83和85可以采用例如湿蚀刻而蚀刻掉。该蚀刻清理了掺杂剂阱44、46和48的表面。另外，该蚀刻可以底切基座结构104下方的氧化物层81的剩余部分，使其具有弯曲，由此减小该区域中的电场。电介质层120和121可以形成在掺杂区域48的暴露表面上方。此外，电介质层123和125可以分别形成在掺杂区域44和46的暴露表面上方。另外，电介质层127和129可以分别形成在栅极互连98的侧壁105和107的暴露部分上方。在一些实施例中，电介质层120、121、123、127和129可以包括氧化物，并且可以采用热氧化工艺同时生长。如下所述，部分氧化物层125可以用作用于较低电压N沟道FET的栅极氧化物，部分氧化物层123可以用作用于较低电压P沟道FET的栅极氧化物，并且氧化物层120的一部分可以用作用于较高电压横向FET的栅极氧化物。较低电压P沟道FET和较低电压N沟道FET可以一起形成CMOS器件。如上所述，氧化物层120、123和125可以采用相同的热氧化工艺同时形成。通过同时形成集成电路10的元件，可以消除附加的工艺步骤，由此降低制造集成电路10的成本。
在其它实施例中，期望层120可以是相对较厚的氧化物层。例如，如果氧化物层120用作用于较高电压器件的栅极氧化物层，则栅极氧化物层120可以制作得相对较厚，以抵抗相对较高的电压。可以采用各种选择来形成用于层120的相对较厚的氧化物。在一些实施例中，为了形成用于层120的相对较厚的氧化物层，在去除层81、83和84后，氧化物层可以采用热氧化工艺生长在层120的区域中，这可以同时在层123和125的区域中形成氧化物层。然后，层123和125的区域中的氧化物层可以蚀刻掉，而层120的区域中的氧化物层不去除。可以采用另外的氧化工艺来形成氧化物层123和125，并且该氧化工艺可以用于加厚氧化物层120，从而氧化物层120相对地厚于氧化物层123和125。在其它实施例中，栅极氧化物120和栅极电极134可以与栅极氧化物123和125以及栅极电极144和146的形成分开形成，并且在这些实施例中，栅极氧化物120可以形成为相对地厚于栅极氧化物层123和125。从而，氧化物层120与相对较薄的层123和125相比，可以用在相对较高电压的器件中。
在图18所示的结构的上方可以形成厚度范围为约0.1微米至约0.4微米的多晶硅层122。具体地，在氧化物层120、121、123、125、127和129、隔离结构76、78、80和82、间隔物116和118以及基座104的暴露部分上方可以形成多晶硅层122。在一个实施例中，多晶硅层122可以采用化学气相沉积(CVD)工艺沉积。N型导电性的杂质材料可以注入多晶硅层122中。该注入可以包括注入诸如砷的N型导电性的掺杂剂，其剂量的范围为约1014ions/cm2至约1016ions/cm2，所采用的注入能量范围为约50keV至约200keV。该注入可以是零度注入或倾斜角注入。在不同的实施例中，多晶硅层122可以原位掺杂或在其沉积期间被掺杂。
在多晶硅层122上方可以形成光致抗蚀剂层。该光致抗蚀剂层可以被图案化以形成具有开口132的掩模124。开口132暴露多晶硅层122的部分。
现在参考图20，多晶硅层122(图19)的暴露部分可以被各向异性蚀刻以形成间隔物栅极电极134、间隔物延伸136以及层142、144和146。在刻蚀层122(图19)之后，可以去除掩模124(图19)。在电介质间隔物116的一部分、电介质层120的一部分以及电介质层127的一部分上方形成间隔物栅极电极134。在电介质间隔物118的一部分、电介质层121的一部分以及电介质层129的一部分上方形成间隔物延伸136。间隔物栅极电极134也可以称为垂直栅极电极或者侧壁栅极电极，并且可以用作较高电压横向FET的栅极电极，而氧化物层120在栅极电极134和N-阱48之间的部分126用作较高电压横向FET的栅极氧化物层。电介质层127和129用作隔离结构，使栅极互连98分别与栅极电极134及间隔物延伸136电隔离。如下面参考图25和26所讨论的，栅极互连98将电连接到栅极电极134。多晶硅层142在部分隔离结构76上方；多晶硅层144在部分N-阱44上方；并且多晶硅层146在P-阱46的一部分上方。在该实施例中，栅极电极134设置为横向相邻于导电层94，该导电层94用作用于较高电压横向FET的栅极屏蔽。栅极屏蔽94可以被包括以降低较高电压横向FET的栅极电极134与漏极之间的寄生电容耦合。
层142可以用作集成电容性器件的电极；层144可以用作较低电压P沟道场效应晶体管(″FET″)的栅极电极；并且层146可以用作较低电压N沟道FET的栅极电极，这些将参考图30进一步描述。在该实施例中，栅极电极134、层142、144和146彼此同时形成，从而栅极电极134可以大大短于层142、144和146的每个。氧化物层123在栅极电极144和N-阱44之间的部分128用作P沟道FET的栅极氧化物层，并且氧化物层125在栅极电极146和P-阱46之间的部分130用作N沟道FET的栅极氧化物层。正如所讨论的，层134、142、144和146采用相同的沉积和蚀刻操作同时形成。通过同时形成集成电路10的元件，可以消除附加工艺步骤，由此减少制造集成电路10的成本。
现在参考图21，在图20所示的结构的上方可以形成光致抗蚀剂层。具体地，该光致抗蚀剂层可以形成在隔离结构76、78、80和82、氧化物层120、121、123、125、栅极电极134、间隔物延伸136、基座结构104以及多晶硅层142、144和146的暴露部分上方。该光致抗蚀剂层可以图案化以形成具有开口154和156的掩模150。开口154暴露基座结构104的一部分、氧化物层121以及隔离结构78的一部分。开口156暴露层146、氧化物层125以及隔离结构80和82的一部分。
N型导电性的杂质材料可以注入到N-阱48、基座结构104以及间隔物延伸136由开口154暴露的部分中。另外，N型导电性的杂质材料可以同时注入P-阱46没有被掩模150保护的部分中以及栅极电极146中。该注入可以包括注入诸如砷的N型导电性的掺杂剂，其剂量的范围为约1012ions/cm2至约1013ions/cm2，所采用的注入能量范围为约50keV至约100keV。该注入可以是零度注入或倾斜角注入，并且用作轻掺杂漏极(Lightly Doped Drain，″LDD″)注入。更具体地，该注入同时形成N-阱48中的轻掺杂区域158和P-阱46中的轻掺杂区域160和162。该注入还掺杂栅极电极146。如果希望掺杂区域158的掺杂轮廓与掺杂区域160和162相比不同，则掺杂区域158可以形成为不同注入操作的部分，而与用于形成掺杂区域160和162的注入操作不同时。如果注入为零度注入，则掺杂区域158的边缘与多晶硅间隔物136的边缘对准。类似地，如果注入为零度注入，则掺杂区域160的边缘与隔离结构80和层146的边缘对准，并且掺杂区域162的边缘与隔离结构82和层146的边缘对准。光掩模150可以在注入操作后剥离。
掺杂区域158可以用作较高电压横向FET的漏极，并且掺杂区域160和162可以用作较低电压N沟道FET的源极区域和漏极区域。
现在参考图22，在剥离掩模150后，在图21所示的结构的上方可以形成另一光致抗蚀剂层。具体地，该光致抗蚀剂层可以形成在隔离结构76、78、80和82、氧化物层120、121、123和125、栅极电极134、间隔物延伸136、基座结构104以及多晶硅层142、144和146的暴露部分上方。该光致抗蚀剂层可以图案化以形成具有开口172的掩模168。开口172暴露栅极144、氧化物层123的一部分以及隔离结构78和80的一部分。
P型导电性的杂质材料可以注入N-阱44没有被掩模168保护的部分中和栅极电极144中。该注入可以包括注入诸如硼的P型导电性的掺杂剂，其剂量的范围为约1012ions/cm2至约1013ions/cm2，所采用的注入能量范围为约50keV至约100keV。该注入可以是零度注入或倾斜角注入，并且用作LDD注入。该注入形成N-阱44中的轻掺杂区域174和176。该注入还掺杂栅极电极144。如果该注入为零度注入，则掺杂区域174的边缘与隔离结构78和层146的边缘对准，并且掺杂区域176的边缘与隔离结构80和层146的边缘对准。光掩模168可以在注入操作后剥离。
现在参考图23，在去除掩模168(图22)后，可以执行热氧化工艺，以分别在多晶硅层142、134、163、144、146的暴露部分上方形成氧化物层180、181、183、185和187。氧化物层180、181、183、185和187的厚度范围可以达到约
Figure GPA00001115108100161
该相同的热氧化工艺还可以加厚热氧化物层120、121、123和125。
在集成电路10上方可以共形地形成电介质层182。在一些实施例中，电介质层182为厚度达到约
Figure GPA00001115108100162
的硅氮化物，并且可以采用LPCVD形成。
在氮化物层182上方可以形成光致抗蚀剂层。该光致抗蚀剂层可以图案化以形成具有开口190的光掩模186。开口190暴露氮化物层182在栅极电极134上方的部分、电介质材料127、基座结构104的一部分以及氧化物层120的一部分。
氮化物层182的暴露部分可以采用例如反应离子蚀刻技术进行各向异性蚀刻。由于各向异性蚀刻，去除氮化物层182的暴露部分，除了氮化物层182保留在氧化物层181上方的部分外。在蚀刻氮化物层182后，暴露氧化物材料127。如上面参考图20所讨论，电介质材料127使栅极互连98与栅极电极134电隔离。在蚀刻氮化物后，可以去除掩模186。
现在参考图24，采用湿氧化物蚀刻去除由掩模186(图23)的开口190(图23)暴露的氧化物127的一部分和氧化物层120的暴露部分的一部分。例如，去除约
Figure GPA00001115108100163
至约
Figure GPA00001115108100164
的氧化物127和120。去除氧化物127的一部分以在基座结构104的栅极电极134和栅极互连98之间形成狭缝或间隙198，从而暴露栅极电极134和栅极互连98的部分。因此，栅极电极134和栅极互连98彼此保持电隔离。
现在参考图25，在氧化物蚀刻后，在氮化物层182上方以及在基座结构104、氧化物127和氧化物层120的暴露部分上方可以共形地形成厚度范围为约
Figure GPA00001115108100171
至约的多晶硅层200。在一些实施例中，多晶硅层200可以采用LPCVD形成。多晶硅层200在多晶硅层200的沉积期间填充狭缝198。多晶硅层200也可以掺杂有杂质材料，该杂质材料的导电类型与基座结构104的栅极互连98的导电类型相同。因此，多晶硅层200将栅极互连98与栅极电极134电耦合。
现在参考图26，多晶硅层200可以采用例如反应离子蚀刻进行各向异性蚀刻，以基本上去除所有的层200。在蚀刻后，只有多晶硅层200的相对小的部分或者长条202保留在氧化物127上方的狭缝198中。长条202将栅极电极134电耦合到基座结构104的栅极互连98。因此，长条202也称为互连结构。
现在参考图27，氮化物层182(图26)可以采用毯式蚀刻而去除。隔离结构76、78、80和82、氧化物层120以及氧化物层180可以用作用于去除氮化物层182(图26)的蚀刻停止(etch stops)。在其它实施例中，可以去除多晶硅136以减少漏极侧的电容耦合。
在一些实施例中，如果希望相对高频操作用于较高电压横向晶体管，则可以通过去除栅极互连98最靠近漏极区域的部分而减少较高电压横向晶体管的栅极互连98与漏极之间的栅极到漏极寄生电容。这可以通过在集成电路10上方形成光致抗蚀剂层而实现。该光致抗蚀剂层可以图案化以形成掩模206和开口209。开口209暴露氧化物层121和在多晶硅材料136上方的氧化物层183，并且暴露基座结构104的相邻于将成为较高电压横向晶体管的漏极区域的部分。较高电压横向晶体管将为非对称的，其中横向晶体管的源极和漏极区域不是可互换的，因此，该较高电压横向晶体管可以称为非对称、单侧(unilateral)或单向晶体管。因此，这与较低电压P沟道和N沟道器件相比，较低电压P沟道和N沟道器件具有可互换的源极和漏极区域，因此，P沟道和N沟道器件可以称为对称、双边或双向晶体管。
现在参考图28，在形成掩模206后，采用一个或多个蚀刻操作，去除氧化物层129和183，并且氮化物层100、栅极互连98、氮化物层96、硅氮化物层118和多晶硅层136的一部分被去除。去除栅极互连98的部分的优点是，通过增加栅极互连98和漏极区域之间的距离，减少栅极互连98和漏极之间的电容耦合。这是通过采用基座结构104来形成栅极互连98而附加地减少了栅极到漏极电容，其中通过增加栅极互连98距较高电压横向晶体管的漏极区域的垂直距离基座结构104辅助降低栅极到漏极电容。然后可以去除掩模206。然而，所要求的主题的范围不限于这些方面。
参考图27和28所描述的工艺步骤，包括采用掩模206，这是任选的，并且在其它实施例中可以省略。例如，在其中不希望较高电压横向晶体管相对较高频操作的实施例中，可以省略去除部分栅极互连98的工艺步骤。
图29图解了在稍后的制造阶段的集成电路10。集成电路10可以被退火，以修补在形成掺杂区域112、158、160、162、174和176期间可能对基板12产生的任何损坏。在一些实施例中，该退火可以在从约900℃至约1000℃的温度进行约10分钟至约60分钟的时间周期。在其它实施例中，可以采用快速热退火(TRA)。作为该退火操作的部分，可以扩散掺杂区域112、158、160、162、174和176。换言之，作为该退火操作的部分，可以驱动或者活化掺杂区域112、158、160、162、174和176。接下来，在图28所示的结构上方可以形成厚度范围为约
Figure GPA00001115108100181
至约
Figure GPA00001115108100182
的电介质材料层(未示出)。作为示例，该电介质层包括通过分解四乙基原硅酸盐(″TEOS″)形成的氧化物，从而该电介质层在该示例中可以称为TEOS氧化物。电介质层可以被各向异性蚀刻，以形成分别相邻于栅极电极134和间隔物延伸136的电介质侧壁间隔物210和212、相邻于栅极电极144的相对侧壁的电介质侧壁间隔物218和220、相邻于栅极电极146的相对侧壁的电介质侧壁间隔物222和224以及相邻于层100、98和96的侧壁的电介质侧壁间隔物214。
仍参考图29，在形成间隔物210、212、214、218、220、222和224后，在集成电路10的上面可以形成光致抗蚀剂层。该光致抗蚀剂层可以被图案化以形成具有开口238和240的掩模232。开口238暴露氧化物层120、121、210、212、214、氮化物层100、屏蔽层94、多晶硅互连材料202以及隔离结构76和78的部分。开口240暴露氧化物层125、187、222和224以及隔离结构80和82的部分。
N型导电性的杂质材料可以通过开口238和240同时注入N掺杂区域112、158、160和162，以分别形成掺杂区域242、244、246和248。该注入可以包括注入诸如砷的N型导电性的掺杂剂，其剂量范围为约1014 ions/cm2至约1016ions/cm2，所采用的注入能量范围为约50keV至约100keV。因为掺杂区域242、244、246和248与N型掺杂区域112、158、160和162相比具有相对较高的N型掺杂浓度，所以掺杂区域242、244、246和248可以称为N+掺杂区域。该注入可以是零度注入或倾斜角注入。
现在参考图30，掩模232(图29)可以被去除，并且在集成电路10的上面可以形成另一光致抗蚀剂层。该光致抗蚀剂层可以图案化以形成具有开口256的掩模252。开口256暴露氧化物123、185、218和220以及隔离结构78和80的部分。
P型导电性的杂质材料可以通过开口256注入P掺杂区域174和176，以分别形成掺杂区域258和260。该注入可以包括注入诸如硼的P型导电性的掺杂剂，剂量范围为约1014 ions/cm2至约1016ions/cm2，所采用的注入能量范围为约50keV至约100keV。因为掺杂区域258和260与P型掺杂区域174和176相比具有相对较高的P型掺杂浓度，所以掺杂区域258和260可以称为P+掺杂区域。该注入可以是零度注入或倾斜角注入。
多晶硅层134可以用作横向较高电压晶体管262的栅极，并且掺杂区域242和244分别用作较高电压晶体管262的源极区域和漏极区域。掺杂区域158用作较高电压晶体管262的LDD区域。晶体管262为非对称、单侧或单向晶体管。多晶硅层144可以用作FET 264的栅极，并且掺杂区域258和260可以用作FET 264的源极区域和漏极区域。FET 264是对称、双侧或双向晶体管。因此，掺杂区域258可以是FET 264的源极或漏极区域，并且掺杂区域260可以是FET 264的漏极或源极区域。多晶硅层146可以用作FET266的栅极，并且掺杂区域246和248可以用作FET 266的源极和漏极区域。与FET 264相类似，FET 266是对称、双侧或双向晶体管。因此，掺杂区域246可以是FET 266的源极或漏极区域，并且掺杂区域248可以是FET 266的漏极或源极区域。
现在参考图31，可以去除注入掩模252(图30)，并且在去除掩模252后，在集成电路10上方可以形成厚度范围达到约
Figure GPA00001115108100191
的电介质材料层272。集成电路10可以在范围为从约900℃至约1000℃的温度、在诸如氮气氛或氩气氛的惰性气氛中采用快速热退火(RTA)进行退火约30秒至约60秒的时间周期。在退火后，在电介质层272上方可以形成厚度范围为约
Figure GPA00001115108100192
至约
Figure GPA00001115108100193
的导电材料层274。电介质层272可以是氧化物，并且可以通过采用TEOS的沉积形成，而且，导电层274可以是采用LPCVD形成的掺杂多晶硅，并且可以在沉积多晶硅之前或期间被掺杂。在导电层274的上面可以形成光致抗蚀剂层，并且该光致抗蚀剂层可以图案化以形成电极142上方的掩模278。
现在参考图32，导电层274(图31)和电介质层272(图31)没有被掩模结构278保护的部分可以采用一个或多个蚀刻操作去除。在该一个或多个蚀刻操作后，电介质层272(图31)的部分280保留在氧化物层180的一部分上方，并且导电层274(图31)的部分282保留在部分280上方。多晶硅层142用作电容器284的一个电极或板极；氧化物层180和280一起用作电容器284的绝缘材料；并且多晶硅层282用作电容器284的另一个电极或板极。当电容器284与其它半导体组件集成起来且采用半导体工艺形成时，电容器284可以称为集成无源器件。此外，电容器284可以称为平板电容器。在一个或多个蚀刻操作后，可以去除掩模278。形成集成电容器284的其它实施例可以包括利用与用于形成较高电压晶体管262的元件相同的材料和工艺同时形成电容器284的电介质层和导电层，例如，用于形成基座104的某些材料也可以用于形成电容器284。
现在参考图33，在图32所示的结构的上面可以形成电介质材料290。在一些实施例中，电介质材料290可以是磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)或采用四乙基原硅酸盐(TEOS)形成的氧化物，并且可以采用CVD或PECVD形成。电介质材料290可以采用化学机械平坦化(″CMP″)而平坦化。在电介质材料290的上面可以形成光致抗蚀剂层，并且该光致抗蚀剂层被图案化以形成掩模294以及开口304、306、308和310。开口304暴露电介质材料290在电容器284的多晶硅层282的一部分上方的部分，开口306暴露电介质材料290在基座结构104的栅极互连98上面的部分，开口308暴露电介质材料290在FET 264的栅极电极144上面的部分，并且开口310暴露电介质材料290在FET 266的栅极电极146上面的部分。
现在参考图34，电介质层290的暴露部分可以采用例如反应离子蚀刻进行各向异性蚀刻，以形成暴露晶体管262、264、266和电容器284的部分的开口。更具体地，电介质层290的部分被去除以形成开口312、314、316和318。开口312暴露电容器284的极板282的部分，开口314暴露基座结构104的栅极互连98的部分，开口316暴露栅极电极144的一部分，并且开口318暴露栅极电极146的一部分。掩模294可以在形成开口312、314、316和318后去除。
现在参考图35，在电介质层290的上面可以形成掩模结构(未示出)。该掩模结构可以是具有开口的光致抗蚀剂，该开口暴露电介质层290在掺杂区域242、244、256、258、246和248上面的部分。电介质层290的暴露部分可以进行各向异性蚀刻，以形成分别暴露横向较高电压晶体管262的掺杂区域242和244的开口320和322。各向异性蚀刻还形成分别暴露晶体管264的掺杂区域256和258的开口324和326以及分别暴露晶体管266的掺杂区域246和248的开口328和330。
该掩模结构可以被去除，并且在重开开口312、314、318、320、322、328和330的电介质层290的上面可以形成另一光致抗蚀剂掩模(未示出)。可以通过开口320、322、328和330注入诸如砷的N型导电性的杂质材料，以分别形成掺杂区域336、338、342和344。掺杂区域336、338、342和344形成为降低分别对互连360(图37)、362(图37)、368(图37)和370(图37)的接触电阻。该N型注入操作可以通过开口312、314和318同时注入砷，以在多晶硅层282、98和146分别由开口312、314和318暴露的区域中增加掺杂浓度。以这样的方式掺杂多晶硅层282、98和146的区域降低了对互连352(图37)、354(图37)和358(图37)的接触电阻。
现在参考图36，可以去除用于形成掺杂区域336、338、342和344且增加多晶硅层282、98和146的掺杂浓度的掩模结构(未示出)，并且在重开开口316、324和326的电介质层290的上面可以形成另一光致抗蚀剂掩模(未示出)。通过开口324和326注入诸如二氟化硼(BF2)的P型导电性的杂质材料，以分别在掺杂区域256和258中形成掺杂区域348和350。掺杂区域348和350分别形成以降低对互连364(图37)和366(图37)的接触电阻。该P型注入操作还可以通过开口316同时注入二氟化硼，以在由开口316暴露的多晶硅层144的区域中增加掺杂浓度。以这样的方式掺杂多晶硅层144的区域降低了对互连356(图37)的接触电阻。
现在参考图37，可以去除用于形成掺杂区域348和350的掩模结构(未示出)，并且开口312(图35)、314(图35)、316(图35)、318(图35)、320(图35)、322(图35)、324(图35)、326(图35)、328(图35)和330(图35)可以衬有钛氮化物。然后，在内衬开口312(图35)、314(图35)、316(图35)、318(图35)、320(图35)、322(图35)、324(图35)、326(图35)、328(图35)和330(图35)的钛氮化物上方可以形成钨。钛氮化物与钨的结合分别在开口312(图35)、314(图35)、316(图35)、318(图35)、320(图35)、322(图35)、324(图35)、326(图35)、328(图35)和330(图35)中形成钛氮化物/钨(TiN/W)插塞352、354、356、358、360、362、364、366、368和370。可以采用例如CMP平坦化钨。尽管未示出到屏蔽层94和电容器142的下电极142的互连，但是可以形成层142和94的互连。
现在参考图38，在电介质层290和钛氮化物/钨插塞352、354、356、358、360、362、364、366、368和370上方可以形成导电材料层380。在导电层380的上面可以形成光致抗蚀剂层。该光致抗蚀剂层可以图案化以形成掩模结构382。
现在参考图39，可以采用例如反应离子蚀刻各向异性蚀刻导电层380(图38)没有被掩模382保护的部分。掩模382可以被去除而留下金属1互连结构404、406、408、410、412、414、416、418、420和422。在电介质材料290和金属1互连结构404、406、408、410、412、414、416、418、420和422的上面可以形成电介质材料层424，例如，PSG、PBSG或采用TEOS形成的氧化物。在电介质层424的上面可以形成光致抗蚀剂层。该光致抗蚀剂层可以被图案化以形成掩模结构426，该掩模结构426具有分别在金属1互连结构404、406、408、410、412、414、416、418、420和422之上的开口428、430、432、434、436、438、440、442、444和446。在其它实施例中，镶嵌工艺(damascene process)可以用于形成电互连352、404、360、408、354、406、362、410、364、414、356、412、366、416、368、420、358、418、370和422。
现在参考图40，电介质层424由开口428、430、432、434、436、438、440、442、444和446暴露的部分例如可以采用诸如反应离子蚀刻的各向异性蚀刻去除，以形成分别暴露金属1互连结构404、406、408、410、412、414、416、418、420和422的开口448、450、452、454、456、458、460、462、464和466。然后，可以去除掩模结构426(图39)。电介质层424可以称为金属间电介质(IMD)层或层间电介质(ILD)层。
现在参考图41，开口448(图40)、450(图40)、452(图40)、454(图40)、456(图40)、458(图40)、460(图40)、462(图40)、464(图40)和466(图40)可以衬有钛氮化物。然后，在内衬开口448(图40)、450(图40)、452(图40)、454(图40)、456(图40)、458(图40)、460(图40)、462(图40)、464(图40)和466(图40)的钛氮化物的上面可以形成铝(Al)、铜(Cu)、铝硅(AlSi)、铝硅铜(AlSiCu)或铝铜钨(AlCuW)。钛氮化物和上述金属或合金的结合在开口448(图40)、450(图40)、452(图40)、454(图40)、456(图40)、458(图40)、460(图40)、462(图40)、464(图40)和466(图40)中形成插塞。开口448(图40)、450(图40)、452(图40)、454(图40)、456(图40)、458(图40)、460(图40)、462(图40)、464(图40)和466(图40)中的插塞可以采用例如CMP进行平坦化。金属2互连结构505、506、508、510、512、514、516、518、520和522可以采用类似于分别形成金属1互连结构404、406、408、410、412、414、416、418、420和422的方法形成。
现在参考图42，在电介质层424以及金属2互连结构504、506、508、510、512、514、516、518、520和522的上面可以形成钝化层530。在钝化层530中可以形成开口532和534，以分别暴露金属2互连结构508和522。钝化层530中形成的开口的数量不是对所要求的主题的限制。
已经提供了包括较高电压功率FET 262的半导体组件或集成电路10以及制造FET 262的方法。较高电压功率FET 262可以是横向不对称晶体管，其包括增加FET 262的栅极和漏极区域之间的距离的基座结构，就是说，在栅极电极和漏极区域之间提供垂直分隔。该垂直分隔减少了半导体组件的栅极对漏极电容。基座结构还可以包括栅极屏蔽，以屏蔽半导体器件的栅极134与漏极区域而降低栅极对漏极电容。该基座区域的一部分可以被去除，以在栅极电极和漏极区域之间提供横向分隔。该横向分隔进一步减少栅极对漏极电容。降低半导体器件的栅极对漏极电容提高了其操作速度或频率。
如上所述，FET 262形成为具有一致的掺杂轮廓的沟道区域。FET 262可以与诸如PMOS晶体管264和NMOS晶体管266的CMOS器件以及与诸如集成电容器284的集成无源器件集成。FET 262可以用于模拟、较高功率或较高频率的应用，并且CMOS器件264和266可以用于数字应用。因此，形成诸如集成电路10的集成器件可以产生能集成模拟、较高功率、较高频率和数字功能的集成器件。此外，较高电压FET 262的部分可以与CMOS FET
264和266的部分同时形成，从而用于形成CMOS FET 264和266的某些材料和操作可以用于形成较高电压FET 262的元件。例如，如上所述，采用相同的材料和操作可以形成较高电压FET 262以及CMOS FET 264和266的栅极、栅极氧化物、掺杂区域(例如，源极、漏极和沟道区域)。另外，可以同时形成集成电容器284的部分以及FET 262的部分。
使用诸如电介质结构76和78的隔离结构提供了电隔离，从而诸如FET
262的较高电压器件可以与诸如FET 264和266的较低电压器件集成在一起。隔离结构76和78是相对较深(例如，在一些实施例中大于一微米，甚至达到100微米)的表面下结构，其提供FET 262与FET 264和266之间的隔离。另外，诸如电介质结构76的隔离结构具有约2的有效介电常数，因为使用具有相对较低的介电常数的相对深的电介质结构76减少了电容器284和基板12之间的寄生电容，所以能够形成较高质量的集成无源器件，例如，电容器284。由于存在电介质结构76而增加的电容器284与基板12的分隔以及电介质结构76的相对低的介电常数二者都贡献于形成较高质量的集成无源器件，例如，电容器284。
简单参考图43，其示出了横向不对称较高电压FET 262的截面图。图43图解了半导体器件262的沟道长度Lc由栅极电极134的沉积厚度设定，而不受半导体光刻工具的光刻限制。因此，沟道长度可以可靠地且可重复地被控制而不利用光刻技术。另外，横向较高电压FET 262的沟道长度相对地小于横向扩散金属氧化物半导体(″LDMOS″)器件型结构的沟道长度，这产生了占据区域比LDMOS器件更小的更快的半导体器件。因为相对较短的沟道长度导致操作期间相对少量的调制电荷，所以至少部分实现相对较高频率操作的FET 262。另外，漂移区域的长度LDRIFT可以由基座结构的宽度可靠地控制。因此，晶体管262的导通电阻(“RDSON”，on-resistance)低于LDMOS器件的导通电阻，这是因为沟道长度相对小于LDMOS器件的沟道长度，LDMOS器件具有取决于用于形成LDMOS器件的栅极的光刻设备的光刻限制的沟道长度。较高电压横向FET 262的沟道长度是FET 262的栅极电极134的栅极长度的函数，FET 262的栅极电极134的栅极长度基本上等于用于形成FET 262的栅极电极134的材料的沉积厚度，并且不取决于光刻尺寸。回过来简单地参考图42，在一些实施例中，FET 262的栅极电极134的栅极长度小于FET 264的栅极电极144的栅极长度，并且小于FET 266的栅极电极146的栅极长度。
简单参考图44，其示出了横向不对称较高电压半导体器件4662的截面图。半导体器件4662可以与半导体器件262(图42)相类似，除了半导体器件4662位于形成在基板12的顶表面中的凹进4601中。隔离结构4676和4678可以分别与隔离结构76和78相类似(图42)。在一个实施例中，CMOS器件可以设置在基板12的不同区域中而不设置在凹进4601中。采用凹进4601可以改善晶片的平坦性。采用凹进4601还可以改善参考图33描述的平坦化工艺，这是因为基座结构104高于部分144和146(图21)，部分144和146用作CMOS器件的栅极电极。
图45至48图解了电介质结构676和678(图48)的另一个实施例，电介质结构676和678可以用于替代隔离结构76和78(图13-43)。电介质结构676和678可以称为气隙电介质结构，其包括空隙。
参考图45，具有表面614的基板612包括硅，其掺杂诸如硼的P型导电性的杂质材料。作为示例，基板612的电导率范围为约5欧姆-厘米(Ω-cm)至约20Ω-cm，尽管这里描述的方法和设备不限于此。
在表面614的上面形成电介质材料层616，并且在电介质层616的上面形成电介质材料层618。根据一个实施例，电介质材料616包括热生长的氧化物，其厚度范围为约50埃
Figure GPA00001115108100251
至约
Figure GPA00001115108100252
并且电介质材料618包括硅氮化物(Si3N4)，其厚度范围为约
Figure GPA00001115108100253
至约
Figure GPA00001115108100254
氧化物层616也可以称为缓冲氧化物层。硅氮化物层618可以采用化学气相沉积(″CVD″)技术形成，该化学气相沉积(″CVD″)技术例如为低压化学气相沉积(″LPCVD″)或等离子体增强化学气相沉积(″PECVD″)。
图46是图45的结构在稍后的制造阶段中的截面侧视图。在硅氮化物层618上可以形成光致抗蚀剂层(未示出)。该光致抗蚀剂层可以被图案化以形成具有开口(未示出)的掩模(未示出)，该开口可以用于通过曝光部分硅氮化物层618而形成沟槽或开口624。具有底板(floor)626的开口624从表面614延伸进入基板612。通过例如蚀刻去除硅氮化物层618的暴露部分以及二氧化硅层616和基板612在硅氮化物层618的暴露部分下方的部分，以形成多个具有侧壁622的结构620。换言之，该蚀刻形成具有底板626的开口624，结构620从该底板626延伸。结构620从底板626延伸到表面614。结构620可以是墩、柱或壁，并且也称为突出、凸起或垂直结构。尽管结构620被描述和示出为柱，但是这里描述的方法和设备不限于此。尽管未示出，但是如上所述，在其它实施例中，柱620可以是壁，例如，伸长壁。开口624也称为沟槽、腔、空隙、间隙、气隙、空区域或空的空间。
沟槽624的深度范围可以为约1微米至约100微米。沟槽624的宽度范围可以为约0.5微米至约1.5微米。柱620的宽度范围可以为约0.5微米至约1.5埃。
在一些实施例中，沟槽624可以采用至少一个蚀刻操作形成，以去除层616和618以及基板612的部分。在其它实施例中，可以采用两个或三个蚀刻操作形成沟槽624。例如，一个蚀刻操作可以用于去除层616和618的部分，并且另一个蚀刻操作可以用于去除基板612的部分。作为另一个示例，可以采用三个蚀刻操作来去除层618、层616和基板612的部分。
硅氮化物层618可以采用湿化学蚀刻或诸如反应离子蚀刻(RIE)的干蚀刻工艺进行蚀刻。二氧化硅层616可以采用湿化学蚀刻或诸如反应离子蚀刻(RIE)的干蚀刻工艺进行蚀刻。接下来，基板612的部分可以采用诸如反应离子蚀刻(RIE)的各向异性蚀刻工艺去除。用于形成沟槽624的光致抗蚀剂掩模(未示出)在去除部分612、616和618后被剥离或去除。
图47是图46的半导体结构在稍后的制造阶段中的截面图。执行热氧化工艺，使得图46的结构的暴露硅转化为二氧化硅，由此形成二氧化硅层或区域629，其包括二氧化硅结构630。具体地，硅柱620(图46)的硅可以部分地或者在图47所示的实施例中完全地转化为二氧化硅，以形成二氧化硅结构630。换言之，结构620(图46)的侧壁622(图46)之间的硅在一些实施例中可以实质上转化为二氧化硅。另外，如图47所示，在热氧化工艺期间，沟槽624的底部，其是底板626(图46)，也转化为二氧化硅，以形成区域629的下部。因为硅的介电常数大于二氧化硅的介电常数，所以降低结构630中硅的量将减小电介质结构676和678的有效介电常数。
在热氧化期间，从约1单位的硅形成约2.2单位的二氧化硅。换言之，从1埃的硅可以形成约2.2埃的热氧化物。结果，在热氧化工艺期间，在参考图47图解的热氧化工艺期间形成的二氧化硅具有减少结构620(图46)之间的间隔的作用。因此，所产生的二氧化硅结构630之间的间隔小于硅结构620(图46)之间的间隔。在一些实施例中，沟槽624在热氧化工艺后的宽度范围为约0.25微米至约1.3微米，并且二氧化硅结构630的宽度或直径范围为约0.6微米至约2微米。
尽管在热氧化工艺期间结构70的二氧化硅的厚度或量在结构70的所有硅被消耗后受到限制，但是热氧化工艺可以继续延长，以增加在电介质区域629的横向边界和下边界处的二氧化硅的厚度。换言之，该氧化工艺可以继续延长，以在沟槽624的底部以及沿着沟槽624的横向周界增加二氧化硅的量。
现在参考图48，在图47所示的结构上方形成盖结构636。在所要求的主题的一些实施例中，沟槽624(图47)可以被封闭或覆盖，并且也可以被密闭地密封，以防止会传播进入或者被捕获在沟槽624(图47)中的来自不希望的粒子、气体或湿气的任何污染。覆盖时，沟槽由附图标记634标识，并且可以称为密封的沟槽、密封的腔、密封的间隙、密封的空隙、密闭的单元或者密闭的单元空隙。
盖结构636可以是形成在电介质结构630上方以及在沟槽624(图47)的部分之上和之中的非共形材料，并且将沟槽624(图47)密封以形成密封沟槽634。盖结构636也可以称为盖层，并且可以包括例如二氧化硅(SiO2)，其厚度范围为约1000埃至约4微米(μm)。在一些实施例中，如果电介质区域629的上部之间的开口相对较小，则盖结构636会进入沟槽634的部分中，或进入相邻结构630的上部之间的区域，但是没有填充沟槽634，这某种程度上是由于电介质区域629的上部之间的开口的相对较小的尺寸。
在一些实施例中，盖结构636可以包括二氧化硅，并且可以通过低温化学气相沉积(CVD)形成。在其它实施例中，盖结构636可以是硅氮化物、硅氧化物、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、采用四乙基原硅酸盐(TEOS)形成的氧化物或者类似物。在形成盖结构636期间，盖结构636的材料会进入部分沟槽624(图47)，也就是，盖结构636的材料会进入相邻结构630的上部之间，而不填充沟槽634，这某种程度上是由于结构630的上部之间的开口的相对较小的尺寸，因此而形成被覆盖或者被密封的沟槽634。盖结构636可以采用例如化学机械平坦化(″CMP″)技术进行平坦化。在备选实施例中，盖结构636的材料可以基本上或完全填充沟槽624(图47)。
在电介质层636的上面可以形成诸如硅氮化物(Si3N4)的任选密封层638，以封闭地密封沟槽634。换言之，在盖层636为二氧化硅层的实施例中，任选共形硅氮化物层638可以防止扩散通过和/或填充在二氧化硅盖层636中的任何开口或裂缝中，并且总体上防止气体或湿气通过盖层636传播进入沟槽634。硅氮化物层638可以采用低压化学气相沉积(LPCVD)形成，并且其厚度的范围可以为约100埃至约2000埃。在一个实施例中，硅氮化物层638的厚度为约500埃。作为LPCVD工艺的部分，可以在密封沟槽634中形成部分真空。如果采用任选密封层638，则在形成任选密封层638前执行CMP，这是由于CMP会完全去除相对薄的密封层638。
从而，通过形成非共形材料接着形成共形材料可以实现沟槽634的覆盖或密封。在该示例中，诸如层636的非共形层会进入沟槽634的部分中或者电介质区域629的上部之间的区域中，而不填充沟槽634，这某种程度上是由于电介质区域639的上部之间的开口尺寸相对较小，并且由于层636是非共形层。然后，诸如层638的共形材料可以形成在层636上。
在一些实施例中，沟槽634抽空到低于大气压的压力。换言之，密封沟槽634中的压力在大气压力之下。作为示例，腔64A中的压力范围可以为近似0.1托(Torr)至近似10Torr。腔64A内的物质或材料的类型不是对所要求的主题的限制。例如，腔64A可以包含气体、液体或固体物质。
尽管参考图48描述了多个沟槽634，但是这里所描述的方法和设备不限于此。在其它实施例中，基板612可以以形成单个沟槽的方式进行蚀刻，或者蚀刻为使得电介质结构676和678具有多于或少于图48所示的沟槽。在一些实施例中，结构630可以是壁或分隔物，使得沟槽634可以彼此物理地隔离。多个沟槽可以横向地由电介质壁或电介质分隔物等界定。在电介质结构676和678中形成多个沟槽634的实施例中，电介质结构676和678具有密闭的单元构造，其中电介质结构676和678的沟槽634可以通过例如电介质壁彼此物理地隔离。从而，如果盖结构636或隔离的电介质结构630存在裂缝或破裂，该裂缝或破裂容纳在有限的区域中，从而由于多个沟槽彼此物理隔离，电介质结构676和678外部的通过该裂缝或破裂传播进入腔634的任何污染物可以容纳在电介质结构676和678的有限区域中。例如，密闭的单元构造会防止裂缝或破裂将环境气体引入电介质结构676和678的所有多个腔中。
在一些实施例中，形成电介质结构676和678可以在开始制造集成电路10时形成。换言之，电介质结构676和678可以形成在集成电路10的任何其它组件或元件形成之前，例如，在形成有源器件262(图37)、264(图37)或266(图37)前或形成无源器件284(图37)前。在有源器件262(图37)、264(图37)或266(图37)和无源器件284(图37)形成在电介质结构676和678之后的实施例中，图48所示的结构可以用作集成电路10的开始基板，从而以图1的描述为开始的上述工艺流程应当以图48所示的包括电介质结构676和678的结构开始。如果上述用于形成集成电路10的流程修改为采用电介质结构676和678而不是隔离结构76和78，则可以省略用于形成隔离结构76和78的工艺步骤。
在形成有源器件262(图37)、264(图37)或266(图37)前形成电介质结构676和678的一个优点可以是：用于形成电介质结构676和678的热工艺将不影响有源器件262(图37)、264(图37)或266(图37)的元件。从而，有源器件262(图37)、264(图37)或266(图37)的热敏元件将不经受用于形成电介质结构676和678的热工艺。
电介质结构676和678也可以称为电介质结构、电介质区域、电介质平台、隔离区域或隔离结构。电介质结构676和678可以是两个分开的电介质结构，或者在其它实施例中，结构676和678可以是可以围绕部分基板612形成的单个隔离结构的部分。这是所希望的以利用电介质结构676和678将基板612的一部分与基板612的另一部分隔离。
尽管电介质结构676和678描述为具有一个或多个密封沟槽634，但是这里所描述的方法和设备不限于此。例如，在选择性实施例中，如果需要，沟槽624(图47)可以填充有例如包括氧化物、氮化物或硅的材料的材料，以形成实心或者填充的电介质平台，例如，没有任何空隙或腔的电介质结构76和78(图13)。该实心或填充的电介质平台与诸如电介质结构676和678的″气隙″电介质结构相比会具有相对较高的介电常数，这是因为用于填充沟槽624(图47)的材料与空的空间相比具有较高的介电常数。可以用于填充或回填沟槽624(图47)的材料示例可以包括硅氮化物、多晶硅或者采用例如热壁TEOS工艺形成的氧化物材料。
在形成密封层638后，层636、638、616和618的部分可以被去除，以准备采用如图48所示的半导体结构形成有源器件和/或无源器件。如上所述，有源或无源半导体器件或者其部分可以在基板612相邻于电介质结构676和678的部分中(包括在电介质结构676和678上或上方)形成或从其形成。例如，无源器件284(图37)可以形成在电介质结构676上，并且有源器件262(图37)、264(图37)和266(图37)可以形成为相邻于电介质结构676和678。
从而，如上所述，电介质结构676和678包括电介质区域629、沟槽634和电介质层636、638、616和618的部分。在一些实施例中，电介质结构676和678的深度或厚度的范围可以从约1μm至约100μm，并且电介质平台18的宽度可以为至少约3μm或更大。电介质结构676和678的深度或厚度可以从基板612的顶表面614到电介质区域629的下边界或下表面640测量。在一些实施例中，结构676和678的下表面640平行于或者基本上平行于基板612的表面614。在一些实施例中，每个电介质结构676和678的下表面640都在表面614下方至少约1微米或更大的距离处，并且每个电介质结构676和678的宽度为至少约3微米或更大。在其它实施例中，每个电介质结构676和678的下表面640在表面614下方至少约3微米或更大的距离处，并且电介质结构676和678的宽度都为至少约5微米或更大。在一个示例中，每个电介质结构676和678的厚度可以为约10μm，并且每个电介质结构676和678的宽度可以为约10μm。在又一个实施例中，所希望的是每个电介质结构676和678的厚度都等于或近似等于半导体基板612的厚度，例如，半导体管芯的厚度和每个电介质结构676和678的宽度可以达到约100μm。电介质结构676和678的厚度和宽度可以变化，这取决于电介质平台18的应用和采用半导体基板612的所得到的半导体器件的期望管芯尺寸。例如，与电介质结构676和678用于电隔离和物理隔离的应用相比，电介质结构676和678用于形成高质量无源器件的应用可能希望相对较厚的电介质结构。
在一些实施例中，结构630的高度等于或近似等于电介质区域629在基板612的表面614下方的部分的高度。例如，如果电介质区域629的下表面640在表面614下方约3微米，则电介质结构630的高度为约3微米或更大。换言之，如果电介质区域629的下表面640距基板612的上表面614至少约3微米或更大，则电介质结构630从电介质区域629的下表面640延伸至少约3微米或更大的距离。在一个示例中，下表面640从基板612的上表面614延伸到约1微米的距离，并且电介质结构630的高度为约1微米。尽管电介质结构630示出为具有近似等于电介质区域629的深度或厚度的高度，但是这不是对所要求的主题的限制。在其它实施例中，电介质结构630的高度可以大于或小于电介质区域629的厚度。例如，电介质区域629可以在表面614下方延伸至少约10微米的距离，而电介质结构630可以从下表面629延伸约7微米的距离。
电介质材料629和沟槽634的结合减少了电介质结构676和678的总介电常数，从而电介质结构676和678具有相对较低的介电常数。换言之，密封沟槽634和电介质材料629一起减小了电介质结构676和678的介电常数。为了最小化结构676和678的介电常数，所希望的是增加电介质结构676和678的深度，增加密封沟槽634的体积，并且减少在结构630中包含的半导体材料110的广度。在一些实施例中，通过增加沟槽634的体积可以实现至少约1.5或更低的介电常数。例如，与由没有腔或空隙的电介质结构所提供的情况相比，电介质结构676和678的介电常数被减小。电介质结构676和678的介电常数也可以通过增加结构630中的电介质材料的体积而减少。因为空的空间具有最低的介电常数(空的空间的介电常数为1)，所以并入电介质结构676和678的空的空间或者空隙空间越多，结构676和678的总介电常数越低。从而，与增加结构630中的电介质材料的体积相比，相对于结构630的体积来增加密封腔634的体积对减小电介质结构676和678的介电常数更有效。
另外，与实心或填充的电介质结构相比，电介质结构676和678在基板612中引起较小的应力，因为电介质结构676和678包括没有被热膨胀系数不同于基板12的固体占据的充分体积。在加热和冷却电介质结构和硅区域期间，由于硅和氧化物的热膨胀系数(CTE)失配，包括例如没有空隙的氧化物材料的实心或填充的电介质结构(未示出)在相邻的硅区域中会产生应力。硅晶格上的应力会导致硅区域中的缺陷或位错。位错会在形成在有源区域中的有源器件中导致不希望的过量漏电流，因此，形成诸如具有沟槽634的电介质结构676和678的电介质结构可以减少或者防止在相邻有源区域中形成位错，这是因为沟槽634可以提供应力减缓。而且，与其中通过氧化形成实心区域或基本上实心区域的实心或基本实心的电介质结构相比，在电介质结构676和678的形成中产生较小的应力，这是因为例如在硅中氧化伴随着2.2倍的体积增加。
二氧化硅具有约3.9的介电常数。从而，不包括空隙而包括二氧化硅的实心或填充的电介质结构可以具有约3.9的介电常数。如上所述，因为空的空间具有最低的介电常数(空的空间的介电常数为1)，所以并入在电介质平台中的空的空间或空隙空间越多，总的介电常数越低。
在电介质结构676和678上方形成的无源元件具有减小的对基板612的寄生电容。通过电介质结构676和678的减小的有效介电常数和电介质结构676和678的增加的厚度二者，减小了寄生基板电容。
另外，电介质平台18可以用于增加采用图48所示的半导体结构形成的任何器件的操作频率。例如，诸如电感器、电容器或电互连的无源组件可以形成在埋设的电介质结构676和678上方，并且可以减小这些无源组件与半导体基板612之间的寄生电容耦合，这是因为埋设的电介质结构676和678具有相对较低的介电常数或电容率，并且因为埋设的电介质结构676和678增加了无源组件与导电基板之间的距离。减小寄生基板电容可以增加采用电介质结构676和678形成的任何装器件的操作频率。作为示例，无源组件可以包括导电材料，例如，铝、铜或掺杂的多晶硅。在不同的示例中，无源组件可以是电感器、电容器、电阻器或电互连，并且可以耦合到有源区域中形成的一个或多个有源器件。
因为至少部分电介质结构676和678形成在硅基板表面中及其下面，所以电介质结构676和678可以称为埋设的电介质结构。埋设可以意指电介质结构676和678的至少部分在与基板612的顶表面614共面或基本上共面的平面(未示出)之下。在一些实施例中，电介质结构676和678在该平面下方的部分从该平面延伸到该平面下方至少约3微米或更大的深度，并且电介质结构676和678在该平面下方的部分具有至少约5微米或更大的宽度。换言之，电介质结构676和678的至少部分埋设在基板612中，并且从基板612的上表面614朝着底表面延伸至少约3微米或更大的距离，而且在一些实施例中，电介质结构676和678埋设在基板612中的部分具有至少约5微米或更大的宽度。
此外，电介质结构676和678可以用于形成相对较高质量的无源器件，例如，具有相对较高质量的电容器和电感器，这是因为电介质结构676和678具有相对较低的介电常数，并且可以用于将无源器件与基板隔离和分离。诸如晶体管或二极管的有源器件可以形成在相邻于或邻接电介质结构676和678的区域中，并且这些有源器件可以耦合无源组件，诸如在电介质结构676和678的平坦上表面上形成的螺旋电感器(spiral inductor)、互连、微带传输线和类似物。增加无源组件和硅基板612之间的距离允许这些无源组件实现较高质量。
电介质结构676和678可以用于提供电隔离。例如，电介质结构676和678可以用于彼此电隔离有源区域，这也可以产生形成在隔离的有源区域中的任何有源器件之间的电隔离。
图49是集成电路710的另一个实施例的截面图。集成电路710与上面描述的集成电路10(图41)类似，除了在该实施例中，集成电路710采用重掺杂P型基板712形成外。例如，基板712包括掺杂有诸如硼的P型导电性的杂质材料的硅。基板712的电导率范围为约0.001Ω-cm至约0.005Ω-cm，尽管这里描述的方法和设备不限于此。另外，电介质结构76和78形成为延伸在基板710上或其中。
以该方式形成集成电路710可以在较高电压FET 262与CMOS FET 264和266之间提供更好的电隔离。在集成电路10中，任何注入基板中的电流可以通过采用重掺杂基板的再结合而更好地被消除。例如，少数载流子可以从N-阱48注入基板12和712。重掺杂基板712将具有更好的少数载流子再结合，并且可以吸收少数载流子以消除基板电流。基板电流可以导致噪声，该噪声可以不利地影响集成电路710的有源器件的性能。从而，在一些应用中，可能希望采用与延伸到基板712中或延伸在基板712上的电介质结构76和78相结合的诸如基板712的重掺杂基板，以提供FET 262与FET 264和266之间的电隔离。
图50是集成电路810的另一个实施例的截面图。集成电路810与上述的集成电路10(图41)和710(图49)相类似，除了在该实施例中，集成电路810采用重掺杂N型基板812、N型外延层814、P型外延层816以及隔离结构876和878形成外。另外，集成电路810包括较高电压垂直FET 862，并且包括导电材料818。
在一些实施例中，基板812包括掺杂有诸如磷的N型导电性的杂质材料的硅。基板812的电导率范围为约0.001Ω-cm至约0.005Ω-cm，尽管这里描述的方法和设备不限于此。
N型外延层814可以生长在基板812上。在外延层814的形成或生长期间，外延层814可以掺杂有诸如磷的N型导电性的杂质材料。N型外延层814的电导率范围可为约1Ω-cm至约2Ω-cm，尽管这里描述的方法和设备不限于此。外延层814的电导率可以变化，并且基于采用外延层814将形成的有源器件的类型。在图50所示的实施例中，较高电压垂直FET 862采用外延层814形成。
在形成N型外延层814后，可以去除N型外延层814的区域，然后，在N型外延层814被去除的区域中可以形成P型外延层816。换言之，可以执行凹进蚀刻来去除部分N型外延层814，并且取代N型外延层814的被去除部分，在该凹进区域中可以生长P型外延层。在外延层816的形成或生长期间，P型外延层816可以掺杂有诸如硼的P型导电性的杂质材料。P型外延层816的电导率范围可为约5Ω-cm至约20-cm，尽管这里描述的方法和设备不限于此。外延层816的电导率可以变化，并且基于采用外延层816形成的有源器件的类型。在图50所示的实施例中，较低电压CMOS FET 264和266采用外延层816形成。
在形成P型外延层816后，可以采用CMP工艺平坦化层814和816的上表面，从而层814和816的上表面彼此齐平或共面。
在CMP工艺后，隔离结构76、78、80和82、有源器件862、264和266以及无源器件284可以采用与上述相同或类似的工艺形成。在形成P型外延层816后，在P型外延层816和N型外延层814之间可能有一些界面缺陷。外延层814和816的垂直界面处可以形成隔离结构78。
较高电压垂直FET 862可以采用基板812和外延层814设在隔离结构76、78、876和878之间的部分形成。FET 264和266可以采用外延层816形成。
垂直FET 262具有间隔物栅极134、栅极氧化物126和源极区域242。掺杂区域112在栅极134下方的部分可以用作垂直FET 862的沟道区域，并且外延层814和基板812的部分可以用作垂直FET 862的漏极区域。另外，导电材料360可以用作垂直FET 862的源极电极，并且导电材料818可以用作垂直FET 862的漏极电极。另外，垂直FET 862包括法拉第屏蔽层94，其可以用于减少栅极对漏极寄生电容。导电屏蔽层94可以电耦合到地面和/或源极区域242，并且至少部分导电层94可以形成在至少部分栅极互连98和至少部分外延层814之间，该构造可以减小栅极互连98和外延层814之间的寄生电容耦合，因此在垂直FET 862中减小栅极对漏极电容。在垂直FET862中减小栅极对漏极电容可以提高垂直FET 862的操作频率。
FET 862可以称为垂直FET，这是因为，在操作期间，垂直FET 862中从源极电极360流到漏极电极818的电流基本上垂直于外延层814的上表面和下表面。换言之，从相邻于层814的顶表面设置的源极电极360到相邻于半导体基板812的底表面设置的漏极电极818的电流流动基本上垂直通过垂直FET 862。
尽管已经描述了一种类型的垂直晶体管，但是这里所描述的方法和设备不限于此。在其它实施例中，其它垂直晶体管，例如，TrenchFET或双扩散半导体上金属(DMOS)型垂直晶体管可以采用如图50所示的结构形成。
在形成器件284、862、264和266后，可以减薄包括集成电路810的晶片或管芯。换言之，基板812的下部可以采用诸如研磨的晶片薄化技术去除。
在晶片薄化后，可以通过去除部分基板812形成一个或多个开口或沟槽，从而沟槽可以形成为接触电介质结构76和78的下表面。然后，电介质材料可以用于填充这些沟槽，以形成分别接触隔离结构76和78的隔离结构876和878。用于形成隔离结构876和878的电介质材料可以采用低温工艺和低温沉积膜形成。在一些实施例中，隔离结构876和878的电介质材料可以包括氧化物，并且可以采用PECVD、大气CVD或低于大气压的CVD形成。作为示例，隔离结构876和878的电介质材料可以采用约400℃的温度形成，如果器件284、862、264和266具有任何热敏元件，这会是有利的。隔离结构876和878也可以称为电介质结构。
在形成隔离结构876和878后，导电材料818可以形成为接触外延层812以及隔离结构876和878。导电材料可以包括采用金属工艺形成的金属，例如，铝或铜。
隔离结构76、78、876和878在基板812和层814的部分之间提供物理隔离和电隔离，从而垂直和/或较高电压器件诸如FET 862可以与横向和/或较低电压器件诸如FET 264和266集成。电介质结构676(图48)和678(图48)可以用于替换隔离结构76和78。
图51是集成电路910的另一个实施例的截面图。集成电路910与上述集成电路810(图50)相类似，除了在该实施例中集成电路910采用取代器件264和266下方的半导体层814的电介质层915形成之外。
电介质层915可以包括例如二氧化硅(SiO2)，并且其厚度范围为约1000埃
Figure GPA00001115108100351
至约2微米。在一些实施例中，电介质层915可以是埋入氧化物(BOX)层或者埋入氧化物区域。在这些实施例中，半导体层812和816与埋入氧化物层915的结合可以称为绝缘体上硅(SOI)基板或结构。在一些实施例中，SOI结构可以通过接合带有氧化表面的两个硅晶片而形成。例如，二氧化硅层可以采用沉积技术或热生长技术诸如硅的热氧化形成在两个晶片上。在形成界面氧化物层后，晶片可以通过设置界面氧化物彼此接触而接合在一起。结合的界面氧化物层形成埋入氧化物层915。在其它实施例中，SOI结构可以通过注氧隔离(SIMOX)而形成。SIMOX可以包括在硅基板中注入氧离子，并且采用相对较高温的退火，以形成埋入氧化物915。
电介质层915可以提供半导体材料812与器件264和266之间的隔离，并且该隔离可以减小半导体材料812与器件264和266之间的电容耦合或寄生电容。结果，通过包括电介质层915可以提高器件264和266的操作频率或速度。
图52是集成电路1010的另一个实施例的截面图。集成电路1010与上述集成电路10(图41)相类似，除了在该实施例中集成电路1010包括非易失性存储(NVM)器件1062、隔离区域1080和1082，并且不包括隔离结构80(图41)外。隔离结构76、78和82、有源器件262、264和266以及无源器件284可以采用与如上所述相同或类似的工艺形成。
NVM器件1062包括控制栅极1020、栅极氧化物1018、浮置栅极1016、隧道氧化物1014和延伸注入区域1012。隔离区域1080和1082可以是电介质材料，例如，二氧化硅，并且可以采用用于形成上述隔离结构82(图41)相同或类似的工艺形成。
在一些实施例中，隧道氧化物1014可以采用热氧化形成，以将半导体基板12的一部分转化成二氧化硅。浮置栅极1016可以通过沉积且图案化层导电材料诸如掺杂的多晶硅而形成。在一些实施例中，浮置栅极1016和器件262的屏蔽层94可以通过采用例如CVD沉积多晶硅层而同时形成，然后采用光刻和蚀刻工艺图案化该多晶硅层而形成屏蔽层94和浮置栅极1016。
在一些实施例中，延伸注入区域1012可以在形成浮置栅极1016后形成。延伸注入区域1012可以是n型掺杂区域，该n型掺杂区域通过采用掩模(未示出)并且将N型导电性的杂质材料注入基板12的部分中而形成。在NVM器件1062的工作期间，延伸注入区域1012可以是在浮置栅极1016中存储为电荷的隧穿电子的源极。
栅极氧化物1018可以是氧化物，该氧化物采用沉积技术或热生长技术，例如，部分多晶硅层1018的热氧化形成。在一些实施例中，器件1062的栅极氧化物1018与器件262的栅极氧化物126、器件264的栅极氧化物128以及器件266的栅极氧化物130可以通过执行同时形成栅极氧化物1018、126、128和130的热氧化而同时形成。
控制栅极1020可以通过沉积和图案化诸如掺杂多晶硅的层导电材料而形成。在一些实施例中，控制栅极1020和栅极电极134、142和146可以通过采用例如CVD沉积多晶硅层，然后采用光刻和蚀刻工艺以图案化该多晶硅层而同时形成NVM器件1062的控制栅极1020、FET 262的栅极电极134、FET 264的栅极电极142以及FET 266的栅极电极146而同时形成。此外，无源器件284的电极142可以与栅极电极134、142、146和1020同时形成。
从而，集成电路1010提供这样的集成器件，其包括集成在一起的较低电压CMOS FET 264和266、较高电压和较高频率FET 262、集成电容器284以及NVM 1062，可以用于提供较高性能的集成电路，该较高性能的集成电路可以用于形成芯片上系统(SOC)。如上所讨论，器件262、264、266、284和1062的元件可以同时形成。通过同时形成集成电路1010的元件，可以消除附加工艺步骤，由此降低制造集成电路1010的成本和/或复杂性。
从而，已经公开了各种结构和方法来提供较高电压(HV)半导体晶体管和用于制造较高电压半导体晶体管的方法。根据一个实施例，诸如FET 262(图41)和862(图49)的较高电压半导体晶体管被制造为具有耦合到栅极互连结构的侧壁栅极电极或间隔物栅极电极。在一些实施例中，较高电压半导体晶体管可以是场效应晶体管(FET)，其漏极对源极的击穿电压(BVdss)为至少约10伏或更大。较高电压半导体晶体管可以用于执行模拟功能或电路。较高电压半导体晶体管可以称为模拟器件、较高电压(HV)器件或较高功率器件。在一些实施例中，HV晶体管为不对称或单向器件，从而HV晶体管的源极和漏极不是对称的，并且不能在不影响HV晶体管的操作或性能的前提下互换。HV晶体管可以是横向晶体管或垂直晶体管。
根据另一个实施例，诸如FET 262(图41)的横向较高电压半导体晶体管与诸如互补金属氧化物半导体(CMOS)器件264(图41)和266(图41)的其它有源器件集成，尽管这里描述的方法和设备不限于此。在一些实施例中，CMOS器件的FET可以具有约6伏或更小的击穿电压。该CMOS器件可以用于实现数字功能或电路。该CMOS器件或晶体管可以称为数字器件、较低电压(LV)器件或低功率器件。在一些实施例中，CMOS晶体管为对称的或双向的器件，从而每个CMOS FET的源极和漏极是对称的，并且可以在不影响CMOS晶体管的操作或性能的前提下互换。
根据另一个实施例，诸如FET 262(图41)和862(图49)的较高电压半导体晶体管与诸如电容器284(图41)的集成无源器件整体集成。根据又一个实施例，较高电压半导体晶体管与有源器件和集成无源器件整体集成。
尽管这里已经公开了具体的实施例，但是不意味所要求的主题限于所公开的实施例。本领域的技术人员应当理解的是，在不脱离所要求主题的精神的前提下，可以进行修改和变化。旨在所要求的主题涵盖所有这样的修改和变化，而落入所附权利要求的范围内。

Claims (12)

1.一种形成半导体结构的方法，该方法包括：
在半导体材料中形成第一开口；
在所述第一开口中形成电介质材料；
形成单向晶体管，其中形成所述单向晶体管包括：在所述半导体材料上方形成屏蔽层，以及在形成所述屏蔽层后，在所述半导体材料上方形成所述单向晶体管的控制电极，其中至少部分所述屏蔽层设置在至少部分所述控制电极与至少部分所述半导体材料之间；以及
在所述半导体材料中或在所述半导体材料上方同时形成所述单向晶体管的第一部分和双向晶体管的第一部分，其中所述电介质材料在所述单向晶体管的第二部分与所述双向晶体管的第二部分之间。
2.如权利要求1所述的方法，还包括提供半导体基板，其中所述半导体基板包括所述半导体材料，其中所述半导体材料包括硅，并且其中在所述第一开口中形成电介质材料包括进行热氧化，以将部分所述硅转化为二氧化硅。
3.如权利要求1所述的方法，其中形成所述单向晶体管的所述控制电极包括形成所述单向晶体管的栅极电极，并且还包括形成所述双向晶体管的栅极电极，其中所述单向晶体管的所述第一部分是所述单向晶体管的所述栅极电极，并且所述双向晶体管的所述第一部分是所述双向晶体管的所述栅极电极，而且其中所述单向晶体管的栅极长度小于所述双向晶体管的栅极长度。
4.如权利要求1所述的方法，还包括在形成所述电介质材料后形成所述单向晶体管的所述第一部分，其中形成所述第一开口包括形成所述第一开口，以使所述第一开口从所述半导体材料的表面延伸到所述半导体材料的所述表面下方至少约一微米或者更大的距离，其中所述单向晶体管的击穿电压为至少约十伏或者更大，并且所述双向晶体管的击穿电压为约六伏或更小。
5.如权利要求1所述的方法，其中形成所述单向晶体管的第一部分包括在所述半导体材料中形成掺杂区域，并且还包括在所述半导体材料的表面下方形成电介质结构，其中形成所述所述电介质结构包括形成所述第一开口和形成所述电介质材料，其中所述电介质结构延伸到所述掺杂区域的下边界下方的一距离，并且所述电介质结构围绕所述掺杂区域，而且其中所述电介质结构的介电常数为约3.9或更小。
6.如权利要求1所述的方法，其中所述单向晶体管是场效应晶体管(FET)，该场效应晶体管具有栅极、源极区域、漏极区域以及在所述源极区域和所述漏极区域之间且在所述栅极下方的沟道区域，并且其中形成所述单向晶体管包括在形成所述沟道区域后形成所述栅极。
7.一种半导体结构，包括：
半导体材料，具有形成在所述半导体材料中的第一开口；
电介质材料，设置在所述第一开口中；
单向晶体管，所述单向晶体管包括在所述半导体材料上方的屏蔽层以及所述单向晶体管的设置在所述半导体材料上方的控制电极，其中至少部分所述屏蔽层设置在至少部分所述控制电极与至少部分所述半导体材料之间；以及
所述单向晶体管的第一部分和双向晶体管的第一部分设置在所述半导体材料中或设置在所述半导体材料上方，其中所述电介质材料在所述单向晶体管的第二部分与所述双向晶体管的第二部分之间。
8.如权利要求7所述的半导体结构，还包括半导体基板，其中所述半导体基板包括所述半导体材料，其中所述半导体材料包括硅，并且其中设置在所述第一开口中的所述电介质材料包括所述硅通过热氧化转化为二氧化硅的转化部分。
9.如权利要求7所述的半导体结构，其中所述单向晶体管的所述控制电极包括所述单向晶体管的栅极电极，并且还包括所述双向晶体管的栅极电极，其中所述单向晶体管的所述第一部分是所述单向晶体管的所述栅极电极，并且所述双向晶体管的所述第一部分是所述双向晶体管的所述栅极电极，而且其中所述单向晶体管的栅极长度小于所述双向晶体管的栅极长度。
10.如权利要求7所述的半导体结构，其中所述第一开口从所述半导体材料的表面延伸到所述半导体材料的所述表面下方至少约一微米或更大的距离，其中所述单向晶体管的击穿电压为至少约十伏或更大，并且所述双向晶体管的击穿电压为约六伏或更小。
11.如权利要求7所述的半导体结构，其中所述单向晶体管的第一部分包括在所述半导体材料中的掺杂区域，并且还包括至少部分地设置在所述半导体材料的表面下方的电介质结构，其中所述电介质结构延伸到所述掺杂区域的下边界下方的一距离，并且所述电介质结构围绕所述掺杂区域，而且其中所述电介质结构的介电常数为约3.9或更小。
12.如权利要求7所述的半导体结构，其中所述单向晶体管包括场效应晶体管(FET)，该场效应晶体管具有栅极、源极区域、漏极区域以及设置在所述源极区域和所述漏极区域之间且在所述栅极下方的沟道区域。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097955A (zh) * 2014-05-23 2015-11-25 德克萨斯仪器股份有限公司 具有带一个浮动隔离的双隔离的晶体管
CN110942715A (zh) * 2018-09-24 2020-03-31 群创光电股份有限公司 可挠曲电子装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8125044B2 (en) * 2007-10-26 2012-02-28 Hvvi Semiconductors, Inc. Semiconductor structure having a unidirectional and a bidirectional device and method of manufacture
US8133783B2 (en) * 2007-10-26 2012-03-13 Hvvi Semiconductors, Inc. Semiconductor device having different structures formed simultaneously
US7919801B2 (en) 2007-10-26 2011-04-05 Hvvi Semiconductors, Inc. RF power transistor structure and a method of forming the same
TWI396260B (zh) * 2009-10-21 2013-05-11 Inotera Memories Inc 半導體記憶體之電容下電極製造方法
US20110260245A1 (en) * 2010-04-23 2011-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Cost Effective Global Isolation and Power Dissipation For Power Integrated Circuit Device
US20120126313A1 (en) * 2010-11-23 2012-05-24 Microchip Technology Incorporated Ultra thin die to improve series resistance of a fet
KR20120095693A (ko) * 2011-02-21 2012-08-29 삼성전자주식회사 평탄화된 절연막들을 구비하는 반도체 소자 및 그 제조방법
US9576868B2 (en) * 2012-07-30 2017-02-21 General Electric Company Semiconductor device and method for reduced bias temperature instability (BTI) in silicon carbide devices
CN105097776B (zh) * 2014-04-29 2018-03-16 无锡华润上华科技有限公司 绝缘体上硅器件及其金属间介质层结构和制造方法
US9478626B2 (en) 2014-12-19 2016-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with an interconnect structure and method for forming the same
US10043676B2 (en) * 2015-10-15 2018-08-07 Vishay General Semiconductor Llc Local semiconductor wafer thinning
JP2021044519A (ja) * 2019-09-13 2021-03-18 キオクシア株式会社 半導体装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5850093A (en) * 1989-11-20 1998-12-15 Tarng; Huang Chang Uni-directional flash device
US5156993A (en) * 1990-08-17 1992-10-20 Industrial Technology Research Institute Fabricating a memory cell with an improved capacitor
US5143862A (en) * 1990-11-29 1992-09-01 Texas Instruments Incorporated SOI wafer fabrication by selective epitaxial growth
DE69320582T2 (de) * 1992-10-07 1999-04-01 Koninklijke Philips Electronics N.V., Eindhoven Verfahren zur Herstellung eines integrierten Schaltkreises mit einem nichtflüchtigen Speicherelement
US6831322B2 (en) * 1995-06-05 2004-12-14 Fujitsu Limited Semiconductor memory device and method for fabricating the same
JP3431467B2 (ja) * 1997-09-17 2003-07-28 株式会社東芝 高耐圧半導体装置
JP3149937B2 (ja) * 1997-12-08 2001-03-26 日本電気株式会社 半導体装置およびその製造方法
KR100322888B1 (ko) 1999-12-29 2002-02-09 박종섭 메모리 로직 복합 반도체 소자의 바이폴라 접합트랜지스터 제조방법
JP2002118177A (ja) * 2000-10-11 2002-04-19 Toshiba Corp 半導体装置及びその製造方法
US7132712B2 (en) * 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
KR100437462B1 (ko) * 2001-10-04 2004-06-23 삼성전자주식회사 저전압 모스 트랜지스터 및 고전압 모스 트랜지스터를갖는 반도체소자의 제조방법
JP2004087818A (ja) 2002-08-27 2004-03-18 Denso Corp 不揮発性半導体記憶装置の製造方法
DE102004011858B4 (de) * 2004-03-11 2009-11-05 X-Fab Semiconductor Foundries Ag EEPROM-Speicherzelle und ihr Auswahltransistor
KR100645193B1 (ko) * 2004-03-17 2006-11-10 매그나칩 반도체 유한회사 정전기 방전 보호 소자 및 그 제조 방법
JP4244902B2 (ja) 2004-10-08 2009-03-25 株式会社デンソー 不揮発性半導体記憶装置
US7372104B2 (en) * 2005-12-12 2008-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage CMOS devices
JP5038633B2 (ja) 2006-02-14 2012-10-03 株式会社東芝 半導体装置及びその製造方法
US8125044B2 (en) 2007-10-26 2012-02-28 Hvvi Semiconductors, Inc. Semiconductor structure having a unidirectional and a bidirectional device and method of manufacture
US8133783B2 (en) * 2007-10-26 2012-03-13 Hvvi Semiconductors, Inc. Semiconductor device having different structures formed simultaneously
US7919801B2 (en) 2007-10-26 2011-04-05 Hvvi Semiconductors, Inc. RF power transistor structure and a method of forming the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097955A (zh) * 2014-05-23 2015-11-25 德克萨斯仪器股份有限公司 具有带一个浮动隔离的双隔离的晶体管
CN105097955B (zh) * 2014-05-23 2020-02-28 德克萨斯仪器股份有限公司 具有带一个浮动隔离的双隔离的晶体管
CN110942715A (zh) * 2018-09-24 2020-03-31 群创光电股份有限公司 可挠曲电子装置
CN110942715B (zh) * 2018-09-24 2022-01-18 群创光电股份有限公司 可挠曲电子装置

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PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
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WD01 Invention patent application deemed withdrawn after publication

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