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CN1499646A - 半导体器件和半导体器件的制造方法 - Google Patents

半导体器件和半导体器件的制造方法 Download PDF

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CN1499646A CNA2003101030063A CN200310103006A CN1499646A CN 1499646 A CN1499646 A CN 1499646A CN A2003101030063 A CNA2003101030063 A CN A2003101030063A CN 200310103006 A CN200310103006 A CN 200310103006A CN 1499646 A CN1499646 A CN 1499646A
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Abstract

在半导体衬底上形成岛状的元件区的工序；在元件区的外周部分上形成元件隔离区。形成横跨元件区端部设置在元件隔离区上的虚设栅。在元件隔离区上形成比虚设栅更低的第1区域，在除虚设栅之外的元件区上形成比第1区域的上表面还低的源漏区。在源漏区周边形成侧壁，形成源漏杂质扩散层。在源漏区和第1区域的上方形成与虚设栅同一高度的半导体膜。使半导体膜的上表面氧化形成氧化硅膜，以氧化硅膜为掩模，除去设置在元件区上的虚设栅。以半导体膜为刻蚀阻挡层，使设在元件隔离区上的栅布线区后退除去氧化硅膜。代替虚设栅形成栅绝缘膜和栅电极。除去半导体膜使源漏杂质扩散层露出来在源漏杂质扩散层上形成源漏电极。

Description

半导体器件和半导体器件的制造方法
技术领域
本发明涉及具备由镶嵌栅工艺形成的金属栅电极的半导体器件，特别是涉及低电阻的源漏电极。
背景技术
具备金属栅电极的晶体管，可以使用镶嵌栅工艺制作(例如，参看专利文献1)。此外，还有在源漏杂质扩散层上形成镍硅化物以减小要连接到源漏杂质扩散层上的源漏电极的电阻的晶体管(例如参看专利文献2)。
在镶嵌栅工艺的情况下，在形成了源漏杂质扩散层后要进行目的为栅绝缘膜的形成或向沟道部分内进行了离子注入后的激活化的退火。这些栅绝缘膜的形成或退火，是600℃以上的热工序。但是，镍硅化物却存在着归因于500℃以上的热工序引发烧聚使源漏电极的电阻变成为高电阻的问题。
[专利文献1]
特开平4-123439号公报(权利要求1，图1)
[专利文献2]
特开2002-198368号公报(权利要求1，图1)
发明内容
本发明是鉴于上述事情而完成的，目的在于提供具备金属栅电极和低电阻的源漏电极的半导体器件。
此外，本发明的目的还在于提供具备金属栅电极和低电阻的源漏电极的半导体器件的制造方法。
目的为解决上述那些问题的本发明的第1特征在于具有如下部分的半导体器件：具有第1上表面的元件区和具有比该第1上表面低的第2上表面，且具有把元件区围起来的隔离区的半导体衬底1；具有设置在第2上表面上与元件区接连且具有比第1上表面还高的第3上表面的第1绝缘体；设置在第2上表面上与元件区和第1绝缘体接连且具有比第3上表面还高的第4上表面的第2绝缘体的元件隔离绝缘体；具有在第1上表面上设置与第2绝缘体51的侧面接连的第1侧壁，和在第1上表面上设置且两端部分别与第1侧壁的两端部接连的第2侧壁的源侧壁绝缘体；具有在第1上表面上设置且与第2绝缘体的侧面接连的第3侧壁，和在第1上表面上与第2侧壁平行地设置且两端部分别连接到第3侧壁的两端部上的第4侧壁的漏侧壁绝缘体；在第1上表面上和第3上表面上设置且与第2绝缘体、第2侧壁和第4侧壁的侧面接连的栅绝缘膜；在栅绝缘膜上设置且侧面与栅绝缘膜接连的栅导体；在第1上表面上方设置且与第1上表面电连、侧面与第1侧壁和第2侧壁接连的源导体；和在第1上表面上方设置与第1上表面电连且侧面与第3侧壁和第4侧壁接连的漏导体。
本发明的第2特征在于具有如下工序的半导体器件的制造方法：在半导体衬底上形成岛状的元件区的工序；在元件区的外周部分上形成元件隔离区的工序；形成横跨元件区端部被设置在元件隔离区上的虚设栅的工序；使除去虚设栅之外的元件隔离区比虚设栅更低的工序；使除去虚设栅之外的元件区露出来以形成比元件隔离区低的源漏区的工序；在源漏区的周边把侧壁形成为使得与虚设栅和元件隔离区接连的工序；在源漏区的半导体衬底上形成源漏杂质扩散层的工序；在除去源漏区和栅布线之外的元件隔离区上形成与虚设栅同一高度的半导体膜的工序；使半导体膜的上表面氧化形成氧化硅膜的工序；以氧化硅膜为掩模除去虚设栅的工序；采用除去半导体膜上表面的氧化膜和处于虚设栅下边的缓冲膜和栅布线部分的元件隔离区的一部分的办法，在元件隔离区、元件区上形成栅沟的工序；在栅沟内形成栅绝缘膜和栅电极的工序；去除半导体膜使源漏杂质扩散层露出来的工序；和在源漏杂质扩散层上形成源漏电极的工序。
附图说明
图1是本发明的实施形态1的半导体器件的俯视图。
图2是本发明的实施形态1的半导体器件的剖面图。(a)是图1的I-I方向的剖面图，(b)是图1的II-II方向的剖面图。
图3是用来说明本发明的实施形态1的半导体器件的制造方法的半导体器件的制造途中(其1)的剖面图。
图4是用来说明本发明的实施形态1的半导体器件的制造方法的半导体器件的制造途中(其2)的俯视图。
图5是用来说明本发明的实施形态1的半导体器件的制造方法的半导体器件的制造途中(其2)的剖面图。(a)是图4的I-I方向的剖面图，(b)是图4的II-II方向的剖面图。
图6是用来说明本发明的实施形态1的半导体器件的制造方法的半导体器件的制造途中(其3)的剖面图。
图7是用来说明本发明的实施形态1的半导体器件的制造方法的半导体器件的制造途中(其4)的俯视图。
图8是用来说明本发明的实施形态1的半导体器件的制造方法的半导体器件的制造途中(其4)的剖面图。(a)是图7的I-I方向的剖面图，(b)是图7的II-II方向的剖面图。
图9是用来说明本发明的实施形态1的半导体器件的制造方法的半导体器件的制造途中(其5)的剖面图。
图10是用来说明本发明的实施形态1的半导体器件的制造方法的半导体器件的制造途中(其6)的剖面图。
图11是用来说明本发明的实施形态1的半导体器件的制造方法的半导体器件的制造途中(其7)的俯视图。
图12是用来说明本发明的实施形态1的半导体器件的制造方法的半导体器件的制造途中(其7)的剖面图。(a)是图11的I-I方向的剖面图，(b)是图11的II-II方向的剖面图。
图13是用来说明本发明的实施形态1的半导体器件的制造方法的半导体器件的制造途中(其8)的俯视图。
图14是用来说明本发明的实施形态1的半导体器件的制造方法的半导体器件的制造途中(其8)的剖面图。(a)是图13的I-I方向的剖面图，(b)是图13的II-II方向的剖面图。
图15是用来说明本发明的实施形态1的半导体器件的制造方法的半导体器件的制造途中(其9)的剖面图。
图16是用来说明本发明的实施形态1的半导体器件的制造方法的半导体器件的制造途中(其10)的俯视图。
图17是用来说明本发明的实施形态1的半导体器件的制造方法的半导体器件的制造途中(其10)的剖面图。(a)是图16的I-I方向的剖面图，(b)是图16的II-II方向的剖面图。
图18是用来说明本发明的实施形态1的半导体器件的制造方法的半导体器件的制造途中(其11)的剖面图。
图19是用来说明本发明的实施形态1的半导体器件的制造方法的半导体器件的制造途中(其12)的俯视图。
图20是用来说明本发明的实施形态1的半导体器件的制造方法的半导体器件的制造途中(其12)的剖面图。(a)是图19的I-I方向的剖面图，(b)是图19的II-II方向的剖面图。
图21是用来说明本发明的实施形态1的半导体器件的制造方法的半导体器件的制造途中(其13)的俯视图。
图22是用来说明本发明的实施形态1的半导体器件的制造方法的半导体器件的制造途中(其13)的剖面图。(a)是图21的I-I方向的剖面图，(b)是图21的II-II方向的剖面图。
图23是用来说明本发明的实施形态1的半导体器件的制造方法的半导体器件的制造途中(其14)的剖面图。
图24是本发明的实施形态2的半导体器件的俯视图。
图25是用来说明本发明的实施形态2的半导体器件的剖面图。(a)是图24的I-I方向的剖面图，(b)是图24的II-II方向的剖面图。
图26是用来说明本发明的实施形态2的半导体器件的制造方法的半导体器件的制造途中(其1)的剖面图。
图27是用来说明本发明的实施形态2的半导体器件的制造方法的半导体器件的制造途中(其2)的剖面图。
图28是用来说明本发明的实施形态2的半导体器件的制造方法的半导体器件的制造途中(其3)的俯视图。
图29是用来说明本发明的实施形态2的半导体器件的制造方法的半导体器件的制造途中(其3)的剖面图。(a)是图28的I-I方向的剖面图，(b)是图28的II-II方向的剖面图。
图30是用来说明本发明的实施形态2的半导体器件的制造方法的半导体器件的制造途中(其4)的俯视图。
图31是用来说明本发明的实施形态2的半导体器件的制造方法的半导体器件的制造途中(其4)的剖面图。(a)是图30的I-I方向的剖面图，(b)是图30的II-II方向的剖面图。
图32是用来说明本发明的实施形态2的半导体器件的制造方法的半导体器件的制造途中(其5)的剖面图。
图33是用来说明本发明的实施形态2的半导体器件的制造方法的半导体器件的制造途中(其6)的俯视图。
图34是用来说明本发明的实施形态2的半导体器件的制造方法的半导体器件的制造途中(其6)的剖面图。(a)是图33的I-I方向的剖面图，(b)是图33的II-II方向的剖面图。
图35是用来说明本发明的实施形态2的半导体器件的制造方法的半导体器件的制造途中(其7)的剖面图。
图36是用来说明本发明的实施形态2的半导体器件的制造方法的半导体器件的制造途中(其8)的俯视图。
图37是用来说明本发明的实施形态2的半导体器件的制造方法的半导体器件的制造途中(其8)的剖面图。(a)是图36的I-I方向的剖面图，(b)是图36的II-II方向的剖面图。
图38是用来说明本发明的实施形态2的半导体器件的制造方法的半导体器件的制造途中(其9)的俯视图。
图39是用来说明本发明的实施形态2的半导体器件的制造方法的半导体器件的制造途中(其9)的剖面图。(a)是图38的I-I方向的剖面图，(b)是图38的II-II方向的剖面图。
图40是用来说明本发明的实施形态2的半导体器件的制造方法的半导体器件的制造途中(其10)的俯视图。
图41是用来说明本发明的实施形态2的半导体器件的制造方法的半导体器件的制造途中(其10)的剖面图。(a)是图40的I-I方向的剖面图，(b)是图40的II-II方向的剖面图。
图42是本发明的实施形态2的变形例的半导体器件的剖面图。
图43是用来说明本发明的实施形态2的变形例的半导体器件的制造方法的半导体器件的制造途中的剖面图。
具体实施方式
其次，参看附图对本发明的实施形态进行说明。在以下的图面的说明中，对于那些同一或类似的部分都赋予同一或类似的标号。此外，图面都是模式性的图，请留意厚度和平面尺寸之间的关系、各层的厚度的比率等与现实的关系和比率是不同的。
(实施形态1)
本发明的实施形态1的半导体器件，如图1和图2所示，具有半导体衬底1，元件隔离绝缘体51到53，源侧壁绝缘体7、8、27、28，漏侧壁绝缘体9、10、29、30，栅绝缘膜19，栅导体20、源导体21、漏导体22。
半导体衬底1具有元件区和隔离区。元件区的上表面，比隔离区的上表面高。隔离区把元件区围了起来。半导体衬底1的元件区，具有源杂质扩散层13、漏杂质扩散层16、轻掺杂漏(LDD)区11、14和晕圈(halo)区12、15。如果半导体衬底1的导电类型是p型，则晕圈区12、15的导电类型是p型，源杂质扩散层13、漏杂质扩散层16和LDD区11、14的导电类型为n型。反之，如果半导体衬底1的导电类型是n型，则晕圈区12、15的导电类型是n型，源杂质扩散层13、漏杂质扩散层16和LDD区11、14的导电类型为p型。
元件隔离绝缘体51到53，具有第1绝缘体52、53和第2绝缘体51。第1绝缘体52、53被设置在半导体衬底1的隔离区的上表面上。第1绝缘体52、53与半导体衬底1的元件区接连。第1绝缘体52、53的上表面，比半导体衬底1的元件区的上表面更高。第2绝缘体51被设置在半导体衬底1的隔离区的上表面上。第2绝缘体51，与半导体衬底1的元件区和第1绝缘体52、53接连。第2绝缘体51的上表面比第1绝缘体52、53的上表面还高。
源侧壁绝缘体7、8、27、28，具有第1侧壁7、27和第2侧壁8、28。第1侧壁7、27，设置在半导体衬底1的元件区的上表面上。第1侧壁7、27与第2绝缘体51的侧面连接。第2侧壁8、28，设置在半导体衬底1的元件区的上表面上。第2侧壁8、28的两端部，分别与第1侧壁7、27的两端部进行连接。第2侧壁8、28的两端部与第2绝缘体51接连。第1侧壁7、27是下层27为氧化硅膜上层7是氮化硅膜的2层结构。第2侧壁8、28是下层28是氧化硅膜上层8是氮化硅膜的2层结构。另外，在第2侧壁8、28的下边的半导体衬底1的元件区中，设置有LDD区11。LDD区11下边的半导体衬底1的元件区中，设有晕圈区。在第1侧壁7、27的下边的半导体衬底1的元件区中虽然也设置有LDD区和晕圈区12，但是由于对晶体管的电特性没有影响故未予图示。
漏侧壁绝缘体9、10、29、30，具有第3侧壁10、30和第4侧壁9、29。第3侧壁10、30设置在半导体衬底1的元件区的上表面上。第3侧壁10、30与第2绝缘体51的侧面接连。第4侧壁9、29的两端部分别连接到第3侧壁10、30的两端部上。第4侧壁9、29的两端部与第2绝缘体51接连。第3侧壁10、30是下层30是氧化硅膜上层10是氮化硅膜的2层结构。第4侧壁9、29是下层29为氧化硅膜上层9为氮化硅膜的2层结构。第1侧壁7、27与第3侧壁10、30的最上部的高度与第2绝缘体51的上表面的高度相等或者更低。第2侧壁8、28与第4侧壁9、29的最上部的高度与第2绝缘体51的上表面的高度相等。另外，在第4侧壁9、29的下边的半导体衬底1的元件区中，设置有LDD区14。LDD区14下边的半导体衬底1的元件区中，设置有晕圈区15。在第3侧壁10、30的下边的半导体衬底1的元件区中，虽然也设置有LDD区和晕圈区，但是由于对晶体管的电特性没有影响故未予图示。
栅绝缘膜19，设置在半导体衬底1的元件区的上表面上和第1绝缘体52、53的上表面上。栅绝缘膜19与第2绝缘体51、第2侧壁8、28和第4侧壁9、29的侧面接连。栅绝缘膜19具有高介电系数。
栅导体20，设置在栅绝缘膜19上。栅导体20的侧面与栅绝缘膜19接连。栅绝缘膜19和栅导体20的最上部的高度与第2绝缘体51的上表面的高度相等。栅导体20是金属。
源导体21设置在半导体衬底1的元件区的源区13的上表面上方。源导体21与半导体衬底1的元件区电连。源导体21的侧面，与第1侧壁7、27和第2侧壁8、28接连。另外，源杂质扩散层13不与第2绝缘体51接连。或者，即便是与第2绝缘体51接连的情况下，第2绝缘体51的附近的源杂质扩散层13的激活杂质浓度也比源杂质扩散层13的激活杂质浓度的平均值低。
漏导体22，设置在半导体衬底1的元件区的漏杂质扩散层16的上表面上方。漏导体22与半导体衬底1的元件区电连。漏导体22的侧面与第3侧壁10、30和第4侧壁9、29接连。另外，漏杂质扩散层16与第2绝缘体51不接连。或者，即便是与第2绝缘体51接连的情况下，第2绝缘体51的附近的漏杂质扩散层16的激活杂质浓度也比漏杂质扩散层16的激活杂质浓度的平均值低。
源导体21和漏导体22的最上部的高度，与第2绝缘体51的上表面的高度相等。源导体21和漏导体22是金属。源导体21和漏导体22，也可以是硅化物。
在栅电极采用多晶硅的情况下，在栅电极上将产生耗尽层，增加栅绝缘膜的有效膜厚。该有效膜厚的增加，当栅绝缘膜薄膜化时就不能忽略，会降低晶体管的驱动能力。于是，栅电极要采用金属。借助于此，就可以抑制栅电极的耗尽层。
此外，采用使源漏电极也为金属电极的办法，就可以减小源漏电极的电阻。借助于此，就可以提高晶体管的驱动能力。在源漏杂质扩散层13、16已与第2绝缘体51接连的情况下，有时候漏泄电流就会通过其接触面向源漏杂质扩散层13、16和源漏杂质扩散层13、16的下边的半导体衬底1之间流动。在实施形态1的半导体器件的情况下，由于源漏杂质扩散层13、16未与第2绝缘体51接连，故漏泄电流就难于在源漏杂质扩散层13、16和源漏杂质扩散层13、16的下边的半导体衬底1之间流动。
对本发明的实施形态1的半导体器件的制造方法进行说明。首先，作为半导体衬底1，准备p型硅(Si)衬底。如图3所示，在硅衬底1上用热氧化法成膜成为缓冲氧化膜2的氧化硅(SiO2)膜。在缓冲氧化膜2上用化学气相淀积(CVD)法成膜多晶硅(Si)3和氮化硅(Si3N4)膜。
其次，用元件区的图形使光刻胶图形化。如图4和图5所示，借助于反应离子蚀刻(RIE)，对全部氮化硅膜4、多晶硅3和硅衬底1各向异性刻蚀到规定的深度。除去光刻胶。借助于此，在半导体衬底1上形成岛状的元件区。
向晶片整个面上，例如，借助于CVD法淀积氧化硅膜5。如图6所示，借助于CMP(化学机械研磨)一直到氮化硅膜4的上表面露出来为止进行研磨。使晶片表面平坦化。借助于此，在元件区的外周部分上，形成已埋入了氧化硅膜5的元件隔离区。
其次，如图7和图8所示，使规定栅电极的区域的光刻胶6图形化。光刻胶6，横跨元件区，把端部设置在元件隔离区上。如图9所示，以光刻胶6为掩模，以多晶硅3为阻挡层，对氮化硅膜4进行各向异性刻蚀。借助于该各向异性刻蚀，使元件隔离区的氧化硅膜51恰好各向异性刻蚀比氮化硅膜4的膜厚还浅的深度。另外，这些各向异性刻蚀，虽然理想的是同时进行，但是也可以分别进行。接着，如图10所示，以光刻胶6和氧化硅膜51为掩模，以缓冲氧化膜2为阻挡层，对多晶硅3进行各向异性刻蚀。除去光刻胶6。借助于此，形成横跨元件区端部与接连到元件隔离区上的虚设栅3、4。虚设栅具有上层4是氮化硅膜，上层4的下边的层3是多晶硅层3的2层结构。然后，在元件隔离区上形成具有比虚设栅3、4还低的氧化硅膜51的上表面的第1区域，在除去虚设栅3、4之外的元件区上形成具有具有比第1区域还低的缓冲氧化膜2的上表面的源漏区。
不须刻蚀缓冲氧化膜2，以虚设栅的氮化硅膜4为掩模，就是说以虚设栅电极的图形，自我匹配地向LDD区11、14和晕圈区13、16分别进行延伸部分和晕圈(halo)的离子注入。然后，进行损伤恢复的退火。向整个面上淀积氮化硅膜，借助于各向异性刻蚀，以氧化硅膜2、51、52为阻挡层对氮化硅膜进行刻蚀。借助于此，在源漏区的周边部分上形成侧壁7到10。如图11和图12所示，向源漏杂质扩散层13、16中进行离子注入，为了注入后的杂质的激活化和损伤的恢复进行退火。在源漏区的下方的半导体衬底1上形成源漏杂质扩散层13、16。另外，在要向去除了后边的虚设栅后的栅沟的开口内进行向半导体衬底1的沟道区进行的离子注入的情况下，就可以在进行了向该沟道部分的离子注入后集中地进行目的为激活化的退火。由于可以使退火的次数减少，故可以把由杂质的热扩散引起的源漏杂质扩散层13、16的扩展抑制到最小限度，所以，对于形成要求小的源漏杂质扩散层13、16的微细的晶体管是有利的。
用CVD法向晶片整个面上淀积将变成为虚设源漏电极的多晶硅膜17。另外，多晶硅膜17也可是能形成热氧化膜的半导体膜，例如，也可以是锗硅(SiGe)。借助于CMP一直到虚设栅的氮化硅膜4的上表面为止进行研磨，使晶片平坦化。如图13和图14所示，向栅图形以外的区域埋入多晶硅17并使之露出来。在栅图形以外的区域上形成与上述虚设栅同一高度的半导体膜17。
接着，如图15所示，使多晶硅膜17的上表面热氧化，形成氧化硅膜18。借助于此，用氧化硅膜18、52、53把相当于晶体管的沟道的区域的虚设栅的氮化硅膜4和氮化硅膜的侧壁8、9以外覆盖起来。
如图16和图17所示，以氧化硅膜18、52、53为掩模，对已露出来的氮化硅膜4进行刻蚀。此外，还可以刻蚀侧壁8、9的上部。
如图18所示，以氧化硅膜18、52、53为掩模，以缓冲氧化膜2为阻挡层，对虚设栅的多晶硅3进行刻蚀。
如图19和图20所示，以多晶硅膜17和半导体衬底1为阻挡层，借助于各向异性刻蚀，挖设置在元件隔离区上的虚设栅图形的氧化硅膜52、53以使之后退，除去氧化硅膜18和缓冲氧化膜2。借助于此，去除设置在元件区上的虚设栅，形成要埋入栅电极的栅沟。另外，这时，栅沟以外的区域已被作为虚设源漏电极而淀积上的多晶硅膜17覆盖起来。对已露出来的硅衬底1，根据需要进行沟道离子注入，进行目的为使离子注入后的杂质激活化的退火。
淀积栅绝缘膜19。淀积将成为栅电极材料的金属。用CMP一直到侧壁8、9的上表面为止进行研磨，使晶片平坦化。借助于此，如图21和图22所示，把栅绝缘膜19和栅电极20埋入到栅沟内，完成栅布线。在栅电极20中有氮化钛(TiN)、氮化钨(WN)氮化钽(TaN)、钨(W)、钽(Ta)、钼(Mo)、铂(Pt)和金(Au)等。但是，并非一定要限定于上述材料不可。栅电极20可以使用硅化物。作为硅化物，可以使用钴硅化物(CoSi)、镍硅化物(NiSi)、铌硅化物(NbSi)以及钽硅化物(TaSi)等。栅电极20不限于单层，也可以是多层或使多种金属混合、反应形成。此外，也可以在1块晶片上形成多种电极。栅绝缘膜19理想的是具有高介电系数。栅绝缘膜19也可以是氧化金属(Ta2O5)膜、含有铪(Hf)或锆(Zr)的高介电系数膜、金属氧化物膜、硅酸盐膜或氧化铝(Al2O3)膜或者这些膜的混合膜。
以缓冲氧化膜28、29为阻挡层，用CDE除去在平坦化后仍露出来的虚设源漏电极的多晶硅膜17。然后，以侧壁7到10为掩模，以硅衬底1为阻挡层，刻蚀缓冲氧化膜28、29。借助于此，如图23所示，硅衬底1的源杂质扩散层13的上表面和漏杂质扩散层16的上表面就露出来。
包括源杂质扩散层13的上表面和漏杂质扩散层16的上表面在内，向晶片整个面上淀积金属。用CMP研磨除去淀积在侧壁7到10和硅绝缘膜51的上表面上的金属，使晶片平坦化。如图1和图2所示，在源漏杂质扩散层13、16上形成金属的源漏电极21和22。源漏电极21和22，可以使用与栅电极同样的材料。为了减小硅衬底1和源漏电极21、22之间的接触电阻，在源漏电极21、22的下层上也可以形成硅化物。此外，硅化物既可以进行淀积，也可以使金属与硅衬底1反应形成为陷入到硅衬底1内。作为使之进行反应的金属，可以使用钴(Co)、镍(Ni)、铌(Nb)、钽(Ta)等。硅化物形成的热工序不限于1次，也可以进行多次。例如，在钴硅化物(CoSi)的情况下，首先，淀积钴，进行在475℃左右的低温的热处理。在刻蚀剂使用硫酸和过氧化氢水的混合溶液的湿法刻蚀除去未反应的钴。然后，再次进行800℃左右的高温的热处理。这样一来，在钴的情况下，就分2次进行硅化物反应。
之后的半导体器件的制造方法，与通常的半导体器件的制造方法是同样的。就是说，作为层间绝缘膜向晶片整个面上淀积例如氧化硅膜，在栅电极20和源漏电极21、22上形成贯通层间绝缘膜的接触孔。在接触孔内形成与栅电极20或源漏电极21、22接连的接触电极。最后，在层间绝缘膜上形成连接到接触电极上的布线。
另外，目的为形成阱的离子注入和退火，要在形成虚设栅的叠层膜3、4之前或刻蚀硅衬底1之前进行。这时，为了使阱区和元件区之间的位置对准，要在形成虚设栅的叠层膜3、4之前预先刻蚀硅衬底1以形成对准标记。借助于此，就可以提高对准精度。此外，为了调整晶体管的阈值而进行的沟道的离子注入，也可以在目的为阱形成的离子注入前后进行。
倘采用实施形态1，在栅电极20中，则可以因减小栅电阻，防止栅耗尽化而可以提高晶体管自身的驱动能力。在源漏电极21、22中，则可以减小源漏间的导通电阻。借助于此，就可以抑制电路电阻，在逆变器电路中就会提高改善工作速度等的性能。
(实施形态2)
本发明的实施形态2的半导体器件，如图24和图25所示，与图1和图2的实施形态1的半导体器件比较，在具有侧壁7到10及其周边的结构和硅化物层25、26这些点上不同。
侧壁7到10，与实施形态1的半导体器件的2层结构不同，是单层结构。侧壁7到10的上端的高度既可以与氧化硅膜51的上表面的高度相等也可以低。
硅化物层25、26，设置在源漏电极21、22与源漏杂质扩散层13、16之间。借助于此，就会减小在源漏杂质扩散层13、16与源漏电极21、22之间的接触电阻。此外，硅化物层25、26，不与氧化硅膜51接连，在已与氧化硅膜51接连的情况下，有时候漏泄电流就会通过其接触面向硅化物层25、26与源漏杂质扩散层13、16的下边的半导体衬底1之间流动。在实施形态2的半导体器件的情况下，由于硅化物层25、26不和第2绝缘体51接连，故漏泄电流就难于在硅化物层25、26与源漏杂质扩散层13、16的下边的半导体衬底1之间流动。
对本发明的实施形态2的半导体器件的制造方法进行说明。实施形态2的半导体器件的制造方法的开始部分与实施形态1的半导体器件的制造方法中的图3到图8的制造方法是相同的。
其次，如图26所示，以光刻胶6为掩模，以多晶硅3为阻挡层，对氮化硅膜4进行各向异性刻蚀。借助于该各向异性刻蚀，把元件隔离区的氧化硅膜51各向异性刻蚀恰好与氮化硅膜4的膜厚相等的深度或者更深的深度。接着，如图27所示，以光刻胶6和氧化硅膜51为掩模，以缓冲氧化膜2为阻挡层，对多晶硅3进行各向异性刻蚀。除去光刻胶6。借助于此，形成虚设栅3、4。
以氮化硅膜4为掩模，以硅衬底1为阻挡层，对缓冲氧化膜2进行各向异性刻蚀。借助于此，在元件隔离区上形成比虚设栅3、4更低的氧化硅膜51的上表面。在除去了虚设栅3、4的元件区上形成具有硅衬底1的上表面的源漏区。
以虚设栅的氮化硅膜4为掩模，分别向LDD区11、14和晕圈区12、15进行延伸部分和晕圈的离子注入。然后，进行损伤恢复的退火。如图28和图29所示，在源漏区的周边部分上形成侧壁7到10。此外，使得与硅绝缘膜52、53接连那样地形成侧壁23、24。
向晶片整个面上淀积氧化硅膜31。如图28和图29所示，向源漏杂质扩散层13、16内进行离子注入。为了使已注入的杂质激活化和损伤恢复进行退火。
用CVD法向晶片整个面上淀积多晶硅膜17。如图30和图31所示，用CMP一直到氮化硅膜4的上表面为止进行研磨。
接着，如图32所示，使多晶硅膜17的上表面热氧化，形成氧化硅膜18。
如图33和图34所示，以氧化硅膜18、52、53为掩模，对氮化硅膜4进行刻蚀。此外，侧壁8、9的上部也被刻蚀。
如图35所示，以氧化硅膜18、52、53为掩模，以缓冲氧化膜2为阻挡层，对多晶硅3进行刻蚀。
如图36和图37所示，以多晶硅膜17和半导体衬底1为刻蚀阻挡层，挖氧化硅膜52、53使之后退，除去氧化硅膜18和缓冲氧化膜2。
淀积栅绝缘膜19。淀积将成为栅电极材料的金属。用CMP一直到氧化硅膜51的上表面为止进行研磨。借助于此，如图38和图39所示，把栅绝缘膜19和栅电极20埋入到栅沟内。
以氧化硅膜31为掩模，用CDE除去多晶硅膜17。然后，以侧壁7到10和硅衬底1为阻挡层，各向同性地对氧化硅膜31进行刻蚀。这时，虽然氧化硅膜51也将被刻蚀，但是半导体器件的结构没有什么大的变化。硅衬底1的源杂质扩散层13的上表面和漏杂质扩散层16的上表面露出来。
在晶片整个面上成膜金属膜。加热金属膜和硅衬底1使之进行反应，使得陷入到硅衬底1内那样地形成硅化物层25、26。如图40和图41所示，对硅化物层25、26选择性地刻蚀未反应的金属膜。归因于侧壁7和10，硅化物层25、26不会与硅绝缘膜51的侧面接连。
包括硅化物层25、26的上表面在内向晶片整个面上淀积金属。如图24和图25所示，用CMP研磨除去已淀积到侧壁8、9和硅绝缘膜51的上表面上的金属。
之后的半导体器件的制造方法，与实施形态1的半导体器件的制造方法是同样的。
倘采用实施形态2，在栅电极20中，则可以因减小栅电阻，防止栅耗尽化而可以提高晶体管自身的驱动能力。在源漏电极21、22中，则比起实施形态1来可以进一步减小源漏间的导通电阻，而不会增加漏泄电流。
(实施形态2的变形例)
本发明的实施形态2的变形例的半导体器件，如图42所示，与图25的实施形态2比较，侧壁7到10、37到40及其周边的结构不一样。
侧壁7到10、37到40，与实施形态2的半导体器件的单层结构不同，在对侧面的垂直方向上是氧化硅膜37到40和氮化硅膜7到10的2层结构。
此外，还可以使硅化物层25、26从氧化硅膜51再离开氧化硅膜37到40的膜厚那么大的量左右。在实施形态2的变形例的半导体器件的情况下，漏泄电流在硅化物层25、26和源漏杂质扩散层13、16的下边的半导体衬底1之间更难于流动。
对本发明的实施形态2的变形例的半导体器件的制造方法进行说明。实施形态2的变形例的半导体器件的制造方法的开头部分，与一直到实施形态2的半导体器件的制造方法中的图39为止的制造方法是相同的。
其次，以氧化硅膜31为阻挡层，用CDE除去多晶硅膜17。然后，以硅衬底1为阻挡层，对氧化硅膜31进行各向异性刻蚀。使硅衬底1的源杂质扩散层13的上表面和漏杂质扩散层16的上表面露出来。形成侧壁37到40。
在晶片整个面上成膜金属膜。加热金属膜和硅衬底1使之进行反应使得陷入到硅衬底1内那样地形成硅化物层25、26。如图43所示，对硅化物层25、26选择地蚀刻未反应的金属膜。归因于侧壁37和40，硅化物层25、26从硅绝缘膜51的侧面离开得更远。
包括硅化物层25、26的上表面在内向晶片整个面上淀积金属。如图42所示，用CMP研磨除去已淀积到侧壁8、9和硅绝缘膜51的上表面上的金属。
之后的半导体器件的制造方法，与实施形态1的半导体器件的制造方法是同样的。
倘采用实施形态2的变形例，在栅电极20中，则可以因减小栅电阻，防止栅耗尽化而可以提高晶体管自身的驱动能力。在源漏电极21、22中，则比起实施形态1来可以进一步减小源漏间的导通电阻，而不会增加漏泄电流。
另外，本发明并不限定于上述实施形态，在不背离本发明的技术思想的范围内可进行种种变形后实施。
金属电极的形成方法，除去借助于CMP埋入到沟内的情况以外，也可以采用在光刻胶和图形化后进行RIE等的各向异性刻蚀的办法加工栅电极。
此外，硅衬底1只要是半导体衬底即可。作为半导体衬底，也可以是SOI(绝缘体上的硅)衬底的硅层，或锗硅(SiGe)混晶、碳化硅锗(SiGeC)混晶等的半导体衬底。除此之外，在不背离本发明的技术思想的范围内可进行种种变形后实施。
如上所述，倘采用本发明，则可以提供具备金属栅电极和低电阻的源漏电极的半导体器件。
此外，倘采用本发明，则则可以提供具备金属栅电极和低电阻的源漏电极的半导体器件的制造方法。

Claims (20)

1.一种半导体器件，其特征在于：具有
具有第1上表面的元件区，和具有比上述第1上表面低的第2上表面且具有把上述元件区围起来的隔离区的半导体衬底；
具有设置在上述第2上表面上与上述元件区接连且具有比上述第1上表面还高的第3上表面的第1绝缘体，和设置在上述第2上表面上与上述元件区和上述第1绝缘体接连且具有比上述第3上表面还高的第4上表面的第2绝缘体的元件隔离绝缘体；
具有在上述第1上表面上设置且与上述第2绝缘体的侧面接连的第1侧壁，和在上述第1上表面上设置且两端部分别与上述第1侧壁的两端部接连的第2侧壁的源侧壁绝缘体；
具有在上述第1上表面上设置且与上述第2绝缘体的侧面接连的第3侧壁，和在上述第1上表面上与上述第2侧壁平行地设置且两端部分别连接到上述第3侧壁的两端部上的第4侧壁的漏侧壁绝缘体；
在上述第1上表面上和上述第3上表面上设置且与上述第2绝缘体、上述第2侧壁和上述第4侧壁的侧面接连的栅绝缘膜；
在上述栅绝缘膜上设置且侧面与上述栅绝缘膜接连的栅导体；
在上述第1上表面上方设置且与上述第1上表面电连、侧面与上述第1侧壁和第2侧壁接连的源导体；
和在上述第1上表面上方设置且与上述第1上表面电连且侧面与上述第3侧壁和第4侧壁接连的漏导体。
2.根据权利要求1所述的半导体器件，其特征在于：上述第1侧壁和上述第3侧壁的最上部的高度等于或低于上述第4上表面的高度。
3.根据权利要求1所述的半导体器件，其特征在于：上述第2侧壁和上述第4侧壁的最上部的高度等于上述第4上表面的高度。
4.根据权利要求1所述的半导体器件，其特征在于：上述栅绝缘膜与上述栅导体的最上部的高度等于上述第4上表面的高度。
5.根据权利要求1所述的半导体器件，其特征在于：上述源导体和上述漏导体的最上部的高度等于上述第4上表面的高度。
6.根据权利要求1所述的半导体器件，其特征在于：上述栅导体是金属。
7.根据权利要求1所述的半导体器件，其特征在于：上述源导体和和上述漏导体是金属。
8.根据权利要求1所述的半导体器件，其特征在于：上述源导体和和上述漏导体是硅化物。
9.根据权利要求1所述的半导体器件，其特征在于：上述栅绝缘膜具有高介电系数。
10.根据权利要求1所述的半导体器件，其特征在于：
上述半导体衬底是第1导电类型，
上述半导体衬底还具有：设置在上述源导体的下方且含有上述第1上表面的第2导电类型的源杂质扩散层，和设置在上述漏导体的下方且含有上述第1上表面的第2导电类型的漏杂质扩散层。
11.根据权利要求1所述的半导体器件，其特征在于：还具有：设置在上述第1上表面和上述源导体之间的源硅化物层，和设置在上述第1上表面与上述漏导体之间的漏硅化物层。
12.根据权利要求1所述的半导体器件，其特征在于：上述第1侧壁、上述第2侧壁、上述第3侧壁和上述第4侧壁，是下层是氧化硅膜上层是氮化硅膜的2层结构。
13.根据权利要求1所述的半导体器件，其特征在于：上述第1侧壁、上述第2侧壁、上述第3侧壁和上述第4侧壁，在对侧面的垂线方向上是氧化硅膜和氮化硅膜的2层结构。
14.一种半导体器件的制造方法，其特征在于：具有
在半导体衬底上形成岛状的元件区的工序；
在上述元件区的外周部分上形成元件隔离区的工序；
形成横跨上述元件区，且端部接连到上述元件隔离区上的虚设栅的工序；
在上述元件隔离区上形成比上述虚设栅更低的第1区域的工序；
在除上述虚设栅之外的上述元件区上形成源漏区的工序；
在上述源漏区的周边形成侧壁的工序；
在上述源漏区的下方的半导体衬底上形成源漏杂质扩散层的工序；
在含有虚设栅的栅布线以外的区域上形成与上述虚设栅同一高度的半导体膜的工序；
使上述半导体膜的上表面氧化，形成氧化硅膜的工序；
以上述氧化硅膜为掩模，去除设置在上述元件区上的虚设栅的工序；
以上述半导体膜为刻蚀阻挡层，使设置在上述元件隔离区上的栅布线区后退，去除上述氧化硅膜的工序；
代替上述虚设栅，形成栅绝缘膜和栅电极的工序；
去除上述半导体膜，使上述源漏杂质扩散层露出来的工序；
和在上述源漏杂质扩散层上形成源漏电极的工序。
15.根据权利要求14所述的半导体器件的制造方法，其特征在于：上述源漏电极具有硅化物。
16.根据权利要求14所述的半导体器件的制造方法，其特征在于：
上述形成源漏电极的工序，具有：
使半导体衬底进行化学反应以形成硅化物的工序；
和在上述硅化物上形成导体的工序。
17.根据权利要求14所述的半导体器件的制造方法，其特征在于：上述栅绝缘膜具有高介电系数。
18.根据权利要求14所述的半导体器件的制造方法，其特征在于：上述源漏区的表面与半导体衬底的表面一致。
19.根据权利要求14所述的半导体器件的制造方法，其特征在于：上述虚设栅具有，上层是氮化硅层，上述上层的下层是半导体层的2层结构。
20.根据权利要求14所述的半导体器件的制造方法，其特征在于：上述半导体膜是硅锗膜。
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