CN102683190A - 一种金属栅极及mos晶体管的形成方法 - Google Patents
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Abstract
一种金属栅极及MOS晶体管的形成方法，包括以下步骤：提供半导体衬底，所述半导体衬底上依次形成有牺牲氧化层和多晶硅栅极，所述多晶硅栅极两侧的半导体衬底上具有侧墙，所述侧墙包含依次位于多晶硅栅极两侧的氧化硅层和氮化硅层；在所述半导体衬底上形成层间介质层，所述层间介质层的表面与多晶硅栅极及侧墙顶部齐平；去除部分多晶硅栅极，形成浅沟槽；去除部分宽度侧墙，增大浅沟槽开口；去除剩余多晶硅栅极，形成沟槽；向沟槽内填充满金属材料，并研磨至露出层间介质层，形成金属栅极。本发明形成的半导体器件有效防止形成的金属栅极内部产生空洞的问题，提高半导体器件的电性能和可靠性。
Description
技术领域
本发明涉及半导体制备工艺，特别是一种金属栅极及MOS晶体管的形成方法。
背景技术
随着半导体器件的特征尺寸越来越小，相应的核心器件所占用面积也相应减小，导致单位面积的能量密度大幅增高，漏电问题更加凸显，功耗也随之增大。因此在45纳米以下的工艺中，传统的以二氧化硅为材料的栅极介质层的工艺已遇到瓶颈，无法满足半导体器件的工艺要求；为解决上述瓶颈，目前采用高介电常数(高k：k值大于等于10)介质材料作为栅介质层，然后，形成以金属为材料的栅极以减小漏电，使功耗得到很好的控制。
目前制备金属栅极的工艺主要有两种方法，分别是“先栅极”和“后栅极”。“后栅极”又称为可替换栅极(以下简称RMG)，使用该工艺时高介电常数栅介质层无需经过高温步骤，所以阈值电压VT偏移很小，芯片的可靠性更高。因此，RMG工艺得到更广泛的应用。美国专利US7091118介绍了一种金属栅极的制备方法，其工艺流程主要如下：如图1所示，首先在半导体衬底1上形成多晶硅栅极结构，所述多晶硅栅极结构包括牺牲氧化层2、侧墙3和多晶硅栅极4，所述侧墙3包括氧化硅层31、氮化硅层32；在半导体衬底1上形成层间介质层5，研磨所述层间介质层5直至露出多晶硅栅极4，使得层间介质层5的表面与多晶硅栅极4及侧墙3顶部齐平。如图2所示，去除多晶硅栅极4和牺牲氧化层2至露出半导体衬底1，形成沟槽。如图3所示，在沟槽内侧壁及底部形成阻挡层6。如图4所示，向沟槽内填充满金属材料，并研磨至露出层间介质层5，形成金属栅极7。
上述工艺制备的金属栅极，很容易在金属栅极7中出现空洞8(图4所示)，影响栅极的电性能，从而引起半导体器件的可靠性问题。
发明内容
本发明解决的问题是提供一种金属栅极及MOS晶体管的形成方法，解决现有工艺制备过程中在金属栅极内部形成空洞，引起金属栅极电性能不稳定的问题。
为解决上述问题，本发明采用如下技术方案：
一种金属栅极的形成方法，包括以下步骤：提供半导体衬底，所述半导体衬底上依次形成有牺牲氧化层和多晶硅栅极，所述多晶硅栅极两侧的半导体衬底上具有侧墙；在所述半导体衬底上形成层间介质层，所述层间介质层的表面与多晶硅栅极及侧墙顶部齐平；去除部分多晶硅栅极，形成浅沟槽；去除部分宽度侧墙，增大浅沟槽开口；去除剩余多晶硅栅极，形成沟槽；向沟槽内填充满金属层，形成金属栅极。
可选的，所述去除部分宽度侧墙采用的方法为干法刻蚀法或湿法刻蚀法。
可选的，所述干法刻蚀法为反应离子刻蚀法。
可选的，所述反应离子刻蚀法采用的气体为CHF3、CH2F2或CH3F，刻蚀速率为：100～500埃/分钟，刻蚀氮化硅层与氧化硅层的速率比大于20∶1。
可选的，所述湿法刻蚀法采用热磷酸，温度120～160℃，浓度为85％，刻蚀速率为40～100埃/分钟，刻蚀氮化硅层与氧化硅层的速率比大于50∶1。
可选的，所述去除部分多晶硅栅极的去除厚度为30～200埃。
可选的，所述沟槽开口增大1～10纳米。
可选的，所述去除部分多晶硅栅极和去除剩余多晶硅栅极的方法为反应离子刻蚀法。
可选的，所述去除部分多晶硅栅极和去除剩余多晶硅栅极的方法采用四甲基氢氧化铵溶液，浓度为2～4％，温度为50～90℃，刻蚀速率为100～3000埃/分钟，刻蚀多晶硅与氧化硅的速率比大于100∶1。
可选的，所述金属层的材料是铝、铜、镍、铬、钨、钛、钛钨、钽和镍铂中的一种或其组合。
可选的，在形成金属栅极之前还包括：在沟槽内的半导体衬底上形成栅介质层。
可选的，所述栅介质层的材料为高k材料。
可选的，所述高k材料为HfSiO、HfO2、HfZrO和HfLaO中的一种或其组合。
一种MOS晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底上依次形成有牺牲氧化层和多晶硅栅极，所述多晶硅栅极两侧的半导体衬底上具有侧墙；在多晶硅栅极和侧墙两侧形成源/漏极；在所述半导体衬底上形成层间介质层，所述层间介质层的表面与多晶硅栅极及侧墙顶部齐平；去除部分多晶硅栅极，形成浅沟槽；去除部分宽度侧墙，增大浅沟槽开口；去除剩余多晶硅栅极，形成沟槽；向沟槽内填充满金属层，形成金属栅极。
与现有技术相比，本发明具有以下优点：
通过先去除部分多晶硅栅极，形成浅沟槽；接着去除部分宽度侧墙，增大浅沟槽的开口；然后再去除剩余的多晶硅栅极和牺牲氧化层，形成沟槽；向沟槽内填充满金属层，形成金属栅极。由于沟槽的开口扩大了，因此在填充金属材料时，能够使金属材料更充分地充满沟槽，避免了形成的金属栅极内部出现空洞，影响金属栅极电性能的稳定性，从而提高半导体器件的可靠性。
附图说明
图1至图4是现有技术形成金属栅极的示意图；
图5为本发明的金属栅极形成方法具体实施例流程示意图；
图6至图12为本发明形成金属栅极的具体实施例示意图；
图13至图19为本发明形成MOS晶体管的具体实施例示意图。
具体实施方式
发明人发现现有工艺在制备金属栅极过程中，很容易在金属栅极内部产生空洞，其原因在于目前制备的金属栅极，其深宽比很高，相应的栅极沟槽深宽比也很高，使得在向沟槽内填充金属材料时，宽度方向比深度方向更快被填充满，因此，很容易发生沟槽开口处宽度方向已经填满封住，但沟槽的深度方向仍未填满，从而在形成的金属栅极内部留下空洞，导致金属栅极的电性能不稳定。
针对上述问题，发明人提出了一种解决方案，具体为：如图5所示，执行步骤S11，提供半导体衬底，所述半导体衬底上依次形成有牺牲氧化层和多晶硅栅极，所述多晶硅栅极两侧的半导体衬底上具有侧墙；执行步骤S12，在所述半导体衬底上形成层间介质层，所述层间介质层的表面与多晶硅栅极及侧墙顶部齐平；执行步骤S13，去除部分多晶硅栅极，形成浅沟槽；执行步骤S14，去除部分宽度侧墙，增大浅沟槽开口；执行步骤S15，去除剩余多晶硅栅极，形成沟槽；执行步骤S16，向沟槽内填充满金属层，形成金属栅极。
发明提供的技术方案，是通过先去除一部分多晶硅栅极，形成浅沟槽；然后去除部分宽度侧墙，使得沟槽的开口增大；然后再去除剩余的多晶硅栅极，形成沟槽；向沟槽内填充满金属层，并研磨金属层至露出层间介质层，形成金属栅极。由于去除部分宽度侧墙后，用于填充金属层的沟槽开口变大了，使得在填充金属材料过程中，开口处不会很快被填满封住，从而保证在沟槽深度方向能够持续填充金属材料直至填充满，避免了形成的金属栅极内部产生空洞，提高了金属栅极的电性能。
下面结合附图对本发明的具体实施方式做详细的说明。
第一实施例
图6至图12为本发明具体实施例示意图。如图6所示，提供半导体衬底61；在所述半导体衬底61上依次形成有牺牲氧化层62和多晶硅栅极63，具体形成多晶硅栅极的工艺如下：在半导体衬底61上形成牺牲氧化层62；在牺牲氧化层62上形成多晶硅层，在所述多晶硅层上形成第一光刻胶层(未示出)，经过曝光显影后，定义出栅极图形；以所述第一光刻胶层为掩膜，沿栅极图形刻蚀多晶硅层和牺牲氧化层62至露出半导体衬底61。
本实施例中，所述牺牲氧化层62的材料为含硅氧化物，采用炉管热氧化的方法形成。
如图7所示，在所述多晶硅栅极63两侧的半导体衬底61上形成侧墙64，所述侧墙64包含依次位于多晶硅栅极63两侧的氧化硅层641和氮化硅层642，具体形成工艺如下：用化学气相沉积法在半导体衬底61上形成包围多晶硅栅极63的氧化硅层641；用化学气相沉积法在氧化硅层641上形成氮化硅层642；然后采用回蚀法刻蚀氮化硅层642和氧化硅层641，去除半导体衬底61上的氮化硅层642和氧化硅层641，保留多晶硅栅极63两侧的氧化硅层641和氮化硅层642。
如图8所示，在所述半导体衬底61上形成层间介质层65，所述层间介质层65的表面与多晶硅栅极63及侧墙64顶部齐平，具体形成工艺如下：用化学气相沉积法在半导体衬底61上形成层间介质层65，所述层间介质层65覆盖多晶硅栅极63及侧墙64；采用化学机械研磨工艺对层间介质层65进行平坦化至露出多晶硅栅极63及侧墙64顶部。
本实施例中，所述层间介质层65的材料为含硅氧化物，形成所述层介质层65的方法为高密度等离子(HDP：high density plasma)生长方法或高深宽比(HARP：high aspect ratio process)生长方法。
如图9所示，去除部分多晶硅栅极63，形成浅沟槽；所述多晶硅栅极63去除的厚度为30～200埃。
本实施例中，去除部分多晶硅栅极63采用反应离子刻蚀法(RIE：ReactionIon Etching)，选用的气体为溴化氢气体。作为另一实例，去除部分多晶硅栅极63采用湿法刻蚀法，选用四甲基氢氧化铵溶液，浓度为2～4％，温度为50～90℃，刻蚀速率为100～3000埃/分钟，刻蚀多晶硅与氧化硅的速率比大于100∶1。
如图10所示，去除部分宽度侧墙64，增大浅沟槽开口；所述浅沟槽开口增大1～10纳米。
本实施例中，去除部分宽度侧墙64的方法为干法刻蚀法或湿法刻蚀法。其中，如采用干法刻蚀法去除部分宽度侧墙64的话，可以采用反应离子刻蚀法(RIE)，其采用的气体为CHF3、CH2F2或CH3F，刻蚀速率为：100～500埃/分钟，刻蚀氮化硅层与氧化硅层的速率比大于20∶1。如采用湿法刻蚀法，则采用热磷酸，温度120～160℃，浓度为85％，刻蚀速率为40～100埃/分钟，刻蚀氮化硅层与氧化硅层的速率比大于50∶1。
继续参考图10，去除部分宽度侧墙64后，在浅沟槽开口处形成斜坡10，也即增大了浅沟槽的开口，所述浅沟槽开口增大1～10纳米。
本实施例中，先去除部分多晶硅栅极63，形成浅沟槽；再去除部分宽度侧墙64，可以使得去除部分宽度侧墙64时，在侧墙64顶部形成的斜坡10，向浅沟槽内倾斜，即浅沟槽开口呈现V型形状，利于后续的金属材料填充。
如图11所示，去除剩余的多晶硅栅极63和牺牲氧化层62至露出半导体衬底61，形成沟槽。
本实施例中，去除剩余多晶硅栅极63的方法为干法刻蚀法或湿法刻蚀法。去除牺牲氧化层62的方法为干法刻蚀法，如采用含氟的气体CF4、CHF3或C2F6进行刻蚀。
本实施例中，根据实际需要，也可以不去除牺牲氧化层62。
本实施例中，去除部分宽度侧墙64也可以在去除全部多晶硅栅极63后进行，只要去除部分宽度侧墙64时，刻蚀气体或溶液不会损伤半导体衬底61即可。换句话说，本实施例中，可以先多晶硅栅极63，形成沟槽；再去除部分宽度侧墙64，然后去除牺牲氧化层，同样可以增大沟槽开口，从而有利于后续的金属栅极的形成质量。
如图12所示，在沟槽内形成栅介质层12和金属栅极14。具体形成工艺如下：在沟槽底部的半导体衬底61上形成栅介质层12；然后，在层间介质层65和侧墙64上形成金属层，所述金属层填充满沟槽；用化学机械研磨法研磨金属层至露出层间介质层65和侧墙64表面，形成金属栅极14。
作为另一实例，在形成完栅介质层12后还可以形成以TiN、TaN、TiAl、Ti为材料的扩散阻挡层，防止后续形成的金属栅极14的金属离子扩散至层间介质层65中。
本实施例中，所述栅介质层12为高k材料，具体可以选自HfSiO、HfZrO，HfLaO，HfO2的一种或其组合。形成栅介质层12的方法为化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)或物理气相沉积(PVD)。
本实施例中，金属栅极14的材料可以是铝、铜、镍、铬、钛、钛钨、钽和镍铂中的一种或其组合。金属栅极14的形成也采用常规的沉积工艺处理，如化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、蒸发、化学溶液沉积及原子层沉积(ALD)、或物理气相沉积(PVD)。
本实施例中，在形成金属栅极14的过程中，由于先刻蚀去掉一部分宽度侧墙64，使侧墙64顶部形成斜坡10，扩大沟槽的开口，使得后续形成金属层时，金属材料能够充分填充满沟槽，避免形成的金属栅极内部产生空洞，从而提高了金属栅极的电性能及半导体器件的可靠性。
第二实施例
图13至图19为本发明形成MOS晶体管的实施例示意图。
如图13所示，提供半导体衬底200，在所述半导体衬底200上依次形成有牺牲氧化层204和多晶硅栅极206；在多晶硅栅极两侧的半导体衬底200内形成有浅掺杂区202。
具体形成工艺如下：用热氧化法在半导体衬底200上形成一层牺牲氧化层204，在牺牲氧化层204上形成第一光刻胶层(未示出)；经过曝光显影，定义出n阱或p阱图形；以第一光刻胶层为掩膜，采用离子注入法对半导体衬底200进行掺杂，形成MOS阱(未示出)；去除第一光刻胶层，在牺牲氧化层204上形成多晶硅层；在多晶硅层上形成第二光刻胶层(未示出)，经曝光显影，定义出栅极图形；沿栅极图形刻蚀多晶硅层和牺牲氧化层204至露出半导体衬底200，形成多晶硅栅极206；然后，以多晶硅栅极206为掩膜，向半导体衬底200内进行离子注入，形成浅掺杂区202。
如图14所示，在多晶硅栅极206两侧的半导体衬底200上形成侧墙208，所述侧墙208包含依次位于多晶硅栅极206两侧的氧化硅层2081和氮化硅层2082；以侧墙208及多晶硅栅极206为掩膜，向两侧的半导体衬底200内注入离子，形成源极210和漏极211，所述源极210和漏极211的掺杂深度比浅掺杂漏区212(LDD)深。
如图15所示，在所述半导体衬底200上形成层间介质层214，所述层间介质层214表面与多晶硅栅极206和侧墙208顶部齐平。具体形成工艺如第一实施例所述。
如图16所示，去除部分多晶硅栅极206，形成浅沟槽；所述多晶硅栅极206去除的厚度为30～200埃。
本实施例中，去除部分多晶硅栅极206采用反应离子刻蚀法(RIE：Reaction Ion Etching)，选用的气体为溴化氢气体。作为另一实例，去除部分多晶硅栅极206采用湿法刻蚀法，选用四甲基氢氧化铵溶液，浓度为2～4％，温度为50～90℃，刻蚀速率为100～3000埃/分钟，刻蚀多晶硅与氧化硅的速率比大于100∶1。
如图17所示，去除部分宽度侧墙208，使侧墙208顶部形成斜坡310，增大浅沟槽的开口；所述浅沟槽开口增大1～10纳米。
本实施例中，去除部分宽度侧墙208的方法为干法刻蚀法或湿法刻蚀法。其中，如采用干法刻蚀法去除部分宽度侧墙208的话，可以采用反应离子刻蚀法(RIE)，其采用的气体为CHF3、CH2F2或CH3F，刻蚀速率为：100～500埃/分钟，刻蚀氮化硅层与氧化硅层的速率比大于20∶1。如采用湿法刻蚀法，则采用热磷酸，温度120～160℃，浓度为85％，刻蚀速率为40～100埃/分钟，刻蚀氮化硅层与氧化硅层的速率比大于50∶1。
如图18所示，去除剩余的多晶硅栅极206和牺牲氧化层204至露出半导体衬底200，形成沟槽。
本实施例中，去除剩余多晶硅栅极的方法为干法刻蚀法或湿法刻蚀法。具体如第一实施例所述。所述牺牲氧化层204可以根据实际需要保留。
本实施例中，去除部分宽度侧墙208也可以在去除全部多晶硅栅极206后进行，只要去除部分宽度侧墙208时，刻蚀气体或溶液不会损伤半导体衬底200即可。换句话说，本实施例中，可以先多晶硅栅极206，形成沟槽；再去除部分宽度侧墙208，然后去除牺牲氧化层，同样可以增大沟槽开口，从而有利于后续的金属栅极的形成质量。
如图19所示，在沟槽内形成栅介质层312和金属栅极314。具体形成工艺如第一实施例所述。
作为另一实例，在形成完栅介质层312后还可以形成以TiN、TaN、TiAl、Ti为材料的扩散阻挡层，防止后续形成的金属栅极314的金属离子扩散至层间介质层214中。
本实施例中，所述栅介质层312为高k材料，具体可以选自HfSiO、HfZrO，HfLaO，HfO2的一种或其组合。形成栅介质层312的方法如第一实施例所述。
本实施例中，金属栅极314的材料可以是铝、铜、镍、铬、钛、钛钨、钽和镍铂中的一种或其组合。金属栅极314的形成也采用常规的沉积工艺处理。
本实施例中，在形成MOS晶体管的过程中，由于先刻蚀去掉一部分宽度侧墙208，使侧墙208顶部形成斜坡310，扩大沟槽的开口，使得后续形成金属层时，金属材料能够充分填充满沟槽，避免形成的金属栅极内部产生空洞，从而提高了金属栅极的电性能及半导体器件的可靠性。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动和修改，因此本发明的保护范围应当以权力要求所限定的范围为准。
Claims (14)
1.一种金属栅极的形成方法，其特征在于，包括以下步骤：
提供半导体衬底，所述半导体衬底上依次形成有牺牲氧化层和多晶硅栅极，所述多晶硅栅极两侧的半导体衬底上具有侧墙；
在所述半导体衬底上形成层间介质层，所述层间介质层的表面与多晶硅栅极及侧墙顶部齐平；
去除部分多晶硅栅极，形成浅沟槽；
去除部分宽度侧墙，增大浅沟槽开口；
去除剩余多晶硅栅极，形成沟槽；
向沟槽内填充满金属层，形成金属栅极。
2.根据权利要求1所述的形成方法，其特征在于，所述去除部分宽度侧墙采用的方法为干法刻蚀法或湿法刻蚀法。
3.根据权利要求2所述的形成方法，其特征在于，所述干法刻蚀法为反应离子刻蚀法。
4.根据权利要求3所述的形成方法，其特征在于，所述反应离子刻蚀法采用的气体为CHF3、CH2F2或CH3F，刻蚀速率为：100～500埃/分钟，刻蚀氮化硅层与氧化硅层的速率比大于20∶1。
5.根据权利要求2所述的形成方法，其特征在于，所述湿法刻蚀法采用热磷酸，温度120～160℃，浓度为85％，刻蚀速率为40～100埃/分钟，刻蚀氮化硅层与氧化硅层的速率比大于50∶1。
6.根据权利要求1所述的形成方法，其特征在于，所述去除部分多晶硅栅极的去除厚度为30～200埃。
7.根据权利要求1所述的形成方法，其特征在于，所述沟槽开口增大1～10纳米。
8.根据权利要求1所述的形成方法，其特征在于，所述去除部分多晶硅栅极和去除剩余多晶硅栅极的方法为反应离子刻蚀法。
9.根据权利要求1所述的形成方法，其特征在于，所述去除部分多晶硅栅极和去除剩余多晶硅栅极的方法采用四甲基氢氧化铵溶液，浓度为2～4％，温度为50～90℃，刻蚀速率为100～3000埃/分钟，刻蚀多晶硅与氧化硅的速率比大于100∶1。
10.根据权利要求1所述的形成方法，其特征在于，所述金属层的材料是铝、铜、镍、铬、钨、钛、钛钨、钽和镍铂中的一种或其组合。
11.根据权利要求1所述的形成方法，其特征在于，在形成金属栅极之前还包括：在沟槽内的半导体衬底上形成栅介质层。
12.根据权利要求11所述的形成方法，其特征在于，所述栅介质层的材料为高k材料。
13.根据权利要求12所述的形成方法，其特征在于，所述高k材料为HfSiO、HfO2、HfZrO和HfLaO中的一种或其组合。
14.一种MOS晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上依次形成有牺牲氧化层和多晶硅栅极，所述多晶硅栅极两侧的半导体衬底上具有侧墙；
在多晶硅栅极和侧墙两侧形成源/漏极；
在所述半导体衬底上形成层间介质层，所述层间介质层的表面与多晶硅栅极及侧墙顶部齐平；
去除部分多晶硅栅极，形成浅沟槽；
去除部分宽度侧墙，增大浅沟槽开口；
去除剩余多晶硅栅极，形成沟槽；
向沟槽内填充满金属层，形成金属栅极。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107017167A (zh) * | 2017-03-01 | 2017-08-04 | 上海华虹宏力半导体制造有限公司 | 具有屏蔽栅的沟槽栅器件的制造方法 |
| CN107958927A (zh) * | 2017-11-22 | 2018-04-24 | 上海华力微电子有限公司 | 一种金属栅填充的改善方法 |
| CN109300790A (zh) * | 2017-07-24 | 2019-02-01 | 格芯公司 | 具有牺牲多晶硅层的接触蚀刻停止层 |
| CN113299767A (zh) * | 2021-05-21 | 2021-08-24 | 江苏东海半导体科技有限公司 | 一种沟槽型肖特基器件及其制造方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1499646A (zh) * | 2002-10-28 | 2004-05-26 | ��ʽ���綫֥ | 半导体器件和半导体器件的制造方法 |
| US20050148130A1 (en) * | 2003-12-29 | 2005-07-07 | Doczy Mark L. | Method for making a semiconductor device that includes a metal gate electrode |
| US7091118B1 (en) * | 2004-11-16 | 2006-08-15 | Advanced Micro Devices, Inc. | Replacement metal gate transistor with metal-rich silicon layer and method for making the same |
| JP2007134432A (ja) * | 2005-11-09 | 2007-05-31 | Sony Corp | 半導体装置およびその製造方法 |
| US20080265322A1 (en) * | 2007-04-24 | 2008-10-30 | Chin-Hsiang Lin | Metal oxide semiconductor transistor with y shape metal gate and fabricating method thereof |
| CN101714527A (zh) * | 2008-10-06 | 2010-05-26 | 台湾积体电路制造股份有限公司 | 半导体元件的制造方法 |
-
2011
- 2011-03-07 CN CN2011100552164A patent/CN102683190A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1499646A (zh) * | 2002-10-28 | 2004-05-26 | ��ʽ���綫֥ | 半导体器件和半导体器件的制造方法 |
| US20050148130A1 (en) * | 2003-12-29 | 2005-07-07 | Doczy Mark L. | Method for making a semiconductor device that includes a metal gate electrode |
| US7091118B1 (en) * | 2004-11-16 | 2006-08-15 | Advanced Micro Devices, Inc. | Replacement metal gate transistor with metal-rich silicon layer and method for making the same |
| JP2007134432A (ja) * | 2005-11-09 | 2007-05-31 | Sony Corp | 半導体装置およびその製造方法 |
| US20080265322A1 (en) * | 2007-04-24 | 2008-10-30 | Chin-Hsiang Lin | Metal oxide semiconductor transistor with y shape metal gate and fabricating method thereof |
| CN101714527A (zh) * | 2008-10-06 | 2010-05-26 | 台湾积体电路制造股份有限公司 | 半导体元件的制造方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107017167A (zh) * | 2017-03-01 | 2017-08-04 | 上海华虹宏力半导体制造有限公司 | 具有屏蔽栅的沟槽栅器件的制造方法 |
| CN109300790A (zh) * | 2017-07-24 | 2019-02-01 | 格芯公司 | 具有牺牲多晶硅层的接触蚀刻停止层 |
| CN109300790B (zh) * | 2017-07-24 | 2021-11-02 | 格芯(美国)集成电路科技有限公司 | 具有牺牲多晶硅层的接触蚀刻停止层 |
| CN107958927A (zh) * | 2017-11-22 | 2018-04-24 | 上海华力微电子有限公司 | 一种金属栅填充的改善方法 |
| CN107958927B (zh) * | 2017-11-22 | 2020-01-21 | 上海华力微电子有限公司 | 一种金属栅填充的改善方法 |
| CN113299767A (zh) * | 2021-05-21 | 2021-08-24 | 江苏东海半导体科技有限公司 | 一种沟槽型肖特基器件及其制造方法 |
| CN113299767B (zh) * | 2021-05-21 | 2022-04-08 | 江苏东海半导体股份有限公司 | 一种沟槽型肖特基器件及其制造方法 |
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