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CN1503335A - 半导体器件的制造方法 - Google Patents

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Abstract

提供一种半导体器件的制造方法，可以抑制因硅化物的形成而使漏电流增加。将抑制硅化物反应的杂质(抑制杂质)、例如锗从其上面导入源漏区16、36。接着，在源漏区16、36中，使比抑制杂质分布的区域50还浅的区域变成硅化物，在源漏区16、36形成硅化物膜51。通过这样使比抑制杂质分布的区域50还浅的区域变成硅化物，可以抑制硅化物反应向变成硅化物的区域的下方进行，可以降低源漏区16、36和阱区之间的接合漏泄。

Description

半导体器件的制造方法
技术领域
本发明涉及具有硅化物膜的半导体器件的制造方法。
背景技术
半导体器件近年来趋于高集成化，1个芯片装有很多的元件。这些元件的大部分是MOS晶体管，在MOS晶体管中，有流过电子的nMOS晶体管(负MOS晶体管)和流过空穴的pMOS晶体管(正MOS晶体管)。在半导体器件中，通过将这些极性不同的晶体管组合来构成电路。
在先有的MOS晶体管中，为了降低源漏区和栅极的电阻，在其上形成硅化物膜。一般，硅化物膜通过直接使源漏区和栅极变成硅化物来形成。当使栅极变成硅化物时，因在其下面形成栅极绝缘膜，故变成硅化物的反应不会越过该栅极绝缘膜而到达半导体衬底，所以，不会有问题，但是，当使源漏区变成硅化物时，因变成硅化物的反应向半导体衬底的纵深方向进行，故有必要将源漏区深度设定得足够深以防止结漏电流的增加。而且，这也是妨碍半导体器件微型化的主要原因。
因此，在下述专利文献中1中提出了一种技术，将抑制硅化物反应的原子(以后，简称为‘抑制原子’)导入源漏区，使源漏区的硅化物膜形成得比栅极的硅化物膜薄，由此，实现半导体器件的微型化。
在专利文献1记载的技术中，作为抑制原子，使用氟原子、氮原子或氧原子，将这些原子导入源漏区的表面付近，由此，抑制源漏区的硅化物反应。
再有，在下述专利文献中2中记载了一种技术，以降低源漏区的电阻为目的，在源漏区上形成硅锗(SiGe)层，再使该硅锗层变成硅化物。
【专利文献1】
特开平11-111980号公报
【专利文献2】
特开平2001-53027号公报
在专利文献1记载的先有技术中，将抑制原子导入到源漏区的表面付近，然后，使所有导入了抑制原子的区域变成硅化物(参照专利文献1的图1、8)。因此，硅化物反应在半导体衬底的纵深方向局部进行，硅化物在结的付近形成，增大了结漏电流。下面，具体说明该问题。
例如，硅化物反应经常使用的高熔点金属钴(Co)通过在500℃左右进行退火，变成CoSi或Co2Si混合的硅化物金属化合物。因象CoSi或Co2Si那样的钴原子和1个硅原子化合后的单硅化钴的电阻高，故通常通过进而在700℃以上进行退火，使单硅化钴产生相变，而变成低电阻的CoSi2。
在从CoSi或Co2Si等单硅化钴向CoSi2变化的反应过程中，还需要硅，但CoSi和Co2Si向CoSi2变化所要的硅原子数不同，反应速度产生差异。因此，CoSi2的硅化物粒子的大小因单硅化物的种类或相邻硅化物的生长途径而异。结果，当单硅化物被生长快的颗粒包围时，在局部区域，硅的供给只在衬底的一个方向，硅化物反应直进行到半导体衬底的深部，硅化物的生长一直达到结的附近。
在专利文献1记载的技术中，利用导入的氮原子等抑制硅化物反应，但最终所有导入了抑制原子的区域都变成硅化物了。因而在变成硅化物的区域的下方不存在抑制原子。因此，基于上述理由，直到硅化物区的下方，进行局部硅化物反应，引起结漏电流的增大。
此外，近年来，由于半导体器件的微型化，SOI(硅绝缘)衬底的硅层变薄，硅化物膜和硅层的厚度差变小。因此，当使在SOI衬底的硅层上形成的源漏区变成硅化物时，存在的硅比变成硅化物的区域的下方还多，故向栅极下方的沟道区生长大量的硅化物，使源漏间的漏电流增大。
再有，即使在将专利文献1记载的技术应用于SOI衬底的情况下，因抑制原子只向源漏区的露出面的下方导入，故当从上面开始使源漏区变成硅化物时，会产生同样的问题。
发明内容
因此，本发明是鉴于上述问题提出的，其目的在于提供一种半导体器件的制造方法，可以抑制因硅化物的形成引起的漏电流的增加。
本发明的半导体器件的制造方法包括：(a)在其上面具有第1导电型的第1杂质区和第2导电型的第2杂质区，且上述第2杂质区设在上述第1杂质区的上面的准备半导体衬底的工序；(b)将抑制硅化物反应的杂质从其上面导入上述第2杂质区的工序；(c)在上述工序(b)之后，在上述第2杂质区中，从其上面开始，使比用上述工序(b)导入的上述杂质分布的区域的下限还浅的区域变成硅化物的工序。
此外，本发明的另一半导体器件的制造方法包括：(a)准备具有绝缘层和在上述绝缘层上设置的半导体层的SOI衬底的工序；(b)在上述半导体层的上面形成源漏区，同时，在与上述源漏区相邻的上述半导体层的上面形成侧面具有侧壁的的栅极结构的工序；(c)从上述SOI衬底的上方向上述源漏区导入抑制硅化物反应的杂质的工序；(d)在上述工序(c)之后，从其上面使上述源漏区变成硅化物的工序，在上述部分源漏区上还设置上述侧壁，在上述工序(c)中，不仅向上述源漏区的露出的表面的下方，还向上述侧壁的下方导入上述杂质。
附图说明
图1是按工程顺序示出本发明实施例1的半导体器件的制造方法的剖面图。
图2是按工程顺序示出本发明实施例1的半导体器件的制造方法的剖面图。
图3是按工程顺序示出本发明实施例1的半导体器件的制造方法的剖面图。
图4是按工程顺序示出本发明实施例1的半导体器件的制造方法的剖面图。
图5是按工程顺序示出本发明实施例1的半导体器件的制造方法的剖面图。
图6是按工程顺序示出本发明实施例1的半导体器件的制造方法的剖面图。
图7是按工程顺序示出本发明实施例1的半导体器件的制造方法的剖面图。
图8是按工程顺序示出本发明实施例1的半导体器件的制造方法的剖面图。
图9是按工程顺序示出本发明实施例1的半导体器件的制造方法的剖面图。
图10是示出本发明实施例1的半导体器件的结构的剖面图。
图11是表示半导体衬底中的锗的浓度分布的图。
图12是按工程顺序示出本发明实施例1的半导体器件的制造方法的剖面图。
图13是按工程顺序示出本发明实施例1的半导体器件的制造方法的剖面图。
图14是按工程顺序示出本发明实施例1的半导体器件的制造方法的变形例的剖面图。
图15是按工程顺序示出本发明实施例1的半导体器件的制造方法的变形例的剖面图。
图16是按工程顺序示出本发明实施例1的半导体器件的制造方法的变形例的剖面图。
图17是按工程顺序示出本发明实施例1的半导体器件的制造方法的变形例的剖面图。
图18是按工程顺序示出本发明实施例2的半导体器件的制造方法的剖面图。
图19是按工程顺序示出本发明实施例2的半导体器件的制造方法的剖面图。
图20是按工程顺序示出本发明实施例2的半导体器件的制造方法的剖面图。
图21是按工程顺序示出本发明实施例2的半导体器件的制造方法的剖面图。
图22是按工程顺序示出本发明实施例2的半导体器件的制造方法的剖面图。
图23是按工程顺序示出本发明实施例2的半导体器件的制造方法的剖面图。
图24是按工程顺序示出本发明实施例2的半导体器件的制造方法的剖面图。
具体实施方式
实施例1.
图1～9、12、13是按工程顺序示出本发明实施例1的半导体器件的制造方法的剖面图。下面，参照这些图说明本实施例1的半导体器件的制造方法。
首先，如图1所示，利用众所周知的LOCOS分离技术或沟道分离技术，例如在p型硅衬底的半导体衬底1的上面形成元件分离绝缘膜2。而且，在露出的半导体衬底1上形成氧化硅膜3。
元件分离绝缘膜2例如由氧化硅膜形成，将半导体衬底1区分为形成p沟道MOS晶体管的区域(以后称作‘pMOS晶体管形成区’)和形成n沟道MOS晶体管的区域(以后称作‘nMOS晶体管形成区’)。
其次，如图2所示，在氧化硅膜3和元件分离绝缘膜2上形成使pMOS晶体管形成区开口的光致抗蚀层4，使用该光致抗蚀剂层4作为掩模，注入例如砷离子。由此，在pMOS晶体管形成区的半导体衬底1的上面形成n型阱区5，而且，再使用光致抗蚀剂层4，注入例如砷离子，在n型阱区5形成n型元件分离扩散层6，并除去光致抗蚀剂层4。
其次，在氧化硅膜3和元件分离绝缘膜2上形成使nMOS晶体管形成区开口的光致抗蚀剂层4，使用该光致抗蚀剂层4作为掩模，注入例如硼离子。由此，在nMOS晶体管形成区的半导体衬底1的上面形成p型阱区25。而且，再将光致抗蚀剂层4用作掩模，注入例如硼离子，在p型阱区25形成p型元件分离扩散层26，然后，除去光致抗蚀剂层4，再除去氧化硅膜3。
其次，在PMOS晶体管形成区和nMOS晶体管形成区的半导体衬底1上分别形成栅极结构9、29。栅极结构9形成按顺序积层栅极绝缘膜7和栅极8的结构，栅极结构29形成按顺序积层栅极绝缘膜27和栅极28的结构。各栅极绝缘膜7、27例如采用氧化硅膜，各栅极8、28例如采用多晶硅膜。下面，具体说明栅极结构9、29的形成方法。
首先，对半导体衬底1上面露出的部分例如进行湿氧化，再在pMOS晶体管形成区和nMOS晶体管形成区的半导体衬底1上形成例如膜厚为3.0nm的氧化硅膜。接着，利用例如LPCVD(减压CVD)法在氧化硅膜上形成膜厚为50～250nm的多晶硅膜。
其次，使用照相制版技术，在多晶硅膜上形成具有规定的开口图案的光致抗蚀剂层(未图示)，使用该光致抗蚀剂层作为掩模，对多晶硅膜和氧化硅膜进行腐蚀。接着，除去光致抗蚀剂层。由此，在pMOS晶体管形成区形成栅极8和栅极绝缘膜7，在nMOS晶体管形成区形成栅极28和栅极绝缘膜27，完成栅极结构9、29。
其次，如图5所示，在半导体衬底1和元件分离绝缘膜2上形成使pMOS晶体管形成区开口的光致抗蚀剂层4。接着，使用光致抗蚀剂层4和栅极结构9作为掩模，例如注入硼离子，然后，除去光致抗蚀剂层4。由此，在pMOS晶体管形成区的半导体衬底1的上面，具体地说，在n型阱区5的上面形成作为p型杂质区的p型扩展区11。
形成p型扩展区11时使用的加速能量和离子注入浓度由各代半导体器件要求的扩展区深度或电阻值决定。在本实施例中，假设是引线宽度为0.18μm这一代半导体器件，加速能量例如为1～2keV，浓度例如是1×1019～5×1019/cm3。在该条件下，形成从半导体衬底1的上面算起深度为60nm的p型扩展区11。
其次，使用斜离子注入法，在p型扩展区11的周围配置导电类型与此相反的n型杂质层10。在本实施例中，例如，对半导体衬底1的表面，以20～45度的角度、100～130keV的加速能量、1×1018～5×1018/cm3的浓度进行砷离子注入。
其次，如图6所示，在半导体衬底1和元件分离绝缘膜2上形成使nMOS晶体管形成区开口的光致抗蚀剂层4。接着，使用光致抗蚀剂层4和栅极结构29作为掩模，例如注入砷离子，然后，除去光致抗蚀剂层4。由此，在nMOS晶体管形成区的半导体衬底1的上面，具体地说，在p型阱区25的上面形成作为n型杂质区的n型扩展区31。
形成n型扩展区31时使用的加速能量例如是3～5keV，浓度例如是1×1018～5×1018/cm3。在该条件下，形成从半导体衬底1的上面算起深度为60nm的n型扩展区31。
其次，使用斜离子注入法，在n型扩展区31的周围配置导电类型与此相反的p型杂质层30。在本实施例中，例如，对半导体衬底1的表面，以20～45度的角度、15～20keV的加速能量、1×1018～5×1018/cm3的浓度进行硼离子注入。
其次，按顺序在整个表面上堆积膜厚为10nm的氧化硅膜和膜厚为50nm的氮化硅膜，再利用蚀刻速度高的各向异性干蚀刻法，沿半导体衬底1的深度方向蚀刻该氧化硅膜和氮化硅膜。由此，如图7所示，在栅极结构9的侧面和一部分p型扩展区11上形成由氧化硅膜12和氮化硅膜13构成的双层结构的侧壁14。同时，在栅极结构29的侧面和一部分n型扩展区31上形成由氧化硅膜32和氮化硅膜33构成的双层结构的侧壁34。
其次，如图8所示，在n型阱区5和p型阱区25的上面分别形成p型杂质区15和n型杂质区35。具体地说，首先，在半导体衬底1和元件分离绝缘膜2上形成使pMOS晶体管形成区开口的光致抗蚀剂层(未图示)。接着，使用光致抗蚀剂层、栅极结构9和侧壁14作为掩模，例如以3～5keV的加速能量、2×1020～6×1020/cm3的浓度注入硼离子。然后，除去光致抗蚀剂层。由此，在n型阱区5的上面形成杂质浓度比p型扩展区11还高的p型杂质区15。
其次，在半导体衬底1和元件分离绝缘膜2上形成使nMOS晶体管形成区开口的光致抗蚀剂层(未图示)。接着，使用光致抗蚀剂层、栅极结构29和侧壁34作为掩模，例如以40～60kev的加速能量、2×1020～6×1020/cm3的浓度注入砷离子。由此，在p型阱区25的上面形成杂质浓度比n型扩展区31还高的n型杂质区35。
通过上述工序，在pMOS晶体管形成区的半导体衬底1的上面，具体地说，在n型阱区5的上面设置分别由p型扩展区11和p型杂质区15构成、相互之间形成规定的距离的多个源漏区16。接着，在相邻的源漏区16之间的半导体衬底1的上面设置栅极结构9。换言之，在分别和相邻源漏区16相邻的半导体衬底1的上面设置栅极结构9。
此外，在p型阱区25的上面设置分别由n型扩展区31和n型杂质区35构成、相互之间形成规定的距离的多个源漏区36，并在相邻的源漏区36之间的半导体衬底1的上面设置栅极结构29。
其次，如图9所示，以120keV的加速能量、5×1019/cm3的浓度，从半导体衬底1的上方注入能抑制硅化物反应的杂质(以下称作‘抑制杂质’)、例如锗。由此，从源漏区16、36和栅极8、28的上面向其导入抑制杂质。再有，在图9中，用虚线表示源漏区16、36和栅极8、28中的分布有抑制杂质的区域(以下，简称作‘分布区’)50。此外，普遍认为锗与钴或钛等的反应能量比硅高，所以用来作为抑制硅化物反应的物质。
图10是图9的局部放大图，将pMOS晶体管形成区的源漏区16及其附近的部分放大后示出。此外，图11是表示以20kev的加速能量、5×1019/cm3的浓度，从半导体衬底1的上方对其导入锗时的浓度分布的图，为了比较起见，还示出氮的浓度分布。图11(a)表示热处理前的浓度分布，图11(b)表示在1000℃下进行RTA(快速退火)热处理后的浓度分布。此外，图中的横轴表示从半导体衬底1的上面算起的深度。再有，图10所示的点划线56表示分布区域50中的抑制杂质浓度峰值的位置，斜线所示的区域57表示在下一工序中变成硅化物的区域。
如图10所示，在本实施例中，将抑制杂质的浓度峰值设定在比在下一道工序要变成硅化物的区域57还深的位置。换言之，将源漏区露出面下方的到抑制杂质浓度峰值的位置的距离a设定为比在下一道工序变成硅化物的区域57的从半导体衬底1的上面算起的深度b还大的值。再有，图9所示的结构的上面的形状反映源漏区中的抑制杂质的分布。
在本实施例中，如后面所述那样，将变成硅化物的区域57的深度b设定为50nm，所以，通过调整加速能量，将抑制杂质浓度峰值的位置设定在比b还深的位置上。如图11所示，当以20keV的加速能量注入锗时，锗的浓度峰值位于深度10nm的位置，所以，象本实施例那样，可以通过以120keV的加速能量注入锗，将该浓度峰值的深度设定为60nm。
这样一来，在本实施例中，将抑制杂质浓度峰值的位置设定在比在下一道工序变成硅化物的区域还深的位置上。再有，在本实施例中，考虑形成硅化物的区域57的深度b的离散和抑制杂质浓度分布的离散，采用某一加速能量的值，使抑制杂质浓度峰值位置的深度为60nm。此外，因如果锗杂质浓度高则容易在半导体衬底中扩散，如果低则会降低硅化物反应的抑制效果，故希望如本实施例1那样，将锗离子的注入浓度设定在源漏区的p型杂质区15或n型杂质区35形成时的离子注入浓度的10％左右。
其次，例如，在1000℃下进行高温退火，对源漏区16、36中的杂质进行再配置。由此，使从源漏区16、36的半导体衬底1的上面算起的深度变成0.9～1.3μm。这时，如上述图11(b)所示，因锗和氮不同，难以在半导体衬底1中扩散，故其浓度分布几乎不变。
其次，如图12所示，在源漏区16、36和栅极8、28中，从它们的上面算使比分布区50的下限还浅的区域变成硅化物，并在源漏区16、36和栅极8、28形成硅化物膜51。具体地说，例如利用溅射法全面堆积膜厚为10nm的钴膜。接着，进行500℃的退火，使钴和与其接触的硅进行反应。由此，在源漏区16、36和栅极8、28中，使从其上面算起的深度为50nm的区域变成硅化物。
这样一来，使比分布区50的下限还浅的区域变成硅化物，并在源漏区16、36和栅极8、28的上面形成由钴硅化物形成的膜厚为50nm的硅化物膜51。然后，除去未反应的钴膜。
因该状态下的硅化物膜51由CoSi或Co2Si等钴硅化物构成，故再进行700℃以上的退火，使单硅化物相变为CoSi2。由此，使硅化物膜51的电阻变低。
其次，如图13所示，覆盖栅极结构9、29、侧壁14、34及元件分离绝缘膜2，在半导体衬底1上形成层间绝缘膜52。层间绝缘膜52例如采用TEOS氧化膜。而且，在层间绝缘膜52上开口，形成到达源漏区16、36和栅极8、28的各硅化物膜51的接触孔(未图示)，形成充填该接触孔的接触头53。
其次，在层间绝缘膜52上形成与接触头53电连接的引线54，完成半导体器件。再有，接触头53例如由钨构成，引线54例如由铝构成。
这样，在本实施例1的半导体器件的制造方法中，向源漏区16、36导入抑制杂质，在其后的工序中，使比抑制杂质的分布区50还浅的区域变成硅化物。因此，在变成硅化物的区域的下方存在抑制杂质。所以，当使钴的单硅化物相变到更低电阻的CoSi2时，可以抑制硅化物反应向变成硅化物的区域57的下方进行，可以抑制硅化物在源漏区和阱区的结合部附近局部生长。因此，可以降低源漏区和阱区之间的结合漏电流，提高半导体器件的成品率。
进而，过去，为了使硅化物沿纵深方向快速生长而将源漏区的深度设定为较大的值，但现在没有这种必要，可以使源漏区形成得浅一些，可以实现半导体器件的微型化。
此外，在本实施例1中，因将抑制杂质浓度的峰值设定在比已变成硅化物的区域57深的位置上，故可以将已变成硅化物的区域57中的抑制杂质的浓度设定得低一些。因此，可以缓和对已变成硅化物的区域57的硅化物反应的抑制，可以在源漏区形成所要膜厚的硅化物膜。
此外，如上述图11所示，因锗难以热扩散，故只通过注入条件就能够控制杂质分布。因此，如本实施例1那样，通过使用锗作为抑制杂质，可以简单地获得所要的抑制杂质的浓度分布。
再有，在本实施例1中，使用钴膜使源漏区和栅极变成硅化物，但也可以使用钛膜使其变成硅化物。即，也可以在源漏区和栅极形成钛的硅化物。
此外，在实施例1中，为了使p沟道MOS晶体管和n沟道MOS晶体管在同一块衬底上形成而设置阱区，但是，当例如在1块衬底上只形成n沟道MOS晶体管时，也可以不设置阱区，而在导入p型杂质使整个区域都变成p型杂质区的p型半导体衬底上形成n型源漏区。
此外，也可以采用SOI衬底以代替半导体衬底1。下面，作为本实施例1的变形例，说明这种情况下的半导体器件的制造方法。再有，关于杂质的加速能量和注入浓度等详细的制造条件，因和上述内容相同故省略其说明。
图14～17是按工序顺序示出本实施例1的半导体器件的制造方法的变形例的剖面图。如图14所示，准备SOI衬底60，再在半导体层63的上面形成元件分离绝缘膜2，该SOI衬底例如是按顺序积层作为p型硅衬底的支持衬底61和称之为‘盒形氧化膜’的绝缘层62以及例如作为p型硅层的半导体层63形成的衬底。元件分离绝缘膜2将半导体层63分成pMOS晶体管形成区和nMOS晶体管形成区。
其次，如图15所示，在pMOS晶体管形成区的半导体层63的上面形成n型阱区5，在nMOS晶体管形成区的半导体层63的上面形成p型阱区25。接着，在pMOS晶体管形成区和nMOS晶体管形成区的半导体层63上分别形成栅极结构9、29。
其次，如图16所示，在n型阱区5的上面形成p型扩展区11，在该p型扩展区11的周围配置导电类型与此相反的p型杂质层10。而且，在p型阱区25的上面形成n型扩展区31，在该n型扩展区31的周围配置导电类型与此相反的p型杂质层30。
其次，在栅极结构9的侧面和一部分p型扩展区11的上面形成侧壁14，并在栅极结构29的侧面和一部分n型扩展区31的上面形成侧壁34。接着，在n型阱区5和p型阱区25的上面分别形成p型杂质区15和n型杂质区25。由此，源漏区16、36分别设在n型阱区5和p型阱区25的上面。
其次，例如从SOI衬底60的上方注入锗，向源漏区16、36和栅极8、28导入锗。接着，在例如1000℃下进行高温退火，对源漏区16、36中的杂质进行再配置。
其次，如图17所示，在源漏区16、36和栅极8、28中，从其上面开始，使比分布区域50还浅的区域变成硅化物，在源漏区16、36和栅极8、28上形成硅化物膜。接着，进行700℃以上的退火，使硅化物膜51变成低电阻。
其次，覆盖栅极结构9、29、侧壁14、34和元件分离绝缘膜2，在半导体层63上形成层间绝缘膜2，然后，依次形成接触头53和引线54，完成半导体器件。
这样，即使是在SOI衬底60上形成MOS晶体管时，也可以得到上述效果。
实施例2.
如上所述，当SOI衬底的半导体层因半导体器件的微型化而变薄、使源漏区变成硅化物时，存在硅化物向栅极下方的沟道区大大生长的问题。因此，在本实施例2中，提出一种制造方法，能够防止硅化物反应向沟道区进行。
图18～24是按工序顺序示出本实施例2的半导体器件的制造方法的剖面图。在本实施例2中，作为一个例子，说明SOI衬底的半导体层和硅化物膜以相同的厚度形成时的制造方法。
首先，如图18所示，准备SOI衬底60，再在半导体层63的上面形成元件分离绝缘膜2，该SOI衬底60是按顺序积层支持衬底61、绝缘膜62和半导体层63形成的衬底。
绝缘层62的厚度例如是100～400nm，半导体层63的厚度例如是50nm。此外，元件分离绝缘膜2将半导体层63分成pMOS晶体管形成区和nMOS晶体管形成区。
其次，如图19所示，和上述实施例1一样，在pMOS晶体管形成区的半导体层63的上面形成n型阱区5，在nMOS晶体管形成区的半导体层63的上面形成p型阱区25。接着，在pMOS晶体管形成区和nMOS晶体管形成区的半导体层63上分别形成栅极结构9、29。
其次，如图20所示，和上述实施例1一样，在n型阱区5的上面形成p型扩展区11，在该p型扩展区11的周围配置导电类型与此相反的n型杂质层10。而且，在p型阱区25的上面形成n型扩展区31，在该n型扩展区31的周围配置导电类型与此相反的p型杂质层30。
其次，在栅极结构9的侧面和一部分p型扩展区11的上面形成侧壁14，并在栅极结构29的侧面和一部分n型扩展区31的上面形成侧壁34。接着，和实施例1一样，在n型阱区5和p型阱区25的上面分别形成p型杂质区15和n型杂质区35。由此，源漏区16、36分别设在n型阱区5和p型阱区25的上面。
其次，如图21所示，例如，以120keV的加速能量、5×1019/cm3的浓度，从SOI衬底60的上方注入抑制杂质、例如锗。由此，从其上面向源漏区16、36和栅极8、28导入抑制杂质。
图22是图21的局部放大图，将pMOS晶体管形成区的源漏区16及其附近放大后示出。在图22中，用向右下方的斜线表示抑制杂质的分布区50。
如图22中的分布区50所示那样，抑制杂质不仅导入半导体层63，还导入绝缘层62。此外，不仅从源漏区16、36的露出的上表面的下方，还从侧壁14、34的下方导入抑制杂质。
进而，在本实施例2中，如表示抑制杂质浓度峰值的位置的点划线56所示那样，在源漏区露出面的下方，将抑制杂质浓度峰值的位置设定在绝缘层62内，在侧壁的下方，将抑制杂质浓度峰值的位置设定在源漏区内和绝缘层62内。即，源漏区中的抑制杂质的浓度峰值设定在侧壁的下方。
其次，例如，在1000℃下进行高温退火，对源漏区16、36中的杂质进行再配置。
其次，如图23所示，从其上面开始，使源漏区16、36和栅极8、28变成硅化物，在源漏区16、36和栅极8、28上形成硅化物膜51。具体地说，例如利用溅射法等全面堆积膜厚为10nm的钴膜。接着，进行500℃的退火，使钴和与其接触的硅进行反应。由此，在源漏区16、36和栅极8、28中，使从其上面算起的深度为50nm的区域分别变成硅化物。在本实施例2中，因半导体63的厚度设定为50nm，故在源漏区16、36的露出面的下方，使整个区域变成硅化物。然后，除去未反应的钴膜。
因该状态下的硅化物膜51由CoSi或Co2Si等钴的单硅化物构成，故再进行700℃以上的退火，使单硅化物相变到CoSi2。由此，使硅化物膜变成低电阻。
其次，如图24所示，覆盖栅极结构9、29、侧壁14、34及元件分离绝缘膜2，在半导体层63上形成层间绝缘膜52。而且，向层间绝缘膜52开有分别到达源漏区16、36和栅极8、28的各硅化物膜51的接触孔(未图示)，形成充填该接触孔的接触头53。
其次，在层间绝缘膜52上形成与接触头53电连接的引线54，完成半导体器件。
这样，在本实施例2的半导体器件的制造方法中，因向侧壁下方的源漏区导入抑制杂质，故即使SOI衬底的半导体层因微型化而变薄，当使源漏区的露出面变成硅化物时，能够抑制硅化物反应向栅极结构下方的沟道区进行。结果，可以降低源漏之间的漏电流。此外，可以防止实际沟道长度变短，可以使半导体器件更加微型化。
此外，在本实施例2中，因在源漏区露出面的下方，在源漏区的更下方，在侧壁的下方，将抑制杂质浓度峰值的位置设定在源漏区内，故可以降低源漏区露出的表面的下方区域的抑制杂质的浓度。因此，可以缓和对源漏区露出面的下方区域的硅化物反应的抑制，结果，可以抑制硅化物反应向沟道区进行，在源漏区形成所要膜厚的硅化物膜。
若按照本发明，因使比抑制硅化物反应的杂质分布的区域还浅的区域变成硅化物，故可以抑制硅化物反应向已变成硅化物的区域的下方进行。结果，可以降低第1、2杂质区之间的结合漏电流，提高半导体器件的成品率。
此外，若按照本发明的另一方面，因抑制硅化物反应的杂质还向侧壁下方的源漏区导入，故即使SOI衬底的半导体层因微型化而变薄，当使源漏区变成硅化物时，也能够抑制硅化物反应向栅极结构下方的沟道区进行。结果，可以降低源漏之间的漏电流。此外，可以防止实际沟道长度变短，从而使半导体器件更加微型化。

Claims (7)

1.一种半导体器件的制造方法，其特征在于，包括：
(a)准备在其上面具有第1导电型的第1杂质区和第2导电型的第2杂质区，且所述第2杂质区设在所述第1杂质区的上面的半导体衬底的工序；
(b)将抑制硅化物反应的杂质从其上面导入所述第2杂质区的工序；
(c)在所述工序(b)之后，在所述第2杂质区中，从其上面开始，使比用所述工序(b)导入的所述杂质分布的区域的下限还浅的区域变成硅化物的工序。
2.权利要求1记载的半导体器件的制造方法，其特征在于：在所述工序(b)中，将所述杂质浓度的峰值设定在比在所述工序(c)中已变成硅化物的区域还深的位置上。
3.权利要求1和2中任何一项记载的半导体器件的制造方法，其特征在于：在所述工序(a)中，准备所述半导体衬底，该半导体衬底在其上面还具有栅极结构，且将所述第2杂质区作为源漏区。
4.一种半导体器件的制造方法，其特征在于，包括：
(a)准备具有绝缘层和在所述绝缘层上设置的半导体层的SOI衬底的工序；
(b)在所述半导体层的上面形成源漏区，同时，在与所述源漏区相邻的所述半导体层的上面形成侧面具有侧壁的的栅极结构的工序；
(c)从所述SOI衬底的上方向所述源漏区导入抑制硅化物反应的杂质的工序；
(d)在所述工序(c)之后，从其上面使所述源漏区变成硅化物的工序，
在所述部分源漏区上还设置所述侧壁，在所述工序(c)中，不仅向所述源漏区的露出的表面的下方，还向所述侧壁的下方导入所述杂质。
5.权利要求4记载的半导体器件的制造方法，其特征在于：在所述工序(c)中，在所述源漏区的露出表面的下方，
在源漏区的更下方，在所述侧壁的下方，将所述杂质浓度峰值设定在所述源漏区内。
6.权利要求1、2、4和5中任何一项记载的半导体器件的制造方法，其特征在于：所述杂质是锗。
7.权利要求3记载的半导体器件的制造方法，其特征在于：所述杂质是锗。
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