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KR100564605B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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KR100564605B1 KR1020040002666A KR20040002666A KR100564605B1 KR 100564605 B1 KR100564605 B1 KR 100564605B1 KR 1020040002666 A KR1020040002666 A KR 1020040002666A KR 20040002666 A KR20040002666 A KR 20040002666A KR 100564605 B1 KR100564605 B1 KR 100564605B1
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이종명
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Abstract

iPVD-Ti막 및 MOCVD-TiN막으로 이루어지는 배리어막에서 MOCVD-TiN막을 형성하기 전에 iPVD-Ti막 표면을 플라즈마 분위기하에서 질화처리하거나 iPVD-Ti막 위에 iPVD 방법으로 TiN막을 형성하여 반응 방지층을 형성하는 반도체 소자의 금속 배선 형성 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 리세스 영역의 내벽을 구성하는 측벽과 상면을 가지는 절연막 패턴을 형성한다. 리세스 영역의 내벽 및 절연막 패턴의 상면에 iPVD 방법으로 Ti막을 형성한다. Ti막 중 절연막 패턴의 상면을 덮는 부분 위에 Ti막을 보호하기 위한 반응 방지층을 형성한다. 리세스 영역의 내부 및 절연막 패턴의 상면 위에 반응 방지층을 덮는 TiN막을 MOCVD 방법에 의하여 형성한다. TiN막 위에 리세스 영역 내부를 채우는 도전성 플러그를 형성한다.
배리어막, iPVD, MOCVD, 플라즈마, F 스터핑

Description

반도체 소자의 금속 배선 형성 방법{Method for forming metal wiring layer of semiconductor device}
도 1a 내지 도 1f는 본 발명의 제1 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2a 내지 도 2f는 본 발명의 제2 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판, 110: 절연막 패턴, 120: Ti막, 124: 반응 방지층, 140: TiN막, 150: 도전층, 150a: 도전성 플러그, 160: 배선층, 200: 반도체 기판, 210: 절연막 패턴, 220: Ti막, 230: 반응 방지층, 240: TiN막, 250: 도전층, 250a: 도전성 플러그, 260: 배선층.
본 발명은 금속 배선 구조를 구비한 반도체 집적 회로의 제조 방법에 관한 것으로, 특히 서브미크론(submicron) 디자인 룰에 따라 작은 피쳐 사이즈를 가지는 고집적 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 소자가 고밀도화 및 고집적화됨에 따라 다층 배선 구조의 금속 배선을 가지는 회로 구성이 필수적으로 요구된다. 금속 배선은 전기적인 신호를 전송시키는 역할을 하므로, 전기적인 저항이 낮아야 하며, 경제적이고 신뢰성이 높아야 한다.
한편, 반도체 소자의 집적도가 증가함에 따라 금속 배선의 폭 및 두께는 점점 감소하고, 콘택홀의 크기 또한 점점 감소하고 있다. 또한, 피처 사이즈 (feature size)가 감소되어 회로 선폭이 줄어들고, 패턴 사이즈가 미세화됨에 따라 금속막을 식각하여 배선을 형성함에 있어서 점점 어려움이 가중되고 있다. 또한, 고집적 반도체 소자의 제조 공정에 있어서, 백엔드 (backend) 공정의 열적 부담 (thermal budget)을 최소화하는 것이 요구되고 있다. 백엔드 공정의 열적 부담이 커지게 되면 커패시터의 특성 뿐 만 아니라 소자의 전기적 특성을 좌우하는 파라미터들이 열화된다. 특히, DRAM의 커패시터는 디자인 룰 (design rule)의 축소 및 리프레쉬 (refresh) 특성으로 인해 등가산화막 두께 (Toxeq)의 감소 및 커패시턴스 (capacitance)의 증가가 요구되고 있다. 이와 같은 요구로 인하여 MIS (metal/insulator/polysilicon) 또는 MIM (metal/insulator/metal) 형태의 커패시터가 적용되고 있다. 특히, TIS (TiN/insulator/polysilicon) 및 TIT (TiN/insulator/TiN) 형태의 커패시터가 활발히 연구되고 있으나, 이러한 구조의 커패시터를 형성하기 위해서는 배선 형성 공정, 그 중에서도 특히 콘택 플러그 형성을 위한 배리어 금속막 형성시 저온 공정이 필수적이다. 또한, NiSi 기판을 사용하는 경우에는 450℃ 이하의 저온 배리어 금속막 형성 공정이 필수적이다.
TiCl4를 기본 소스로 하는 종래 기술에 따른 배리어 금속막 형성 공정에서는 CVD 방법에 의하여 Ti/TiN 배리어막을 형성하기 위하여 650℃ 이상의 높은 공정 온도를 적용하여야 한다. 그러나, MIS 또는 MIM 형태의 커패시터를 채용하는 경우에는 상기와 같이 고온에서 행해지는 배리어 금속막 형성 공정은 적용이 불가능하다.
종래의 고온 공정을 대체하기 위한 다른 종래 기술에 따른 배리어 금속막 형성 공정으로서 비교적 저온에서 iPVD(ionized physical vapor deposition) 방법에 의하여 형성된 Ti막 (이하, "iPVD-Ti막"이라 함) 및 MOCVD (metal organic chemical vapor deposition) 방법에 의하여 형성된 TiN막 (이하, "MOCVD-TiN막"이라 함)을 차례로 형성하는 기술이 이용되고 있다. MOCVD-TiN막은 스텝 커버리지가 우수한 반면, 막의 치밀도(density)가 비교적 약하다. 따라서, iPVD-Ti막＼MOCVD-TiN막을 배리어 금속막으로 채용한 경우, 그 위에 텅스텐(W) 플러그를 형성하기 위하여 텅스텐막을 형성하고 다시 에치백할 때, 오버 에칭에 의하여 MOCVD-TiN막에서 피팅(pitting)이 발생하고, 그 결과 MOCVD-TiN막 하부에서 보호받지 못하는 Ti막에서는 MOCVD-TiN막의 피팅 발생 영역 부근에서 텅스텐막의 에치백시 플루오르(F)기가 침투하여 손상이 야기되고, 후속의 알루미늄(Al) 배선 형성 공정시에는 F기에 의하여 손상된 Ti막 내에서 Al과, MOCVD-TiN막 내에 잔류하고 있던 탄소(C)가 반응하여 안정된 Al3Ti 대신 원하지 않는 F가 침투된 (F-stuffed) Al-Ti-C층이 형성되어 결함을 발생시키는 문제가 있다.
이와 같은 문제점을 해결하기 위하여, MOCVD-TiN막을 플라즈마 처리 또는 RTN(rapid thermal nitridaridation) 처리에 의하여 MOCVD-TiN막의 치밀도를 향상시키고자 하는 노력이 있었으나 Ti막의 결함 발생을 완전히 해결하기는 어려웠다. MOCVD-TiN막의 피팅 발생을 방지하기 위하여 W 플러그 형성시 에치백 공정 대신 CMP (chemical mechanical polishing) 공정을 적용하는 방법을 고려할 수 있으나, 이 방법은 공정 단가가 증가하는 단점이 있다.
본 발명의 목적은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 열적 부담을 최소화할 수 있도록 저온 공정이 가능하고 콘택 플러그 형성을 위한 금속막의 에치백 공정시 공정 단가를 증가시키지 않고도 배리어막의 손상을 억제할 수 있으며 콘택 플러그의 우수한 매립 특성을 얻음으로써 안정된 배선을 구현할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 금속 배선 형성 방법에서는 반도체 기판상에 리세스 영역의 내벽을 구성하는 측벽과 상면을 가지는 절연막 패턴을 형성한다. 상기 리세스 영역의 내벽 및 상기 절연막 패턴의 상면에 iPVD(ionized physical vapor deposition) 방법으로 Ti막을 형성한다. 상기 Ti막 중 상기 절연막 패턴의 상면을 덮는 부분 위에 상기 Ti막을 보호하기 위한 반응 방지층을 형성한다. 상기 리세스 영역의 내부 및 상기 절연막 패턴의 상면 위에 상기 반응 방지층을 덮는 TiN막을 MOCVD (metal organic chemical vapor deposition) 방법에 의하여 형성한다. 상기 TiN막 위에 상기 리세스 영역 내부를 채우는 도전성 플러그를 형성한다.
본 발명의 일 양태에 따른 반도체 소자의 금속 배선 형성 방법에 있어서, 상기 반응 방지층을 형성하기 위하여 상기 Ti막을 N 함유 분위기하에서 플라즈마 처리하여 상기 Ti막의 일부를 질화시킨다. 이 때, 상기 반응 방지층은 H2/N2 플라즈마 분위기 또는 NH3 플라즈마 분위기하에서 형성된다. 바람직하게는, 상기 TiN막은 상기 반응 방지층 형성시와 동일한 챔버 내에서 인-시튜(in-situ)로 형성된다.
본 발명의 다른 양태에 따른 반도체 소자의 금속 배선 형성 방법에 있어서, 상기 반응 방지층은 iPVD 방법으로 형성되는 TiN막으로 이루어진다. 바람직하게는, 상기 반응 방지층은 상기 Ti막 형성시와 동일한 챔버 내에서 인-시튜로 형성된다.
상기 도전성 플러그를 형성하기 위하여, 먼저 상기 TiN막 위에 도전층을 형성한다. 그 후, 상기 절연막 패턴의 상면 위에서 상기 TiN막이 노출될 때까지 상기 도전층을 에치백한다.
상기 도전성 플러그 및 절연막 패턴 위에 배선층을 더 형성할 수 있다. 상기 배선층은 알루미늄(Al) 또는 Al 합금으로 이루어지는 것이 바람직하다.
본 발명에 의하면, iPVD-Ti막 및 MOCVD-TiN막으로 이루어지는 배리어막에서 iPVD-Ti막 위에 반응 방지층을 형성함으로써 도전성 플러그 형성을 위한 텅스텐막과 같은 도전층의 에치백 공정시 상기 MOCVD-TiN막에 피팅이 발생되어도 상기 iPVD-Ti막에서의 F 스터핑 현상을 방지하고, 상기 도전성 플러그 위에 Al 또는 Al 합금 배선을 형성하기 위하여 리플로우 공정을 행할 때 F가 침투된 Al-Ti-C층 또는 Ti-F-Al 반응물과 같은 원하지 않는 반응물이 형성되는 것을 방지할 수 있다. 따라서, 금속 배선 형성 공정시의 열적 부담을 줄이는 데 적합하게 적용될 수 있는 iPVD-Ti막 및 MOCVD-TiN막으로 이루어지는 배리어막을 형성하는 데 있어서 별도의 챔버를 추가할 필요 없이 비교적 간단하고 저렴한 방법으로 배리어막의 손상을 방지할 수 있으며 안정적인 금속 배선의 구현이 가능하다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 1a 내지 도 1f는 본 발명의 제1 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100)상에 리세스 영역(112)의 내벽을 구성하는 측벽과 상면을 가지는 절연막 패턴(110)을 형성한다. 상기 절연막 패턴(110)은 단위 소자간의 격리, 또는 다층 배선 구조에서의 층간 분리를 위한 층간절연막을 구성할 수 있다. 상기 리세스 영역(112)은 도 1에 도시한 바와 같이 상기 반도체 기판(100)의 도전 영역(도시 생략)을 노출시키는 콘택홀을 구성할 수 있다. 또는, 상기 절연막 패턴(110)의 두께보다 작은 깊이로 형성된 트렌치(trench)를 구성할 수도 있다.
상기 리세스 영역(112)의 내벽 및 상기 절연막 패턴(110)의 상면에 iPVD (ionized physical vapor deposition) 방법으로 Ti막(120)을 형성한다. 상기 Ti막(120)은 150 ∼ 250℃의 온도하에서 형성되는 것으로서, 상기 리세스 영역(112)의 저면에서 약 50 ∼ 100Å, 바람직하게는 약 70 ∼ 80Å의 두께를 가지도록 형성된다.
도 1b를 참조하면, 상기 Ti막(120) 중 적어도 상기 절연막 패턴(110)의 상면을 덮는 부분 위에 상기 Ti막(120)을 보호하기 위한 반응 방지층(124)을 형성한다. 상기 반응 방지층(124)은 상기 Ti막(120)을 보호하여 외부로부터의 불순물이 상기 Ti막(120)으로 침투하여 결함을 야기하는 반응물을 형성하는 것을 방지하기 위하여 형성하는 것이다. 도 1b에는 상기 반응 방지층(124)이 상기 Ti막(120) 상면의 전면에 걸쳐 형성된 것으로 도시되었으나, 본 발명은 이에 한정되는 것은 아니다. 즉, 상기 반응 방지층(124)은 상기 Ti막(120) 중 상기 절연막 패턴(110)의 상면을 덮는 부분 위에만 형성되어도 충분하다.
본 실시예에 있어서, 상기 반응 방지층(124)은 상기 Ti막(120) 중 상면으로부터 일부가 소정 두께 만큼 질화 처리되어 형성된 막이다. 즉, 상기 반응 방지층(124)을 형성하기 위하여 상기 Ti막(120)을 N 함유 분위기하에서 플라즈마 처리하여 상기 Ti막(120)의 일부를 질화시킨다. 바람직하게는, 상기 반응 방지층(124)은 MOCVD (metal organic chemical vapor deposition) 챔버 내에서 행 해진다. 특히 바람직하게는, 상기 반응 방지층(124)을 형성하기 위하여 H2/N2 플라즈마 분위기 또는 NH3 플라즈마 분위기하에서 약 380 ∼ 400℃의 온도로 상기 Ti막(120)의 일부를 질화처리한다. 상기 플라즈마 처리를 위하여 예를 들면 약 300 ∼ 1000W의 파워를 인가할 수 있다.
도 1c를 참조하면, 상기 리세스 영역(112)의 내부 및 상기 절연막 패턴(110)의 상면 위에 상기 반응 방지층(124)을 덮는 TiN막(140)을 MOCVD 방법에 의하여 형성한다. MOCVD 방법에 의한 증착 방법에서는 우수한 스텝 커버리지(step coverage)가 얻어진다. 따라서, MOCVD 방법으로 형성된 상기 TiN막(140)은 상기 리세스 영역(112)의 내부 뿐 만 아니라 상기 절연막 패턴(110)의 상면 위에서 대략 균일한 두께로 형성될 수 있다. 상기 TiN막(140) 형성시 Ti 전구체로서 사용될 수 있는 유기금속 화합물 (organometallic compound)의 예를 들면, TDMAT (tetrakis (dimethylamino) titanium), TDEAT (tetrakis (diethylamino) titanium), TiCl4를 들 수 있다.
바람직하게는, 상기 TiN막(140)은 상기 반응 방지층(124) 형성시 사용된 챔버와 동일한 챔버 내에서 상기 반응 방지층(124) 형성 후 인-시튜(in-situ)로 형성된다. 상기 TiN막(140)은 약 50 ∼ 150Å, 바람직하게는 약 100Å의 두께로 형성될 수 있다. MOCVD 챔버 내에서 상기 TiN막(140)을 형성하기 위한 적절한 온도 범위는 약 380 ∼ 400℃이다.
도 1d를 참조하면, 상기 TiN막(140) 위에 상기 리세스 영역(112)의 내부 및 상기 절연막 패턴(110)의 상면을 충분한 두께로 덮는 도전층(150)을 형성한다. 상기 도전층(150)은 금속으로 이루어질 수 있다. 바람직하게는, 상기 도전층(150)은 텅스텐(W)으로 이루어진다. 상기 도전층(150)을 구성하는 텅스텐막은 CVD 또는 ALD (atomic layer deposition) 방법에 의하여 형성될 수 있다. 상기 텅스텐막 형성을 위한 증착 공정은 200 ∼ 400℃의 비교적 저온 범위에서 행한다.
도 1e를 참조하면, 상기 절연막 패턴(110)의 상면 위에서 상기 TiN막(140)이 노출될 때까지 상기 도전층(150)을 에치백하여 상기 리세스 영역(112)의 내부를 채우는 도전성 플러그(150a)를 형성한다. 이 때, 상기 도전층(150)의 에치백시 상기 TiN막(140)의 피팅 현상이 발생될 수도 있으나, 이 경우에도 상기 절연막 패턴(110)의 상면 위에서 상기 Ti막(120)은 상기 반응 방지층(124)에 의하여 보호되므로 상기 Ti막(120) 내로의 F 스터핑(stuffing) 현상을 방지할 수 있으며, 그 결과 상기 Ti막(120) 내에서 Ti와 F와의 원하지 않는 반응을 억제할 수 있다.
도 1f를 참조하면, 상기 도전성 플러그(150a)의 상면과, 상기 절연막 패턴(110)의 상면을 덮고 있는 상기 TiN막(140)의 상면 위에 배선층(160)을 형성한다. 바람직하게는, 상기 배선층(160)은 알루미늄(Al) 또는 Al 합금으로 이루어진다.
상기 배선층(160)은 약 400 ∼ 1000Å의 두께로 형성될 수 있다. 상기 배선층(160) 형성을 위한 증착 공정은 약 90 ∼ 400℃의 비교적 저온에서 행해진다. 상기 배선층(160)을 Al 또는 Al 합금막으로 형성하기 위한 하나의 방법으로서, 예를 들면 PVD (physical vapor deposition) 방법으로 Al 또는 Al 함금막을 형성한 후, 이를 열처리에 의하여 리플로우(reflow)시키는 공정을 이용할 수 있다. 상기 배선층(160)을 Al막으로 형성하기 위한 다른 방법으로서, Al 소스로서 유기금속 화합물로 이루어지는 전구체를 사용하여 MOCVD 방법으로 Al막을 형성한 후, 그 위에 PVD 방법으로 Al막 또는 Al 합금막을 형성하는 방법을 이용할 수도 있다.
상기 배선층(160)을 형성하기 위하여 Al 리플로우 공정을 적용하는 경우에도, 상기 Ti막(120)은 상기 반응 방지층(124)에 의하여 보호되므로 Al 리플로우시 상기 Ti막(120) 내에서 F가 침투된 (F-stuffed) Al-Ti-C층 또는 Ti-F-Al 반응물과 같은 원하지 않는 반응물이 형성되는 것을 방지할 수 있다.
도 2a 내지 도 2f는 본 발명의 제2 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
제2 실시예는 제1 실시예와 대체로 동일하나, 제1 실시예와 다른 점은 반응 방지층(230)이 iPVD 방법으로 형성된 TiN막으로 이루어진다는 것이다. 이에 대하여 보다 상세히 설명하면 다음과 같다.
먼저 도 2a를 참조하면, 도 1a를 참조하여 설명한 바와 같은 방법으로 반도체 기판(200)상에 리세스 영역(212)의 내벽을 구성하는 측벽과 상면을 가지는 절연막 패턴(210)을 형성하고, 그 위에 iPVD 방법으로 Ti막(220)을 형성한다.
도 2b를 참조하면, 상기 Ti막(220) 중 적어도 상기 절연막 패턴(210)의 상면을 덮는 부분 위에 상기 Ti막(220)을 보호하기 위한 반응 방지층(230)을 형성한다. 상기 반응 방지층(230)은 상기 Ti막(220)을 보호하여 외부로부터의 불순물이 상기 Ti막(220)으로 침투하여 결함을 야기하는 반응물을 형성하는 것을 방지하기 위하여 형성하는 것이다. 도 2b에는 상기 반응 방지층(230)이 상기 Ti막(220) 상면의 전면에 걸쳐 형성된 것으로 도시되었으나, 본 발명은 이에 한정되는 것은 아니다. 즉, 상기 반응 방지층(230)은 상기 Ti막(220) 중 상기 절연막 패턴(210)의 상면을 덮는 부분 위에만 형성되어도 충분하다.
본 실시예에 있어서, 상기 반응 방지층(230)은 iPVD 방법으로 형성된 TiN막으로 이루어진다. 이 때, 상기 반응 방지층(230)은 상기 절연막 패턴(210)의 위에서 약 50 ∼ 100Å의 두께를 가지도록 형성된다. 바람직하게는, 상기 반응 방지층(230)은 상기 Ti막(220) 형성시와 동일한 챔버 내에서 인-시튜로 형성된다. 상기 반응 방지층(230) 형성을 위한 적절한 공정 온도 범위는 약 150 ∼ 250℃이다.
도 2c를 참조하면, 도 1c를 참조하여 설명한 바와 같은 방법으로 상기 리세스 영역(212)의 내부 및 상기 절연막 패턴(210)의 상면 위에 상기 반응 방지층(230)을 덮는 TiN막(240)을 MOCVD 방법에 의하여 형성한다.
도 2d를 참조하면, 도 1d를 참조하여 설명한 바와 같은 방법으로 상기 TiN막(240) 위에 상기 리세스 영역(212)의 내부 및 상기 절연막 패턴(210)의 상면을 충분한 두께로 덮는 도전층(250)을 형성한다.
도 2e를 참조하면, 상기 절연막 패턴(210)의 상면 위에서 상기 TiN막(240)이 노출될 때까지 상기 도전층(250)을 에치백하여 상기 리세스 영역(212)의 내부를 채우는 도전성 플러그(250a)를 형성한다. 이 때, 상기 도전층(250)의 에치백시 상기 TiN막(240)의 피팅 현상이 발생될 수도 있으나, 상기 절연막 패턴(210)의 상면 위 에서 상기 Ti막(220)은 상기 반응 방지층(230)에 의하여 보호되므로 상기 Ti막(220) 내로의 F 스터핑 현상을 방지할 수 있으며, 그 결과 상기 Ti막(220) 내에서 Ti와 F와의 원하지 않는 반응을 억제할 수 있다.
도 2f를 참조하면, 상기 도전성 플러그(250a)의 상면과, 상기 절연막 패턴(210)의 상면을 덮고 있는 상기 TiN막(240)의 상면 위에 알루미늄(Al) 또는 Al 합금으로 이루어지는 배선층(260)을 형성한다.
상기 배선층(260)을 형성하기 위하여 Al 리플로우 공정을 적용하는 경우에도, 상기 Ti막(220)은 상기 반응 방지층(230)에 의하여 보호되므로 Al 리플로우시 상기 Ti막(220) 내에 F가 침투된 Al-Ti-C층 또는 Ti-F-Al 반응물과 같은 원하지 않는 반응물이 형성되는 것을 방지할 수 있다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법에서는 iPVD-Ti막 및 MOCVD-TiN막으로 이루어지는 배리어막을 채용하여 그 위에 도전성 플러그를 형성하는 데 있어서, 상기 MOCVD-TiN막을 형성하기 전에 상기 iPVD-Ti막 표면을 플라즈마 분위기하에서 질화처리하거나 iPVD-Ti막 위에 iPVD 방법으로 TiN막을 형성하여 반응 방지층을 형성한다. 상기 iPVD-Ti막 위에 상기 반응 방지층을 형성함으로써 상기 iPVD-Ti막이 상기 반응 방지층에 의하여 보호되므로, 상기 도전성 플러그 형성을 위한 텅스텐막과 같은 도전층의 에치백 공정시 상기 MOCVD-TiN막에 피팅이 발생되어도 상기 iPVD-Ti막에서의 F 스터핑 현상을 방지하고, 상기 도전성 플러그 위에 Al 또는 Al 합금 배선을 형성하기 위하여 리플로우 공정을 행할 때 F가 침투된 Al- Ti-C층 또는 Ti-F-Al 반응물과 같은 원하지 않는 반응물이 형성되는 것을 방지할 수 있다.
본 발명에 의하면, 금속 배선 형성 공정시의 열적 부담을 줄이는 데 적합하게 적용될 수 있는 iPVD-Ti막 및 MOCVD-TiN막으로 이루어지는 배리어막을 형성하는 데 있어서 별도의 챔버를 추가할 필요 없이 간단한 방법으로 배리어막의 손상을 방지할 수 있으며, 텅스텐막의 에치백 공정시 배리어막에 미치는 손상을 최소화함으로써 공정 단가 측면에서 불리한 CMP와 같은 고가의 공정을 적용할 필요가 없다. 또한, TiN 박막의 두께 마진을 증가시킬 수 있으므로 미세한 콘택을 형성하는 경우에도 콘택 플러그를 구성하기 위한 금속막의 충진(filling) 특성을 개선할 수 있으며, 콘택 플러그 위에 배선층을 안정적으로 형성할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (22)

  1. 반도체 기판상에 리세스 영역의 내벽을 구성하는 측벽과 상면을 가지는 절연막 패턴을 형성하는 단계와,
    상기 리세스 영역의 내벽 및 상기 절연막 패턴의 상면에 iPVD(ionized physical vapor deposition) 방법으로 Ti막을 형성하는 단계와,
    상기 Ti막 중 상기 절연막 패턴의 상면을 덮는 부분 위에 상기 Ti막을 보호하기 위한 반응 방지층을 형성하는 단계와,
    상기 리세스 영역의 내부 및 상기 절연막 패턴의 상면 위에 상기 반응 방지층을 덮는 TiN막을 MOCVD (metal organic chemical vapor deposition) 방법에 의하여 형성하는 단계와,
    상기 TiN막 위에 상기 리세스 영역 내부를 채우는 도전성 플러그를 형성하는 단계를 포함하고,
    상기 반응 방지층 및 상기 TiN막은 하나의 챔버 내에서 인-시튜(in-situ)로 형성되고, 상기 반응 방지층은 MOCVD 챔버 내에서 N 함유 분위기하에서의 플라즈마 처리에 의해 상기 Ti막의 일부를 질화시켜 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제1항에 있어서,
    상기 Ti막은 150 ∼ 250℃의 온도하에서 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제1항에 있어서,
    상기 Ti막은 상기 리세스 영역의 저면에서 50 ∼ 100Å의 두께를 가지도록 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 삭제
  5. 제1항에 있어서,
    상기 반응 방지층은 H2/N2 플라즈마 분위기 또는 NH3 플라즈마 분위기하에서 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  6. 제1항에 있어서,
    상기 반응 방지층은 380 ∼ 400℃의 온도하에서 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  7. 삭제
  8. 반도체 기판상에 리세스 영역의 내벽을 구성하는 측벽과 상면을 가지는 절연막 패턴을 형성하는 단계와,
    상기 리세스 영역의 내벽 및 상기 절연막 패턴의 상면에 iPVD(ionized physical vapor deposition) 방법으로 Ti막을 형성하는 단계와,
    상기 Ti막 중 상기 절연막 패턴의 상면을 덮는 부분 위에 상기 Ti막을 보호하기 위한 반응 방지층을 형성하는 단계와,
    상기 리세스 영역의 내부 및 상기 절연막 패턴의 상면 위에 상기 반응 방지층을 덮는 TiN막을 MOCVD (metal organic chemical vapor deposition) 방법에 의하여 형성하는 단계와,
    상기 TiN막 위에 상기 리세스 영역 내부를 채우는 도전성 플러그를 형성하는 단계를 포함하고,
    상기 Ti막 및 상기 반응 방지층은 하나의 챔버 내에서 인-시튜로 형성되고, 상기 반응 방지층을 형성하기 위하여 상기 Ti막 위에 iPVD 방법으로 iPVD-TiN막을 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  9. 삭제
  10. 제8항에 있어서,
    상기 반응 방지층은 150 ∼ 250℃의 온도하에서 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 삭제
  12. 제1항 또는 제8항에 있어서,
    상기 반응 방지층은 상기 절연막 패턴의 위에서 50 ∼ 100Å의 두께를 가지도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제1항 또는 제8항에 있어서,
    상기 TiN막은 380 ∼ 400℃의 온도하에서 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  14. 제1항 또는 제8항에 있어서,
    상기 TiN은 50 ∼ 150Å의 두께를 가지도록 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  15. 제1항 또는 제8항에 있어서,
    상기 도전성 플러그를 형성하는 단계는
    상기 TiN막 위에 도전층을 형성하는 단계와,
    상기 절연막 패턴의 상면 위에서 상기 TiN막이 노출될 때까지 상기 도전층을 에치백하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  16. 제15항에 있어서,
    상기 도전층은 텅스텐(W)으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  17. 제1항 또는 제8항에 있어서,
    상기 도전성 플러그 및 절연막 패턴 위에 배선층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  18. 제17항에 있어서,
    상기 배선층은 알루미늄(Al) 또는 Al 합금으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  19. 제1항 또는 제8항에 있어서,
    상기 리세스 영역은 상기 반도체 기판의 도전 영역을 노출시키는 콘택홀인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  20. 제1항 또는 제8항에 있어서,
    상기 리세스 영역은 상기 절연막 패턴의 두께보다 작은 깊이로 형성된 트렌치인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  21. 제8항에 있어서,
    상기 Ti막은 150 ∼ 250℃의 온도하에서 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  22. 제8항에 있어서,
    상기 Ti막은 상기 리세스 영역의 저면에서 50 ∼ 100Å의 두께를 가지도록 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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