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KR20030090872A - 반도체 소자의 콘택 형성 방법 - Google Patents

반도체 소자의 콘택 형성 방법 Download PDF

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KR20030090872A KR1020020028471A KR20020028471A KR20030090872A KR 20030090872 A KR20030090872 A KR 20030090872A KR 1020020028471 A KR1020020028471 A KR 1020020028471A KR 20020028471 A KR20020028471 A KR 20020028471A KR 20030090872 A KR20030090872 A KR 20030090872A
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Abstract

본 발명은 보이드(void)나 시임(seam) 등의 생성을 방지할 수 있는 반도체 소자의 콘택 형성 방법에 관한 것이다. 본 발명에 의한 반도체 소자의 콘택 형성 방법에 의하면, 반도체 기판 상에 층간 절연막을 증착하고 콘택홀을 형성한 다음, 배리어 메탈(barrier metal)층을 형성하고 층간 절연막 및 콘택홀의 상부 측벽상의 배리어 메탈층에만 증착 방지막을 형성한 다음 콘택홀 내부를 도전체 금속으로 충진하는 단계를 포함한다. 따라서, 증착 방지막이 콘택홀의 입구에서 도전체 금속이 증착되는 속도를 감소시켜서, 콘택홀의 바닥 및 하부 측벽에 도전체 금속이 완전히 충진(fill)되므로, 보이드나 시임 등이 생기는 것을 방지할 수 있다.

Description

반도체 소자의 콘택 형성 방법{Method for forming a semiconductor device's contact}
본 발명은 반도체 소자의 콘택(contact) 형성 방법에 관한 것으로, 보다 구체적으로는 배리어 메탈(barrier metal)층이 형성되어 있는 콘택홀 내의 상부 측벽에만 콘택 형성 물질의 증착을 방지할 수 있는 막을 형성한 다음에 콘택을 충진(fill)함으로써 보이드(void) 또는 시임(seam)이 없는 콘택을 형성하는 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라서, 디자인 룰(design rule)이 감소하게 되었다. 디자인 룰의 감소는 게이트 라인이나 비트 라인 그리고 금속 배선의 폭이 감소되는 것을 의미하며 또한 소자간의 간격의 축소되는 것을 의미한다. 아울러, 반도체 기판과 각 소자 또는 배선을 전기적으로 연결하기 위한 콘택도 디자인 룰의 감소로 그 폭이 줄어들면서, 종횡비(aspect ratio)의 증가라는 결과를 가져왔다.
종횡비의 증가는 콘택을 형성하기 위하여 콘택 홀(contact hole)을 형성한 다음, 이 콘택 홀에 도전 물질을 채우는 공정에서 어려움을 야기하였다. 즉, 폭은 더욱 좁아지는 반면에 그 깊이는 상대적으로 더욱 깊어지기 때문에, 콘택 홀을 메우는 과정에서 콘택 홀의 내부가 완전하게 메워지지 못하고 콘택 홀의 입구에 오버행(overhang)을 형성시키게 된다. 이러한 오버행이 계속 커지게 되면 콘택 홀의 입구가 막히게 되고, 콘택 내부에 보이드(void)나 시임(seam) 등이 만들어지게 된다.
이상의 보이드나 시임이 생성되는 과정을 첨부 도면을 참조하면서 상세하게 살펴보기로 한다.
도1 내지 도3은 종래의 기술에 따라서 반도체 소자의 콘택을 형성하는 과정을 공정 순서에 따라서 보여주는 개략적인 도면들로서 콘택이 형성되는 곳을 따라 절단한 단면도들이다.
먼저 도1을 참조하면, 소정의 소자가 형성되어 있는 반도체 기판(10)상에 층간 절연막(12)이 증착된다. 층간 절연막으로는 실리콘 산화막이 사용되는 것이 일반적이다. 도면에서 반도체 기판(10)은 웰 및 정션이 형성되어 있는 실리콘 기판일 수도 있고, 또는 그 내부에 게이트 라인(미도시)이나 비트 라인(미도시) 등의 다른 소자가 형성되어 있는 다른 층간 절연막을 나타낼 수도 있다. 증착된 층간 절연막(12)에는 통상의 포토 리소그라피(photolithography) 공정 및 식각 공정을 사용하여 콘택 홀(13) 패턴이 형성된다.
도2를 참조하면, 타이타늄막(14)과 타이타늄 나이트라이드막(16)으로 배리어 메탈층(14, 16)이 정합적으로 형성이 된다. 이들 막의 증착은 이온화된 금속 물리적 기상 증착법(Ionized Metal PVD : IMP), 금속 유기물 화학 기상 증착법(Metal Organic : MOCVD) 또는 원자층 증착법(ALD) 등의 이 분야에서 통상적인 방법을 사용하여 오버행을 최소화하도록 하여 형성된다. 배리어 메탈층(14, 16) 중에서 타이타늄막(14)은 금속 배선의 주 재료가 되는 텅스텐이나 알루미늄이 하부에 있는 층과 잘 접착되도록 하는 역할을 하면서, 실리콘 기판과 반응하여 타이타늄 실리사이드층(Ti silicide layer)을 형성함으로써 콘택의 접촉 저항을 낮추어 주는 역할을 한다. 타이타늄 나이트라이드막(16)은 금속 배선의 주 재료인 텅스텐이나 알루미늄이 실리콘 기판과 직접 반응하는 것을 차단하는 역할을 하면서, 금속층을 증착할때 초기 단계에 시드(seed)층 역할을 하여 증착을 위한 핵이 형성되는 것을 도와준다.
도3을 참조하면, 배리어 메탈층위에 콘택에 매립될 도전체 금속(18)이 이 분야의 통상적인 증착 공정을 사용하여 증착이 된다. 도전체 금속(18)으로는 알루미늄이나 텅스텐 등이 사용되며, 최근에는 소자의 동작 특성을 개선하기 위하여 이러한 금속 물질이 사용되는 범위가 계속적으로 증가하고 있다. 전술한 바와 같이 도전체 금속(18)이 증착이 될 경우에 타이타늄 나이트라이드막(16)이 시드층 역할을 하여, 도전체 금속(18)의 핵이 형성되는 것을 도와준다.
그런데, 전술한 바와 같이 종횡비가 높아져서 콘택의 폭이 좁아지고 그 깊이가 깊어지는 경우에는 구조적으로 콘택의 입구가 상대적으로 두껍게 증착이 되는 오버행이 필연적으로 형성이 될 수 밖에 없다. 따라서 콘택 홀(13)이 완전히 매립이 되기도 전에 오버행이 서로 맞붙게 되면 콘택 홀(13)의 입구가 막혀서 콘택의 내부에는 보이드(void)나 시임(seam, 19) 등이 생기게 된다.
이렇게 보이드나 시임이 생기게 되면, 콘택의 전기적 특성이 나빠지게 되고, 후속 공정에서 불순물 등이 잔류하기가 쉬워져서 소자가 오염이 되는 원인이 되는 등 소자의 신뢰성과 수율에 많은 영향을 미치게 된다. 따라서, 집적도의 지속적인 증가와 이를 뒷받침하기 위한 디자인 룰의 감소는 소자의 크기뿐만이 아니라 콘택의 사이즈도 필연적으로 감소시키기 때문에, 이러한 추세 속에서 콘택 내에 보이드나 시임이 형성되는 것을 방지할 수 있는 기술의 개발에 대한 요구는 계속 증가한다. 이는 소자의 성능을 개선하기 위하여 비저항이 작은 금속을 배선이나 콘택을형성하는 물질로 사용하는 경우에도 마찬가지이다.
본 발명이 이루고자 하는 기술적 과제는 도전체 금속으로 콘택을 형성하는 경우에 보이드나 시임의 형성을 방지할 수 있는 반도체 소자의 콘택 형성 방법을 제공하는 것이다.
도1 내지 도3은 종래의 기술에 따른 반도체 소자의 콘택 형성 방법을 공정 순서에 따라 보여주는 단면도이고,
도4 내지 도7은 본 발명에 따른 반도체 소자의 콘택 형성 방법을 공정 순서에 따라 보여주는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 20 : 반도체 기판
12, 22 : 층간 절연막
13, 23 : 콘택홀(contact hole)
14, 24 : 타이타늄(Ti)막
16, 26 : 타이타늄 나이트라이드(TiN)막
17 : 증착 방지막
18, 28 : 도전체 금속
19 : 보이드(void) 또는 시임(seam)
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 콘택 형성 방법은 반도체 기판 상에 층간 절연막을 증착하고 콘택홀을 형성하는 단계와 층간 절연막 및 콘택홀에 배리어 메탈(barrier metal)층을 형성하는 단계와 층간 절연막 및 콘택홀의 상부 측벽상의 배리어 메탈층에만 증착 방지막을 형성하는 단계 및 콘택홀 내부를 도전체 금속으로 충진하는 단계를 포함한다.
도전체 금속으로는 텅스텐(W)이 사용될 수 있다.
배리어 메탈층은 타이타늄 및 타이타늄 나이트라이드(Ti/TiN)로 순차적으로 형성될 수 있다.
증착 방지막을 형성하는 단계는 층간 절연막 및 콘택홀의 상부 측벽상의 배리어 메탈층에만 타이타늄막을 형성하는 단계 및 타이타늄을 산소와 반응시켜 타이타늄 산화막(TiO)을 형성하는 단계를 포함할 수 있다.
타이타늄막을 형성하는 단계는 물리 기상 증착(PVD)법을 이용할 수 있다.
타이타늄막은 약 50Å의 두께로 형성할 수 있다.
타이타늄 산화막은 산소 가스를 이용하여 300℃ 내지 400℃의 온도에서 형성할 수 있다.
배리어 메탈(barrier metal)층은 화학 기상 증착(CVD)법을 이용하여 형성할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명에 대한 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 본 발명은 여기에서 설명되어지는 실시예들에 한정되는 것은 아니며 다른 형태로 구체화될 수 있다. 오히려, 여기서 설명이 되는 실시예들은 개시된 내용이 철저하고 완전해 질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위하여 예시적으로 제공되어지는 것이다. 도면들에 있어서, 층 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며 또한 모두 동일한 축척을 사용한 것은 아니다. 또한, 층이 다른 층 또는 다른 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 다른 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 다른 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
도4 내지 도7은 본 발명의 바람직한 실시예에 따른 반도체 소자의 콘택 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서 콘택이 형성되는 곳을 따라 절단한 단면도들이다.
도4 및 도5는 전술한 도1 및 도2의 공정과 동일하므로 간략히 설명하기로 한다. 소정의 소자가 형성되어 있는 반도체 기판(20) 상에 층간 절연막(22)을 형성한 다음, 포토리소그라피 공정을 이용하여 콘택홀(23)을 형성한다. 콘택홀(23)이 형성되어 있는 반도체 기판(20) 및 층간 절연막(22) 상에 정합적(conformal)으로 타이타늄(24) 및 타이타늄 나이드라이드막(26)을 순차적으로 증착하여 배리어 메탈(24, 26)을 형성한다. 배리어 메탈(24, 26)의 형성에는 스텝 카버리지(step coverage)가 좋은 화학 기상 증착(CVD)법을 사용하는 것이 바람직하다.
다음으로, 도6을 참조하면, 층간 절연막상에 형성되어 있는 타이타늄 나이트라이드막(26)의 상부 및 콘택홀(23)의 상부 측벽 즉 콘택홀의 입구에만 증착 방지막(27)을 형성한다. 증착 방지막(27)의 형성은 다음의 방법으로 진행될 수 있다.
우선 콘택홀(23)의 입구에만 물리 기상 증착(PVD)법을 이용하여 타이타늄(Ti)막을 선택적으로 얇게 증착한다. 여기에서 물리 기상 증착법을 이용하는 이유는 이 방법을 이용하면 스텝 카버리지가 나쁘기 때문에 콘택홀의 입구에만 타이타늄막이 증착되고, 콘택홀의 하부 측벽 및 바닥에는 타이타늄막이 증착되지 않거나 증착이 최소화될 수 있기 때문이다. 콘택 홀의 입구가 좁아지는 것을 방지하기 위하여 타이타늄막을 두껍게 증착하는 것은 바람직하지 않다. 증착되는 타이타늄막의 두께는 약 50Å 정도로 하는 것이 바람직하다. 타이타늄막을 사용하는 이유는 타이타늄 나이트라이드에 비하여 타이타늄이 산소와 짧은 시간에 반응을 하여 타이타늄 산화막을 형성시킬 수 있기 때문이다.
그 다음으로 선택적으로 증착이 된 타이타늄막을 산화시켜 타이타늄 산화막(TiO, 27)을 형성시킨다. 타이타늄 산화막(27)의 형성은 산소 분위기하에서 300℃ 내지 400℃의 온도로 가열하는 열산화 공정을 통하여 이루어진다. 이러한 방식으로 형성된 타이타늄 산화막은 증착 방지막의 역할을 하는데, 그 이유는 후술하기로 한다. 여기서 증착 방지막은 후속되는 도전체 금속의 증착 공정에서 금속이증착이 되는 속도를 늦추는 역할을 하는 것을 말한다.
도7을 참조하면, 타이타늄 산화막(27)이 형성된 콘택홀(23) 및 배리어 메탈(24, 26)상에 콘택 물질로 사용될 도전체 금속(28)을 충진한다. 충진되는 도전체 금속으로는 알루미늄(Al)이나 텅스텐(W) 등이 통상적으로 사용이 되는데 본 실시예에서는 텅스텐을 사용하였다. 텅스텐을 증착시키는 방법으로는 저압 화학 기상 증착법(LPCVD) 등의 방법이 사용된다. 전술한 바와 같이 타이타늄 나이트라이드(26)막은 금속층을 증착할 때 시드(seed)층 역할을 하다. 따라서 텅스텐을 증착하는 경우에 타이타늄 나이트라이드막(27)이 노출되어 있는 콘택홀(23)의 바닥 및 하부 측벽에는 텅스텐이 증착되기 위한 증착핵의 형성이 원활하게 진행되는 반면에, 타이타늄 산화막이 형성되어 있는 콘택홀의 상부에는 증착핵의 형성이 원활하게 진행되지 않는다. 즉, 텅스텐의 증착 공정시에 증착핵을 형성시키는 초기 단계인 인큐베이션(incubation) 시간이 타이타늄 산화막으로 인하여 콘택 홀의 입구가 콘택홀의 하부나 바닥에서 보다 길므로 텅스텐의 증착이 지연이 된다. 따라서, 콘택홀의 하부 쪽이 충진이 될 때까지 콘택홀의 입구에는 오버행이 형성되지 않으므로, 콘택홀의 완전한 충진이 가능하다. 따라서, 텅스텐 콘택의 형성시에 보이드나 시임이 생기는 것을 방지할 수 있다.
그 다음으로는, 화학적 기계적 연마(CMP) 공정이나 에취 백(etch back) 등의 공정을 이용하여 층간 절연막이 노출이 될 때까지 도전체 금속 및 배리어 메탈을 제거하고 평탄화한 다음에 소정의 공정을 실시하여 반도체 소자의 콘택을 완성하게 된다.
전술한 바와 같이, 본 발명에 의하면 도전체 금속으로 콘택 홀을 충진하여 콘택을 형성하기 전에 콘택 홀의 상부 측벽에 증착 방지막을 형성한다. 이렇게 함으로써 후속되는 콘택 홀 충진 공정시에 도전체 금속이 증착되는 속도가 증착 방지막이 형성되어 있는 콘택 홀의 입구보다 콘택 홀의 바닥 및 하부 측면에서 더 잘된다. 따라서, 콘택 사이즈의 축소 및 종횡비의 증가로 인하여 콘택홀의 입구에 오버행이 만들어져서 결국 콘택 내에 보이드나 시임 등이 생기게 되는 현상을 방지할 수 있다. 이러한 보이드나 시임이 없는 콘택 형성 공정은 소자의 집적도가 더욱 증가하고, 소자 및 콘택의 미세화가 더욱 가속화되는 현재의 추세속에서 반도체 소자를 제조하는 공정에 더욱 유용하다.

Claims (9)

  1. 반도체 기판 상에 층간 절연막을 증착하는 단계;
    상기 층간 절연막의 소정 부분을 식각하여 콘택홀을 형성하는 단계;
    상기 층간 절연막 및 상기 콘택홀에 배리어 메탈(barrier metal)층을 형성하는 단계;
    상기 층간 절연막 및 상기 콘택홀의 상부 측벽상의 상기 배리어 메탈층에만 증착 방지막을 형성하는 단계 ; 및
    상기 콘택홀 내부를 도전체 금속으로 충진하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  2. 제1항에 있어서, 상기 도전체 금속 충진하는 단계는 텅스텐(W)을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  3. 제1항 또는 제2항에 있어서, 상기 배리어 메탈층을 형성하는 단계는 타이타늄 및 타이타늄 나이트라이드(Ti/TiN)막을 순차적으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  4. 제1항에 있어서, 상기 증착 방지막을 형성하는 단계는,
    상기 층간 절연막 및 상기 콘택홀의 상부 측벽상의 상기 배리어 메탈층에만 친산화성 물질막을 형성하는 단계; 및
    상기 친산화성 물질막을 산소와 반응시켜 증착 방지막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  5. 제4항에 있어서, 상기 친산화성 물질막을 형성하는 단계는 스텝 카버리지 특성이 나쁜 증착 방법을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  6. 제4항 또는 제5항에 있어서, 상기 친산화성 물질막은 타이타늄(Ti)막이고, 상기 증착방지막은 타이타늄 산화막(TiO)인 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  7. 제6항에 있어서, 상기 타이타늄(Ti)막은 약 50Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  8. 제6항에 있어서, 상기 타이타늄 산화막은 산소 가스를 이용하여 300℃ 내지 400℃의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  9. 제5항에 있어서, 상기 스텝 카버리지 특성이 나쁜 증착 방법은 물리 기상 증착(CVD)법인 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
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* Cited by examiner, † Cited by third party
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US10418326B2 (en) 2016-12-06 2019-09-17 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
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Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20020522

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