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JP2007208069A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】ＳＡＣ法で形成されたスルーホールを備え、薄い配線保護膜を有し、且つ、配線の露出を防止可能な配線構造を備える半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、ソース・ドレイン領域が表面に露出するゲート酸化膜１２を形成する工程と、ゲート酸化膜１２上に、ゲート電極１３及びゲート電極１３を保護するＳｉＣＮ保護膜（１６）を形成する工程と、ＳｉＣＮ保護膜（１６）を覆う層間絶縁膜１７を堆積する工程と、ＳｉＣＮ保護膜（１６）と自己整合的に層間絶縁膜１７をエッチングして、ソース・ドレイン領域を露出させるコンタクトホール１８を形成する工程と、コンタクトホール１８内にソース・ドレイン領域と接続するコンタクトプラグ２０を形成する工程とを有する。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、更に詳細には、ＳＡＣ（Self Align Contact）法で形成されたスルーホールを備える半導体装置及びその製造方法に関する。
スルーホールは、半導体基板の上部に成膜された絶縁膜を貫通して形成され、内部にプラグが収容されることによって、絶縁膜の下部及び上部に形成された導体を相互に接続する。近年、半導体装置の微細化に伴って、導体のパターンも縮小化されている。従って、スルーホールの形成に際して、絶縁膜下部の小さな導体パターンに対して高い位置精度で形成する必要がある。
高い位置精度でスルーホールを形成する製造方法として、ＳＡＣ法が知られている。ＳＡＣ法によるスルーホールの形成では、下地の絶縁膜上に形成された配線構造をマスクとして絶縁膜を開孔することによって、配線構造から露出する導体パターンの部分を露出させている。
上記配線構造は、一般に、下地絶縁膜上に形成された配線と、配線上に形成されたハードマスクと、配線及びハードマスクの側面を覆うサイドウォールとから構成される。ハードマスク及びサイドウォールは、スルーホール形成に際して配線を保護する配線保護膜として機能する。配線構造を埋め込む絶縁膜には、配線構造を隙間無く埋め込むために、高い埋設性（カバレッジ性）を有するＢＰＳＧ（Boro-Phospho-Silicate-Glass）膜や、ＨＤＰ−ＣＶＤ（High Density Plasma Chemical Vapor Deposition）法によって成膜されるＳｉＯ２膜が用いられ、配線保護膜には、これらの絶縁膜との高いエッチ選択性を有するＳｉＮ膜が用いられる。
ＳＡＣ法でスルーホールを形成する方法については、例えば特許文献１に記載されている。
特開平９−２１３９４９号公報（図３）
ところで、近年、半導体装置の更なる微細化に対応するために、配線構造自体の幅を縮小化することが要請されている。配線構造の幅の縮小化に際しては、配線の幅を縮小すると、電気抵抗の増大を招くおそれがあるので、配線保護膜の厚みを薄くすることが考えられる。ところが、配線保護膜の厚みを薄くすると、ＳＡＣ法によるスルーホールの形成に際して、配線保護膜がオーバーエッチされ易くなる。従って、内部の配線が露出することによって、短絡が生じる問題があった。
本発明は、上記に鑑み、ＳＡＣ法で形成されたスルーホールを備える半導体装置及びその製造方法であって、薄い配線保護膜を有し、且つ、配線の露出を防止可能な配線構造を備える半導体装置及びその製造方法を提供することを目的とする。
上記目的を達成するために、本発明の半導体装置は、第１の配線が表面に露出する下地絶縁膜と、該下地絶縁膜上に形成された第２の配線と、該第２の配線を保護する配線保護膜と、該配線保護膜を覆って前記下地絶縁膜上に形成された層間絶縁膜と、該層間絶縁膜内に、前記配線保護膜と自己整合的に形成され前記第１の配線に接続する配線プラグとを備える半導体装置において、
前記配線保護膜がＳｉＣＮ膜であることを特徴とする。
また、本発明に係る半導体装置の製造方法は、第１の配線が表面に露出する下地絶縁膜を形成する工程と、
前記下地絶縁膜上に、第２の配線及び該第２の配線を保護するＳｉＣＮ保護膜を形成する工程と、
前記ＳｉＣＮ保護膜を覆う層間絶縁膜を堆積する工程と、
前記ＳｉＣＮ保護膜と自己整合的に前記層間絶縁膜をエッチングして、前記第１の配線を露出させるスルーホールを形成する工程と、
前記スルーホール内に前記第１の配線と接続する配線プラグを形成する工程とを有することを特徴とする。
本発明の半導体装置及びその製造方法によれば、配線保護膜がＳｉＣＮ膜であり、又は、ＳｉＣＮ保護膜を形成することによって、従来のＳｉＮから成る配線保護膜よりも高いエッチ選択比を得ることが出来る。これによって、配線保護膜を薄膜化しつつも、配線の露出を防止できる。
本発明に係る半導体装置の製造方法の好適な態様では、前記ＳｉＣＮ保護膜の堆積温度を、５００℃以上で５５０℃以下に設定する。ＳｉＣＮ保護膜の堆積温度を５００℃以上に設定することによって、後続する高温プロセスに際して、ＳｉＣＮ保護膜の膜質の低下を抑制できる。これによって、他の膜との密着性の低下を抑制し、膜剥がれを抑制できる。
また、ＳｉＣＮ保護膜の堆積温度を５５０℃以下に設定することによって、ＳｉＣＮ保護膜の比誘電率を５．９以下にすることが出来る。これによって、ＳｉＣＮ保護膜の比誘電率をＳｉＮよりも小さくし、配線における信号伝達の遅延を抑制できる。本発明の半導体装置及びその製造方法の好適な態様では、前記ＳｉＣＮ膜（ＳｉＣＮ保護膜）の比誘電率が５．９以下である。
本発明に係る半導体装置の製造方法の好適な態様では、前記スルーホールの形成工程と前記配線プラグの形成工程との間に、前記スルーホールの側壁を保護する側壁絶縁膜を形成する工程を更に有する。層間絶縁膜内に形成されるボイドを介した配線プラグ間のショートを抑制できる。
以下に、図面を参照し、本発明の実施形態を詳細に説明する。図１は、本発明の一実施形態に係る半導体装置の構成を示す断面図である。半導体装置１０は、ＤＲＡＭ（Dynamic Random Access Memory）として構成され、シリコンから成る半導体基板１１を備える。半導体基板１１上には、ゲート酸化膜１２、ワード線として構成されるゲート電極１３、及び、ハードマスク１４が順次に形成され、それらは所定形状にパターニングされている。ゲート電極１３及びハードマスク１４は、タングステン及びＳｉＣＮでそれぞれ構成されている。
ゲート電極１３の両脇の半導体基板１１の表面部分には不純物が注入され、図示しないソース・ドレイン領域が形成されている。ゲート電極１３、及び、その両脇のソース・ドレイン領域は、ＭＩＳ型のトランジスタを構成する。
ゲート酸化膜１２、ゲート電極１３、及び、ハードマスク１４の側面には、ＳｉＣＮから成るサイドウォール１５が形成されている。ハードマスク１４及びサイドウォール１５は、ゲート電極１３を保護する配線保護膜１６を構成する。配線保護膜１６を覆って半導体基板１１上には、ＢＰＳＧから成る層間絶縁膜１７が形成されている。配線保護膜１６をマスクとするＳＡＣ法を用いた異方性エッチングによって、層間絶縁膜１７を貫通し、半導体基板１１の表面を露出させるコンタクトホール１８が形成されている。
コンタクトホール１８の側壁には、ＳｉＮから成る側壁保護膜１９が形成されている。コンタクトホール１８の内部には、側壁保護膜１９を介して、ポリシリコンから成るコンタクトプラグ２０が収容されている。側壁保護膜１９は、層間絶縁膜１７内に形成されるボイドを介したコンタクトプラグ２０間のショートを防止するために形成されている。
図２（ａ）〜（ｃ）、図３（ｄ）〜（ｆ）、図４（ｇ）〜（ｉ）、及び、図５（ｊ）は、図１の半導体装置を製造する各製造段階を順次に示す断面図である。先ず、ＩＳＳＧ（In-Situ Steam Generation）（ＴＭ）法を用いて、半導体基板１１の表面を熱酸化し、ゲート酸化膜１２を形成する。ＰＶＤ（Physical Vapor Deposition）法を用いてゲート酸化膜１２上にタングステン膜１３ａを形成した後、ＣＶＤ（Chemical Vapor Deposition）法を用いてタングステン膜１３ａ上にＳｉＣＮ膜１４ａを成膜する（図２（ａ））。ＳｉＣＮ膜１４ａの成膜に際しては、基板温度を５５０℃に設定する。
次いで、公知の方法を用いて、ＳｉＣＮ膜１４ａ上に所定形状の開口パターンを有するレジストマスク２１を形成する（図２（ｂ））。引き続き、レジストマスク２１をマスクとし、ＣＦ４ガスをエッチングガスとするドライエッチング法により、ＳｉＣＮ膜１４ａをパターニングし、ハードマスク１４を形成する（図２（ｃ））。更に、ハードマスク１４をマスクとし、ゲート電極１３の両脇の半導体基板１１の表面部分に不純物を注入し、ソース・ドレイン領域を形成する。
次いで、ハードマスク１４をマスクとし、ＳＦ６ガスをエッチングガスとするドライエッチング法により、タングステン膜１３ａ及びゲート酸化膜１２をパターニングする。これによって、ゲート電極１３を形成する（図３（ｄ））。引き続き、ＣＶＤ法を用いて全面にＳｉＣＮ膜を成膜する。ＳｉＣＮ膜の成膜に際しては、基板温度を５５０℃に設定する。更に、ＳｉＣＮ膜のエッチバックを行うことによって、ゲート電極１３及びハードマスク１４の側面を覆うサイドウォール１５を形成する（図３（ｅ））。ハードマスク１４及びサイドウォール１５は、ゲート電極１３を保護する配線保護膜１６を構成する。次いで、ＳＡ（Sub-Atmospheric Pressure）−ＣＶＤ法により、配線保護膜１６を覆って半導体基板１１上に、ＢＰＳＧから成る層間絶縁膜１７を成膜する（図３（ｆ））。
引き続き、公知の方法を用いて、層間絶縁膜１７上に所定形状の開口パターンを有するレジストマスク２２を形成する（図４（ｇ））。更に、レジストマスク２２をマスクとし、Ｃ５Ｆ８ガスをエッチングガスとするドライエッチングにより、層間絶縁膜１７をエッチングし、半導体基板１１に達するコンタクトホール１８を形成する（図４（ｈ））。コンタクトホール１８の形成に際して、配線保護膜１６をマスクとするＳＡＣ法によって行う。次いで、ＬＰ（Low Pressure）−ＣＶＤ法を用いて、コンタクトホール１８の底面、側壁及び層間絶縁膜１７上に、ＳｉＮ膜１９ａを成膜する（図４（ｉ））。ＳｉＮ膜１９ａの成膜は、基板温度を約７００℃に設定して行う。
引き続き、ドライエッチング法によるエッチバックを行い、コンタクトホール１８の底部及び層間絶縁膜１７上に成膜されたＳｉＮ膜１９ａを除去し、コンタクトホール１８の側壁に側壁保護膜１９を残す（図５（ｊ））。ＬＰ−ＣＶＤ法を用いて、コンタクトホール１８の内部を含んで全面にポリシリコンを堆積した後、層間絶縁膜１７上に堆積したポリシリコンを除去し、コンタクトホール１８内にコンタクトプラグ２０を残す（図１）。更に、コンタクトプラグ２０の上端に接続するキャパシタの下部電極等を形成することによって、半導体装置を完成する。
図６は、図２（ａ）及び図３（ｅ）に示した工程で、ＳｉＣＮ膜の成膜に際して用いるＣＶＤ装置の構成を示している。ＣＶＤ装置３０は、並行平板型のプラズマＣＶＤ装置であって、チャンバ３４内に収容され、ウエハ（半導体基板）１１が載置されるステージ３１と、ステージ３１に対向して配置された、高周波電力印加用のプレート３２とを備える。
ステージ３１は、下部電極として構成され、接地されている。また、内部にセラミックヒータを備え、ステージ３１の表面を６００℃まで加熱させることが出来る。プレート３２は、上部電極として構成され、ＲＦ電力を供給する高周波電源３３に接続されている。高周波電源３３の他端は接地されている。プレート３２の内部は中空になっており、図示しないガス供給源に接続されている。プレート３２のステージ３１に対向する表面には、ガスを排出するための多数の穴が形成されている。
チャンバ３４の下部には、ガス排出口（排気ポート）３５が配設され、ガス排出口３５の下流には、スロットルバルブ３６及びドライポンプ３７が順次に配設されている。ドライポンプ３７を作動させた状態で、スロットルバルブ３６の絞りを制御することによって、チャンバ３４内の圧力を調節できる。図中の矢印は、ガスが流れる方向を示している。
ＣＶＤ装置３０を用いたＳｉＣＮ膜の成膜にあたって、先ず、セラミックヒータによって、ステージ３１表面の温度を５５０℃に設定する。次いで、チャンバ３４内にウエハ１１を導入し、ステージ３１上に載置する。これによって、ウエハ１１の基板温度を５５０℃に保持する。
次いで、プレート３２の表面から原料ガスを供給すると共に、高周波電源３３より６００ＷのＲＦ電力を供給する。原料ガスとして、トリメチルシラン（（ＣＨ３）３ＳｉＨ）及びアンモニア（ＮＨ３）を、３５０ｓｃｃｍ及び７００ｓｃｃｍの流速でそれぞれ供給する。また、ヘリウム（Ｈｅ）を８００ｓｃｃｍの流速で供給する。チャンバ３４内の圧力は、スロットルバルブ３６の絞りの制御によって、３Ｔｏｒｒに維持する。チャンバ３４内に供給された原料ガスは、ＲＦ電力によってプラズマ化され、ウエハ１１表面での反応によって、ＳｉＣＮ膜が形成される。
本実施形態に係る半導体装置の製造方法によれば、配線保護膜１６をＳｉＣＮで構成することによって、従来のＳｉＮから成る配線保護膜よりも高いエッチ選択比を得ることが出来る。これによって、配線保護膜１６を薄膜化しつつも、配線の露出を防止できる。
また、ＳｉＣＮ膜の成膜の際の基板温度（成膜温度）を５００℃以上に設定することによって、後続する基板温度が７００℃のＳｉＮ膜１９ａの成膜工程に際して、配線保護膜１６の膜質の低下を抑制できる。これによって、他の膜との密着性の低下を抑制し、膜剥がれを抑制できる。ＳｉＣＮ膜の成膜温度を５５０℃以下に設定することによって、配線保護膜１６の比誘電率を５．９以下にすることが出来る。これによって、配線保護膜１６の比誘電率をＳｉＮよりも低くして、ゲート電極１３における信号伝達の遅延を抑制できる。なお、ＳｉＣＮ膜の成膜の際のガス種、圧力、及び、ＲＦ電力等の条件は一例であって、上記以外の条件を用いて成膜してもよい。
ところで、本発明者は、本発明の検討に際して、配線保護膜１６の成膜温度を、ＳｉＣＮ膜の成膜に際して一般に採用される４００℃に設定して半導体装置を製造した。その結果、後続する工程で基板温度が７００℃のＳｉＮ膜の成膜（図４（ｉ））に際して、配線保護膜１６の膜剥がれが生じることが判った。
配線保護膜１６の膜剥がれが生じる原因については、下記のように考えられる。プラズマＣＶＤ法でＳｉＣＮ膜を成膜すると、膜中に水素原子が炭素原子と結合した状態で含まれることが知られている。ＳｉＣＮに含まれる水素原子は、高温下のプロセスによってＨ２やＨ２Ｏとして膜中から離脱するため、ＳｉＣＮ膜の膜質が低下する。これによって、他の膜との密着性が低下し、膜剥がれが生じたものである。
本発明者は、上記考察に基づき、ＳｉＣＮ膜中の水素含有量を減らすことによって、膜中から離脱する水素の量を減らし、ＳｉＣＮ膜の膜質の低下を防止できると考えた。ＳｉＣＮ膜中の水素含有量を減らすには、ＳｉＣＮ膜の成膜温度を上昇させることが考えられる。このため、ＳｉＣＮ膜の成膜温度を４００℃以上の様々な温度に設定する実験を行った。
上記実施形態の製造方法において、ＳｉＣＮから成る配線保護膜１６の成膜温度を、４００℃、５００℃、及び、５５０℃にそれぞれ設定して半導体装置を製造し、実施例１〜３の半導体装置とした。また、実施例１〜３との比較のために、ＳｉＣＮに代えてＳｉＮから成る配線保護膜１６を形成した半導体装置を製造し、比較例の半導体装置とした。比較例の半導体装置でＳｉＮ膜の成膜に際しては、ＳｉＮ膜１９ａの成膜工程と同様の条件で行った。製造された実施例１〜３、及び、比較例の半導体装置について、膜中の元素含有率を測定した。結果を、下記の表１及び図７のグラフに示す。
Figure 2007208069
表１及び図７のグラフより、ＳｉＣＮ膜の成膜温度の増加に伴って、水素原子の含有率が低下している。つまり、ＳｉＣＮ膜の成膜温度の増加に伴って、後続する基板温度が７００℃のＳｉＮ膜１９ａの成膜工程に際して、その膜質低下の程度が小さくなると考えられる。実施例１〜３の半導体装置について、配線保護膜１６の膜剥がれの有無を調べたところ、実施例１の半導体装置では、膜剥がれが生じたのに対して、実施例２、３の半導体装置では、膜剥がれが生じなかった。これによって、ＳｉＣＮ膜の成膜温度を５００℃以上に設定することによって、その膜剥がれを防止できると結論した。
本発明者は、また、実施例１〜３、及び、比較例の半導体装置について、ＳｉＣＮ膜又はＳｉＮ膜のＳｉＯ２膜に対する比誘電率、及び、エッチ選択比を調べた。結果を図８に示す。横軸はＳｉＣＮ膜の成膜温度である。比較例の半導体装置の値は、縦軸に対する矢印で示している。同図中、グラフ（ｉ）、（ii）は、温度変化に伴う比誘電率、及び、エッチ選択比の変化を近似直線でそれぞれ示している。
同図より、ＳｉＣＮ膜の比誘電率は、ＳｉＣＮ膜の成膜温度の上昇に伴って増加している。比誘電率の増加は、配線における信号伝達の遅延を招くため、比誘電率は出来るだけ小さいことが望ましい。しかし、成膜温度が５５０℃以下の範囲で、ＳｉＣＮ膜の比誘電率は５．９よりも充分小さな値に抑えられ、ＳｉＮよりも小さな比誘電率が得られることが判る。従って、ＳｉＣＮ膜の成長温度を５５０℃以下に設定することによって、配線保護膜１６の比誘電率の増加を抑えることとした。
また、ＳｉＣＮ膜のエッチ選択比は、ＳｉＣＮ膜の成膜温度の上昇に伴って増加している。ＳｉＮ膜のエッチ選択比が１０程度であるのに対して、ＳｉＣＮ膜のエッチ選択比は、成膜温度が４００℃以上で１２以上であり、ＳｉＮ膜よりも充分に高いエッチ選択比が得られることが判る。なお、ＢＰＳＧ膜に対するエッチ選択比と、ＳｉＯ２膜に対するエッチ選択比は、略同様の傾向を示す。
上記実施形態では、コンタクトプラグを収容するコンタクトホールを備える半導体装置の例を示したが、ビアプラグを収容するスルーホールを備える半導体装置にも、本発明を適用できる。図９は、上記実施形態の変形例に係る半導体装置の構成を示す断面図である。半導体装置４０は、図示しない半導体基板を備え、半導体基板の上部に形成された層間絶縁膜４１を備える。層間絶縁膜４１を貫通してコンタクトホール４２が形成され、コンタクトホール４２の内部には、側壁保護膜４３を介して、ポリシリコンから成るコンタクトプラグ４４が収容されている。
層間絶縁膜４１上には、配線構造が形成され、配線構造を覆って層間絶縁膜４１上に別の層間絶縁膜４９が形成されている。層間絶縁膜４１，４９は、ＳｉＯ２から構成されている。配線構造で、配線４５は、層間絶縁膜４１上に他の絶縁膜を介さずに直接に形成され、ハードマスク４６及びサイドウォール４７から成る配線保護膜４８に覆われている。配線４５は、ビット線として構成される。層間絶縁膜４９には、配線保護膜４８をマスクとするＳＡＣ法によって、スルーホール５０が形成され、スルーホール５０の内部には、側壁保護膜５１を介してビアプラグ５２が形成されている。
半導体装置４０の製造に際しては、図１０（ａ）に示すように、タングステン層４５ａａ及びＳｉＣＮ膜４６ａの成膜に際して、層間絶縁膜４１上にタングステン層４５ａを直接に成膜する。また、図１０（ｂ）に示すように、配線４５及びハードマスク４６の側面にサイドウォール４７を形成する。層間絶縁膜４９の成膜に際しては、ＨＤＰ−ＣＶＤ法を用いる。
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置及びその製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置及びその製造方法も、本発明の範囲に含まれる。
本発明の一実施形態に係る半導体装置の構成を示す断面図である。 図２（ａ）〜（ｃ）は、図１の半導体装置を製造する各製造段階を順次に示す断面図である。 図３（ｄ）〜（ｆ）は、図２に後続する各製造段階を順次に示す断面図である。 図４（ｇ）〜（ｉ）は、図３に後続する各製造段階を順次に示す断面図である。 図５（ｊ）は、図４に後続する各製造段階を順次に示す断面図である。 ＳｉＣＮ膜の成膜に際して用いられるＣＶＤ装置の構成を示す断面図である。 実施例１〜３、及び、比較例の半導体装置について、元素含有率を示すグラフである。 比誘電率及びエッチ選択比と、ＳｉＣＮ膜の成膜温度との関係を示すグラフである。 実施形態の変形例に係る半導体装置の構成を示す断面図である。 図１０（ａ）、（ｂ）は、図９の半導体装置を製造する各製造段階を示す断面図である。
符号の説明
１０：半導体装置
１１：半導体基板（ウエハ）
１２：ゲート酸化膜
１３：ゲート電極
１３ａ：タングステン膜
１４：ハードマスク
１４ａ：ＳｉＣＮ膜
１５：サイドウォール
１６：配線保護膜
１７：層間絶縁膜
１８：コンタクトホール
１９：側壁保護膜
１９ａ：ＳｉＮ膜
２０：コンタクトプラグ
２１，２２：レジストマスク
３０：ＣＶＤ装置
３１：ステージ
３２：プレート
３３：高周波電源
３４：チャンバ
３５：ガス排出口
３６：スロットルバルブ
３７：ドライポンプ
４０：半導体装置
４１：層間絶縁膜
４２：コンタクトホール
４３：側壁保護膜
４４：コンタクトプラグ
４５：配線
４６：ハードマスク
４７：サイドウォール
４８：配線保護膜
４９：層間絶縁膜
５０：スルーホール
５１：側壁保護膜
５２：ビアプラグ

Claims (6)

  1. 第１の配線が表面に露出する下地絶縁膜と、該下地絶縁膜上に形成された第２の配線と、該第２の配線を保護する配線保護膜と、該配線保護膜を覆って前記下地絶縁膜上に形成された層間絶縁膜と、該層間絶縁膜内に、前記配線保護膜と自己整合的に形成され前記第１の配線に接続する配線プラグとを備える半導体装置において、
    前記配線保護膜がＳｉＣＮ膜であることを特徴とする半導体装置。
  2. 前記ＳｉＣＮ膜の比誘電率が５．９以下である、請求項１に記載の半導体装置。
  3. 第１の配線が表面に露出する下地絶縁膜を形成する工程と、
    前記下地絶縁膜上に、第２の配線及び該第２の配線を保護するＳｉＣＮ保護膜を形成する工程と、
    前記ＳｉＣＮ保護膜を覆う層間絶縁膜を堆積する工程と、
    前記ＳｉＣＮ保護膜と自己整合的に前記層間絶縁膜をエッチングして、前記第１の配線を露出させるスルーホールを形成する工程と、
    前記スルーホール内に前記第１の配線と接続する配線プラグを形成する工程とを有することを特徴とする半導体装置の製造方法。
  4. 前記ＳｉＣＮ保護膜の堆積温度を、５００℃以上で５５０℃以下に設定する、請求項３に記載の半導体装置の製造方法。
  5. 前記ＳｉＣＮ保護膜の比誘電率が５．９以下である、請求項３又は４に記載の半導体装置の製造方法。
  6. 前記スルーホールの形成工程と前記配線プラグの形成工程との間に、前記スルーホールの側壁を保護する側壁絶縁膜を形成する工程を更に有する、請求項３〜５の何れか一に記載の半導体装置の製造方法。
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