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CN1949540A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

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CN1949540A
CN1949540A CNA2006101416467A CN200610141646A CN1949540A CN 1949540 A CN1949540 A CN 1949540A CN A2006101416467 A CNA2006101416467 A CN A2006101416467A CN 200610141646 A CN200610141646 A CN 200610141646A CN 1949540 A CN1949540 A CN 1949540A
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CN
China
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insulating film
mis transistor
source
semiconductor device
gate electrode
Prior art date
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Pending
Application number
CNA2006101416467A
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English (en)
Inventor
粉谷直树
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1949540A publication Critical patent/CN1949540A/zh
Pending legal-status Critical Current

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Abstract

一种半导体装置，其在SRAM存取区域SA的N型MIS晶体管上形成拉伸应力含有绝缘膜(50)及压缩应力含有绝缘膜(51)。另一方面，在SRAM驱动区域SD的N型MIS晶体管上形成拉伸应力含有绝缘膜(50)。从而，调整晶体管的驱动力。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
近年来，在半导体装置领域，由于快速的微细化而产生的高速化及低消耗电力化正在不断发展。因而，提高晶体管能力成为当务之急，但现状是仅由微细化不能提高能力。因此，利用对MIS晶体管(金属绝缘膜半导体晶体管)的沟道区域施加应力等新型技术来提高能力的案例正在增加。
图26是表示以往的在MIS晶体管上形成有具有应力的膜的结构的剖面图。在如图26所示的结构中，通过由产生拉伸应力的LP-CVD(LowPressure-Chemical Vapor Deposition)膜203覆盖N沟道型MIS晶体管201，且由产生压缩应力的等离子体CVD膜204覆盖P沟道型MIS晶体管202，来提高各MIS晶体管的能力(例如，参照专利文献1)。
图27是表示以往的构成SRAM(静态随机存取存储器)的晶体管的配置的俯视图。如图27所示，在以往的SRAM中，存取晶体管TrA的活性区域303的宽度(沟道宽度)形成为比激励晶体管TrD的活性区域304的宽度窄。通过这种结构，提高晶体管TrD的能力使其能力比存取晶体管TrA的能力高，由此，能够抑制SRAM的误动作。
【专利文献1】特开2003-273240号公报
然而，在如上所述使存取晶体管TrA的活性区域303的宽度和激励晶体管TrD的活性区域的宽度304之间存在差的方法中，存在设计受到限制的不妥善情况。另外，在制造时的平版印刷工序等中，排版产生偏离的情况下，不能将栅长或沟道宽度调整到期望的值，反而，还存在晶体管特性的偏差变大的不妥情况。若为了防止这些不妥情况而扩大制造边界，则产生不能进行单元的微细化的不妥情况。
这种不妥善情况并不仅限于在构成SRAM的晶体管上产生，就形成在晶片上的无论怎样的晶体管而言，在需要调整能力时，都产生上述不妥情况。
发明内容
本发明的目的在于通过在MIS晶体管上形成膜，来调整各晶体管的驱动力。
本发明第一技术方案的半导体装置，具备：第一MIS晶体管、第一绝缘膜和层间绝缘膜，所述第一MIS晶体管具有：第一栅绝缘膜，其形成在作为半导体层中的一部分的第一活性区域上；第一栅电极，其形成在所述第一栅绝缘膜上；N型的第一源·漏区域，其形成在所述第一活性区域中位于所述第一栅电极的侧方的区域，所述第一绝缘膜覆盖所述第一源·漏区域及所述第一栅电极的上方，且具有压缩应力，所述层间绝缘膜覆盖所述第一绝缘膜的上方。
根据本发明第一技术方案的半导体装置可知，能够通过具有压缩应力的第一绝缘膜，降低N型的第一MIS晶体管的能力。由此，能够实现与其他的晶体管的驱动力的调整。
在本发明第一技术方案的半导体装置中，也可以还具备：第二MIS晶体管和第二绝缘膜，
所述第二MIS晶体管具有：第二栅绝缘膜，其形成在作为所述半导体层中的一部分的第二活性区域上；第二栅电极，其形成在所述第二栅绝缘膜上；N型的第二源·漏区域，其形成在所述第二活性区域中位于所述第二栅电极的侧方的区域，所述第二绝缘膜覆盖所述第二源·漏区域及所述第二栅电极的上方，且具有拉伸应力。在这种情况下，能够通过在N型的第二MIS晶体管上形成具有拉伸应力的第二绝缘膜，提高第二MIS晶体管的驱动力。即，由于能够降低第一MIS晶体管的驱动力，提高第二MIS晶体管的驱动力，因此，能够调整两个晶体管的驱动力。
在本发明第一技术方案的半导体装置中，也可以还具备第三MIS晶体管，所述第三MIS晶体管具有：第三栅绝缘膜，其形成在作为所述半导体层中的一部分的第三活性区域上；第三栅电极，其形成在所述第三栅绝缘膜上；P型的第三源·漏区域，其形成在所述第三活性区域中位于所述第三栅电极的侧方的区域。
在本发明第一技术方案的半导体装置中，所述第三源·漏区域及所述第三栅电极的上方也可以由具有压缩应力的第三绝缘膜覆盖。
在本发明第一技术方案的半导体装置中，也可以在所述第一源·漏区域及所述第一栅电极的上方形成有具有压缩应力的所述第一绝缘膜和具有拉伸应力的绝缘膜的叠层膜，在所述第二源·漏区域及所述第二栅电极的上方未形成具有压缩应力的绝缘膜。在这种情况下，也能够降低第一MIS晶体管的驱动力使其比第二MIS晶体管的驱动力低。
在本发明第一技术方案的半导体装置中，也可以在所述第一源·漏区域及所述第一栅电极上未形成具有拉伸应力的膜，在所述第二源·漏区域及所述第二栅电极上形成有具有拉伸应力的所述第二绝缘膜和具有压缩应力的绝缘膜的叠层膜。在这种情况下，也能够降低第一MIS晶体管的驱动力使其比第二MIS晶体管的驱动力低。
在本发明第一技术方案的半导体装置中，也可以所述第一MIS晶体管为SRAM的存取晶体管，所述第二MIS晶体管为SRAM的激励晶体管，所述第三MIS晶体管为SRAM的负载晶体管。在这种情况下，由于能够降低存取晶体管的驱动力使其比激励晶体管的驱动力低，因此，能够可靠地抑制SRAM的误动作。
在本发明第一技术方案的半导体装置中，也可以所述第一MIS晶体管为构成SRAM的晶体管，所述第二MIS晶体管为构成逻辑部的晶体管。
另外，在所述第一N型MIS晶体管为构成SRAM的晶体管，所述第二N型MIS晶体管为构成逻辑部的晶体管的情况下，还具备第四MIS晶体管、第五MIS晶体管、第四绝缘膜和第五绝缘膜，所述第四MIS晶体管具有：第四栅绝缘膜，其形成在作为所述半导体层中的一部分的第四活性区域上；第四栅电极，其形成在所述第四栅绝缘膜上；P型的第四源·漏区域，其形成在所述第四活性区域中位于所述第四栅电极的侧方的区域，所述第五MIS晶体管具有：第五栅绝缘膜，其形成在作为所述半导体层中的一部分的第五活性区域上；第五栅电极，其形成在所述第五栅绝缘膜上；P型的第五源·漏区域，其形成在所述第五活性区域中位于所述第五栅电极的侧方的区域，所述第四绝缘膜覆盖所述第四源·漏区域及所述第四栅电极的上方，且具有压缩应力，所述第五绝缘膜覆盖所述第五源·漏区域及所述第五栅电极的上方，且具有拉伸应力，所述第四MIS晶体管为构成逻辑部的晶体管，所述第五MIS晶体管为构成SRAM的晶体管。
本发明第二技术方案的半导体装置，具备：第一MIS晶体管、第一绝缘膜和层间绝缘膜，所述第一MIS晶体管具有：第一栅绝缘膜，其形成在作为半导体层中的一部分的第一活性区域上；第一栅电极，其形成在所述第一栅绝缘膜上；P型的第一源·漏区域，其形成在所述第一活性区域中位于所述第一栅电极的侧方的区域，所述第一绝缘膜覆盖所述第一源·漏区域及所述第一栅电极的上方，且具有拉伸应力，所述层间绝缘膜覆盖所述第一绝缘膜的上方。
根据本发明第二技术方案的半导体装置可知，能够通过具有拉伸应力的第二绝缘膜，降低P型的第一MIS晶体管的能力。由此，能够实现与其他的晶体管的驱动力的调整。
本发明第一技术方案的半导体装置的制造方法是如下的半导体装置的制造方法，即，该半导体装置具备第一MIS晶体管，该第一MIS晶体管具有：第一栅绝缘膜，其形成在作为半导体层中的一部分的第一活性区域上；第一栅电极，其形成在所述第一栅绝缘膜上；N型的第一源·漏区域，其形成在所述第一活性区域中位于所述第一栅电极的侧方的区域，其中，所述半导体装置的制造方法包括：在所述第一源·漏区域及所述栅电极的上方形成具有压缩应力的第一绝缘膜的工序(a)；在所述第一绝缘膜的上方形成层间绝缘膜的工序(b)。
在本发明第一技术方案的制造方法中，能够通过形成具有压缩应力的第一绝缘膜，降低N型的第一MIS晶体管的能力。由此，能够实现与其他的晶体管的驱动力的调整。
在本发明第一技术方案的制造方法中，所述半导体装置还具备第二MIS晶体管，所述第二MIS晶体管具有：第二栅绝缘膜，其形成在作为所述半导体层中的一部分的第二活性区域上；第二栅电极，其形成在所述第二栅绝缘膜上；N型的第二源·漏区域，其形成在所述第二活性区域中位于所述第二栅电极的侧方的区域，所述半导体装置的制造方法在所述工序(b)之前还包括：在所述第二源·漏区域及所述第二栅电极的上方形成具有拉伸应力的第二绝缘膜的工序(c)。在这种情况下，能够通过在N型的第二MIS晶体管上形成具有拉伸应力的第二绝缘膜，提高第二MIS晶体管的驱动力。即，由于能够降低第一MIS晶体管的驱动力，提高第二MIS晶体管的驱动力，因此，能够调整两个晶体管的驱动力。
在本发明第一技术方案的制造方法中，所述半导体装置也可以还具备第三MIS晶体管，所述第三MIS晶体管具有：第三栅绝缘膜，其形成在作为所述半导体层中的一部分的第三活性区域上；第三栅电极，其形成在所述第三栅绝缘膜上；P型的第三源·漏区域，其形成在所述第三活性区域中位于所述第三栅电极的侧方的区域。
在本发明第一技术方案的制造方法中，也可以还包括：在所述第三源·漏区域及所述第三栅电极的上方形成具有压缩应力的第三绝缘膜的工序。
在本发明第一技术方案的制造方法中，也可以在所述工序(a)中，在所述第一源·漏区域及所述第一栅电极的上方形成所述第一绝缘膜和具有拉伸应力的绝缘膜的叠层膜，在所述工序(c)中，在所述第二源·漏区域及所述第二栅电极的上方只形成所述第二绝缘膜。在这种情况下，也能够降低第一MIS晶体管的驱动力使其比第二MIS晶体管的驱动力低。
在本发明第一技术方案的制造方法中，也可以在所述工序(a)中，在所述第一源·漏区域及所述第一栅电极的上方只形成所述第一绝缘膜，在所述工序(c)中，在所述第二源·漏区域及所述第二栅电极的上方形成所述第二绝缘膜和具有压缩应力的绝缘膜的叠层膜。在这种情况下，也能够降低第一MIS晶体管的驱动力使其比第二MIS晶体管的驱动力低。
在本发明第一技术方案的制造方法中，也可以所述第一MIS晶体管为SRAM的存取晶体管，所述第二MIS晶体管为SRAM的激励晶体管，所述第三MIS晶体管为SRAM的负载晶体管。
在本发明第一技术方案的制造方法中，也可以所述第一MIS晶体管为构成SRAM的晶体管，所述第二MIS晶体管为构成逻辑部的晶体管。
在所述第一MIS晶体管为构成SRAM的晶体管，所述第二MIS晶体管为构成逻辑部的晶体管的情况下，也可以所述半导体装置还具备构成逻辑部的第四MIS晶体管、和构成SRAM的第五MIS晶体管，所述构成逻辑部的第四MIS晶体管具有：第四栅绝缘膜，其形成在作为所述半导体层中的一部分的第四活性区域上；第四栅电极，其形成在所述第四栅绝缘膜上；P型的第四源·漏区域，其形成在所述第四活性区域中位于所述第四栅电极的侧方的区域，所述构成SRAM的第五MIS晶体管具有：第五栅绝缘膜，其形成在作为所述半导体层中的一部分的第五活性区域上；第五栅电极，其形成在所述第五栅绝缘膜上；P型的第五源·漏区域，其形成在所述第五活性区域中位于所述第五栅电极的侧方的区域，所述半导体装置的制造方法还包括：在所述工序(b)之前，在所述第四源·漏区域及所述第四栅电极的上方形成具有压缩应力的第四绝缘膜的工序；在所述工序(b)之前，在所述第五源·漏区域及所述第五栅电极的上方形成具有拉伸应力的第五绝缘膜的工序。
本发明第二技术方案的半导体装置的制造方法也可以为如下的半导体装置的制造方法，即，所述半导体装置具有第一MIS晶体管，该第一MIS晶体管具有：第一栅绝缘膜，其形成在作为半导体层中的一部分的第一活性区域上；第一栅电极，其形成在所述第一栅绝缘膜上；P型的第一源·漏区域，其形成在所述第一活性区域中位于所述第一栅电极的侧方的区域，其中，所述半导体装置的制造方法还包括：在所述第一源·漏区域及所述第一栅电极的上方形成具有拉伸应力的第一绝缘膜的工序(a)；形成将所述第一绝缘膜的上方覆盖的层间绝缘膜的工序(b)。
根据本发明第二技术方案的制造方法可知，能够通过具有拉伸应力的第二绝缘膜，降低P型的第一MIS晶体管的能力。由此，能够实现与其他的晶体管的驱动力的调整。
(发明效果)
根据本发明的半导体装置及其制造方法可知，能够调整MIS晶体管的驱动力。
附图说明
图1是表示本发明的第一实施方式的半导体装置的结构的剖面图。
图2(a)、(b)是表示第一实施方式的半导体装置的制造工序的剖面图。
图3(a)、(b)是表示第一实施方式的半导体装置的制造工序的剖面图。
图4(a)、(b)是表示第一实施方式的半导体装置的制造工序的剖面图。
图5(a)、(b)是表示第一实施方式的半导体装置的制造工序的剖面图。
图6是表示本发明的第二实施方式的半导体装置的结构的剖面图。
图7(a)、(b)是表示第二实施方式的半导体装置的制造工序的剖面图。
图8(a)、(b)是表示第二实施方式的半导体装置的制造工序的剖面图。
图9(a)、(b)是表示第二实施方式的半导体装置的制造工序的剖面图。
图10(a)、(b)是表示第二实施方式的半导体装置的制造工序的剖面图。
图11是表示本发明的第三实施方式的半导体装置的结构的剖面图。
图12(a)、(b)是表示第三实施方式的半导体装置的制造工序的剖面图。
图13(a)、(b)是表示第三实施方式的半导体装置的制造工序的剖面图。
图14(a)、(b)是表示第三实施方式的半导体装置的制造工序的剖面图。
图15(a)、(b)是表示第三实施方式的半导体装置的制造工序的剖面图。
图16是表示本发明的第四实施方式的半导体装置的结构的剖面图。
图17(a)、(b)是表示第四实施方式的半导体装置的制造工序的剖面图。
图18(a)、(b)是表示第四实施方式的半导体装置的制造工序的剖面图。
图19(a)、(b)是表示第四实施方式的半导体装置的制造工序的剖面图。
图20(a)、(b)是表示第四实施方式的半导体装置的制造工序的剖面图。
图21是表示本发明的第五实施方式的半导体装置的结构的剖面图。
图22(a)、(b)是表示第五实施方式的半导体装置的制造工序的剖面图。
图23(a)、(b)是表示第五实施方式的半导体装置的制造工序的剖面图。
图24(a)、(b)是表示第五实施方式的半导体装置的制造工序的剖面图。
图25(a)、(b)是表示第五实施方式的半导体装置的制造工序的剖面图。
图26是表示以往的在MIS晶体管上形成有具有应力(stress)的膜的结构的剖面图。
图27是表示以往的构成SRAM的晶体管的配置的俯视图。
图中，1-半导体衬底；2-浅沟道元件隔离；3-层间绝缘膜；4-接触部；4a-接触孔；5-共用接触部；5a-共用接触孔；11、21、31-栅绝缘膜；12、22、32-栅电极；13a、23a、33a、43a-偏置侧壁；13b、23b、33b、43b-侧壁；14、24、34-扩展区域；15、25、35-袋区域；16、26、36-源·漏区域；17、27、37、47-硅化物层；42-栅配线；50-拉伸应力含有绝缘膜；51-压缩应力含有绝缘膜；52-第一掩模；60-拉伸应力含有绝缘膜；61-压缩应力含有绝缘膜；62-第一掩模；63-第二掩模；70-压缩应力含有绝缘膜；71-拉伸应力含有绝缘膜；72-第一掩模；80-拉伸应力含有绝缘膜；81-压缩应力含有绝缘膜；82-第一掩模；83-第二掩模；101-半导体衬底；102-浅沟道元件隔离；103-层间绝缘膜；104-接触部；104a-接触孔；105-共用接触部；105a-共用接触孔；111、121、131、141-栅绝缘膜；112、122、132、142-栅电极；113a、123a、133a、143a-偏置侧壁；114、124、134、144-扩展区域；115、125、135、145-袋区域；116、126、136、146-源·漏区域；116、146-N型源·漏区域；117、127、137、147-硅化物层；123a-偏置侧壁；150-拉伸应力含有绝缘膜；160-压缩应力含有绝缘膜。
具体实施方式
以下，参照附图，对本发明的半导体装置及其制造方法进行说明。
(第一实施方式)
图1是表示本发明的第一实施方式的半导体装置的结构的剖面图。如图1所示，在本实施方式的半导体装置中，配置有形成SRAM用负载晶体管的SRAM负载区域SL、形成SRAM用激励晶体管的SRAM驱动区域SD、形成SRAM用存取晶体管的SRAM存取区域SA。各区域SL、SD、SA通过浅沟道元件隔离2相互电分离。
在SRAM负载区域SL的半导体衬底1上夹着栅绝缘膜11形成有栅电极12。而且，在栅电极12的侧面上，形成有偏置侧壁13a、和在偏置侧壁13a的外侧配置的侧壁13b。在半导体衬底1中位于偏置侧壁13a及侧壁13b的下方的区域形成有P型扩展区域14，在位于P型扩展区域14的下方的区域形成有N型袋(pocket)区域15。另外，在半导体衬底1中位于侧壁13b的外侧的区域形成有P型源·漏区域16。另外，在栅电极12及P型源·漏区域16上形成有硅化物层17。
在SRAM驱动区域SD的半导体衬底1上夹着栅绝缘膜21形成有栅电极22。而且，在栅电极22的侧面上形成有偏置侧壁23a、和在偏置侧壁23a的外侧配置的侧壁23b。在半导体衬底1中位于偏置侧壁23a及侧壁23b的下方的区域形成有N型扩展区域24，在位于N型扩展区域24的下方的区域形成有P型袋区域25。另外，在半导体衬底1中位于侧壁23b的外侧的区域形成有N型源·漏区域26。另外，在栅电极22及N型源·漏区域26上形成有硅化物层27。
在SRAM存取区域SA的半导体衬底1上夹着栅绝缘膜31形成有栅电极32。而且，在栅电极32的侧面上，形成有偏置侧壁33a、和在偏置侧壁33a的外侧配置的侧壁33b。在半导体衬底1中位于侧壁33b的下方的区域形成有N型扩展区域34，在位于N型扩展区域34的下方的区域形成有P型袋区域35。另外，在半导体衬底1中位于侧壁33b的外侧的区域形成有N型源·漏区域36。另外，在栅电极32及N型源·漏区域36上形成有硅化物层37。
在将SRAM负载区域SL的周围包围的浅沟道元件隔离2上，形成有栅配线42、设置在栅配线42的上面上的硅化物层47、设置在栅配线42的侧面上的偏置侧壁43a、设置在偏置侧壁43a的侧面上的侧壁43b。栅配线42通过SRAM的与邻接的其他的晶体管(未图示)的栅电极共用的膜延伸至浅沟道元件隔离2上而形成。
而且，在SRAM负载区域SL的栅电极12及P型源·漏区域16、SRAM驱动区域SD的栅电极22及N型源·漏区域上形成有通过LP-CVD法形成且产生拉伸应力的绝缘膜(以下，将产生拉伸应力的绝缘膜称为“拉伸应力含有绝缘膜”)50。还有，本说明书中的应力意味着沿位于栅电极下方的沟道区域的栅长度方向施加的应力。从而，本说明书中的拉伸应力含有绝缘膜是指沿位于栅电极下方的沟道区域的栅长度方向产生拉伸应力的绝缘膜。
另一方面，在SRAM存取区域SA的栅电极32及N型源·漏区域36上，形成有拉伸应力含有绝缘膜50、和配置在拉伸应力含有绝缘膜50上、通过等离子体-CVD法形成且产生压缩应力的绝缘膜(以下，将产生压缩应力的绝缘膜称为“压缩应力含有绝缘膜”)51。本说明书中的压缩应力含有绝缘膜是指沿位于栅电极下方的沟道区域的栅长度方向产生压缩应力的绝缘膜。还有，在本实施方式的结构中，拉伸应力含有绝缘膜50和压缩应力含有绝缘膜51也可以按相反的顺序叠层。
而且，在各区域SL、SD、SA，压缩应力含有绝缘膜51及拉伸应力含有绝缘膜50的上方由层间绝缘膜3覆盖。而且，在各区域SL、SD、SA形成有贯通层间绝缘膜3、压缩应力含有绝缘膜51及拉伸应力含有绝缘膜50而到达硅化物层17、27、37的接触部4。另外，在SRAM负载区域SL及栅配线42形成区域形成有共用接触部5，使之贯通层间绝缘膜3及拉伸应力含有绝缘膜50而与P型源·漏区域16上的硅化物层17和栅电极42上的硅化物层47接触。
接着，参照图2(a)～图5(b)对本实施方式的半导体装置的制造方法进行说明。图2(a)～图5(b)是表示第一实施方式的半导体装置的制造工序的剖面图。
在本实施方式的制造方法中，首先为了形成如图2(a)所示的结构，进行以下的工序。首先，在由通过形成于半导体衬底1的浅沟道元件隔离2划分的SRAM负载区域SL、SRAM驱动区域SD及SRAM存取区域SA的半导体衬底1构成的各活性区域上形成栅绝缘膜11、21、31及栅电极12、22、32。同时，在浅沟道元件隔离2上形成栅配线42。接着，在栅电极12、22、32及栅配线42的侧面上形成偏置侧壁13a、23a、33a、43a。
接着，在SRAM驱动区域SD及SRAM存取区域SA上掩蔽栅电极22、32及偏置侧壁23a、33a，以加速能量3KeV、剂量1.5×1015个/cm2、TILT角0度的条件，注入作为N型杂质的例如砷离子，形成N型扩展区域24、34。接着，以加速能量10KeV、剂量8.0×1012个/cm2、TILT角25度的条件，四旋转注入(使晶片旋转从四个方向注入)作为P型杂质的例如硼离子，形成P型袋区域25、35。该P型袋区域25、35形成为覆盖N型扩展区域24、34的底面。
接着，在SRAM负载区域SL上掩蔽栅电极12及偏置侧壁13a，以加速能量0.5KeV、剂量3.0×1014个/cm2、TILT角0度的条件，注入作为P型杂质的例如硼离子，形成P型扩展区域14。接着，以加速能量30KeV、剂量7.0×1012个/cm2、TILT角25度的条件，四旋转注入作为N型杂质的例如磷离子，形成N型袋区域15。该N型袋区域15形成为覆盖P型扩展区域14的底面。
接着，在衬底上的整个面形成了硅氮化膜后，通过蚀刻法蚀刻硅氮化膜，在各栅电极12、22、32及栅配线42的侧面上经由偏置侧壁13a、23a、33a、43a形成侧壁13b、23b、33b、43b。之后，在SRAM驱动区域SD及SRAM存取区域SA上掩蔽栅电极22、32、偏置侧壁23a、33a及侧壁23b、33b，以加速能量20KeV、剂量4.0×1015I个/cm2、TILT角0度的条件，注入作为N型杂质的例如砷离子。进而，接着以加速能量10KeV、剂量1.0×1015个/cm2、TILT角7度的条件，注入作为N型杂质的例如磷离子，形成N型源·漏区域26、36。
接着，在SRAM负载区域SL上掩蔽栅电极12、偏置侧壁13a及侧壁13b，以加速能量2KeV、剂量4.0×1015个/cm2、TILT角7度的条件，注入作为P型杂质的例如硼离子，形成P型源·漏区域16。
接着，在各栅电极12、22、32上、栅配线42上及源·漏区域16、26、36上，利用自对准难熔金属硅化物形成技术选择性地形成硅化物层17、27、37、47。通过以上的工序，制得如图2(a)所示的结构。
接着，在如图2(b)所示的工序中，在整个衬底上形成拉伸应力含有绝缘膜50，该拉伸应力含有绝缘膜50由通过LP-CVD法形成且产生拉伸应力的硅氮化膜构成。
接着，在如图3(a)所示的工序中，在整个衬底上形成压缩应力含有绝缘膜51，该压缩应力含有绝缘膜51由通过等离子体CVD法形成且产生压缩应力的硅氮化膜构成。
接着，在如图3(b)所示的工序中，将SRAM负载区域SL及SRAM驱动区域SD开口，形成覆盖SRAM存取区域SA的上方的由抗蚀层构成的第一掩模52。之后，通过将第一掩模52作为蚀刻掩模进行蚀刻，去掉SRAM负载区域SL及SRAM驱动区域SD的压缩应力含有绝缘膜51。
接着，在如图4(a)所示的工序中，除去第一掩模52。还有，在该时点，在SRAM存取区域SA叠层地存在压缩应力含有绝缘膜51及拉伸应力含有绝缘膜50。另一方面，在SRAM负载区域SL及SRAM驱动区域SD只存在拉伸应力含有绝缘膜50。
接着，在如图4(b)所示的工序中，在整个衬底上形成由氧化膜构成的层间绝缘膜3。
接着，在如图5(a)所示的工序中，在各区域SL、SD、SA形成贯通层间绝缘膜3、压缩应力含有绝缘膜51及拉伸应力含有绝缘膜50而到达硅化物层17、27、37的接触孔4a。另外，在SRAM负载区域SL及栅配线42形成区域形成贯通层间绝缘膜3及拉伸应力含有绝缘膜50而到达P型源·漏区域16上的硅化物层17和栅电极42上的硅化物层47的共用接触孔5a。
接着，在如图5(b)所示的工序中，在接触孔4a及共用接触孔5a中形成埋入接触部4及共用接触部5。还有，埋入接触部4及共用接触部5由TiN等的阻隔膜和钨等的金属膜构成。通过以上的工序，形成本实施方式的半导体装置。
根据本实施方式的半导体装置可知，由拉伸应力含有绝缘膜50及压缩应力含有绝缘膜51覆盖存取晶体管的上方，由拉伸应力含有绝缘膜50覆盖激励晶体管的上方。这些晶体管为N型MIS晶体管，因此，对沟道若施加拉伸应力，则驱动力提高，若施加压缩应力，则驱动力降低。在本实施方式中，SRAM驱动区域SD由拉伸应力含有绝缘膜50覆盖，因此，激励晶体管的驱动力提高。另一方面，SRAM存取区域SA被由压缩应力含有绝缘膜51及拉伸应力含有绝缘膜50构成的叠层膜覆盖，因此，拉伸应力含有绝缘膜50的拉伸应力由压缩应力含有绝缘膜51的压缩应力抵消，从而与激励晶体管相比，不能够提高存取晶体管的驱动力。从而，可以使存取晶体管的驱动力降低成比激励晶体管的驱动力低。从而，能够抑制SRAM的误动作，能够改进噪声容限。
还有，在本实施方式中，对存取晶体管及激励晶体管为N型MIS晶体管的情况进行了说明。然而，存取晶体管及激励晶体管也可以为P型MIS晶体管。在这种情况下，只要由拉伸应力含有绝缘膜及压缩应力含有绝缘膜的叠层膜覆盖存取晶体管，且仅由压缩应力含有绝缘膜覆盖激励晶体管即可。在P型MIS晶体管中，对沟道若施加压缩应力，则驱动力提高，若施加拉伸应力，则驱动力降低。从而，在这种情况下，也能够使存取晶体管的驱动力降低成比激励晶体管的驱动力低。
另外，在本实施方式中，在存取晶体管形成区域SA，在拉伸应力含有绝缘膜50上形成了压缩应力含有绝缘膜51，但它们的叠层顺序也可以相反。
(第二实施方式)
图6是表示本发明的第二实施方式的半导体装置的结构的剖面图。在本实施方式的半导体装置中，SRAM存取区域SA的栅电极32及N型源·漏区域36上只形成有由通过等离子体CVD法形成且产生压缩应力的硅氮化膜构成的压缩应力含有绝缘膜61。除此之外的结构与第一实施方式相同，省略其详细的说明。
接着，参照图7(a)～图10(b)，对本实施方式的半导体装置的制造方法进行说明。图7(a)～图10(b)是表示本发明的第二实施方式的半导体装置的制造工序的剖面图。
在本实施方式的制造方法中，使用与第一实施方式中所述的方法相同的方法，形成如图7(a)所示的结构。
接着，在如图7(b)所示的工序中，在整个衬底上，形成由通过LP-CVD法形成且产生拉伸应力的硅氮化膜构成的拉伸应力含有绝缘膜60。
接着，在如图8(a)所示的工序中，在衬底上形成第一掩模62，该第一掩模62由覆盖SRAM负载区域SL及SRAM驱动区域SD，并将SRAM存取区域SA开口的抗蚀层构成。之后，通过将第一掩模62作为蚀刻掩模进行蚀刻，去掉SRAM存取区域SA的拉伸应力含有绝缘膜60。
接着，在如图8(b)所示的工序中，除去第一掩模62后，在整个衬底上，形成由通过等离子体CVD法形成且产生压缩应力的硅氮化膜构成的压缩应力含有绝缘膜61。
接着，在如图9(a)所示的工序中，在衬底上形成第二掩模63，该第二掩模63由覆盖SRAM存取区域SA，并将SRAM驱动区域SD及SRAM负载区域SL开口的抗蚀层构成。之后，通过将第二掩模63作为蚀刻掩模进行蚀刻，去掉SRAM驱动区域SD及SRAM负载区域SL的压缩应力含有绝缘膜61。
接着，在如图9(b)所示的工序中，除去第二掩模63。还有，在该时点，在SRAM存取区域SA存在压缩应力含有绝缘膜61，在SRAM负载区域SL及SRAM驱动区域SD存在拉伸应力含有绝缘膜60。
接着，在如图10(a)所示的工序中，在整个衬底上形成由氧化膜构成的层间绝缘膜3后，利用平版印刷法(lithography)及蚀刻法，蚀刻层间绝缘膜3、拉伸应力含有绝缘膜50、压缩应力含有绝缘膜51，形成到达硅化物层17、27、37、47的接触孔4a及共用接触孔5a。
接着，在如图10(b)所示的工序中，在接触孔4a及共用接触孔5a中形成埋入接触部4及共用接触部5。还有，埋入接触部4及共用接触部5由TiN等的阻隔膜和钨等的金属膜构成。通过以上的工序，形成本实施方式的半导体装置。
根据本实施方式的半导体装置可知，由压缩应力含有绝缘膜61覆盖存取晶体管的上方，由拉伸应力含有绝缘膜60覆盖激励晶体管的上方。由于这些晶体管为N型MIS晶体管，因此，对沟道若施加拉伸应力，则驱动力提高，若施加压缩应力，则驱动力降低。从而，能够将存取晶体管的驱动力降低成比激励晶体管的驱动力低。从而，能够抑制SRAM的误动作，能够改进噪声容限。
还有，在本实施方式中，对存取晶体管及激励晶体管为N型MIS晶体管的情况进行了说明。然而，存取晶体管及激励晶体管也可以为P型MIS晶体管。在这种情况下，只要由拉伸应力含有绝缘膜覆盖存取晶体管，由压缩应力含有绝缘膜覆盖激励晶体管即可。在P型MIS晶体管中，对沟道若施加压缩应力，则驱动力提高，若施加拉伸应力，则驱动力降低。从而，在这种情况下，也能够使存取晶体管的驱动力降低成比激励晶体管的驱动力低。
(第三实施方式)
图11是表示本发明的第三实施方式的半导体装置的结构的剖面图。如图11所示，在本实施方式的半导体装置中，在SRAM负载区域SL的栅电极12及源·漏区域16的上方、及SRAM存取区域SA的栅电极32及源·漏区域36的上方，只形成有由通过等离子体CVD法形成且产生压缩应力的硅氮化膜构成的压缩应力含有绝缘膜70。另外，在SRAM驱动区域SD的栅电极22及源·漏区域26的上方，形成有由通过等离子体CVD法形成且产生压缩应力的硅氮化膜构成的压缩应力含有绝缘膜70、和由通过LP-CVD法形成且产生拉伸应力的硅氮化膜构成的拉伸应力含有绝缘膜71的叠层膜。除此之外的结构与第一实施方式相同，因此，省略其详细的说明。
接着，参照图12(a)～图15(b)，对本实施方式的半导体装置的制造方法进行说明。图12(a)～图15(b)是表示本发明的第三实施方式的半导体装置的制造工序的剖面图。
在本实施方式的制造工序中，使用与第一实施方式中所述的方法相同的方法，形成如图12(a)所示的结构。
接着，在如图12(b)所示的工序中，在整个衬底上，形成由通过等离子体CVD法形成且产生压缩应力的硅氮化膜构成的压缩应力含有绝缘膜70。
接着，在如图13(a)所示的工序中，在压缩应力含有绝缘膜70上，形成由通过LP-CVD法形成且产生拉伸应力的硅氮化膜构成的拉伸应力含有绝缘膜71。
接着，在如图13(b)所示的工序中，形成第一掩模72，该第一掩模72由覆盖SRAM驱动区域SD，且露出SRAM负载区域SL及SRAM存取区域的抗蚀层构成。
接着，在如图14(a)所示的工序中，通过将第一掩模72作为蚀刻掩模进行蚀刻，除去SRAM负载区域SL及SRAM存取区域SA的拉伸应力含有绝缘膜71。
接着，在如图14(b)所示的工序中，除去第一掩模72。还有，在该时点，在SRAM负载区域SL及SRAM存取区域SA存在压缩应力含有绝缘膜70，在SRAM驱动区域SD叠层地存在压缩应力含有绝缘膜70及拉伸应力含有绝缘膜71。
接着，在如图15(a)所示的工序中，在整个衬底上形成由氧化膜构成的层间绝缘膜3后，利用平版印刷法及蚀刻法，蚀刻层间绝缘膜3、拉伸应力含有绝缘膜71、压缩应力含有绝缘膜70，形成到达硅化物层17、27、37、47的接触孔4a及共用接触孔5a。
接着，在如图15(b)所示的工序中，在接触孔4a及共用接触孔5a中形成埋入接触部4及共用接触部5。还有，埋入接触部4及共用接触部5由TiN等的阻隔膜和钨等的金属膜构成。通过以上的工序，形成本实施方式的半导体装置。
根据本实施方式的半导体装置可知，由压缩应力含有绝缘膜70覆盖存取晶体管的上方，由压缩应力含有绝缘膜70及拉伸应力含有绝缘膜71覆盖激励晶体管的上方。这些晶体管为N型MIS晶体管，因此，对沟道若施加拉伸应力，则驱动力提高，若施加压缩应力，则驱动力降低。在本实施方式中，SRAM驱动区域由压缩应力含有绝缘膜70覆盖，因此，激励晶体管的驱动力提高。另一方面，SRAM驱动区域SD被由压缩应力含有绝缘膜70及拉伸应力含有绝缘膜71构成的叠层膜覆盖，因此，压缩应力含有绝缘膜70的压缩应力由拉伸应力含有绝缘膜71的拉伸应力抵消，从而与存取晶体管相比，抑制了激励晶体管的驱动力的降低。从而，可以使存取晶体管的驱动力降低成比激励晶体管的驱动力低。从而，能够抑制SRAM的误动作，能够改进噪声容限。
另外，在本实施方式中，由压缩应力含有绝缘膜70覆盖负载晶体管的上方。由于负载晶体管为P型MIS晶体管，因此，对沟道若施加拉伸应力，则驱动力降低，若施加压缩应力，则驱动力提高。从而，在本实施方式中，还能够提高负载晶体管的驱动力。
还有，在本实施方式中，对存取晶体管及激励晶体管为N型MIS晶体管的情况进行了说明。然而，存取晶体管及激励晶体管也可以为P型MIS晶体管。在这种情况下，只要由拉伸应力含有绝缘膜覆盖存取晶体管，由压缩应力含有绝缘膜及拉伸应力含有绝缘膜覆盖激励晶体管即可。在P型MIS晶体管中，对沟道若施加压缩应力，则驱动力提高，若施加拉伸应力，则驱动力降低。从而，在这种情况下，也能够使存取晶体管的驱动力降低成比激励晶体管的驱动力低。
(第四实施方式)
图16是表示本发明的第四实施方式的半导体装置的结构的剖面图。
在本实施方式的半导体装置中，由压缩应力含有绝缘膜81覆盖SRAM负载区域SL的栅电极12及源·漏区域16的上方、及SRAM存取区域SA的栅电极32及源·漏区域36的上方，由拉伸应力含有绝缘膜80覆盖SRAM驱动区域SD的栅电极22及源·漏区域26的上方。除此之外的结构与第一实施方式相同，因此，省略其详细的说明。
接着，参照图17(a)～图20(b)，对本实施方式的半导体装置的制造方法进行说明。图17(a)～图20(b)是表示本发明的第四实施方式的半导体装置的制造工序的剖面图。
在本实施方式的制造工序中，使用与第一实施方式中所述的方法相同的方法，形成如图7(a)所示的结构。
接着，在如图17(b)所示的工序中，在整个衬底上，形成由通过等离子体CVD法形成且产生压缩应力的硅氮化膜构成的压缩应力含有绝缘膜81。
接着，在如图18(a)所示的工序中，形成第一掩模82，该第一掩模82由覆盖SRAM负载区域SL及SRAM存取区域SA的上方，且将SRAM驱动区域SD开口的抗蚀层构成。之后，通过将第一掩模62作为蚀刻掩模进行蚀刻，去掉SRAM驱动区域SD的压缩应力含有绝缘膜81。
接着，在如图18(b)所示的工序中，除去第一掩模62后，在整个衬底上形成拉伸应力含有绝缘膜80，该拉伸应力含有绝缘膜80由通过LP-CVD法形成且产生拉伸应力的硅氮化膜构成。
接着，在如图19(a)所示的工序中，在整个衬底上形成第二掩模83，该第二掩模83由覆盖的SRAM驱动区域SD的上方，且将SRAM负载区域SL及SRAM存取区域SA开口的抗蚀层构成。之后，通过将第二掩模83作为蚀刻掩模进行蚀刻，去掉位于SRAM负载区域SL及SRAM存取区域SA的拉伸应力含有绝缘膜80。
接着，在如图19(b)所示的工序中，除去第二掩模83。还有，在该时点，在SRAM负载区域SL及SRAM存取区域SA形成有压缩应力含有绝缘膜81，在SRAM驱动区域SD形成有拉伸应力含有绝缘膜80。
接着，在如图20(a)所示的工序中，在整个衬底上形成由氧化膜构成的层间绝缘膜3后，利用平版印刷法及蚀刻法，蚀刻层间绝缘膜3、拉伸应力含有绝缘膜80、压缩应力含有绝缘膜81，形成到达硅化物层17、27、37、47的接触孔4a及共用接触孔5a。
接着，在如图20(b)所示的工序中，在接触孔4a及共用接触孔5a中形成埋入接触部4及共用接触部5。还有，埋入接触部4及共用接触部5由TiN等的阻隔膜和钨等的金属膜构成。通过以上的工序，形成本实施方式的半导体装置。
根据本实施方式的半导体装置可知，由压缩应力含有绝缘膜81覆盖存取晶体管的上方，由拉伸应力含有绝缘膜80覆盖激励晶体管的上方。由于这些晶体管为N型MIS晶体管，因此，对沟道若施加拉伸应力，则驱动力提高，若施加压缩应力，则驱动力降低。从而，能够使存取晶体管的驱动力降低成比激励晶体管的驱动力低。从而，能够抑制SRAM的误动作，能够改进噪声容限。
另外，在本实施方式中，由压缩应力含有绝缘膜81覆盖负载晶体管的上方。由于负载晶体管为P型MIS晶体管，因此，对沟道若施加拉伸应力，则驱动力降低，若施加压缩应力，则驱动力提高。从而，在本实施方式中，还能够提高负载晶体管的驱动力。
还有，在本实施方式中，对存取晶体管及激励晶体管为N型MIS晶体管的情况进行了说明。然而，存取晶体管及激励晶体管也可以为P型MIS晶体管。在这种情况下，只要由拉伸应力含有绝缘膜及压缩应力含有绝缘膜的叠层膜覆盖存取晶体管，由压缩应力含有绝缘膜覆盖激励晶体管即可。在P型MIS晶体管中，对沟道若施加压缩应力，则驱动力提高，若施加拉伸应力，则驱动力降低。从而，在这种情况下，也能够使存取晶体管的驱动力降低成比激励晶体管的驱动力低。
(第五实施方式)
图21是表示本发明的第五实施方式的半导体装置的结构的剖面图。
在本实施方式的半导体装置中，配置有形成逻辑用N沟道型MIS晶体管的N型逻辑区域LN、形成逻辑用P沟道型MIS晶体管的P型逻辑区域LP、形成SRAM用P沟道型MIS晶体管的P型SRAM区域SP及形成SRAM用N沟道型MIS晶体管的N型SRAM区域SN。各区域LN、PL、PS、NS通过浅沟道元件隔离2互相电分离。
在N型逻辑区域LN的半导体衬底101上夹着栅绝缘膜111形成有栅电极112。而且，在栅电极112的侧面上形成有偏置侧壁113a、在偏置侧壁113a的外侧配置的侧壁113b。在半导体衬底101中位于偏置侧壁113a及侧壁113b的下方的区域形成有N型扩展区域114，在位于N型扩展区域114的下方的区域形成有P型袋区域115。另外，在半导体衬底101中位于侧壁113b的外侧的区域形成有N型源·漏区域116。另外，在栅电极112及N型源·漏区域116上形成有硅化物层117。
在N型逻辑区域LN的栅电极112、偏置侧壁113a、侧壁113b及N型源·漏区域116上形成有由通过LP-CVD法制得的硅氮化膜构成的拉伸应力含有绝缘膜150。
在P型逻辑区域LP的半导体衬底101上夹着栅绝缘膜121形成有栅电极122。而且，在栅电极122的侧面上形成有偏置侧壁123a、在偏置侧壁123a的外侧配置的侧壁123b。在半导体衬底101中位于偏置侧壁123a及侧壁123b的下方的区域形成有P型扩展区域124，在位于P型扩展区域124的下方的区域形成有N型袋区域125。另外，在半导体衬底101中位于侧壁123b的外侧的区域形成有P型源·漏区域126。另外，在栅电极122及P型源·漏区域126上形成有硅化物层127。
在P型逻辑区域LP的栅电极122、偏置侧壁123a、侧壁123b及P型源·漏区域126上形成有由通过等离子体CVD法制得的硅氮化膜构成的压缩应力含有绝缘膜160。
另外，在P型SRAM区域SP的半导体衬底101上夹着栅绝缘膜131形成有栅电极132。而且，在栅电极132的侧面上形成有偏置侧壁133a、在偏置侧壁133a的外侧配置的侧壁133b。在半导体衬底101中位于侧壁133b的下方的区域形成有P型扩展区域134，在位于P型扩展区域134的下方的区域形成有N型袋区域135。另外，在半导体衬底101中位于侧壁133b的外侧的区域形成有P型源·漏区域136。另外，在栅电极132及P型源·漏区域136上形成有硅化物层137。
在P型SRAM区域SP的栅电极132、偏置侧壁133a、侧壁133b及P型源·漏区域136上形成有由通过等离子体CVD法制得的硅氮化膜构成的压缩应力含有绝缘膜160。
在N型SRAM区域SN的半导体衬底101上夹着栅绝缘膜141形成有栅电极142。而且，在栅电极142的侧面上形成偏置侧壁143a、和在偏置侧壁143a的外侧配置的侧壁143b。在半导体衬底101中位于偏置侧壁143a及侧壁143b的下方的区域形成有N型扩展区域144，在位于N型扩展区域144的下方的区域形成有P型袋区域145。另外，在半导体衬底101中位于P侧壁143b的外侧的区域形成有N型源·漏区域146。另外，在栅电极142及N型源·漏区域146上形成有硅化物层147。
在N型SRAM区域SN的栅电极142、偏置侧壁143a、侧壁143b及N型源·漏区域146上形成有拉伸应力含有绝缘膜150。
而且，在各区域LN、PL、PS、NS，拉伸应力含有绝缘膜150及压缩应力含有绝缘膜160的上方由层间绝缘膜3覆盖。而且，在各区域LN、PL、PS、NS形成有贯通拉伸应力含有绝缘膜150、压缩应力含有绝缘膜160、及层间绝缘膜3而到达硅化物层117、127、137、147的埋入接触部4。
接着，参照图22(a)～图26(b)，对本实施方式的半导体装置的制造方法进行说明。图22(a)～图26(b)是表示本发明的第五实施方式的半导体装置的制造工序的剖面图。
在本实施方式的制造方法中，首先为了形成如图22(a)所示的结构，进行以下的工序。首先，在由通过形成于半导体衬底101的浅沟道元件隔离102划分的N型逻辑区域LN、P型逻辑区域LP、P型SRAM区域SP、N型SRAM区域SN的半导体衬底101构成的各活性区域上形成栅绝缘膜111、121、131、141及栅电极112、122、132、142。接着，在栅电极112、122、132、142的侧面上形成偏置侧壁113a、123a、133a、143a。
接着，在N型逻辑区域LN及N型SRAM区域SN，以加速能量3KeV、剂量1.5×1015个/cm2、TILT角0度的条件，注入作为N型杂质的例如砷离子，形成N型扩展区域114、144。接着，以加速能量10KeV、剂量8.0×1012个/cm2、TILT角25度的条件，四旋转注入作为P型杂质的例如硼离子，形成P型袋区域115、145。该P型袋区域115、145形成为覆盖N型扩展区域114、144的底面。
接着，在P型逻辑区域LP及P型SRAM区域SP，以加速能量0.5KeV、剂量3.0×1014个/cm2、TILT角0度的条件，注入作为P型杂质的例如硼离子，形成P型扩展区域124、134。接着，以加速能量30KeV、剂量7.0×1012个/cm2、TILT角25度的条件，四旋转注入作为N型杂质的例如磷离子，形成N型袋区域125、135。该N型袋区域125、135形成为覆盖P型扩展区域124、134的底面。
接着，在衬底上的整个面形成通过LP-CVD法制得的硅氮化膜。之后，通过蚀刻法蚀刻硅氮化膜，在各栅电极112、122、132、142的侧面上，经由偏置侧壁113a、123a、133a、143a形成侧壁113b、123b、133b、143b。之后，在N型逻辑区域LN及N型SRAM区域SN，以加速能量20KeV、剂量4.0×1015个/cm2、TILT角0度的条件，注入作为N型杂质的例如砷离子。进而，以加速能量10KeV、剂量1.0×1015个/cm2、TILT角7度的条件，注入作为N型杂质的例如磷离子。由此，形成N型源·漏区域116、146。
接着，在P型逻辑区域LP及P型SRAM区域SP，以加速能量2KeV、剂量4.0×1015个/cm2、TILT角7度的条件，注入作为P型杂质的例如硼离子，形成P型源·漏区域126、136。
接着，在各栅电极112、122、132、142上、及源·漏区域116、126、136、146上，利用自对准难熔金属硅化物形成技术选择性地形成硅化物层117、127、137、147。
接着，在如图22(b)工序中，在衬底上的整个面形成拉伸应力含有绝缘膜150，该拉伸应力含有绝缘膜150由通过LP-CVD法形成且产生拉伸应力的硅氮化膜构成。
接着，在如图23(a)所示的工序中，在衬底上形成压缩应力含有绝缘膜152，该压缩应力含有绝缘膜152由覆盖N型逻辑区域LN及N型SRAM区域SN，且将P型SRAM区域SP及P型逻辑区域LP开口的抗蚀层构成。之后，通过通过将第一掩模152作为蚀刻掩模进行蚀刻，除去位于P型SRAM区域SP及P型逻辑区域LP的拉伸应力含有绝缘膜150。
接着，在如图23(b)所示的工序中，在衬底上的整个面形成由通过等离子体CVD法形成且产生压缩应力的硅氮化膜构成的压缩应力含有绝缘膜160。
接着，在如图24(a)所示的工序中，在衬底上形成第二掩模153，该第二掩模153由覆盖P型逻辑区域LP及P型SRAM区域SP，且将N型逻辑区域LN及N型SRAM区域SN开口的抗蚀层构成。
接着，在如图24(b)所示的工序中，除去第二掩模153。还有，在该时点，在P型SRAM区域SP及P型逻辑区域LP形成有压缩应力含有绝缘膜160，在N型逻辑区域LN及N型SRAM区域SN形成有拉伸应力含有绝缘膜150。
接着，在如图25(a)所示的工序中，在衬底上的整个面形成由氧化膜构成的层间绝缘膜103后，利用平版印刷法及蚀刻法，蚀刻层间绝缘膜103、拉伸应力含有绝缘膜150及压缩应力含有绝缘膜160，形成到达硅化物层117、127、137、147的接触孔104a。
接着，在如图25(b)所示的工序中，在接触孔104a中形成埋入接触部104。还有，埋入接触部104由TiN等的阻隔膜和钨等的金属膜构成。
通过以上的工序，形成本实施方式的半导体装置。
在本实施方式中，在逻辑区域能够提高MIS晶体管的驱动力，并且在SRAM区域能够降低MIS晶体管的驱动力。于是，能够根据用途，调整驱动力。
(工业上的可利用性)
如上所述，本发明在N沟道型MIS晶体管及P沟道型MIS晶体管的能力的调整上是有用的。

Claims (20)

1.一种半导体装置，其中，
具备：第一MIS晶体管、第一绝缘膜和层间绝缘膜，
所述第一MIS晶体管具有：第一栅绝缘膜，其形成在作为半导体层中的一部分的第一活性区域上；第一栅电极，其形成在所述第一栅绝缘膜上；N型的第一源·漏区域，其形成在所述第一活性区域中位于所述第一栅电极的侧方的区域，
所述第一绝缘膜覆盖所述第一源·漏区域及所述第一栅电极的上方，且具有压缩应力，
所述层间绝缘膜覆盖所述第一绝缘膜的上方。
2.根据权利要求1所述的半导体装置，其中，
还具备：第二MIS晶体管和第二绝缘膜，
所述第二MIS晶体管具有：第二栅绝缘膜，其形成在作为所述半导体层中的一部分的第二活性区域上；第二栅电极，其形成在所述第二栅绝缘膜上；N型的第二源·漏区域，其形成在所述第二活性区域中位于所述第二栅电极的侧方的区域，
所述第二绝缘膜覆盖所述第二源·漏区域及所述第二栅电极的上方，且具有拉伸应力。
3.根据权利要求1或2所述的半导体装置，其中，
还具备第三MIS晶体管，所述第三MIS晶体管具有：第三栅绝缘膜，其形成在作为所述半导体层中的一部分的第三活性区域上；第三栅电极，其形成在所述第三栅绝缘膜上；P型的第三源·漏区域，其形成在所述第三活性区域中位于所述第三栅电极的侧方的区域。
4.根据权利要求3所述的半导体装置，其中，
所述第三源·漏区域及所述第三栅电极的上方由具有压缩应力的第三绝缘膜覆盖。
5.根据权利要求2所述的半导体装置，其中，
在所述第一源·漏区域及所述第一栅电极的上方形成有具有压缩应力的所述第一绝缘膜和具有拉伸应力的绝缘膜的叠层膜，
在所述第二源·漏区域及所述第二栅电极的上方未形成具有压缩应力的绝缘膜。
6.根据权利要求2所述的半导体装置，其中，
在所述第一源·漏区域及所述第一栅电极上未形成具有拉伸应力的膜，
在所述第二源·漏区域及所述第二栅电极上形成有具有拉伸应力的所述第二绝缘膜和具有压缩应力的绝缘膜的叠层膜。
7.根据权利要求2所述的半导体装置，其中，
还具备第三MIS晶体管，所述第三MIS晶体管具有：第三栅绝缘膜，其形成在作为所述半导体层中的一部分的第三活性区域上；第三栅电极，其形成在所述第三栅绝缘膜上；P型的第三源·漏区域，其形成在所述第三活性区域中位于所述第三栅电极的侧方的区域，
所述第一MIS晶体管为SRAM的存取晶体管，所述第二MIS晶体管为SRAM的激励晶体管，所述第三MIS晶体管为SRAM的负载晶体管。
8.根据权利要求2所述的半导体装置，其中，
所述第一MIS晶体管为构成SRAM的晶体管，
所述第二MIS晶体管为构成逻辑部的晶体管。
9.根据权利要求8所述的半导体装置，其中，
还具备第四MIS晶体管、第五MIS晶体管、第四绝缘膜和第五绝缘膜，
所述第四MIS晶体管具有：第四栅绝缘膜，其形成在作为所述半导体层中的一部分的第四活性区域上；第四栅电极，其形成在所述第四栅绝缘膜上；P型的第四源·漏区域，其形成在所述第四活性区域中位于所述第四栅电极的侧方的区域，
所述第五MIS晶体管具有：第五栅绝缘膜，其形成在作为所述半导体层中的一部分的第五活性区域上；第五栅电极，其形成在所述第五栅绝缘膜上；P型的第五源·漏区域，其形成在所述第五活性区域中位于所述第五栅电极的侧方的区域，
所述第四绝缘膜覆盖所述第四源·漏区域及所述第四栅电极的上方，且具有压缩应力，
所述第五绝缘膜覆盖所述第五源·漏区域及所述第五栅电极的上方，且具有拉伸应力，
所述第四MIS晶体管为构成逻辑部的晶体管，所述第五MIS晶体管为构成SRAM的晶体管。
10.一种半导体装置，其中，
具备：第一MIS晶体管、第一绝缘膜和层间绝缘膜，
所述第一MIS晶体管具有：第一栅绝缘膜，其形成在作为半导体层中的一部分的第一活性区域上；第一栅电极，其形成在所述第一栅绝缘膜上；P型的第一源·漏区域，其形成在所述第一活性区域中位于所述第一栅电极的侧方的区域，
所述第一绝缘膜覆盖所述第一源·漏区域及所述第一栅电极的上方，且具有拉伸应力，
所述层间绝缘膜覆盖所述第一绝缘膜的上方。
11.一种半导体装置的制造方法，该半导体装置具备第一MIS晶体管，该第一MIS晶体管具有：第一栅绝缘膜，其形成在作为半导体层中的一部分的第一活性区域上；第一栅电极，其形成在所述第一栅绝缘膜上；N型的第一源·漏区域，其形成在所述第一活性区域中位于所述第一栅电极的侧方的区域，其中，
所述半导体装置的制造方法包括：在所述第一源·漏区域及所述栅电极的上方形成具有压缩应力的第一绝缘膜的工序(a)；在所述第一绝缘膜的上方形成层间绝缘膜的工序(b)。
12.根据权利要求11所述的半导体装置的制造方法，其中，
所述半导体装置还具备第二MIS晶体管，所述第二MIS晶体管具有：第二栅绝缘膜，其形成在作为所述半导体层中的一部分的第二活性区域上；第二栅电极，其形成在所述第二栅绝缘膜上；N型的第二源·漏区域，其形成在所述第二活性区域中位于所述第二栅电极的侧方的区域，
所述半导体装置的制造方法在所述工序(b)之前还包括：在所述第二源·漏区域及所述第二栅电极的上方形成具有拉伸应力的第二绝缘膜的工序(c)。
13.根据权利要求11或12所述的半导体装置的制造方法，其中，
所述半导体装置还具备第三MIS晶体管，所述第三MIS晶体管具有：第三栅绝缘膜，其形成在作为所述半导体层中的一部分的第三活性区域上；第三栅电极，其形成在所述第三栅绝缘膜上；P型的第三源·漏区域，其形成在所述第三活性区域中位于所述第三栅电极的侧方的区域。
14.根据权利要求13所述的半导体装置的制造方法，其中，
还包括：在所述第三源·漏区域及所述第三栅电极的上方形成具有压缩应力的第三绝缘膜的工序。
15.根据权利要求12所述的半导体装置的制造方法，其中，
在所述工序(a)中，在所述第一源·漏区域及所述第一栅电极的上方形成所述第一绝缘膜和具有拉伸应力的绝缘膜的叠层膜，
在所述工序(c)中，在所述第二源·漏区域及所述第二栅电极的上方只形成所述第二绝缘膜。
16.根据权利要求12所述的半导体装置的制造方法，其中，
所述半导体装置还具备第三MIS晶体管，所述第三MIS晶体管具有：第三栅绝缘膜，其形成在作为所述半导体层中的一部分的第三活性区域上；第三栅电极，其形成在所述第三栅绝缘膜上；P型的第三源·漏区域，其形成在所述第三活性区域中位于所述第三栅电极的侧方的区域，
在所述工序(a)中，在所述第一源·漏区域及所述第一栅电极的上方只形成所述第一绝缘膜，
在所述工序(c)中，在所述第二源·漏区域及所述第二栅电极的上方形成所述第二绝缘膜和具有压缩应力的绝缘膜的叠层膜。
17.根据权利要求12所述的半导体装置的制造方法，其中，
所述第一MIS晶体管为SRAM的存取晶体管，所述第二MIS晶体管为SRAM的激励晶体管，所述第三MIS晶体管为SRAM的负载晶体管。
18.根据权利要求12所述的半导体装置的制造方法，其中，
所述第一MIS晶体管为构成SRAM的晶体管，
所述第二MIS晶体管为构成逻辑部的晶体管。
19.根据权利要求18所述的半导体装置的制造方法，其中，
所述半导体装置还具备构成逻辑部的第四MIS晶体管、和构成SRAM的第五MIS晶体管，
所述构成逻辑部的第四MIS晶体管具有：第四栅绝缘膜，其形成在作为所述半导体层中的一部分的第四活性区域上；第四栅电极，其形成在所述第四栅绝缘膜上；P型的第四源·漏区域，其形成在所述第四活性区域中位于所述第四栅电极的侧方的区域，
所述构成SRAM的第五MIS晶体管具有：第五栅绝缘膜，其形成在作为所述半导体层中的一部分的第五活性区域上；第五栅电极，其形成在所述第五栅绝缘膜上；P型的第五源·漏区域，其形成在所述第五活性区域中位于所述第五栅电极的侧方的区域，
所述半导体装置的制造方法还包括：
在所述工序(b)之前，在所述第四源·漏区域及所述第四栅电极的上方形成具有压缩应力的第四绝缘膜的工序；
在所述工序(b)之前，在所述第五源·漏区域及所述第五栅电极的上方形成具有拉伸应力的第五绝缘膜的工序。
20.一种半导体装置的制造方法，所述半导体装置具有第一MIS晶体管，该第一MIS晶体管具有：第一栅绝缘膜，其形成在作为半导体层中的一部分的第一活性区域上；第一栅电极，其形成在所述第一栅绝缘膜上；P型的第一源·漏区域，其形成在所述第一活性区域中位于所述第一栅电极的侧方的区域，其中，
所述半导体装置的制造方法还包括：在所述第一源·漏区域及所述第一栅电极的上方形成具有拉伸应力的第一绝缘膜的工序(a)；
形成将所述第一绝缘膜的上方覆盖的层间绝缘膜的工序(b)。
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