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CN1976033A - 半导体器件及其制造方法 - Google Patents

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CN1976033A CNA2006100744657A CN200610074465A CN1976033A CN 1976033 A CN1976033 A CN 1976033A CN A2006100744657 A CNA2006100744657 A CN A2006100744657A CN 200610074465 A CN200610074465 A CN 200610074465A CN 1976033 A CN1976033 A CN 1976033A
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岛宗洋介
片上朗
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Abstract

一种半导体器件及其制造方法，其中形成有覆盖第一场效应晶体管和第二场效应晶体管的应力膜(4)，其具有多个开口，由这些开口部分地暴露该第一场效应晶体管和该第二场效应晶体管的各自起始区和终止区，该应力膜至少向从该第一场效应晶体管和该第二场效应晶体管的各自起始区附近延伸至终止区附近的区域施加应力，并将第一栅极(3A)沿基本垂直于第一绝缘层方向的高度设定为不同于第二栅极(3B)沿基本垂直于第二绝缘层方向的高度。

Description

半导体器件及其制造方法
技术领域
本发明涉及CMOS半导体器件。
背景技术
为了增加半导体器件制造时的工艺裕度或改进半导体器件的电特性，人们已经提出了许多方案(参见专利文献1-3)。
尤其是近年来，人们认识到通过向半导体器件施加应力可以改变元件性能。如本领域的技术人员所熟知的那样，利用在与半导体器件衬底平行的平面内沿拉伸方向(晶体结构中原子之间的间隙扩大的方向)作用的应力，可以提高NMOS半导体器件的电子迁移率。另一方面，以下方案也是公知的：利用在与半导体器件衬底平行的平面内沿压缩方向(晶体结构中原子之间的间隙缩小的方向)作用的应力，可以提高PMOS半导体器件的空穴迁移率。
因此，在实践中，将一种产生沿平行于衬底的拉伸方向作用的应力的膜附着于NMOS半导体器件的表面(例如，位于覆盖膜上的层)。另外，可以执行如下附着工艺，即，将一种产生沿平行于衬底的压缩方向作用的应力的膜附着于PMOS半导体器件的表面。
但是，CMOS半导体器件是通过组合NMOS半导体器件和PMOS半导体器件而构成。因而，为改进CMOS半导体器件的元件性能，需要分别利用在平行于衬底的平面内沿拉伸方向作用的应力和沿压缩方向作用的应力。而由于需分别采用上述应力，要将不同类型的膜附着于CMOS半导体器件的NMOS晶体管部分表面和PMOS晶体管部分表面，这导致制造工艺非常复杂。并且，形成这种复杂膜同时又能保持预定的尺寸精度和位置精度，不是件容易的事。
[专利文献1]日本特开第2002-217307号公报
[专利文献2]日本特开第2000-77540号公报
[专利文献3]日本特开平第4-32260号公报
发明内容
本发明的目的是提供一种通过利用简单制造工艺控制施加至CMOS半导体器件的应力而改进电特性的技术。
本发明采用如下的方案解决上述问题。即，本发明提供一种半导体器件，其包括：第一导电类型的第一场效应型晶体管和第二导电类型的第二场效应型晶体管，设置于半导体衬底上。该第一场效应型晶体管包括：第一栅极；第一绝缘层，位于该第一栅极下方；第二导电类型的导电层，用于形成位于该第一绝缘层下方的第一导电类型的第一导电通路；第一导电类型起始(originating)区，其形成于将成为该第一导电通路的第二导电类型区的一端，且将成为该第一导电通路的起始点；以及第一导电类型终止区，其形成于该第二导电类型区的另一端且将成为该第一导电通路的终止点。该第二场效应型晶体管包括：第二栅极；第二绝缘层，位于该第二栅极下方；第一导电类型的导电层，用于形成位于该第二绝缘层下方的第二导电类型的第二导电通路；第二导电类型起始区，其形成于将成为第二导电通路的第一导电类型区的一端且将成为该第二导电通路的起始点；以及第二导电类型终止区，其形成于该第一导电类型区的另一端且将成为该第二导电通路的终止点。其中形成有覆盖该第一场效应型晶体管和该第二场效应型晶体管的应力膜(stressor film)，其具有多个开口，这些开口部分地暴露该第一场效应型晶体管和该第二场效应型晶体管的各自的起始区和终止区，该应力膜至少向如下区域施加应力，该区域从该第一场效应型晶体管和该第二场效应型晶体管的各自的起始区附近延伸至终止区附近，并将该第一栅极沿基本垂直于该半导体衬底方向的高度设定为不同于该第二栅极沿基本垂直于该半导体衬底方向的高度。
根据本发明，能够利用使NMOS晶体管中的栅极高度不同于PMOS晶体管中的栅极高度的简单制造工艺，控制施加至CMOS半导体器件的应力，从而改进电特性。
附图说明
图1A为示出栅极高度和应力膜的膜厚的视图；
图1B示出应力膜对衬底应力的影响与栅极高度之间的关系；
图2为示出根据本发明第一实施例的半导体器件PMOS晶体管部分的详细剖面图；
图3示出应力膜对半导体衬底应力的影响与距离半导体衬底表面的深度之间的关系；
图4示出应力膜对半导体衬底应力的影响与晶体管的栅极高度之间的关系；
图5A示出形成NMOS晶体管的栅极、延伸层和袋层(pocket layer)的工艺；
图5B示出形成PMOS晶体管的栅极、延伸层和袋层的工艺；
图6A示出形成NMOS晶体管的侧壁和第一源极/漏极的工艺；
图6B示出形成PMOS晶体管的侧壁和第一源极/漏极的工艺；
图7A为NMOS晶体管部分的视图，示出如何形成硬掩模以及蚀刻工艺；
图7B为PMOS晶体管部分的视图，示出如何形成硬掩模以及蚀刻工艺；
图8示出嵌入应力部分的工艺；
图9A示出形成NMOS晶体管的侧壁和第二源极/漏极的工艺；
图9B示出形成PMOS晶体管的侧壁和第二源极/漏极的工艺；
图10A示出NMOS晶体管的硅化镍以及应力膜形成工艺；
图10B示出PMOS晶体管的硅化镍以及应力膜形成工艺；
图11A为NMOS晶体管的剖面照片；
图11B为PMOS晶体管的剖面照片；
图12A为NMOS晶体管部分的视图，示出在本发明的第二实施例中如何形成硬掩模以及蚀刻工艺；
图12B为PMOS晶体管部分的视图，示出在本发明的第二实施例中如何形成硬掩模以及蚀刻工艺；
图13A为NMOS晶体管部分的视图，示出氧化硅膜形成工艺；
图13B为PMOS晶体管部分的视图，示出氧化硅膜形成工艺；
图14A为NMOS晶体管的视图，示出形成侧壁和第二源极/漏极的工艺；
图14B为PMOS晶体管的视图，示出形成侧壁的工艺；
图15A示出NMOS晶体管的硅化镍以及应力膜形成工艺；以及
图15B示出PMOS晶体管的硅化镍以及应力膜形成工艺。
具体实施方式
以下参照附图说明实施本发明的最佳方式(以下称为实施例)。以下实施例中的方案仅为示例，本发明并不限于实施例中的方案。
发明实质
以下参照图1A至图4解释根据本发明的实施例的实质。图1A为示出半导体器件剖面中应力膜的膜厚和栅极高度的示意图，图1B为示出应力膜对衬底上产生的应力的影响与栅极高度之间的关系的视图。
在实施例中，主要通过控制NMOS晶体管和PMOS晶体管的各栅极高度，控制应力膜对施加在NMOS晶体管(对应于根据本发明的第一场效应型晶体管)和PMOS晶体管(对应于根据本发明的第二场效应型晶体管)上的应力的影响。
图1A为示出在半导体衬底1上形成栅极氧化膜2、栅极3和应力膜4的情况下的概念图。如图1A所示，栅极3距离半导体衬底1表面的高度(该高度包括栅极氧化膜2)设定为Hg0。包括这种栅极3的半导体器件被应力膜4覆盖，应力膜4的膜厚设定为Ts。
图1B为示出应力膜4对以图1A为模型的半导体器件的半导体衬底1影响的图表。此处，应力膜4对半导体衬底1的影响可以定义为一个值，通过将半导体衬底1上产生的应力除以应力膜4上产生的应力(半导体衬底1的应力/应力膜4的应力)给出该值。
如图1B所示，应力膜4的影响根据应力膜4的膜厚Ts变化。具体说来，由图1B可见：在应力膜4的膜厚Ts超过栅极3的高度Hg0之前，随着应力膜4的膜厚Ts增加，应力膜4的影响增大。但是，当应力膜4的膜厚Ts增加到超过栅极3的高度Hg0时，与应力膜4的膜厚Ts未超过栅极3的高度Hg0的情况相比，应力膜4的影响增加程度变小。因此，即使应力膜4的膜厚Ts进一步增加，也不会发生应力膜4的影响显著增大的情况。
由上述结果可以认为，通过控制NMOS晶体管和PMOS晶体管的各自栅极高度，即使在NMOS晶体管和PMOS晶体管上分别形成膜厚基本相同的应力膜4，NMOS晶体管和PMOS晶体管各自的应力也可以取不同值。
图2为示出根据实施例的CMOS半导体器件的PMOS晶体管部分的视图。该PMOS晶体管部分包括：元件隔离区10，隔离该PMOS晶体管部分与其它半导体元件部分(PMOS或NMOS)；N阱1B，在半导体衬底1中以被元件隔离区10围绕的方式形成；栅极绝缘膜2，形成于N阱1B上；栅极3，形成于栅极绝缘膜2上；侧壁5，形成于栅极3外壁的外部；P型延伸层9B，形成于侧壁5的下方；N型袋层8B，覆盖P型延伸层9B，并从P型延伸层9B的下方朝栅极氧化膜2延伸形成；第一源极/漏极11B，以从p型延伸层9B沿相对于栅极3的外部方向延伸的方式形成于N阱1B中；第二源极/漏极12B，形成于第一源极/漏极11B下方；应力部分7，在蚀刻第一源极/漏极11B的一部分之后形成；硅/镍混合部分(以下简称为NiSi部分)6，形成于应力部分7和栅极3上方；以及应力膜4，覆盖CMOS半导体器件(图2中的PMOS晶体管)的上层。注意，硅/镍混合部分也称为硅化镍。
在实施例中，半导体衬底1使用硅衬底。此外，采用氮化硅膜(SiN)作为应力膜4。在应力膜4由氮化硅膜构成的情况下，当通过等离子体CVD(化学气相沉积)形成该膜时，根据产生等离子体时的条件(例如高频电功率、成膜压力和气体流速)，能够控制在应力膜4中产生拉伸应力(在膜延伸的内平面方向拉伸的作用力)还是压缩应力(在膜延伸的内平面方向收缩的作用力)。另一方面，当通过热CVD形成该膜时，应力膜4中产生压缩应力。
请注意，如图2所示，在第一源极/漏极11B上方的应力膜4中形成孔15。该孔15用于将第一源极/漏极11B(和第二栅极/漏极12B)连接至设置于第一源极/漏极11B上方的布线层(未示出)。此外，在栅极3的上方设置孔16。采用孔16将栅极3连接至设置于栅极3上方的布线层(未示出)。
此外，应力部分7使用硅锗(SiGe)。当应力部分7由硅锗构成时，应力部分7自膨胀，从而在被应力部分7围绕的部分中产生压缩应力。换句话说，锗的晶格常数(grating constant)大于硅，从而混合有锗的硅锗的晶格间距大于硅的晶格间距。晶格间距由锗硅比率决定。当硅锗通过外延生长而回嵌入凹入部分时，在该凹入部分的界面附近的硅中发生变形，导致其影响传播至沟道部分，从而产生压缩应力。
此外，在实施例的CMOS半导体器件中，NMOS晶体管部分的构造基本与图2相同，与图2的PMOS晶体管部分相比的不同点在于不设置应力部分7。但是，在NMOS晶体管部分中，与图2的PMOS晶体管部分相比P型和N型颠倒。
图2中，在平行于半导体衬底1的内平面方向定义X轴。此外，在半导体衬底1的向下方向定义垂直于X轴的Z轴。同样，针对NMOS晶体管定义X轴和Z轴。
图3示出当形成拉伸应力(在Z轴方向拉伸的作用力)为1.5GPa/nm且厚度为100nm的膜(PMD层)作为应力膜4时半导体衬底1深度方向(Z轴方向)的应力分布图，其中PMD(前金属介电)层代表体层间(inter bulklayer)介电膜。
该应力分布是有限元方法模拟的结果，其中基于应力膜4在图2所示的半导体衬底1上的应力数量级为1.5GPa/nm、并与所述衬底1接触的假设，设定半导体衬底1的表面上的界面条件。但是，在模拟中，有限元方法采用包括图2所示组件中的栅极3和半导体衬底1的简化构造。
图3的横坐标轴与图2沿Z轴所示的深度相对应。换句话说，图3示出深度方向的应力(达因/平方厘米)分布。此外，该模拟在三种膜厚(Tpoly)的应力膜4上执行，其中示出与各膜厚(100nm、60nm和30nm)相对应的线性图。
如图3所示，在具有相应膜厚的每个应力膜4中，可以理解在距离半导体衬底1表面(Z＝0)的深度为十几纳米至几十纳米的区域中产生大应力。应该注意，在图3的模拟结果中，将产生拉伸应力的膜设定为应力膜4，但是，利用产生压缩应力的应力膜也可以获得相同结果。因而，通过利用应力膜4覆盖半导体器件的表面，在MOS晶体管的沟道附近产生应力，从而可以理解能够提高载流子迁移率。
图4示出在改变图2构造中的栅极高度Hg0的情况下的模拟结果，其示出具有高拉伸应力SIN(1.5GPa/100nm)的pMOSFET随栅极高度变化的沟道应变xx的二维应力模拟结果。具体地，本模拟中，在包括栅极3和半导体衬底1的结构中，将应力膜4(典型为氮化硅膜)的应力设定为1.5GPa，膜厚设定为100nm。然后，改变栅极高度Hg0，计算应力峰值(在Z＝15nm附近的峰值，其中Z为半导体衬底1的深度)。
如图4所示，当栅极3的高度Hg0从100nm下降至60nm时，半导体衬底1的应力从300MPa大幅下降至约220MPa。但是，即使栅极3的高度Hg0从60nm进一步下降，半导体衬底1的应力下降程度也减小。
因而，由图1可以理解，即使当应力膜4的膜厚增加超过栅极高度Hg0时，膜厚增加对施加至半导体衬底1的应力的影响也会下降。另一方面，由图4可以理解，在应力膜4的膜厚数量级为100nm时，即使栅极高度从约60nm进一步下降，对施加至半导体衬底1的应力下降程度的影响也变缓和。
第一实施例
以下将参照附图5A至图11B说明根据本发明第一实施例的CMOS半导体器件的制造方法。在第一实施例中，图nA(n＝5-11)示出NMOS晶体管部分的剖面，而图nB(n＝5-11)示出PMOS晶体管部分的剖面。此外，在以下的说明中，假定已经通过离子注入等形成P型衬底区(P阱)1A和N型衬底区(N阱)1B。
如图5A(和5B)所示，首先，在P阱1A(和N阱1B)中形成元件隔离区10。通过已知方法，例如LOCOS(硅局部氧化)方法形成元件隔离区10。形成元件隔离区10之后，在半导体衬底1的表面上形成栅极氧化膜2，其中NMOS晶体管的栅极氧化膜2(图5A)对应于根据本发明的第一绝缘层，而PMOS晶体管的栅极氧化膜2(图5B)对应于根据本发明的第二绝缘层。在形成栅极氧化膜2之后，可以注入沟道离子，以调整阈值。
接着，通过已知方法在半导体衬底1上形成例如由多晶硅构成的栅极3。此处，例如，通过CVD方法等在衬底表面上形成(沉积)多晶硅以后，涂覆光致抗蚀剂，并将除栅极3区域之外的区域的光致抗蚀剂去除。然后，栅极3的区域受光致抗蚀剂的保护，而除栅极3区域之外的区域被蚀刻。在第一实施例中，此时栅极3的膜厚数量级为100nm。
接着，如图5A所示，在NMOS晶体管部分(P阱1A部分)中形成N型延伸层9A和P型袋层8A。通过例如注入某一种杂质形成N型延伸层9A，所述杂质例如为砷(或磷)(此处使用砷，且注入能量为1.0KeV、剂量为1×1015)。此外，通过注入例如硼(或铟)之类的杂质形成P型袋层8A(此处使用铟，且注入能量为50KeV、剂量为4×1013)。
如图5B所示，在PMOS晶体管部分(N阱1B部分)中以相同程序形成P型延伸层9B和N型袋层8B。
接着，如图6A和6B所示，沿栅极3的外壁部分形成氧化硅膜5A和氮化硅膜5B。氧化硅膜5A和氮化硅膜5B构成侧壁5。
可以通过以已知工艺(例如热CVD方法)在整个衬底表面上覆盖氧化硅膜5A进而覆盖氮化硅膜5B，然后利用RIE(反应离子蚀刻)各向异性地蚀刻侧壁5，从而形成上述这些膜。
接着，如图6A所示，通过离子注入在NMOS晶体管部分中形成N型第一源极/漏极11A。此外，如图6B所示，通过离子注入在PMOS晶体管部分中形成P型第一源极/漏极11B。并且，通过离子注入形成P型第二源极/漏极12B。
在形成N型第一源极/漏极11A时，首先，利用光致抗蚀剂掩蔽除N型第一源极/漏极11A之外的区域。然后，在注入能量为10KeV、剂量为1×1015的条件下，注入砷作为杂质，从而形成N型第一源极/漏极11A。
此外，在形成P型第一源极/漏极11B时，利用光致抗蚀剂掩蔽除P型第一源极/漏极11B之外的区域。然后，在注入能量为6KeV、剂量为1×1013的条件下，注入硼作为杂质，从而形成P型第一源极/漏极11B。进而，例如在注入能量为10KeV、剂量为1×1013的条件下注入硼作为杂质，形成P型第二源极/漏极12B。
接着，如图7A所示，通过CVD方法沉积氧化硅膜(膜生长温度设定为550℃或以下)，以覆盖整个半导体衬底1，从而形成硬掩模13。此外，利用光致抗蚀剂为PMOS晶体管部分设置形成有图案的窗口，并蚀刻去除硬掩模13。然后，蚀刻PMOS晶体管的P型第一源极/漏极11B和栅极3。
结果，在P型第一源极/漏极11B的区域中形成凹入部分14。该凹入部分距离半导体衬底1表面的深度数量级为50nm。并且，作为上述蚀刻的结果，PMOS晶体管的栅极3B的高度降低至NMOS晶体管的栅极3A的高度以下。在NMOS晶体管的栅极3和PMOS晶体管的栅极3的标号相同的情况下，以下将这些栅极分别称为栅极3A(对应于根据本发明的第一栅极)和栅极3B(对应于本发明的第二栅极)。在第一实施例中，PMOS晶体管的栅极3B被蚀刻到约50nm，因而栅极3B距离半导体衬底1表面的高度数量级为50nm。
接着，如图8所示，在P型第一源极/漏极11B的区域内的凹入部分14中嵌入应力部分7。应力部分7由硅锗构成。形成过程如下：通过氢氟酸处理清洗凹入部分14的表面，以将热氧化膜蚀刻到2nm，然后通过外延生长方法生长含硼的硅锗，从而将硅锗完全回嵌。这能够在栅极绝缘膜与硅衬底之间的界面处提供10nm或更大的膨胀(swelling)。
接着，如图9A所示，利用已知工艺在侧壁5(氮化硅膜5B)的外部形成氧化硅膜5C。具体地，在利用氧化硅膜5C覆盖半导体衬底1的表面之后，利用光致抗蚀剂掩蔽包括栅极3和侧壁5的部分，并各向异性地蚀刻除栅极3和侧壁5之外的部分。通过上述过程，氧化硅膜5A、氮化硅膜5B和氧化硅膜5C(以及一层硬掩模13)构成NMOS晶体管的侧壁5(5-1)，参见图9A。NMOS晶体管的侧壁5-1的厚度数量级最大为70nm。
此外，如图9B所示，氧化硅膜5A、氮化硅膜5B和氧化硅膜5C构成PMOS晶体管的侧壁5(5-2)。PMOS晶体管的侧壁5-2的厚度数量级最大为70nm。注意，此处将NMOS晶体管的侧壁5-1和PMOS晶体管的侧壁5-2统称为侧壁5。
此外，为形成图9A所示的N型第二源极/漏极12A，形成抗蚀图案，其中利用光致抗蚀剂掩蔽除N型第二源极/漏极12A区域之外的区域。然后，如图9A所示，通过离子注入形成N型第二源极/漏极12A，其中光致抗蚀剂(和侧壁5)用作掩模。例如在注入能量为8KeV、剂量为8×1015的条件下，注入磷作为杂质，形成N型第二源极/漏极12A。
如图9A所示，在NMOS晶体管部分中，在栅极3A的侧部下方的两处位置分别设置N型区，这两个N型区均由N型延伸层9A、第一源极/漏极11A和第二源极/漏极12A构成。其中一个N型区与根据本发明的起始区相对应。并且，另一个N型区与根据本发明的终止区相对应。此外，NMOS晶体管的栅极绝缘膜2的下部与第一导电通路的区域相对应，而P阱1A与第二导电类型的导电层相对应。
另一方面，如图9B所示，在PMOS晶体管部分中，在栅极3B的侧部下方的两处位置分别设置P型区，这两个P型区均由P型延伸层9B、第一源极/漏极11B和第二源极/漏极12B构成。其中一个P型区与根据本发明的起始区相对应。并且，另一个P型区与根据本发明的终止区相对应。此外，PMOS晶体管的栅极绝缘膜2的下部与第二导电通路的区域相对应，而N阱1B与第一导电类型的导电层相对应。
接着，如图10A和10B所示，为半导体衬底1的表面溅射Ni并对其进行热处理，从而形成NiSi(硅化镍)部分6。此外，通过等离子体CVD在半导体衬底1表面上形成由氮化硅膜构成的应力膜4。应力膜4具有用于将栅极3和第一源极/漏极(以及第二源极/漏极)分别连接至上布线层的孔15、16(参见图2)。
当通过等离子体CVD形成应力膜4时，根据产生等离子体时所输入的条件(例如高频电功率、成膜压力和气体流速)，能够控制在生长后的应力膜4中产生拉伸应力还是压缩应力。
例如，可以在如下条件下产生拉伸应力：以较大流速流动的氮气作为稀释气，在非常稀薄的材料气体气氛(例如SiH4∶NH3＝1∶8或更大)中生长该应力膜之后，还包括通过照射等离子体等去除该膜中包含的氢的工艺。这有助于去除氢。此外，可以在如下条件下产生压缩应力：例如以较大流速流动的氮气作为稀释气，四甲基硅烷∶NH3＝1∶6或更大。该条件是在考虑降低碳成分比的基础上导出的。注意，当通过热CVD形成应力膜时，在成膜之后应力膜4中产生压缩应力。其原因如下：由于氢被去除，在氮化硅膜中残留的以氢为代表的卤族元素的残留量较小，以及应力膜4与硅衬底在膜生长时的热量作用下的热膨胀系数不同。
因而，在第一实施例中，当通过蚀刻使PMOS晶体管部分中的栅极高度小于NMOS晶体管部分中的栅极高度时(参见图7A和7B)，可以控制使得应力膜4在PMOS晶体管中的影响小于在NMOS晶体管中的影响。因此，当在应力膜4中产生拉伸应力时，会影响构成NMOS晶体管部分的半导体衬底1，从而在NMOS晶体管中也产生拉伸应力。因此，可以提高NMOS晶体管的电子迁移率。
另一方面，应力膜4中产生的拉伸应力对构成PMOS晶体管部分的硅衬底的影响减小。因而能够使得由嵌入P型第一源极/漏极11B区域的凹入部分14中的应力部分7(硅锗部分)所产生的压缩应力导致的影响远大于由应力膜4所产生的拉伸应力的影响。因此，也可以提高PMOS晶体管的空穴迁移率。
图11A示出第一实施例中NMOS晶体管的剖面照片(由扫描电子显微镜放大)。图11A示出完成图10A所示工艺时的照片。此外，图11B示出PMOS晶体管的剖面照片。图11B示出完成图10B所示工艺时的照片。由这些照片明显可见，在第一实施例所述的方法中，所形成的PMOS晶体管的栅极3B小于NMOS晶体管的栅极3A。
如上所述，根据第一实施例的半导体器件，在形成产生拉伸应力的膜作为应力膜4的情况下，能够提高NMOS晶体管的电子迁移率。此外，在减小PMOS晶体管的应力膜4的拉伸应力之后，能够获得由应力部分7导致的压缩应力的结果。从而能够进一步提高PMOS晶体管的空穴迁移率。
修改例
在第一实施例中，应力膜4使用氮化硅膜，并基于等离子体CVD通过在膜生长时控制工艺条件(高频电功率、成膜压力和气体流速等)产生拉伸应力。然后，通过将NMOS晶体管栅极3A的高度设定为大于PMOS晶体管栅极3B的高度，增大应力膜4的影响，从而强化NMOS晶体管中产生的拉伸应力。另一方面，通过将PMOS晶体管栅极3B的高度设定为小于NMOS晶体管栅极3A的高度，削减应力膜4的影响，从而降低PMOS晶体管中产生的拉伸应力。
此外，嵌入PMOS晶体管的源极/漏极部分的应力部分7采用硅锗，从而在位于应力部分7和应力部分7之间的沟道附近产生压缩应力。
但是，替代地，应力膜4可以使用氮化硅膜，并同样基于等离子体CVD通过在膜生长时控制工艺条件(高频电功率、气体流速等)产生压缩应力。此外，可以通过利用热CVD形成氮化硅膜而在应力膜4中产生压缩应力。
然后，在通过将NMOS晶体管栅极3A的高度设定为小于PMOS晶体管栅极3B的高度而保持PMOS晶体管中产生的压缩应力之后，也可以通过削减应力膜4对NMOS晶体管的影响而弱化NMOS晶体管中产生的压缩应力。
此外，也可以将SiC(碳化硅)作为应力部分7嵌入NMOS晶体管的源极/漏极部分。具体地，采用与图2所示构造相同的构造，将碳化硅用作应力部分7，从而使得在由碳化硅围绕的沟道附近产生拉伸应力。换句话说，碳的晶格常数小于硅，因而混合有碳的碳化硅的晶格间距小于硅的晶格间距。晶格间距由碳硅比率决定。当碳化硅通过外延生长而回嵌入凹入部分时，在该凹入部分的界面附近的硅中发生变形，由于其影响导致在沟道部分中产生拉伸应力。
利用上述构造，应力特性与第一实施例完全相反，即本修改例的特性是应力膜4有效导致PMOS晶体管中的压缩应力，同时能够减小应力膜4对NMOS晶体管的压缩应力的影响。此外，应力部分7可以使得在NMOS晶体管中有效产生拉伸应力。在这种情况下的制造工艺与图5A-10B所示的工艺基本相同。
第二实施例
以下将参照附图12A至图15B说明本发明的第二实施例。在第一实施例中，通过减小PMOS晶体管的栅极3的高度，形成产生拉伸应力的膜作为应力膜4。此外，在P型第一源极/漏极11B区域的凹入部分14中嵌入由硅锗构成的应力部分7，从而控制PMOS晶体管中产生的应力。
此外，在第一实施例的修改例中，通过减小NMOS晶体管的栅极3的高度，形成产生压缩应力的膜作为应力膜4。此外，在N型第一源极/漏极11A区域的凹入部分14中嵌入由碳化硅构成的应力部分7，从而控制NMOS晶体管中产生的应力。
第二实施例的半导体器件既不包括P型第一源极/漏极11B区域中的凹入部分14也不包括应力部分7。而其它构造和操作与第一实施例的实例相同。因此，以相同的数字和符号标示相同的组件，并省略其说明。具体地，在第二实施例中，也以与第一实施例中图5A-6B所示的相同方式，为硅衬底设置元件隔离区10、栅极3、延伸层、袋层、氧化硅膜5A、氮化硅膜5B、N型第一源极/漏极11A、P型第一源极/漏极11B和P型第二源极/漏极12B。注意，在第二实施例的图12A-15B中，延伸层和袋层简化示出。
接着，如图12A和12B所示，通过CVD方法沉积氧化硅膜，以覆盖整个半导体衬底1，从而形成由氧化硅膜构成的硬掩模13。此外，利用光致抗蚀剂为PMOS晶体管的栅极3B的一部分设置形成有图案的窗口，并通过蚀刻硬掩模13暴露栅极3B。然后，蚀刻PMOS晶体管的栅极3B(在这种情况下，与图7B不同，P型第一源极/漏极11B由硬掩模13保护)。
结果，PMOS晶体管的栅极3B的高度小于NMOS晶体管的栅极3A的高度。
接着，如图13A和13B所示，随后利用氧化硅膜5C(或氮化硅膜5B)覆盖半导体衬底1的表面。
接着，如图14A和14B所示，各向异性地蚀刻除覆盖有氧化硅膜5C的栅极3之外的部分，从而形成侧壁5。然后，以与第一实施例相同的方式，使用抗蚀剂图案掩蔽除N型第二源极/漏极12A之外的部分。
并且，如图15A所示，以与第一实施例相同的方式，通过离子注入形成N型第二源极/漏极12A，其中抗蚀剂图案(和侧壁5)用作掩模。
此外，如图15A和15B所示，以与第一实施例相同的方式，形成NiSi部分6，并且通过等离子体CVD利用氮化硅膜在半导体衬底1表面形成应力膜4。
如上所述，根据第二实施例的半导体器件，在形成产生拉伸应力的膜作为应力膜4的情况下，可以提高NMOS晶体管中的电子迁移率。此外，通过降低PMOS晶体管的栅极3B的高度，减小应力膜4对PMOS晶体管的影响，从而可以减小拉伸应力。因而，能够抑制PMOS晶体管的空穴迁移率的下降。
修改例
第二实施例涉及一种半导体器件，其中通过降低PMOS晶体管的栅极3B的高度，形成产生拉伸应力的膜作为应力膜4。第二实施例特别涉及P型第一源极/漏极11B区域的凹入部分14中没有应力部分的半导体器件。作为上述构造的替代构造，半导体器件的构造可以为：通过降低NMOS晶体管的栅极3A的高度，形成产生压缩应力的膜作为应力膜4。也就是说，在第一实施例的修改例所述的构造中，半导体器件的构造中也可以不包括N型第一源极/漏极11A区域中的凹入部分14中的应力部分7。
利用上述构造，当形成产生压缩应力的膜作为应力膜4时，可以提高PMOS晶体管中的空穴迁移率。此外，通过降低NMOS晶体管的栅极3A的高度，削减应力膜4对半导体衬底1的影响，从而可以减小压缩应力。因而，能够抑制NMOS晶体管的电子迁移率的下降。

Claims (11)

1.一种半导体器件，其包括：第一导电类型的第一场效应型晶体管和第二导电类型的第二场效应型晶体管，设置于半导体衬底上，其中
该第一场效应型晶体管包括：
第一栅极；
第一绝缘层，位于该第一栅极下方；
第二导电类型的导电层，用于形成位于该第一绝缘层下方的第一导电类型的第一导电通路；
第一导电类型起始区，其形成于将成为该第一导电通路的第二导电类型区的一端，且将成为该第一导电通路的起始点；以及
第一导电类型终止区，其形成于该第二导电类型区的另一端，且将成为该第一导电通路的终止点，
该第二场效应型晶体管包括：
第二栅极；
第二绝缘层，位于该第二栅极下方；
第一导电类型的导电层，用于形成位于该第二绝缘层下方的第二导电类型的第二导电通路；
第二导电类型起始区，其形成于将成为该第二导电通路的第一导电类型区的一端，且将成为该第二导电通路的起始点；以及
第二导电类型终止区，其形成于该第一导电类型区的另一端，且将成为该第二导电通路的终止点，
其中形成有覆盖该第一场效应型晶体管和该第二场效应型晶体管的应力膜，其具有多个开口，由这些开口部分地暴露该第一场效应型晶体管和该第二场效应型晶体管的各自起始区和终止区，该应力膜至少向如下区域施加应力，该区域从该第一场效应型晶体管和该第二场效应型晶体管的各自起始区附近延伸至终止区附近，并且
将该第一栅极沿基本垂直于该半导体衬底方向的高度设定为不同于该第二栅极沿基本垂直于该半导体衬底方向的高度。
2.根据权利要求1所述的半导体器件，其中该第一栅极的高度和该第二栅极的高度之间的差值等于或大于该第一栅极的高度的约30％。
3.根据权利要求1所述的半导体器件，其中该半导体衬底主要由硅构成，该应力膜主要由氮化硅构成。
4.根据权利要求1所述的半导体器件，其中所述第一导电类型为N型，所述第二导电类型为P型，该应力膜在该应力膜延伸的平面内的拉伸方向上具有拉伸应力，并且该第一栅极的高度大于该第二栅极的高度。
5.根据权利要求4所述的半导体器件，其中在该第二场效应型晶体管的起始区和终止区中嵌入不同于硅的应力发生物质，用于沿收缩方向向位于所述起始区与终止区之间的部分施加应力。
6.根据权利要求5所述的半导体器件，其中该半导体衬底主要由硅构成，该应力发生物质为硅锗。
7.根据权利要求1所述的半导体器件，其中所述第一导电类型为N型，所述第二导电类型为P型，该应力膜在该应力膜延伸的平面内的收缩方向上具有压缩应力，并且该第二栅极的高度大于该第一栅极的高度。
8.根据权利要求7所述的半导体器件，其中在该第一场效应型晶体管的起始区和终止区中嵌入不同于硅的应力发生物质，用于沿拉伸方向向位于所述起始区与终止区之间的部分施加应力。
9.根据权利要求8所述的半导体器件，其中该半导体衬底主要由硅构成，该应力发生物质为碳化硅。
10.一种半导体器件的制造方法，该半导体器件包括：第一导电类型的第一场效应型晶体管和第二导电类型的第二场效应型晶体管，设置于半导体衬底上该方法包括如下步骤：
在该半导体衬底上形成元件隔离结构；
在该元件隔离结构所隔离的区域中形成该第一场效应型晶体管的第一栅极和该第二场效应型晶体管的第二栅极；
在该第一栅极的侧部下方形成该第一场效应型晶体管的起始区和终止区；
在该第二栅极的侧部下方形成该第二场效应型晶体管的起始区和终止区；
在该第一栅极和该第二栅极的上方形成绝缘膜；
通过蚀刻该第二栅极上方的绝缘膜形成暴露该第二栅极的图案；
通过开口蚀刻该第二栅极来控制其高度，以降低该第二栅极的高度；以及
形成覆盖该第一场效应型晶体管和该第二场效应型晶体管的应力膜，该应力膜具有多个开口，由这些开口部分暴露该第一场效应型晶体管和该第二场效应型晶体管的各自起始区和终止区，该应力膜至少向如下区域施加应力，该区域从该第一场效应型晶体管和该第二场效应型晶体管的各自起始区附近延伸至终止区附近，并且
将该第一栅极沿基本垂直于该半导体衬底方向的高度设定为不同于该第二栅极沿基本垂直于该半导体衬底方向的高度。
11.根据权利要求10所述的半导体器件的制造方法，其中所述形成图案的步骤包括暴露该第二场效应型晶体管的起始区和终止区的步骤，
所述控制高度的步骤包括通过蚀刻该第二场效应型晶体管的起始区和终止区形成凹入部分的步骤，以及
该制造方法还包括如下步骤：将多个应力部分嵌入形成于该第二场效应型晶体管的起始区和终止区中的多个凹入部分，这些应力部分在位于形成于该第二场效应型晶体管的起始区和终止区中的多个凹入部分之间的区域中产生应力。
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Patentee after: FUJITSU MICROELECTRONICS Ltd.

Address before: Tokyo, Japan

Patentee before: Fujitsu Microelectronics Ltd.

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Granted publication date: 20090729

Termination date: 20200421

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