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JP5315889B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置の製造方法に関する。
ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）デバイス技術の発展は、現在
におけるエレクトロニクス産業を支えてきており、更なるパフォーマンス向上のため、これまでを上回るペースで微細化が進められている。テクノロジノードで表されるＣＭＯＳデバイスにおける世代は、現在、45nmノードの量産が開始され、開発段階においては、その中心を32nmノードへと移しつつあり、更には、その次の世代である22nmノードの開発も始まってきている。微細化が進むにつれて、MOSFETのゲート長は、その世代を表すハーフピッチより更に小さなサイズである35nm（65nmノード）、30nm（45nmノード）と縮小されて行き、MOSFET動作物理的限界へと急速に近づきつつある。
このようにピッチの微細化が進んで行くと、フォトリソグラフィ工程、エッチング工程を始めとするプロセス困難度も格段に上がる。特にゲートピッチの微細化に対するプロセス困難度の上昇は顕著であり、ピッチを縮小してもシュリンクされたゲート長のデバイスが動作するようにソース・ドレイン不純物プロファイル設計を行う必要がある。サイドウォールは、主にゲート電極に対するソース・ドレイン領域などのオフセットを設定するために利用される。
特開２００６−４９７８１号公報
ゲート長が短くなると、ＭＯＳトランジスタの閾値電圧が変動するという問題が生じる。本発明の一つの目的は、ゲート間のピッチが狭い場合における短チャネル効果を抑制する技術を提供することである。
また、ＣＭＯＳトランジスタの形成において、ＰＭＯＳトランジスタの動作速度を向上させる目的でソース・ドレイン領域にＳｉＧｅ層を成長させることがある。本発明の異なる目的は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのそれぞれの特性を適切に制御する技術を提供することである。
前記課題を解決するために、以下の手段を採用した。すなわち、本開示の半導体装置の製造方法は、半導体基板上に、第１ゲートパターンと、第１ゲートパターンに隣接する第２ゲートパターンを形成する工程と、第１ゲートパターンの側壁に第１サイドウォールスペーサを、第２ゲートパターンの側壁に第２サイドウォールスペーサを形成する工程と、第１ゲートパターン、第１サイドウォールスペーサ、第２ゲートパターン、及び第２サイドウォールスペーサをマスクとして、半導体基板に第１不純物の注入を行う工程と、全面に第１絶縁膜を堆積した後、第１絶縁膜をエッチングすることにより、第１サイドウォールスペーサの側面に第３サイドウォールスペーサを、第２サイドウォールスペーサの側面に第４サイドウォールスペーサを、第１ゲートパターンと第２ゲートパターンの間において第３サイドウォールスペーサと第４サイドウォールスペーサとが接触するように形成する工程と、第１ゲートパターン、第１サイドウォールスペーサ、第３サイドウォールスペーサ、第２ゲートパターン、第２サイドウォールスペーサ及び第４サイドウォールスペーサをマスクとして、半導体基板に第２不純物の注入を行う工程と、第３サイドウォールスペーサ及び第４サイドウォールスペーサを除去する工程と、を有する。
開示の方法によれば、ゲート間のピッチが狭い場合における短チャネル効果の劣化を抑制することができる。
以下、図面を参照して本発明を実施するための最良の形態（以下、実施形態という）に係る半導体装置及びその製造方法について説明する。以下の実施形態の構成は例示であり、開示の半導体装置及びその製造方法は実施形態の構成に限定されない。
図１から図４４を参照して、本実施形態に係る半導体装置１及びその製造方法について説明する。本実施形態に係る半導体装置１の製造方法においては、まず、図１に示すように、半導体基板２にＳＴＩ（Shallow Trench Isolation）構造の素子分離膜３を形成する。例えば、フォトリソグラフィにより、半導体基板２上にレジストパターンを形成し、ＲＩＥ（Reactive Ion Etching）法により半導体基板２に素子分離溝を形成する。ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法により、半導体基板２に形成され
た素子分離溝にシリコン酸化膜を埋め込むとともに、半導体基板２上にシリコン酸化膜を堆積する。
そして、ＣＭＰ（Chemical Mechanical Polishing）法により、半導体基板２上のシリ
コン酸化膜の平坦化を行い、半導体基板２に素子分離膜３を形成する。半導体基板２に素子分離膜３を形成することにより、半導体基板２にＮＭＯＳ（ｎチャネル金属酸化物半導体）が形成される領域（以下、ＮＭＯＳ領域という）と、ＰＭＯＳ（ｐチャネル金属酸化物半導体）が形成される領域（以下、ＰＭＯＳ領域という）とがそれぞれ画定される。
半導体基板２に画定されるＮＭＯＳ領域及びＰＭＯＳ領域の数は複数であってもよい。本実施形態では、半導体基板２にＮＭＯＳ領域とＰＭＯＳ領域とを隣接して画定する場合について説明する。しかし、これに限定されず、半導体基板２にＮＭＯＳ領域とＮＭＯＳ領域とを隣接して画定してもよい。また、半導体基板２にＰＭＯＳ領域とＰＭＯＳ領域とを隣接して画定してもよい。このように、本実施形態で説明する半導体装置１の製造工程は、同一の半導体基板２上に複数のＮＭＯＳを形成する場合にも適用できるものである。また、本実施形態で説明する半導体装置１の製造工程は、同一の半導体基板２上に複数のＰＭＯＳを形成する場合にも適用できるものである。さらに、本実施形態で説明する半導体装置１の製造工程は、同一の半導体基板２上に複数のＮＭＯＳ及び複数のＰＭＯＳを形成する場合にも適用できるものである。
なお、以下の実施形態では、半導体基板２の共通の活性領域に複数のＮＭＯＳトランジスタを隣接して形成する場合について説明する。本実施形態では、隣接するＮＭＯＳトランジスタ間に素子分離膜３は形成しない。ＰＭＯＳ領域についても同様である。
次に、図２に示すように、フォトリソグラフィにより、半導体基板２上のＰＭＯＳ領域にフォトレジスト４を形成する。そして、フォトレジスト４をマスクとして、半導体基板２のＮＭＯＳ領域に、例えば、Ｂ（ボロン）を、加速エネルギー１００ｋｅＶ、ドーズ量１〜５×１０13ｃｍ-2の条件でイオン注入することにより、半導体基板２にＰ−ウェル（Ｗｅｌｌ）５を形成する。また、半導体基板２のＮＭＯＳ領域に、例えば、Ｂ（ボロン）を、加速エネルギー１５〜２５ｋｅＶ、ドーズ量５×１０12ｃｍ-2の条件でチャネルストップ注入を行う。更に、ＮＭＯＳ閾値調整のために、半導体基板２のＮＭＯＳ領域に、例えば、Ｂ（ボロン）を、加速エネルギー１０ｋｅＶ、ドーズ量０．５〜２×１０13ｃｍ-2の条件でイオン注入を行う。
次に、アッシング処理又はＳＰＭ（sulfuric acid hydrogen peroxidemixture）等を用いたＷＥＴ処理により、半導体基板２上のＰＭＯＳ領域に形成されているフォトレジスト４を除去する。そして、図３に示すように、フォトリソグラフィにより、半導体基板２上のＮＭＯＳ領域にフォトレジスト６を形成する。そして、フォトレジスト６をマスクとして、半導体基板２のＰＭＯＳ領域に、例えば、Ｐ（リン）を、加速エネルギー２５０〜３５０ｋｅＶ、ドーズ量１〜５×１０13ｃｍ-2の条件でイオン注入することにより、半導体基板２にＮ−ウェル（Ｗｅｌｌ）７を形成する。また、半導体基板２のＰＭＯＳ領域２に、例えば、Ａｓ（ヒ素）を、加速エネルギー１００〜１５０ｋｅＶ、ドーズ量１〜５×１０12ｃｍ-2の条件でチャネルストップ注入を行う。更に、ＰＭＯＳ閾値調整のために、半導体基板２のＰＭＯＳ領域に、例えば、Ａｓ（ヒ素）を、加速エネルギー５０〜１００ｋｅＶ、ドーズ量０．５〜２×１０13ｃｍ-2の条件でイオン注入を行う。
次に、アッシング処理又はＳＰＭ等を用いたＷＥＴ処理により、半導体基板２上のＮＭＯＳ領域に形成されているフォトレジスト６を除去する。そして、半導体基板２に注入されたＢ（ボロン）、Ｐ（リン）及びＡｓ（ヒ素）等の不純物を活性化するために、例えば、熱処理温度１０００℃、処理時間約１０秒の条件で、半導体基板２に対してスパイクアニールを行う。
そして、図４に示すように、半導体基板２上にゲート絶縁膜８を形成する。例えば、約９００℃でドライ酸化を行うことにより、半導体基板２に膜厚約１ｎｍの下地酸化膜を形成する。その後、ＮＯ雰囲気中においてプラズマ窒化を行うことにより、半導体基板２上に酸窒化膜であるゲート絶縁膜８を形成する。この場合、Ｎ2Ｏ雰囲気中又はＮＨ3雰囲気中においてプラズマ窒化を行ってもよい。また、ゲート酸化膜８は酸窒化膜に限らず、ゲート酸化膜８として高誘電率（High-k）絶縁膜を用いてもよい。なお、図４以降では、Ｐ−ウェル５及びＮ−ウェル７の図示は省略している。
次に、図５に示すように、ＬＰＣＶＤ（Low Pleasure Chemical Vapor Deposition）法により、約６００℃で、ゲート酸化膜８上に膜厚約１００ｎｍのゲートポリシリコン９を堆積する。そして、図６に示すように、フォトリソグラフィにより、ＰＭＯＳ領域のゲートポリシリコン９上にフォトレジスト１０を形成する。次に、フォトレジスト１０をマスクとして、ＮＭＯＳ領域のゲートポリシリコン９にｎ型不純物をイオン注入する。例えば、Ａｓ（ヒ素）を、加速エネルギー２０〜３０ｋｅＶ、ドーズ量３〜５×１０15ｃｍ-2の条件でＮＭＯＳ領域のゲートポリシリコン９にイオン注入を行ってもよい。
次に、アッシング処理又はＳＰＭ等を用いたＷＥＴ処理により、フォトレジスト１０を除去する。そして、図７に示すように、フォトリソグラフィにより、ＮＭＯＳ領域のゲートポリシリコン９上にフォトレジスト１１を形成する。次に、フォトレジスト１１をマスクとして、ＰＭＯＳ領域のゲートポリシリコン９にｐ型不純物をイオン注入する。例えば、Ｂ（ボロン）を、加速エネルギー３〜５ｋｅＶ、ドーズ量３〜５×１０15ｃｍ-2の条件でＰＭＯＳ領域のゲートポリシリコン９にイオン注入を行ってもよい。
次に、アッシング処理又はＳＰＭ等を用いたＷＥＴ処理により、フォトレジスト１１を除去する。更に、必要に応じて、ゲートポリシリコン９に注入されたｎ型不純物及びｐ型不純物の拡散を促進させるため、例えば、熱処理温度１０００℃、処理時間約５秒の条件で、半導体基板２に対してスパイクアニールを行ってもよい。
次に、図８に示すように、フォトリソグラフィにより、フォトレジスト１２をゲートポリシリコン９上に形成する。必要に応じて、ゲートポリシリコン９上に反射防止膜（ＢＡＲＣ）を形成してもよい。ゲートポリシリコン９上に反射防止膜（ＢＡＲＣ）した場合、反射防止膜（ＢＡＲＣ）上にフォトレジスト１２を形成する。
次に、図９に示すように、フォトレジスト１２をマスクとして、ＲＩＥ法によりゲートポリシリコン９に異方性エッチングを行い、ゲートパターン２０及び２１を形成する。図９に示すように、ゲートパターン２０及び２１が隣接して形成されている。そして、アッシング処理又はＳＰＭ等を用いたＷＥＴ処理により、ゲートパターン２０及び２１上に形成されているフォトレジスト１２を除去する。
次に、図１０に示すように、半導体基板２、ゲートパターン２０及び２１を覆うように、サイドウォール膜２２を形成する。すなわち、半導体基板２上のＮＭＯＳ領域及びＰＭＯＳ領域の全面にサイドウォール膜２２を形成する。例えば、ＬＰＣＶＤ法により、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料として、約６００℃で膜厚約１０ｎｍのＳｉＯ2膜を半導体基板２上に堆積することにより、サイドウォール膜２２を形成してもよい
。また、例えば、ＬＰＣＶＤ法により、ジクロルシラン（ＳｉＨ2Ｃｌ2）を原料として、約６５０℃で膜厚約１０ｎｍのＳｉＮ膜を半導体基板２上に堆積することにより、サイドウォール膜２２を形成してもよい。
次に、図１１に示すように、ＲＩＥ法により、サイドウォール膜２２に対して全面異方性エッチバックを行うことにより、サイドウォールスペーサ２３及び２４を形成する。すなわち、ゲートパターン２０の両側壁にサイドウォール膜２２を残すことによりサイドウォールスペーサ２３を形成するとともに、ゲートパターン２１の両側壁にサイドウォール膜２２を残すことによりサイドウォールスペーサ２４を形成する。なお、本実施形態において、サイドウォール膜２２、サイドウォールスペーサ２３及び２４は必須ではなく、サイドウォール膜２２の形成工程及びサイドウォールスペーサ２３及び２４の形成工程は省略することが可能である。
次に、フォトリソグラフィにより、半導体基板２上のＰＭＯＳ領域にフォトレジスト２５を形成する。そして、図１２に示すように、ゲートパターン２０、サイドウォールスペーサ２３及びフォトレジスト２５をマスクとして、半導体基板２のＮＭＯＳ領域にポケット注入及びエクステンション注入を行う。この場合、Ｎ（窒素）やＧｅ（ゲルマニウム）等のco-impla技術を用いてもよい。このように、サイドウォールスペーサ２３は、半導体基板２のＮＭＯＳ領域にポケット注入及びエクステンション注入を行うためのオフセットとして機能する。サイドウォールスペーサ２３の形成工程を省略している場合は、ゲートパターン２０及びフォトレジスト２５をマスクとして、半導体基板２のＮＭＯＳ領域にポケット注入及びエクステンション注入を行う。
半導体基板２のＮＭＯＳ領域に対するポケット注入は、半導体基板２のＮＭＯＳ領域にポケット不純物を注入することにより行われる。半導体基板２のＮＭＯＳ領域に注入するポケット不純物は、例えば、Ｂ（ボロン）やＩｎ（インジウム）等のｐ型不純物である。例えば、加速エネルギー３〜６ｋｅＶ、tilt角２０〜３０度、ドーズ量０．４〜１×１０13ｃｍ-2、４方向注入の条件で、半導体基板２のＮＭＯＳ領域にＢ（ボロン）をイオン注入してもよい。
半導体基板２のＮＭＯＳ領域に対するエクステンション注入は、半導体基板２のＮＭＯＳ領域にエクステンション不純物を注入することにより行われる。半導体基板２のＮＭＯＳ領域に注入するエクステンション不純物は、例えば、Ｐ（リン）やＡｓ（ヒ素）等のｎ型不純物である。例えば、加速エネルギー１〜３ｋｅＶ、ドーズ量１．０〜２×１０15ｃｍ-2の条件で、半導体基板２のＮＭＯＳ領域にＡｓ（ヒ素）をイオン注入してもよい。
半導体基板２のＮＭＯＳ領域にポケット不純物が注入されることにより、図１２に示すように、半導体基板２のＮＭＯＳ領域にポケット領域２６が形成される。半導体基板２の
ＮＭＯＳ領域にエクステンション不純物が注入されることにより、図１２に示すように、半導体基板２のＮＭＯＳ領域にエクステンション領域２７が形成される。半導体基板２のＮＭＯＳ領域に対するポケット不純物の注入は、半導体基板２のＮＭＯＳ領域に対するエクステンション不純物の注入より深い位置にまで行われるため、ポケット領域２６はエクステンション領域２７より深い位置まで形成される。
次に、アッシング処理又はＳＰＭ等を用いたＷＥＴ処理により、半導体基板２上のＰＭＯＳ領域に形成されているフォトレジスト２５を除去する。なお、半導体基板２の複数のＮＭＯＳ領域に対するポケット注入及びエクステンション注入の条件を、半導体基板２のＮＭＯＳ領域毎に変えてもよい。この場合、フォトレジスト２５の形成工程、半導体基板２のＮＭＯＳ領域に対するポケット注入工程、半導体基板２のＮＭＯＳ領域に対するエクステンション注入工程及びフォトレジスト２５の除去工程を必要な数だけ繰り返し行う。
そして、フォトリソグラフィにより、半導体基板２上のＮＭＯＳ領域にフォトレジスト２８を形成する。次に、図１３に示すように、ゲートパターン２１、サイドウォールスペーサ２４及びフォトレジスト２８をマスクとして、半導体基板２のＰＭＯＳ領域にポケット注入及びエクステンション注入を行う。この場合、Ｃ（炭素）やＧｅ（ゲルマニウム）等のco-impla技術を用いてもよい。このように、サイドウォールスペーサ２４は、半導体基板２のＰＭＯＳ領域にポケット注入及びエクステンション注入を行うためのオフセットとして機能する。サイドウォールスペーサ２４の形成工程を省略している場合は、ゲートパターン２１及びフォトレジスト２８をマスクとして、半導体基板２のＰＭＯＳ領域にポケット注入及びエクステンション注入を行う。
半導体基板２のＰＭＯＳ領域に対するポケット注入は、半導体基板２のＰＭＯＳ領域にポケット不純物を注入することにより行われる。半導体基板２のＰＭＯＳ領域に注入するポケット不純物は、例えば、Ａｓ（ヒ素）やＳｂ（アンチモン）等のｎ型不純物である。例えば、加速エネルギー２５〜４０ｋｅＶ、tilt角２０〜３０度、ドーズ量０．４〜１×１０13ｃｍ-2、４方向注入の条件で、半導体基板２のＰＭＯＳ領域にＡｓ（ヒ素）をイオン注入してもよい。
半導体基板２のＰＭＯＳ領域に対するエクステンション注入は、半導体基板２のＰＭＯＳ領域にエクステンション不純物を注入することにより行われる。半導体基板２のＰＭＯＳ領域に注入するエクステンション不純物は、例えば、ボロン（Ｂ）等のｐ型不純物である。例えば、加速エネルギー０．５ｋｅＶ、ドーズ量１．０〜２×１０15ｃｍ-2の条件で、半導体基板２のＰＭＯＳ領域にＢ（ボロン）をイオン注入してもよい。
半導体基板２のＰＭＯＳ領域にポケット不純物が注入されることにより、図１３に示すように、半導体基板２のＰＭＯＳ領域にポケット領域２９が形成される。半導体基板２のＰＭＯＳ領域にエクステンション不純物が注入されることにより、図１３に示すように、半導体基板２のＰＭＯＳ領域にエクステンション領域３０が形成される。半導体基板２のＰＭＯＳ領域に対するポケット不純物の注入は、半導体基板２のＰＭＯＳ領域に対するエクステンション不純物の注入より深い位置にまで行われるため、ポケット領域２９はエクステンション領域３０より深い位置まで形成される。
次に、アッシング処理又はＳＰＭ等を用いたＷＥＴ処理により、半導体基板２上のＮＭＯＳ領域に形成されているフォトレジスト２８を除去する。なお、半導体基板２の複数のＰＭＯＳ領域に対するポケット注入及びエクステンション注入の条件を、半導体基板２のＰＭＯＳ領域毎に変えてもよい。この場合、フォトレジスト２８の形成工程、半導体基板２のＰＭＯＳ領域に対するポケット注入工程、半導体基板２のＰＭＯＳ領域に対するエクステンション注入工程及びフォトレジスト２８の除去工程を必要な数だけ繰り返し行う。
そして、図１４に示すように、半導体基板２、ゲートパターン２０、２１及びサイドウォールスペーサ２３、２４を覆うように、サイドウォール膜３１を形成する。すなわち、半導体基板２上のＮＭＯＳ領域及びＰＭＯＳ領域の全面にサイドウォール膜３１を形成する。例えば、ＬＰＣＶＤ法により、約６００℃以下の低温で膜厚２０〜４０ｎｍのＳｉＯＮ膜を半導体基板２上に堆積することにより、サイドウォール膜３１を形成してもよい。サイドウォールスペーサ２３及び２４の形成工程を省略している場合は、半導体基板２、ゲートパターン２０及び２１を覆うように、サイドウォール膜３１を形成する。また、サイドウォール膜３１の材料として、ＳｉＮを用いてもよい。サイドウォール膜３１は、後の工程においてＨＦ溶液等に曝される場合がある。ＳｉＮはＨＦ溶液等の耐性が強いため、サイドウォール膜３１の材料としてＳｉＮを用いる場合には、サイドウォール膜３１のＨＦ溶液等の耐性が向上する。
次に、図１５に示すように、ＲＩＥ法により、サイドウォール膜３１に対して全面異方性エッチバックを行うことにより、サイドウォールスペーサ３２及び３３を形成する。すなわち、サイドウォールスペーサ２３の側面にサイドウォール膜３１を残すことによりサイドウォールスペーサ３２を形成する。サイドウォールスペーサ２４の側面にサイドウォール膜３１を残すことによりサイドウォールスペーサ３３を形成する。サイドウォールスペーサ２３の形成工程を省略している場合は、ゲートパターン２０の両側壁にサイドウォール膜３１を残すことによりサイドウォールスペーサ３２を形成する。サイドウォールスペーサ２４の形成工程を省略している場合は、ゲートパターン２１の両側壁にサイドウォール膜３１を残すことによりサイドウォールスペーサ３３を形成する。
次に、フォトリソグラフィにより、半導体基板２上のＰＭＯＳ領域にフォトレジスト３４を形成する。そして、図１６に示すように、ゲートパターン２０、サイドウォールスペーサ２３、サイドウォールスペーサ３２及びフォトレジスト３４をマスクとして、半導体基板２のＮＭＯＳ領域にバッファ注入を行う。このように、サイドウォールスペーサ３２は、半導体基板２のＮＭＯＳ領域にバッファ注入を行うためのオフセットとして機能する。サイドウォールスペーサ２３の形成工程を省略している場合は、ゲートパターン２０、サイドウォールスペーサ３２及びフォトレジスト３４をマスクとして、半導体基板２のＮＭＯＳ領域にバッファ注入を行う。
半導体基板２のＮＭＯＳ領域に対するバッファ注入は、半導体基板２のＮＭＯＳ領域にバッファ不純物を注入することにより行われる。半導体基板２のＮＭＯＳ領域に注入するバッファ不純物は、例えば、Ａｓ（ヒ素）等のｎ型不純物である。例えば、加速エネルギー１０〜１５ｋｅＶ、ドーズ量１〜５×１０15ｃｍ-2の条件で、Ａｓ（ヒ素）を半導体基板２のＮＭＯＳ領域にイオン注入してもよい。
半導体基板２のＮＭＯＳ領域にバッファ不純物が注入されることにより、図１６に示すように、半導体基板２のＮＭＯＳ領域にバッファ領域３５が形成される。半導体基板２のＮＭＯＳ領域に対するバッファ不純物の注入は、半導体基板２のＮＭＯＳ領域に対するエクステンション不純物の注入より深い位置にまで行われるため、バッファ領域３５はエクステンション領域２７より深い位置まで形成される。換言すれば、半導体基板２のＮＭＯＳ領域に対するエクステンション不純物の注入は、半導体基板２のＮＭＯＳ領域に対するバッファ不純物の注入より浅い位置に行われるため、エクステンション領域２７はバッファ領域３５より浅い位置に形成される。
次に、アッシング処理又はＳＰＭ等を用いたＷＥＴ処理により、半導体基板２上のＰＭＯＳ領域に形成されているフォトレジスト３４を除去する。そして、フォトリソグラフィにより、半導体基板２上のＮＭＯＳ領域にフォトレジスト３６を形成する。そして、図１
７に示すように、ゲートパターン２１、サイドウォールスペーサ２４、サイドウォールスペーサ３３及びフォトレジスト３６をマスクとして、半導体基板２のＰＭＯＳ領域にバッファ注入を行う。このように、サイドウォールスペーサ３３は、半導体基板２のＰＭＯＳ領域にバッファ注入を行うためのオフセットとして機能する。サイドウォールスペーサ２４の形成工程を省略している場合は、ゲートパターン２１、サイドウォールスペーサ３３及びフォトレジスト３６をマスクとして、半導体基板２のＰＭＯＳ領域にバッファ注入を行う。
半導体基板２のＰＭＯＳ領域に対するバッファ注入は、半導体基板２のＰＭＯＳ領域にバッファ不純物を注入することにより行われる。半導体基板２のＰＭＯＳ領域に注入するバッファ不純物は、例えば、Ｂ（ボロン）等のｐ型不純物である。例えば、加速エネルギー１０〜１５ｋｅＶ、ドーズ量１〜５×１０15ｃｍ-2の条件で、Ｂ（ボロン）を半導体基板２のＰＭＯＳ領域にイオン注入してもよい。
半導体基板２のＰＭＯＳ領域にバッファ不純物が注入されることにより、図１７に示すように、半導体基板２のＰＭＯＳ領域にバッファ領域３７が形成される。半導体基板２のＰＭＯＳ領域に対するバッファ不純物の注入は、半導体基板２のＰＭＯＳ領域に対するエクステンション不純物の注入より深い位置にまで行われるため、バッファ領域３７はエクステンション領域３０より深い位置まで形成される。換言すれば、半導体基板２のＰＭＯＳ領域に対するエクステンション不純物の注入は、半導体基板２のＰＭＯＳ領域に対するバッファ不純物の注入より浅い位置にされるため、エクステンション領域３０はバッファ領域３７より浅い位置に形成される。
次に、アッシング処理又はＳＰＭ等を用いたＷＥＴ処理により、半導体基板２上のＮＭＯＳ領域に形成されているフォトレジスト３６を除去する。そして、半導体基板２、ゲートパターン２０、２１、サイドウォールスペーサ２３、２４及びサイドウォールスペーサ３２、３３を覆うように、キャップ膜３８を形成する。すなわち、半導体基板２上のＮＭＯＳ領域及びＰＭＯＳ領域の全面にキャップ膜３８を形成する。例えば、ＬＰＣＶＤ法により、約５５０℃以下の低温で膜厚約５０ｎｍのＳｉＯ2膜を半導体基板２上に堆積する
ことにより、キャップ膜３８を形成してもよい。サイドウォールスペーサ２３及び２４の形成工程を省略している場合は、半導体基板２、ゲートパターン２０、２１及びサイドウォールスペーサ３２、３３を覆うように、キャップ膜３８を形成する。
次に、フォトリソグラフィにより、半導体基板２上のＮＭＯＳ領域にフォトレジスト３９を形成する。そして、図１８に示すように、フォトレジスト３９をマスクとして、ＲＩＥ法により半導体基板２上のＰＭＯＳ領域のキャップ膜３８に異方性エッチングを行い、半導体基板２上のＰＭＯＳ領域のキャップ膜３８を除去する。このように、半導体基板２上のＮＭＯＳ領域に形成されたフォトレジスト３９は、半導体基板２上のＰＭＯＳ領域のキャップ膜３８を除去するマスクとして機能する。また、半導体基板２上の複数のＮＭＯＳ領域に対して、選択的にフォトレジスト３９を形成してもよい。これにより、半導体基板２上の複数のＮＭＯＳ領域のキャップ膜３８を選択的に除去することができる。
次に、アッシング処理又はＳＰＭ等を用いたＷＥＴ処理により、半導体基板２上のＮＭＯＳ領域に形成されているフォトレジスト３９を除去する。そして、図１９に示すように、ゲートパターン２１、サイドウォールスペーサ２４、サイドウォールスペーサ３３及びキャップ膜３８をマスクとして、ＲＩＥ法により、半導体基板２のＰＭＯＳ領域に異方性エッチングを行い、半導体基板２のＰＭＯＳ領域に溝４０を形成する。
次に、図２０に示すように、半導体基板２のＰＭＯＳ領域に形成された溝４０が水平方向に拡張するように、ＷＥＴエッチングにより半導体基板２のＰＭＯＳ領域に形成された
溝４０を加工する。すなわち、半導体基板２のＰＭＯＳ領域に形成された溝４０の側壁がΣ型となるように、ＷＥＴエッチングにより半導体基板２のＰＭＯＳ領域に形成された溝４０を加工する。半導体基板２のＰＭＯＳ領域に形成された溝４０を加工するのは、半導体基板２のＰＭＯＳ領域のチャネル部に効率的に歪を印可するためである。半導体基板２のＰＭＯＳ領域に形成された溝４０の加工処理は必要に応じて行えばよい。したがって、半導体基板２のＰＭＯＳ領域に形成された溝４０の加工処理を省略してもよい。
次に、半導体基板２のＰＭＯＳ領域に形成された溝４０に選択的にＳｉＧｅ（シリコンゲルマニウム）をエピタキシャル成長させる。半導体基板２のＰＭＯＳ領域に形成された溝４０にＳｉＧｅ（シリコンゲルマニウム）をエピタキシャル成長させることにより、図２１に示すように、半導体基板２のＰＭＯＳ領域にシリコンゲルマニウム層（エピタキシャル成長層）４１を形成する。更に、ＳｉＧｅ（シリコンゲルマニウム）のエピタキシャル成長時に、Ｂ（ボロン）をin-situ dopeしてもよい。なお、シリコンゲルマニウム層４１の形成工程においてＢ（ボロン）をin-situ dopeする場合には、半導体基板２のＰＭＯＳ領域に対するバッファ注入工程を省略してもよい。
Ｓｉ1-xＧｅx（ｘ＝０．１〜０．３）の格子定数はＳｉよりも大きいため、深さ方向に圧縮歪、水平方向に引張り歪みを受けることになる。その結果として、チャネル方向に圧縮歪を印可することとなり、ホール移動度が改善される。サイドウォールスペーサ３３の幅は、シリコンゲルマニウム層４１とチャネル部とが所望の距離になるように設定される。なお、ゲートパターン２１上にＳｉＧｅが成長することを抑える目的で、ゲートパターン２１上にＳｉＯ2のような絶縁膜を形成した状態で、ＳｉＧｅをエピタキシャル成長さ
せてもよい。
次に、ＨＦ溶液を用いたＷＥＴ処理により、半導体基板２上のＰＭＯＳ領域のキャップ膜３８を除去する。そして、図２２に示すように、半導体基板２、ゲートパターン２０、２１、サイドウォールスペーサ２３、２４及びサイドウォールスペーサ３２、３３を覆うように、サイドウォール膜４２を形成する。すなわち、半導体基板２上のＮＭＯＳ領域及びＰＭＯＳ領域の全面にサイドウォール膜４２を形成する。例えば、ＬＰＣＶＤ法により、約５５０℃以下の温度で膜厚約５０ｎｍのＳｉＯ2膜を半導体基板２上に堆積すること
により、サイドウォール膜４２を形成してもよい。サイドウォールスペーサ２３及び２４の形成工程を省略している場合は、半導体基板２、ゲートパターン２０、２１及びサイドウォールスペーサ３２、３３を覆うように、サイドウォール膜４２を形成する。なお、サイドウォール膜４２は、後の工程で除去する必要があるため、ＨＦ溶液等で容易に除去しやすいＳｉＯ2膜をサイドウォール膜４２として用いることが好ましい。
次に、図２３に示すように、ＲＩＥ法により、サイドウォール膜４２に対して全面異方性エッチバックを行うことにより、サイドウォールスペーサ４３及び４４を形成する。すなわち、サイドウォールスペーサ３２の側面にサイドウォール膜４２を残すことによりサイドウォールスペーサ４３を形成するとともに、サイドウォールスペーサ３３の側面にサイドウォール膜４２を残すことによりサイドウォールスペーサ４４を形成する。
次に、フォトリソグラフィにより、半導体基板２上のＰＭＯＳ領域にフォトレジスト４５を形成する。そして、図２４に示すように、ゲートパターン２０、サイドウォールスペーサ２３、サイドウォールスペーサ３２、サイドウォールスペーサ４３及びフォトレジスト４５をマスクとして、半導体基板２のＮＭＯＳ領域にdeep-SD不純物注入を行う。この
ように、サイドウォールスペーサ４３は、半導体基板２のＮＭＯＳ領域にdeep-SD不純物
注入を行うためのオフセットとして機能する。サイドウォールスペーサ２３の形成工程を省略している場合は、ゲートパターン２０、サイドウォールスペーサ３２、サイドウォールスペーサ４３及びフォトレジスト４５をマスクとして、半導体基板２のＮＭＯＳ領域に
deep-SD不純物注入を行う。deep-SD領域４６とゲートパターン２０の端部との距離は、サイドウォールスペーサ４３、サイドウォールスペーサ２３及びサイドウォールスペーサ３２の幅によって制御しうる。本実施形態においては、サイドウォールスペーサ４３を設けることにより、ＰＭＯＳにおけるシリコンゲルマニウム層４１とチャネル領域とのオフセット量とは独立して、ＮＭＯＳにおけるdeep-SD領域４６とゲートパターン２０の端部と
のオフセット量を設定することができる。
半導体基板２のＮＭＯＳ領域に対するdeep-SD不純物注入は、半導体基板２のＮＭＯＳ
領域にdeep-SD不純物を注入することにより行われる。半導体基板２のＮＭＯＳ領域に注
入するdeep-SD不純物は、例えば、Ｐ（リン）等のｎ型不純物である。例えば、加速エネ
ルギー５〜１０ｋｅＶ、ドーズ量１〜５×１０15ｃｍ-2の条件で、Ｐ（リン）を半導体基板２のＮＭＯＳ領域にイオン注入してもよい。
半導体基板２のＮＭＯＳ領域にdeep-SD不純物が注入されることにより、図２４に示す
ように、半導体基板２のＮＭＯＳ領域にdeep-SD領域４６が形成される。半導体基板２の
ＮＭＯＳ領域に対するdeep-SD不純物の注入は、半導体基板２のＮＭＯＳ領域に対するエ
クステンション不純物の注入より深い位置にまで行われるため、deep-SD領域４６はエク
ステンション領域２７より深い位置まで形成される。換言すれば、半導体基板２のＮＭＯＳ領域に対するエクステンション不純物の注入は、半導体基板２のＮＭＯＳ領域に対するdeep-SD不純物の注入より浅い位置に行われるため、エクステンション領域２７はdeep-SD領域４６より浅い位置に形成される。
また、半導体基板２のＮＭＯＳ領域に対するdeep-SD不純物の注入は、半導体基板２の
ＮＭＯＳ領域に対するバッファ不純物の注入より深い位置にまで行われるため、deep-SD
領域４６はバッファ領域３５より深い位置まで形成される。換言すれば、半導体基板２のＮＭＯＳ領域に対するバッファ不純物の注入は、半導体基板２のＮＭＯＳ領域に対するdeep-SD不純物の注入より浅い位置に行われるため、バッファ領域３５はdeep-SD領域４６より浅い位置に形成される。
次に、図２５に示すように、フォトリソグラフィにより、半導体基板２上のＮＭＯＳ領域にフォトレジスト４７を形成する。そして、ゲートパターン２１、サイドウォールスペーサ２４、サイドウォールスペーサ３３、サイドウォールスペーサ４４及びフォトレジスト４７をマスクとして、半導体基板２のＰＭＯＳ領域にdeep-SD不純物の注入を行う。す
なわち、半導体基板２のエピタキシャル成長層４１にdeep-SD不純物の注入を行う。例え
ば、deep-SD不純物としてＢ（ボロン）を半導体基板２のＰＭＯＳ領域にイオン注入して
もよい。
このように、サイドウォールスペーサ４４は、半導体基板２のＰＭＯＳ領域にdeep-SD
不純物の注入を行うためのオフセットとして機能する。サイドウォールスペーサ２４の形成工程を省略している場合は、ゲートパターン２１、サイドウォールスペーサ３３、サイドウォールスペーサ４４及びフォトレジスト４７をマスクとして、半導体基板２のＰＭＯＳ領域にdeep-SD不純物の注入を行う。
エピタキシャル成長層４１の形成工程においてＢ（ボロン）をin-situ dopeしている場合には、半導体基板２のＰＭＯＳ領域にdeep-SD不純物を更に注入しなくてもよい。ただ
し、接合リークの低減又は接合容量の調整のために、エピタキシャル成長層４１の形成工程においてＢ（ボロン）をin-situ dopeしている場合であっても、半導体基板２のＰＭＯＳ領域にdeep-SD不純物を更に注入してもよい。
ここで、複数のＮＭＯＳ領域が隣接して形成されている場合及び複数のＰＭＯＳ領域が
隣接して形成されている場合について説明する。図２６から図２９は、半導体基板２に２つのＮＭＯＳ領域が隣接して形成されている場合の一例を示す図である。図３０から図３３は、半導体基板２に２つのＰＭＯＳ領域が隣接して形成されている場合の一例を示す図である。
上述したように、サイドウォールスペーサ４３及びサイドウォールスペーサ４４は、半導体基板２上のＮＭＯＳ領域及びＰＭＯＳ領域の全面にサイドウォール膜４２を形成し、サイドウォール膜４２に対して全面異方性エッチバックを行うことで形成する。サイドウォールスペーサ４３及びサイドウォールスペーサ４４の形成においては、疎密依存が生じ、ゲートピッチが小さいほど側壁部の成膜厚が薄くなる。
図２６に示すように、ゲートパターン２０Ａとゲートパターン２０Ｂとの間のピッチ（間隔）が小さい場合、ゲートパターン２０Ａとゲートパターン２０Ｂとの間に形成されるサイドウォールスペーサ４３の幅が小さくなる場合がある。本実施形態では、ゲートパターン２０Ａとゲートパターン２０Ｂとの間に形成されるサイドウォールスペーサ４３の幅が小さくなる場合におけるゲートパターン２０Ａとゲートパターン２０Ｂとの間を密ピッチ部という。
図２７に示すように、ゲートパターン２０Ａとゲートパターン２０Ｂとの間のピッチ（間隔）が十分に確保されている場合、ゲートパターン２０Ａとゲートパターン２０Ｂとの間に形成されるサイドウォールスペーサ４３の幅は小さくならない。本実施形態では、ゲートパターン２０Ａとゲートパターン２０Ｂとの間に形成されるサイドウォールスペーサ４３の幅が小さくならない場合におけるゲートパターン２０Ａとゲートパターン２０Ｂとの間を疎ピッチ部という。
短チャネル効果を抑制するためには、サイドウォールスペーサ４３の幅を所定の値に設定することが重要である。例えば、疎ピッチ部の半導体基板２のＮＭＯＳ領域に対してdeep-SD不純物の注入を行う条件で、密ピッチ部の半導体基板２のＮＭＯＳ領域に対してdeep-SD不純物の注入を行うと、密ピッチ部のサイドウォールスペーサ４３の幅は小さいため、短チャネル特性を劣化させるという結果をもたらす。
そこで、本実施形態では、ゲートパターン２０Ａとゲートパターン２０Ｂとの間のピッチ（間隔）が十分に確保されていない場合には、図２８に示すように、サイドウォールスペーサ４３Ｂとサイドウォールスペーサ４３Ｃとを接触するように形成する。すなわち、ゲートパターン２０Ａとゲートパターン２０Ｂとの間が密ピッチ部となる場合には、密ピッチ部のサイドウォールスペーサ４３Ｂとサイドウォールスペーサ４３Ｃとを接触するように形成する。密ピッチ部のサイドウォールスペーサ４３Ｂとサイドウォールスペーサ４３Ｃとを接触するように形成することにより、密ピッチ部の半導体基板２に対してdeep-SD不純物の注入を抑止することができる。その結果、短チャネル特性の劣化を抑制するこ
とができる。ゲートパターン２０が密ピッチで形成される領域には、図２８に示すように、deep-SD領域４６は形成されないが、不純物拡散領域であるバッファ領域３５を形成し
ているため、ソース・ドレイン領域の抵抗値を下げることができる。
このように、deep-SD不純物を注入しない半導体基板２のＮＭＯＳ領域については、駆
動電流よりも短チャネル効果を優先させることが好ましい回路（例えば、ＳＲＡＭ等）に利用することが可能である。
また、図２９に示すように、ゲートパターン２０Ａとゲートパターン２０Ｂとの間のピッチ（間隔）が十分に確保されている場合は、サイドウォールスペーサ４３Ｂ及び４３Ｃを形成しても、半導体基板２のＮＭＯＳ領域に対してdeep-SD不純物の注入を行うことが
可能である。
また、図３０に示すように、ゲートパターン２１Ａとゲートパターン２１Ｂとの間のピッチ（間隔）が小さい場合、ゲートパターン２１Ａとゲートパターン２１Ｂとの間に形成されるサイドウォールスペーサ４４の幅が小さくなる。本実施形態では、ゲートパターン２１Ａとゲートパターン２１Ｂとの間に形成されるサイドウォールスペーサ４４の幅が小さくなる場合におけるゲートパターン２１Ａとゲートパターン２１Ｂとの間を密ピッチ部という。
図３１に示すように、ゲートパターン２１Ａとゲートパターン２１Ｂとの間のピッチ（間隔）が十分に確保されている場合、ゲートパターン２１Ａとゲートパターン２１Ｂとの間に形成されるサイドウォールスペーサ４４の幅は小さくならない。本実施形態では、ゲートパターン２１Ａとゲートパターン２１Ｂとの間に形成されるサイドウォールスペーサ４４の幅が小さくならない場合におけるゲートパターン２１Ａとゲートパターン２１Ｂとの間を疎ピッチ部という。
短チャネル効果を抑制するためには、サイドウォールスペーサ４４の幅を所定の値に設定することが重要である。例えば、疎ピッチ部の半導体基板２のＰＭＯＳ領域に対してdeep-SD不純物の注入を行う条件で、密ピッチ部の半導体基板２のＰＭＯＳ領域に対してdeep-SD不純物の注入を行うと、密ピッチ部のサイドウォールスペーサ４４の幅は小さいため、短チャネル特性を劣化させるという結果をもたらす。
そこで、本実施形態では、ゲートパターン２１Ａとゲートパターン２１Ｂとの間のピッチ（間隔）が十分に確保されていない場合には、図３２に示すように、サイドウォールスペーサ４４Ｂとサイドウォールスペーサ４４Ｃとを接触するように形成する。すなわち、ゲートパターン２１Ａとゲートパターン２１Ｂとの間が密ピッチ部となる場合には、密ピッチ部のサイドウォールスペーサ４４Ｂとサイドウォールスペーサ４４Ｃとを接触するように形成する。密ピッチ部のサイドウォールスペーサ４４Ｂとサイドウォールスペーサ４４Ｃとを接触するように形成することにより、半導体基板２の密ピッチ部に対してdeep-SD不純物の注入を抑止することができる。その結果、短チャネル特性の劣化を抑制するこ
とができる。
このように、deep-SD不純物を注入しない半導体基板２のＰＭＯＳ領域については、駆
動電流よりも短チャネル効果を優先させることが好ましい回路（例えば、ＳＲＡＭ等）に利用することが可能である。
また、図３３に示すように、ゲートパターン２１Ａとゲートパターン２１Ｂとの間のピッチ（間隔）が十分に確保されている場合は、サイドウォールスペーサ４４Ａ及び４４Ｂを形成しても、半導体基板２のＰＭＯＳ領域に対してdeep-SD不純物の注入を行うことが
可能である。
図３４は、サイドウォールスペーサ３２及び３３に関して、横軸にサイドウォール膜３１のエッチングのオーバーエッチ量（％）を、縦軸にサイドウォールスペーサ３２及び３３の出来幅をプロットしたグラフである。図３４において、丸は疎ピッチ部に関するデータを示しており、四角は密ピッチ部に関するデータを示している。また、サイドウォール膜３１に対するエッチングは、疎ピッチ部及び密ピッチ部ともに同じ条件で行っている。
図３４に示すように、同じ条件で比較した場合に、密ピッチ部のサイドウォールスペーサ３２及び３３の出来幅は、疎ピッチ部のサイドウォールスペーサ３２及び３３の出来幅よりも小さくなっている。したがって、サイドウォールスペーサ３２及び３３の出来幅に
は疎密依存が生じている。
図３５は、サイドウォールスペーサ４３及び４４に関して、横軸にサイドウォール膜４２のエッチングのオーバーエッチ量（％）を、縦軸にサイドウォールスペーサ４３及び４４の出来幅をプロットしたグラフである。図３５において、丸は疎ピッチ部に関するデータを示しており、四角は密ピッチ部に関するデータを示している。また、サイドウォール膜４２に対するエッチングは、疎ピッチ部及び密ピッチ部ともに同じ条件で行っている。
図３５に示すように、同じ条件で比較した場合に、密ピッチ部のサイドウォールスペーサ４３及び４４の出来幅は、疎ピッチ部のサイドウォールスペーサ４３及び４４の出来幅よりも小さくなっている。したがって、サイドウォールスペーサ４３及び４４の出来幅には疎密依存が生じている。
半導体装置１の製造方法の説明に戻る。アッシング処理又はＳＰＭ等を用いたＷＥＴ処理により、半導体基板２上のＮＭＯＳ領域に形成されているフォトレジスト４７を除去する。そして、半導体基板２のＮＭＯＳ領域及びＰＭＯＳ領域に注入された不純物を活性化するために、半導体基板２に対してspikeＲＴＡ（Rapid Thermal Anneal）を行う。spikeＲＴＡは、例えば、１０５０℃の条件で行ってもよい。また、半導体基板２のＮＭＯＳ領域及びＰＭＯＳ領域に注入された不純物を更に活性化するため及び不純物の異常拡散防止のために、フラッシュランプアニール又はレーザースパイクアニールにより、例えば、１１５０℃以上でミリ秒アニールを追加して行ってもよい。
次に、ＨＦ溶液を用いたＷＥＴ処理により、半導体基板２上のＮＭＯＳ領域のサイドウォールスペーサ４３、半導体基板２上のＰＭＯＳ領域のサイドウォールスペーサ４４及びシリコン基板２の表面の自然酸化膜を除去する。そして、図３６に示すように、ゲートパターン２０、ゲートパターン２１、バッファ領域３５、deep-SD領域４６及びエピタキシ
ャル成長層４１にＮｉＳｉx等のシリサイド４８を形成する。この場合、シリサイド４８
を形成する前に、サイドウォールスペーサ４３及び４４を除去することが重要である。
次に、ＮＭＯＳの電子移動度向上及びコンタクトエッチのエッチングストップを目的として、半導体基板２上のＮＭＯＳ領域及びＰＭＯＳ領域の全面に、引張り応力を有するテンサイル膜４９を形成する。例えば、ＰＥＣＶＤ法により、膜厚３０〜１００ｎｍのＳｉＮ膜を半導体基板２上に堆積することにより、テンサイル膜４９を形成してもよい。
次に、フォトリソグラフィにより、半導体基板２上のＮＭＯＳ領域にフォトレジスト５０を形成する。そして、図３７に示すように、フォトレジスト５０をマスクとして、ＲＩＥ法により半導体基板２上のＰＭＯＳ領域のテンサイル膜４９に異方性エッチングを行い、半導体基板２上のＰＭＯＳ領域のテンサイル膜４９を選択的に除去する。このように、半導体基板２上のＮＭＯＳ領域に形成されたフォトレジスト５０は、半導体基板２上のＰＭＯＳ領域のテンサイル膜４９を除去するマスクとして機能する。また、半導体基板２上の複数のＮＭＯＳ領域に対して、選択的にフォトレジスト５０を形成してもよい。これにより、半導体基板２上の複数のＮＭＯＳ領域のテンサイル膜４９を選択的に除去することができる。
次に、アッシング処理又はＳＰＭ等を用いたＷＥＴ処理により、半導体基板２上のＮＭＯＳ領域に形成されているフォトレジスト５０を除去する。そして、ＰＭＯＳのホール移動度向上及びコンタクトエッチのエッチングストップを目的として、半導体基板２上のＮＭＯＳ領域及びＰＭＯＳ領域の全面に、圧縮応力を有するコンプレッシブ膜５１を形成する。例えば、ＰＥＣＶＤ法により、膜厚３０〜１００ｎｍのＳｉＮ膜を半導体基板２上に堆積することにより、コンプレッシブ膜５１を形成してもよい。
次に、フォトリソグラフィにより、半導体基板２上のＰＭＯＳ領域にフォトレジスト５２を形成する。そして、図３８に示すように、フォトレジスト５２をマスクとして、ＲＩＥ法により半導体基板２上のＮＭＯＳ領域のコンプレッシブ膜５１に異方性エッチングを行い、半導体基板２上のＮＭＯＳ領域のコンプレッシブ膜５１を選択的に除去する。このように、半導体基板２上のＰＭＯＳ領域に形成されたフォトレジスト５２は、半導体基板２上のＮＭＯＳ領域のコンプレッシブ膜５１を除去するマスクとして機能する。また、半導体基板２上の複数のＰＭＯＳ領域に対して、選択的にフォトレジスト５２を形成してもよい。これにより、半導体基板２上の複数のＰＭＯＳ領域のコンプレッシブ膜５１を選択的に除去することができる。
次に、図３９に示すように、テンサイル膜４９及びコンプレッシブ膜５１上に層間絶縁膜５３を形成する。例えば、ＣＶＤ法により、ＴＥＯＳを原料として、膜厚約０．５〜０．７μｍのＳｉＯ2膜をテンサイル膜４９及びコンプレッシブ膜５１上に堆積することに
より、層間絶縁膜５３を形成してもよい。
次に、層間絶縁膜５３をＣＭＰ法により平坦化する。そして、フォトリソグラフィにより、層間絶縁膜５３上にコンタクトホールパターンを形成する。次に、図４０に示すように、ＲＩＥ法で層間絶縁膜５３にコンタクトホールエッチングを行うことにより、層間絶縁膜５３にコンタクトホール５４を開口（形成）する。
次に、開口したコンタクトホール５４に、ＴｉＮ（チタンナイトライド）及び（チタン）からなる積層構造の拡散防止膜を形成する。そして、例えば、ＣＶＤ法により、コンタクトホール５４にＷ（タングステン）を埋め込むとともに、層間絶縁膜５３上にＷ（タングステン）を堆積する。ＣＭＰ法により、層間絶縁膜５３上のＷ（タングステン）を研磨する。コンタクトホール５４内にのみのＷ（タングステン）を残すことにより、図４１に示すように、Ｗプラグ５５を形成する。
次に、図４２に示すように、ダマシン法により形成する第一配線のための配線溝を形成するため、第１配線層間絶縁膜５６を層間絶縁膜５３及びＷプラグ５５上に形成する。第１配線層間絶縁膜５６は、例えば、酸化膜又は低誘電率絶縁膜である。そして、フォトリソグラフィにより、第１配線層間絶縁膜５６上に配線パターンを形成する。
次に、第１配線層間絶縁膜５６上に形成された配線パターンをマスクとして、ＲＩＥ法により、第１配線層間絶縁膜５６を異方性エッチングする。第１配線層間絶縁膜５６を異方性エッチングすることにより、図４３に示すように、第１配線層間絶縁膜５６に配線溝５７を形成する。
そして、配線溝５７にバリア金属及びＣｕ（銅）を埋め込むことともに、第１配線層間絶縁膜５６上にバリア金属及びＣｕ（銅）を堆積する。次に、図４４に示すように、ＣＭＰ法により、第１配線層間絶縁膜５６上のバリア金属及びＣｕ（銅）を研磨することで、第１配線である銅配線５８を形成する。
例えば、隣接するＮＭＯＳ領域のゲートピッチが１４０〜１８０ｎｍである場合には、隣接するＮＭＯＳ領域の各サイドウォールスペーサ４３を互いに接触させるように形成することで、半導体基板２のＮＭＯＳ領域にdeep-SD不純物の注入を抑止するようにしても
よい。この場合、サイドウォール膜４２の成膜条件を制御することで、隣接するＮＭＯＳ領域のゲートピッチが１４０〜１８０ｎｍである場合において、隣接するＮＭＯＳ領域の各サイドウォールスペーサ４３を互いに接触させるように形成することが可能である。
上記では、隣接するＮＭＯＳ領域のゲートピッチでゲート間の埋め込み又は非埋め込みを規定した。しかし、実際にはゲート高さも関係するため、ゲート高さ／ゲートピッチのアスペクト比（ＡＲ）で、隣接するＮＭＯＳ領域のゲート間の埋め込み又は非埋め込みを規定してもよい。例えば、ＡＲ＝０．４を境として、アスペクト比が０．４以下の密ピッチ部では、隣接するＮＭＯＳ領域のゲート間が埋め込まれるようなサイドウォール幅の設計を行うようにしてもよい。また、アスペクト比が０．４より大きい密ピッチ部では、隣接するＮＭＯＳ領域のゲート間が埋め込まれないようなサイドウォール幅の設計を行うようにしてもよい。
例えば、隣接するＰＭＯＳ領域のゲートピッチが１４０〜１８０ｎｍである場合には、隣接するＰＭＯＳ領域の各サイドウォールスペーサ４４を互いに接触させるように形成することで、半導体基板２のＰＭＯＳ領域にdeep-SD不純物の注入を抑止するようにしても
よい。この場合、サイドウォール膜４２の成膜条件を制御することで、隣接するＰＭＯＳ領域のゲートピッチが１４０〜１８０ｎｍである場合において、隣接するＰＭＯＳ領域の各サイドウォールスペーサ４４を互いに接触させるように形成することが可能である。
上記では、隣接するＰＭＯＳ領域のゲートピッチでゲート間の埋め込み又は非埋め込みを規定した。しかし、実際にはゲート高さも関係するため、ゲート高さ／ゲートピッチのアスペクト比（ＡＲ）で、隣接するＰＭＯＳ領域のゲート間の埋め込み又は非埋め込みを規定してもよい。例えば、ＡＲ＝０．４を境として、アスペクト比が０．４以下の密ピッチ部では、隣接するＰＭＯＳ領域のゲート間が埋め込まれるようなサイドウォール幅の設計を行うようにしてもよい。また、アスペクト比が０．４より大きい密ピッチ部では、隣接するＰＭＯＳ領域のゲート間が埋め込まれないようなサイドウォール幅の設計を行うようにしてもよい。
本実施形態では、ＮＭＯＳ領域のゲートポリシリコン９にｎ型不純物を注入する例を示した。しかし、半導体基板２のＮＭＯＳ領域にdeep-SD不純物を注入する工程において、
ゲートパターン２０にもｎ型不純物が注入されているため、ＮＭＯＳ領域のゲートポリシリコン９にｎ型不純物を注入する工程を省略することが可能である。
また、本実施形態では、ＰＭＯＳ領域のゲートポリシリコン９にｐ型不純物をイオン注入する例を示した。しかし、半導体基板２のＰＭＯＳ領域にdeep-SD不純物を注入する工
程を行う場合には、ゲートパターン２１にもｐ型不純物が注入されるため、ＰＭＯＳ領域のゲートポリシリコン９にｐ型不純物を注入する工程を省略することが可能である。
本実施形態では、半導体基板２に注入された不純物を熱処理によって活性化させた後に、サイドウォールスペーサ４３及び４４を除去する例を示した。これに限定されず、サイドウォールスペーサ４３及び４４を除去した後に、半導体基板２に注入された不純物を熱処理によって活性化させてもよい。また、本実施形態に係る半導体装置１及びその製造方法は、多層配線の半導体装置１及びその製造方法を含むものである。
半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体基板に２つのＮＭＯＳ領域が隣接して形成されている場合の一例を示す図である。 半導体基板に２つのＮＭＯＳ領域が隣接して形成されている場合の一例を示す図である。 半導体基板に２つのＮＭＯＳ領域が隣接して形成されている場合の一例を示す図である。 半導体基板に２つのＮＭＯＳ領域が隣接して形成されている場合の一例を示す図である。 半導体基板に２つのＰＭＯＳ領域が隣接して形成されている場合の一例を示す図である。 半導体基板２に２つのＰＭＯＳ領域が隣接して形成されている場合の一例を示す図である。 半導体基板２に２つのＰＭＯＳ領域が隣接して形成されている場合の一例を示す図である。 半導体基板２に２つのＰＭＯＳ領域が隣接して形成されている場合の一例を示す図である。 サイドウォール膜のエッチングのオーバーエッチ量（％）とサイドウォールスペーサの出来幅との関係を示したグラフである。 サイドウォール膜のエッチングのオーバーエッチ量（％）とサイドウォールスペーサの出来幅との関係を示したグラフである。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。
符号の説明
１ 半導体装置
２ 半導体基板
３ 素子分離膜
４、６、１０、１１、１２、２５、２８、３４、３６、３９、４５、４７、５０、５２ フォトレジスト
５ Ｐ−ウェル
７ Ｎ−ウェル
８ ゲート絶縁膜
９ ゲートポリシリコン
２０、２１ ゲートパターン
２２、３１、４２ サイドウォール膜
２３、２４、３２、３３、４３、４４ サイドウォールスペーサ
２６、２９ ポケット領域
２７、３０ エクステンション領域
３５、３７ バッファ領域
３８ キャップ膜
４０ 溝
４１ シリコンゲルマニウム層
４６ deep-SD領域
４８ シリサイド
４９ テンサイル膜
５１ コンプレッシブ膜
５３ 層間絶縁膜
５４ コンタクトホール
５５ Ｗプラグ
５６ 第１配線層間絶縁膜
５７ 配線溝
５８ 銅配線

Claims (10)

  1. 半導体基板上に、第１ゲートパターンと、前記第１ゲートパターンに隣接する第２ゲートパターンを形成する工程と、
    前記第１ゲートパターンの側壁に第１サイドウォールスペーサを、前記第２ゲートパターンの側壁に第２サイドウォールスペーサを形成する工程と、
    前記第１ゲートパターン、前記第１サイドウォールスペーサ、前記第２ゲートパターン、及び前記第２サイドウォールスペーサをマスクとして、前記半導体基板に第１不純物の注入を行う工程と、
    前記第１不純物の注入を行う工程の後、前記半導体基板上に第１絶縁膜を堆積し、前記第１絶縁膜をエッチングすることにより、前記第１サイドウォールスペーサの側面に第３サイドウォールスペーサを、前記第２サイドウォールスペーサの側面に第４サイドウォールスペーサを、前記第１ゲートパターンと前記第２ゲートパターンの間において前記第３サイドウォールスペーサと前記第４サイドウォールスペーサとが接触するように形成する工程と、
    前記第１ゲートパターン、前記第１サイドウォールスペーサ、前記第３サイドウォールスペーサ、前記第２ゲートパターン、前記第２サイドウォールスペーサ及び前記第４サイドウォールスペーサをマスクとして、前記半導体基板に第２不純物の注入を行う工程と、
    前記第２不純物の注入を行う工程の後、前記第３サイドウォールスペーサ及び前記第４サイドウォールスペーサを除去する工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記第１サイドウォールスペーサ及び前記第２サイドウォールスペーサを形成する工程の前に、前記第１及び第２ゲートパターンをマスクとして、前記半導体基板に第３不純物の注入を行う工程を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第１不純物の注入は、前記第２不純物の注入より浅く、前記第３不純物の注入より深い位置にまで行うことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記第３サイドウォールスペーサ及び前記第４サイドウォールスペーサを除去する工程
    の後、シリサイド形成工程を行うことを特徴とする請求項１から３の何れか一項に記載の半導体装置の製造方法。
  5. 半導体基板上の第１の領域に第１ゲートパターンを形成し、第２の領域に第２ゲートパターンを形成する工程と、
    前記第１ゲートパターンの側壁に第１サイドウォールスペーサを、前記第２ゲートパターンの側壁に第２サイドウォールスペーサを形成する工程と、
    前記第１ゲートパターン及び前記第１サイドウォールスペーサをマスクとして、前記半導体基板の前記第１の領域に第１不純物の注入を行う工程と、
    前記第２ゲートパターン及び前記第２サイドウォールスペーサをマスクとして、前記半導体基板の前記第２の領域に第２不純物の注入を行う工程と、
    前記第２不純物の注入を行う工程の後に、前記第２ゲートパターン及び前記第２サイドウォールスペーサをマスクとして、前記半導体基板の前記第２の領域に溝を形成し、前記溝に半導体層を形成する工程と、
    前記半導体層を形成する工程の後に、前記第１の領域及び前記第２の領域の全面に第１絶縁膜を堆積し、前記第１絶縁膜をエッチングし、前記第１サイドウォールスペーサの側面に第３サイドウォールスペーサを、前記第２サイドウォールスペーサの側面に第４サイドウォールスペーサを形成する工程と、
    前記第１ゲートパターン、前記第１サイドウォールスペーサ及び前記第３サイドウォールスペーサをマスクとし、前記半導体基板の前記第１の領域に第３不純物を注入する工程と、
    前記第２ゲートパターン、前記第２サイドウォールスペーサ及び前記第４サイドウォールスペーサをマスクとし、前記半導体基板の前記第２の領域に第４不純物を注入する工程と、
    前記第３不純物を注入する工程及び前記第４不純物を注入する工程の後に、前記第３サイドウォールスペーサ及び前記第４サイドウォールスペーサを除去する工程と、
    を有することを特徴とする半導体装置の製造方法。
  6. 前記第１サイドウォールスペーサを形成する工程の前に、前記第１ゲートパターンをマスクとして、前記半導体基板に第５不純物の注入を行う工程と、
    前記第２サイドウォールスペーサを形成する工程の前に、前記第２ゲートパターンをマスクとして、前記半導体基板に第６不純物の注入を行う工程と、
    を更に有することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記第１不純物の注入は、前記第３不純物の注入より浅く、前記第５不純物の注入より深い位置にまで行い、
    前記第２不純物の注入は、前記第４不純物の注入より浅く、前記第６不純物の注入より深い位置にまで行うことを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記第３サイドウォールスペーサ及び前記第４サイドウォールスペーサを除去する工程の後に、シリサイド形成工程を更に有することを特徴とする請求項５から７の何れか一項に記載の半導体装置の製造方法。
  9. 前記半導体層は、ＳｉＧｅ層であることを特徴とする請求項５から８の何れか一項に記載の半導体装置の製造方法。
  10. 半導体基板上の第１の領域に第１ゲートパターンと、前記第１ゲートに隣接する第２ゲートパターンとを形成し、第２の領域に第３ゲートパターンを形成する工程と、
    前記第１ゲートパターンの側壁に第１サイドウォールスペーサを、前記第２ゲートパターンの側壁に第２サイドウォールスペーサを、前記第３ゲートパターンの側壁に第３サイ
    ドウォールスペーサを形成する工程と、
    前記第１ゲートパターン、前記第１サイドウォールスペーサ、前記第２ゲートパターン、及び前記第２サイドウォールスペーサをマスクとして、前記半導体基板の前記第１の領域に第１不純物の注入を行う工程と、
    前記第３ゲートパターン及び前記第３サイドウォールスペーサをマスクとして、前記半導体基板の前記第２の領域に第２不純物の注入を行う工程と、
    前記第３ゲートパターン及び前記第３サイドウォールスペーサをマスクとして、前記半導体基板の前記第２の領域に溝を形成し、前記溝に半導体層を形成する工程と、
    前記半導体層を形成する工程の後に、前記半導体基板上に第１絶縁膜を堆積し、前記第１絶縁膜をエッチングすることにより、前記第１サイドウォールスペーサの側面に第４サイドウォールスペーサを、前記第２サイドウォールスペーサの側面に第５サイドウォールスペーサを、前記第３サイドウォールスペーサの側面に第６サイドウォールスペーサを、前記第１ゲートパターンと前記第２ゲートパターンの間において前記第４サイドウォールスペーサと前記第５サイドウォールスペーサとが接触するように形成する工程と、
    前記第１ゲートパターン、前記第１サイドウォールスペーサ、前記第４サイドウォールスペーサ、前記第２ゲートパターン、前記第２サイドウォールスペーサ及び前記第５サイドウォールスペーサをマスクとして、前記半導体基板の前記第１の領域に第３不純物の注入を行う工程と、
    前記第３ゲートパターン、前記第３サイドウォールスペーサ及び前記第６サイドウォールスペーサをマスクとし、前記半導体基板の前記第２の領域に第４不純物を注入する工程と、
    前記第３不純物の注入を行う工程及び前記第４不純物を注入する工程の後に、前記第４サイドウォールスペーサ、前記第５サイドウォールスペーサ及び前記第６サイドウォールスペーサを除去する工程と、
    を有することを特徴とする半導体装置の製造方法。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5540852B2 (ja) * 2010-04-09 2014-07-02 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2012059958A (ja) * 2010-09-09 2012-03-22 Rohm Co Ltd 半導体装置およびその製造方法
KR101797964B1 (ko) * 2010-10-01 2017-11-15 삼성전자주식회사 반도체 장치의 제조 방법 및 그 방법으로 제조된 반도체 장치
US8691697B2 (en) * 2010-11-11 2014-04-08 International Business Machines Corporation Self-aligned devices and methods of manufacture
CN102810482B (zh) * 2011-06-02 2015-05-13 中芯国际集成电路制造(北京)有限公司 半导体器件的制造方法
CN102810480B (zh) 2011-06-02 2016-01-06 中芯国际集成电路制造(北京)有限公司 半导体器件的制造方法
US9318345B2 (en) * 2011-10-05 2016-04-19 Globalfoundries Inc. Enhancing transistor performance by reducing exposure to oxygen plasma in a dual stress liner approach
CN103779204A (zh) * 2012-10-18 2014-05-07 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN103779278A (zh) * 2012-10-22 2014-05-07 中芯国际集成电路制造(上海)有限公司 Cmos管的形成方法
KR101920717B1 (ko) * 2013-01-14 2018-11-21 삼성전자주식회사 이중 병렬 채널 구조를 갖는 반도체 소자 및 상기 반도체 소자의 제조 방법
US10026837B2 (en) * 2015-09-03 2018-07-17 Texas Instruments Incorporated Embedded SiGe process for multi-threshold PMOS transistors
CN106960795B (zh) * 2016-01-11 2020-03-10 中芯国际集成电路制造(北京)有限公司 Pmos晶体管的形成方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3499752B2 (ja) * 1998-08-20 2004-02-23 富士通株式会社 半導体装置及びその製造方法
US6528422B1 (en) * 2001-03-16 2003-03-04 Taiwan Semiconductor Manufacturing Company Method to modify 0.25μm 1T-RAM by extra resist protect oxide (RPO) blocking
KR100441682B1 (ko) * 2001-06-14 2004-07-27 삼성전자주식회사 엘디디형 소오스/드레인 영역을 갖는 반도체 장치 및 그제조 방법
US6894353B2 (en) * 2002-07-31 2005-05-17 Freescale Semiconductor, Inc. Capped dual metal gate transistors for CMOS process and method for making the same
JP2004071959A (ja) * 2002-08-08 2004-03-04 Renesas Technology Corp 半導体装置
JP2004072039A (ja) * 2002-08-09 2004-03-04 Renesas Technology Corp 半導体装置およびその製造方法
JP4833527B2 (ja) 2004-08-09 2011-12-07 富士通セミコンダクター株式会社 絶縁ゲート型半導体装置及びその駆動方法
JP2007157924A (ja) * 2005-12-02 2007-06-21 Fujitsu Ltd 半導体装置および半導体装置の製造方法
JP2008047820A (ja) * 2006-08-21 2008-02-28 Toshiba Corp 半導体装置の製造方法および半導体装置
US20080191285A1 (en) * 2007-02-09 2008-08-14 Chih-Hsin Ko CMOS devices with schottky source and drain regions
US20080283926A1 (en) * 2007-05-18 2008-11-20 Texas Instruments Incorporated Method for integrating silicon germanium and carbon doped silicon within a strained cmos flow
US20080315317A1 (en) * 2007-06-22 2008-12-25 Chartered Semiconductor Manufacturing Ltd. Semiconductor system having complementary strained channels
US8624295B2 (en) * 2008-03-20 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM devices utilizing strained-channel transistors and methods of manufacture

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