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JP2009500823A - コンタクト絶縁層および異なる特性を有するシリサイド領域を形成するための技法 - Google Patents

コンタクト絶縁層および異なる特性を有するシリサイド領域を形成するための技法 Download PDF

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Abstract

ＮチャネルトランジスタおよびＰチャネルトランジスタのための金属シリサイドを別個に形成できるようにする技法が提供され、同時に、トランジスタタイプ毎に歪み誘発機構も別個に設けられる。このようにして、ＮＭＯＳトランジスタ（１２０、２２０）のチャネル領域まで短い距離を有するコバルトシリサイド（１３０、２３０）を設けることができ、その一方で、Ｐチャネルトランジスタ（１４０、２４０）は、Ｎチャネルトランジスタ（１２０、２２０）の特性に過度に影響を及ぼすか、またはその特性を劣化させることなく、高導電性のニッケルシリサイド（１５０、２５０）を収容することができる。

Description

包括的には、本発明は、集積回路の形成に関し、より詳細には、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタそれぞれの性能特性を高めるための集積化方式に関する。
集積回路を形成するには、所定の回路レイアウトに従って、所与のチップエリア上に多数の回路素子を形成する必要がある。一般的に、現在、複数の工程技術が実用化されており、マイクロプロセッサ、記憶チップ等の複雑な回路の場合には、動作速度、および／または消費電力、および／またはコスト効率の点から見て優れた特性を有することから、現時点では、ＣＭＯＳ技術が最も有望な手法である。ＣＭＯＳ技術を用いて複雑な集積回路を製造しているときに、結晶性半導体層を含む基板上に無数の相補トランジスタ、すなわちＮチャネルトランジスタおよびＰチャネルトランジスタが形成される。ＮチャネルトランジスタまたはＰチャネルトランジスタのいずれを考えるかに関係なく、ＭＯＳトランジスタは、いわゆるＰＮ接合部を含み、その接合部は、高濃度にドープされたドレイン領域およびソース領域と、ドレイン領域とソース領域との間に配置される、逆導電型にドープされたチャネル領域との界面によって形成される。
チャネル領域の導電率、すなわち、導電性チャネルのドライブ電流能力は、チャネル領域の上方に形成されるが、薄い絶縁層によってチャネル領域から分離されるゲート電極によって制御される。ゲート電極に適当な制御電圧を印加することに起因する、導電性チャネルの形成時のチャネル領域の導電率は、ドーパント濃度、電荷キャリアの移動度に依存し、さらには、チャネル領域がトランジスタの幅方向に延在する場合には、ソース領域とドレイン領域との間の距離にも依存し、その距離はチャネル長とも呼ばれる。それゆえ、ゲート電極に制御電圧を印加する際に、絶縁層下に導電性チャネルを迅速に作り出す能力と共に、チャネル領域の導電率が、ＭＯＳトランジスタの性能を概ね決定する。したがって、チャネル長を短くし、チャネル長に関連してチャネル抵抗率を低減することによって、チャネル長が、集積回路の動作速度を高める上での支配的な設計判定基準になる。
しかしながら、トランジスタの寸法を小さくすることに伴って複数の問題が生じるので、ＭＯＳトランジスタのチャネル長を着実に短くすることによって得られた利点を不当に相殺しないように、それらの問題に対処しなければならない。この点で、１つの大きな問題は、縮小された機構サイズを有する新たなデバイス世代の場合に、トランジスタのゲート電極のような微細寸法（critical dimension）の回路素子を高い信頼性で、かつ再現可能に作り出すために、高度なリソグラフィおよびエッチング方式を開発することである。さらに、望ましいチャネル制御性とともに、低い面抵抗率および接触抵抗率を与えるために、ドレイン領域およびソース領域において、縦方向および横方向において極めて複雑なドーパントプロファイルが必要とされる。さらに、ゲート絶縁層に対するＰＮ接合部の垂直方向の位置も、漏れ電流制御の点から見て、重要な設計判定基準を表す。それゆえ、チャネル長を短くするには、ゲート絶縁層およびチャネル領域によって形成される界面に対してドレイン領域およびソース領域の深さを浅くする必要があり、その結果、高度な注入技法が要求される。
用いられる技術的な手法に関係なく、極めて複雑なドーパントプロファイルを生成するために、かつゲート電極内の金属シリサイド領域と、ドレイン領域およびソース領域内の金属シリサイドが自動位置合わせされるように形成される際のマスクとしての役割を果たすために、高度なスペーサ技法が必要とされる。金属シリサイドの中には、高濃度にドープされたシリコンと比べても高い導電率を示すものがあるので、ポリシリコンから形成されるときに、ドレイン領域およびソース領域の接触抵抗、およびゲート電極の導電率を改善するために、金属シリサイド領域が設けられる。金属シリサイド、およびその位置が異なると、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの性能にそれぞれ及ぼす影響が異なることがわかる。たとえば、金属シリサイド領域が、ＮＭＯＳトランジスタのチャネル領域の近くに配置されるほど、そのトランジスタの性能が高められ、一方、ＰＭＯＳトランジスタの性能は、頻繁に用いられる材料であるコバルトシリサイドの代わりに、ニッケルシリサイドを用いることによって改善することができる。しかしながら、ニッケルシリサイドは、いわゆる「パイピング」欠陥、すなわち、チャネル領域内に延在することがあるシリサイド「針状成長物」を形成する傾向があるので、結果として、トランジスタの挙動に過度に影響を及ぼすことなく、ニッケルシリサイドを要求どおり厳密にチャネル領域の近くに配置できなくなる可能性がある。
微細寸法、すなわちトランジスタのゲート長のサイズを引き続き短くしていくには、先に確認された工程ステップに関する工程技法を、それに合わせて変更する必要があり、ことによると、工程技法を新たに開発する必要があるので、所与のチャネル長の場合にチャネル領域の電荷キャリア移動度を高めることによって、トランジスタ素子のデバイス性能を高めることが提案されてきた。原理的には、チャネル領域の電荷キャリアの移動度を高めるために、組み合わせて、または別個に、少なくとも２つの仕組みが用いられることがある。第一に、チャネル領域内のドーパント濃度を低減し、それにより、電荷キャリアが散乱する事象を減らして、導電率を高めることができる。しかしながら、チャネル領域内のドーパント濃度は、トランジスタデバイスのしきい値電圧に大きく影響を及ぼすので、所望のしきい値電圧を調整するために他の仕組みが開発されない限り、ドーパント濃度を低減することは、好ましい手法とは言えない。第二に、たとえば、引張りまたは圧縮歪みを引き起こすことによって、チャネル領域内の格子構造を変更し、結果として、電子および正孔の移動度を変更することができる。たとえば、チャネル領域内に引張り歪みを引き起こすことによって電子の移動度が増加し、引張り歪みの大きさによっては、最大で２０％、またはそれ以上の移動度の増加を得ることができ、それに応じて、導電率が増加する。一方、チャネル領域内の圧縮歪みは、正孔の移動度を高め、それにより、Ｐ型トランジスタの性能を高める可能性を与えることができる。結果として、チャネル領域の中または下に、たとえば、シリコン／ゲルマニウム層またはシリコン／炭素層を導入して、引張りまたは圧縮応力を引き起こすことが提案されている。
別の有望な手法は、絶縁層内に応力を引き起こすことであり、絶縁層はトランジスタ素子が形成された後に形成されてトランジスタを埋め込み、さらには金属コンタクトを収容して、トランジスタのドレイン領域／ソース領域およびゲート電極への電気的な接続を提供する。通常、この絶縁層は、少なくとも１つのエッチストップ層またはライナと、エッチストップ層またはライナに対して選択的にエッチングされることがある別の誘電体層とを含む。以下の説明では、この絶縁層はコンタクト層と呼ばれ、対応するエッチストップ層はコンタクトライナ層と呼ばれる。トランジスタのチャネル領域内に応力を引き起こすための、チャネル領域への効率的な応力伝達機構を得るために、チャネル領域に近接して配置されるコンタクトライナ層は、チャネル領域に接近して位置付けられなければならない。しかしながら、極めて複雑な横方向ドーパントプロファイルを達成するためにトリプルスペーサ手法を必要とする高度なトランジスタアーキテクチャでは、コンタクトライナ層の応力のかなりの量がスペーサによって「吸収」されるので、エピタキシャル成長した応力層に比べて、工程が複雑でないという利点があるにもかかわらず、従来のトリプルスペーサ手法は、高度なトランジスタのチャネル領域内に歪みを引き起こすのに好ましいとは言えない。このため、手法によっては、スペーサのうちの１つまたは複数が、金属シリサイドを形成する前に除去されことがあり、その除去工程は、デバイス要件によって、ＰＭＯＳおよびＮＭＯＳの場合に別々に実行され得る。
したがって、複数の仕組みが知られており、それぞれトランジスタ素子の性能を改善することができるが、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタは典型的には、たとえば、歪みを引き起こされるチャネル領域、金属シリサイド領域のタイプおよび位置等に関して、異なる処理を必要とすることがあるので、現在用いられている集積化方式に適合しないことがある。
上記の状況に鑑みて、高度な集積化方式が、これまでに確認された性能改善機構のうちのいくつか、またはすべてに対処できるようにする改善された技法が必要とされている。
以下の説明は、本発明のいくつかの態様を基本的に理解してもらうために、本発明の概要を提供する。この概要は、本発明の網羅的な概説ではない。本発明の鍵となる構成要素若しくは重要な構成要素を特定すること、または本発明の範囲を定めることは意図していない。その唯一の目的は、後に提供されることになるさらに詳細な説明への前置きとして、簡単な形で本発明のいくつかの概念を提示することである。
包括的には、本発明は、ＰチャネルトランジスタおよびＮチャネルトランジスタのような異なるタイプのトランジスタ素子を形成できるようにする技法に向けられており、全体的な相乗効果を得るために、特定のトランジスタ素子に個別に適合する、歪み生成機構およびシリサイド形成機構を組み合わせることによって、高い性能特性が得られる。
本発明の例示的な一実施の形態によれば、方法は、第１のゲート電極構造を含む第１のトランジスタ素子を形成するステップであって、第１のゲート電極構造は第１の幅を有する第１のサイドウォールスペーサ構造を含む、ステップを含む。当該方法は、第２のゲート電極構造を含む第２のトランジスタ素子を形成するステップであって、第２のゲート電極構造は、第１の幅とは異なる第２の幅を有する第２のサイドウォールスペーサ構造を含むステップをさらに含む。さらに、第１の金属シリサイドが第１のトランジスタ素子内に形成され、第２の金属シリサイドが第２のトランジスタ素子内に形成され、第１の金属シリサイドおよび第２の金属シリサイドは、材料組成、厚み、および形成中に用いられる工程条件のうちの少なくとも１つにおいて異なる。さらに、第１のトランジスタ素子上に第１のコンタクトライナ層が形成され、第２のトランジスタ素子上に第２のコンタクトライナ層が形成され、第１のコンタクトライナ層および第２のコンタクトライナ層は、材料組成および内部応力のうちの少なくとも１つにおいて異なる。
本発明の別の例示的な一実施の形態によれば、半導体デバイスは、第１のゲート電極構造を含む第１のトランジスタ素子であって、第１のゲート電極構造は第１の幅を有する第１のスペーサ構造を含む、第１のトランジスタ素子と、第２のゲート電極構造を含む第２のトランジスタ素子であって、第２のゲート電極構造は、第１の幅とは異なる第２の幅を有する第２のスペーサ構造を含む、第２のトランジスタ素子とを備える。当該半導体デバイスは、第１のトランジスタ素子内に形成される第１の金属シリサイドであって、第１の特性を有する、第１の金属シリサイドをさらに備える。さらに、第２の金属シリサイドが、第２のトランジスタ素子内に形成され、第１の特性とは異なる第２の特性を有する。当該半導体デバイスは、第１の内部応力を有し、第１のトランジスタ素子上に形成される第１のコンタクトライナ層をさらに備え、第２のトランジスタ素子上に形成されると共に、第１の内部応力とは異なる第２の内部応力を有する第２のコンタクトライナ層も備える。
本発明は、添付の図面と共に取り上げられる以下の説明を参照することによって理解することができる。なお、図面において、同様の参照符号は同様の構成要素を特定する。
本発明は、種々の変更および代替形態を受け入れることができるが、その具体的な実施形態が、一例として図面に示されており、本明細書において詳細に説明される。しかしながら、本明細書における具体的な実施形態の説明は、本発明を開示されている特定の形態に限定することを意図するものではなく、それどころか、その意図は、添付の特許請求の範囲によって定められるような本発明の精神および範囲に入るすべての変更形態、均等形態および代替形態を包含することにあるものと理解されたい。
本発明の例示的な実施形態が以下に説明される。明確にするために、本明細書において、実際の実施態様のすべての機構が説明されるとは限らない。任意のそのような実際の実施形態を開発する際に、実施態様毎に異なる、システム関連およびビジネス関連の制約に従うこと等の、開発者の具体的な目標を達成するために、数多くの実施態様特有の判断がなされなければならないことは当然理解されよう。さらに、そのような開発への努力は複雑で、時間を要するおそれがあるが、それでも、本開示の利点を有する当業者にとっては、ありきたりの仕事になることは理解されよう。
ここで、本発明が添付の図面を参照しながら説明される。種々の構造、システムおよびデバイスが、例示のためだけに、かつ当業者によく知られている細かい事柄で本発明をわかりにくくしないように、図面では概略的に示される。それにもかかわらず、本発明の具体的な例を図示し、説明するために、添付の図面が含まれる。本明細書において用いられる言葉および言い回しは、関連技術分野の熟練者（当業者）がそれらの言葉および言い回しを理解するのと同じ意味を有するように理解され、解釈されるべきである。本明細書において、或る用語または言い回しを一貫して使用することよって、その用語または言い回しが特殊な定義、すなわち、当業者によって理解されるような普通の意味および習慣的な意味とは異なる特殊な定義を有することを暗示するつもりはない。或る用語または言い回しが、特殊な意味、すなわち当業者によって理解される以外の意味を有することを意図している場合には、そのような特殊な定義は、その用語または言い回しのための特殊な定義が直に、かつ明確に与えられるように、本明細書において明示されるであろう。
包括的には、本発明は、コンタクトライナ層から、すなわちコンタクト誘電体層と組み合わせて用いられるエッチストップ層から、個々のトランジスタ素子のチャネル領域に応力を効率的に伝達するという問題に取り組み、同時に、個々のトランジスタ素子内に適当な金属シリサイド領域を形成する際の高い工程自由度を提供する。このために、金属シリサイドの形成中の工程条件によって決定されることがある、チャネル領域からの距離に関する金属シリサイド領域の場所、および／または金属シリサイドの材料組成または他の特性を、他のトランジスタタイプ内の金属シリサイドの対応する形成に悪影響を概ね及ぼすことなく、個々のトランジスタ素子に合わせて適当に調整することができる。Ｎチャネルトランジスタのチャネル領域内の引張り歪みおよびＰチャネルトランジスタのチャネル領域内の圧縮歪みのように、個々のチャネル領域内に異なる歪みを生成することができ、それでも、各トランジスタタイプの全体性能をさらに改善することができるように、個々の金属シリサイドを形成することができる。
ここで、添付の図面を参照しながら、本発明のさらなる例示的な実施形態を説明する。図１ａは、基板１０１を含む半導体デバイス１００を概略的に示しており、その基板は、シリコンを基にするトランジスタ素子を形成するのに適している任意の半導体基板を表し得る。したがって、基板１０１は、個々のトランジスタデバイスを形成するのに適しているシリコン系結晶層がその上に形成されている、シリコンバルク基板またはシリコン・オン・インシュレータ（ＳＯＩ）基板を表し得る。図１ａに示される実施形態では、基板１０１は、その上に第１のトランジスタ素子１２０および第２のトランジスタ素子１４０を形成されているＳＯＩ基板を表しており、それらの素子は分離構造１０２によって分離することができ、その分離構造は浅いトレンチ分離の形で設けることができる。例示的な一実施形態では、Ｎチャネルトランジスタを表すことがある第１のトランジスタ素子１２０では、ゲート絶縁層１２９上にゲート電極構造１２１が形成され、ゲート電極構造１２１は高濃度にドープされたポリシリコンから構成されることがあり、それは、後に説明されるように、金属シリサイド領域を収容することになる。極めて複雑な応用形態では、９０ｎｍ技術に対応するデバイスの場合、ゲート電極構造１２１は、１００ｎｍ以下、さらには５０ｎｍ以下のゲート長、すなわち、図１ａのゲート電極構造１２１の水平方向寸法を有することがあることは理解されたい。ゲート電極構造１２１の側壁上には、サイドウォールスペーサ構造１２２が形成され、それは、図１ａに示されるような製造段階では、少なくとも１つのエッチストップ層１２３およびスペーサ素子１２４から構成されることがある。たとえば、エッチストップ層１２３は二酸化シリコンから構成されることがあり、一方、スペーサ素子１２４は窒化シリコンから構成されることがある。しかしながら、他の構成が用いられることもあり、たとえば、エッチストップ層１２３は、酸窒化シリコンまたは窒化シリコンから構成され、スペーサ素子１２４は、酸窒化シリコン、二酸化シリコン等から構成される。さらに、スペーサ構造１２２の幅１２２ａは、スペーサ層１２４の底部における横方向への広がりによって概ね決定され、ドレイン領域１２７とソース領域１２７との間に配置されるチャネル領域１２８に対する、ドレイン領域およびソース領域１２７内に形成されることになる金属シリサイドの横方向への距離を具体的に決定するように選択される。
同様に、第２のトランジスタ素子１４０は、高濃度にドープされたポリシリコンから構成されるゲート電極構造１４１を含むことがあり、それは、ゲート絶縁層１４９上に形成される。側壁スペーサ構造１４２が、ゲート電極構造１４１の側壁に形成され、スペーサ構造１４２は、対応するエッチストップ層１４３上に形成される少なくとも１つの内側スペーサ素子１４４と、それぞれのエッチストップ層１４５上に形成される外側スペーサ素子１４６とを含むことがある。エッチストップ層１４３、１４５およびスペーサ素子１４４、１４６の材料組成に関しては、第１のトランジスタ素子１２０のスペーサ素子１２４およびエッチストップ層１２３の場合に上述したのと同じ判定基準が当てはまる。さらに、金属シリサイドの点から見て、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの異なる性能に関して上述したように、第２のトランジスタ素子１４０の中に形成されることになる金属シリサイド領域の横方向の距離は、トランジスタ素子１４０の性能を高めるために異なる値を必要とすることがあるので、スペーサ構造１４２の幅１４２ａ、すなわち、スペーサ構造１４２の底部における横方向への広がりは、対応する幅１２２ａとは異なる。
さらに、半導体デバイス１００は、この製造段階において、第２のトランジスタ素子１４０を覆うために、かつエッチング環境１０５に対して第１のトランジスタ素子１２０を露出させるためにエッチングマスク１０４を含む。
図１ａに示されるような半導体デバイス１００は、以下の工程に従って形成することができる。十分に確立されているフォトリソグラフィ技法、エッチング技法、堆積（deposition）技法および研磨技法に基づいて、トレンチ分離１０３が形成された後に、高度なトランジスタ素子において必要とされるような要求される材料組成および厚みをもたらすために、たとえば、高度な酸化工程および／または堆積工程によって、ゲート絶縁材料の層を形成することができる。たとえば、高度な応用形態では、１．５ｎｍ〜５．０ｎｍの厚みを有する、二酸化シリコンを基にする層を形成することができる。その後、予めドープされたポリシリコンのような、ゲート電極材料の層を、たとえば、低圧化学気相成長（ＣＶＤ）等を含む、確立された工程レシピによって堆積することができる。その後、十分に確立されているレシピに従って、高度なフォトリソグラフィ技法を実行することができ、その後、要求されるゲート長を有するゲート電極構造１２１および１４１を形成するために複雑なエッチング工程を実行することができる。
その後、対応するエッチストップ層を堆積し、スペーサ材料をコンフォーマルに堆積する等の十分に確立されている工程に従って、スペーサ構造１２２および１４２を形成することができ、その後、異方性エッチングして、個々のスペーサ素子が得られる。ゲート電極構造１２１、１４１を形成するための工程の流れの最中に、またはその後に、注入工程を実行して、ドレイン領域およびソース領域１２７、１４７のための対応するドーパントプロファイルを形成することができ、スペーサ構造１２２、１４２は、その対応する製造段階において、個々の注入マスクとしての役割を果たす。ドレイン領域およびソース領域１２７、１４７の横方向ドーパントプロファイルが複雑になるのに応じて、１回、２回、３回またはそれ以上の別個のスペーサ形成ステップが用いられることができることは理解されたい。たとえば、現在の高度な工程計画では、いわゆる、トリプルスペーサ手法が頻繁に用いられる。スペーサ構造１２２、１４２を形成するための工程は、実施形態によっては、第１のトランジスタ素子１２０および第２のトランジスタ素子１４０の場合に概ね同じように実行されることがあり、第２のトランジスタ素子のスペーサ幅１４２ａは、ドレイン領域およびソース領域１４７内に後に金属シリサイドを形成するための要件を概ね満たすように選択される。たとえば、実験データは、コバルトシリサイドの場合にスペーサ幅１４２ａが縮小される場合であっても、コバルトシリサイドを形成するのではなく、ニッケルシリサイドのような高導電性の金属シリサイドを設けることによって、Ｐチャネルトランジスタのトランジスタ性能が高められることができることを示すように思われる。しかしながら、コバルトシリサイドで用いることができる幅１４２ａの小さな値は、ニッケルシリサイドの上述したパイピング効果に起因して、ニッケルシリサイドでは相応しくないことがある。一方、Ｎチャネルトランジスタのチャネル領域からの金属シリサイドの横方向への距離を短くすると、個々の金属シリサイドの導電率が下がるという犠牲をともなうが、高い性能を与えることができ、ニッケルシリサイドはＮチャネル構成のために望ましいようなスペーサ幅ほど短く形成できないことがあるので、たとえば、Ｎチャネルトランジスタではコバルトシリサイドを用いることが好都合なことがある。内側スペーサ素子１４４、それゆえスペーサ素子１２４の寸法は、所望の小さな幅１２２ａと共に、注入工程（sequence）中に適当なマスクとしての役割を果たすことができるように選択することができる。このため、十分に確立されているフォトリソグラフィ技法に従って、エッチングマスク１０４が、たとえばレジストマスクの形で形成され、スペーサ素子１４６および対応するエッチストップ層１４５のような外側スペーサ素子を選択的に除去できるようにし、最終的に、第１のトランジスタ素子１２０の場合のスペーサ構造１２２が得られる。エッチング工程１０５のための対応するレシピは、当該技術分野において十分に確立されている。
図１ｂは、さらに進んだ製造段階における半導体デバイス１００を概略的に示す。ここでは、たとえば、フォトレジストマスクの形で設けられるエッチングマスク１０６が、デバイス１００上に形成され、第１のトランジスタ素子１２０上のハードマスク層１０７の部分が露出されるが、第２のトランジスタ素子１４０上に形成されるハードマスク層１０７の部分は覆われる。さらに、半導体デバイス１００は、ハードマスク層１０７の露出した部分を選択的に除去するために選択性エッチング環境１０８に曝露される。ハードマスク層１０７は、十分に確立されているプラズマＣＶＤ技法に基づいて、窒化シリコン層、二酸化シリコン層、酸窒化シリコン層等の形で形成することができる。実施形態によっては、第１のトランジスタ素子１２０の繊細なエリアを概ね損傷することなく、エッチング工程１０８を確実に停止するために、ハードマスク層１０７を形成する前に、薄いエッチストップ層（図示せず）を形成することができる。たとえば、二酸化シリコン層を堆積することができ、その後、ハードマスク層１０７として窒化シリコン層を堆積することができる。この場合、エッチング工程１０８は選択性エッチングステップを含むこともあり、そのステップは、ハードマスク層１０７をエッチングした後に、エッチストップ層を除去するために、等方性エッチング工程として実施されることがある。
図１ｃは、上記のエッチング工程１０８が完了した後に、エッチングマスク１０６を除去した後の半導体デバイス１００を概略的に示す。結果として、その半導体デバイス１００はハードマスク１０７ａを含み、それは第２のトランジスタ素子１４０を覆うが、第１のトランジスタ素子１２０を覆わない。この状態において、第１のトランジスタ素子１２０の中に第１の金属シリサイドを形成することができ、幅１２２ａが、チャネル領域１２８からのそれぞれの金属シリサイドの横方向の距離を概ね決定する。さらに、ハードマスク１０７ａによって覆われる第２のトランジスタ素子１４０に悪影響を概ね及ぼすことなく、工程条件、および任意の所望の金属前駆物質の選択を実現することができる。
図１ｄは、第１のトランジスタ素子１２０内に第１の金属シリサイドを形成した後の半導体デバイス１００を概略的に示す。したがって、第１のトランジスタ素子１２０は、ドレイン領域およびソース領域１２７の中および上に形成され、さらにはゲート電極構造１２１の中および上に形成される、それぞれの金属シリサイド領域１３０を含むことができる。例示的な一実施形態では、少なくとも、ドレイン領域およびソース領域１２７の中および上に形成される金属シリサイド領域１３０はコバルトシリサイドから構成することができ、一方、他の実施形態では、チタン、タングステンまたはその組み合わせ等のような耐火金属から形成される他のシリサイドを設けることができる。
領域１３０の形の第１の金属シリサイドは、以下の工程の流れによって形成することができる。最初に、洗浄工程が実行され、先行するエッチング工程およびレジスト剥離工程からの任意の汚れおよび材料残留物を除去することができる。その後、コバルト層のような耐火金属の層が、スパッタ堆積のような確立されている技法に従って、所定の厚みでコンフォーマル（共形）に堆積されることがある。次に、第１の熱処理が実行されることがあり、コバルトと、ゲート電極構造１２１ならびにドレイン領域およびソース領域１２７内に含まれるシリコンとの間の化学反応を開始するために、第１の熱処理の工程温度および持続時間が適当に選択される。領域１３０の所望の厚みにもよるが、たとえば、約４００℃〜６００℃の範囲内の温度が、数秒から最大で６０秒の間、加えられることがある。その後、ハードマスク１０７ａ上、およびスペーサ構造１２２および分離構造１０２のような他の誘電体領域上に形成される、あらゆる未反応の耐火金属、ならびに、ゲート電極構造１２１上、およびドレイン領域およびソース領域１２７上に依然として存在することがある、あらゆる未反応の耐火金属を、選択性エッチング工程によって除去することができ、コバルト、チタン、タングステン等の材料の場合に、十分に確立されている工程レシピが当該技術分野において知られている。
次に、第１の熱処理中に形成されたコバルトシリサイドを、大量のコバルトジシリサイドを含む高導電相に変換するために、さらに高い指定温度で、かつ指定された持続時間にわたって、第２の熱処理を実行することができる。温度、熱処理の持続時間、耐火金属層の初期の厚みのような、第１の熱処理および／または第２の熱処理中に用いられる工程条件は、後続の製造工程中に、領域１３０の電気的な挙動に関する特性、および領域１３０の性能に関する特性に大きく影響を及ぼすことがあることは理解されたい。いくつかの実施形態では、第１の金属シリサイド、すなわち領域１３０を形成するための工程条件は、それ以降の工程、詳細には第２のトランジスタ素子１４０内の第２の金属シリサイドを形成するための後の熱処理を含む工程を考慮に入れることができるように設計することができる。たとえば、第２のトランジスタ素子１４０の中に形成される第２の金属シリサイドを形成するために、適度に高い温度による熱処理が必要されることがある場合には、領域１３０の形成中の第２の熱処理は省かれることがあるか、またはそれに応じて短縮されることがある。このようにして、第２の金属シリサイドの形成中の対応する熱処理と、領域１３０を形成するための第１の熱処理前および熱処理中、そして実行されるなら第２の熱処理中の工程の流れとを組み合わせた効果によって、領域１３０内に所望の特性を有する第１の金属シリサイドを合わせて確立することができる。
さらに、例示的な一実施形態では、個々の金属シリサイド領域を形成する順序は、金属シリサイド形成工程毎に必要とされる温度に従って選択されることがあり、高いアニール温度を必要とする工程が最初に実行され、第１の金属シリサイドおよび第２の金属シリサイドを形成する際に高い度合いの「分離」を与えることができるようにする。たとえば、第２のトランジスタ素子１４０内の第２の金属シリサイドの形成が、第１のトランジスタ素子１２０内に形成されることになる金属シリサイドに比べて高いアニール温度を必要とすることがあるとき、第１のトランジスタ素子１２０を覆い、第２のトランジスタ素子１４０を露出させるために、ハードマスク１０７ａの形成を実行することができる。他の実施形態では、第１のトランジスタ素子１２０および第２のトランジスタ素子１４０は、同じ前駆物質金属から形成される金属シリサイドを収容することがあり、第１の金属シリサイドと第２の金属シリサイドとの違いは概ね、異なる工程条件を用いることによって得られ、それゆえ、第１の金属シリサイドおよび第２の金属シリサイドを形成する順序を、これらの工程条件に従って選択することができる。一例として、高いアニール温度を必要とする金属シリサイドを最初に形成することができる。同様に、工程条件の差がアニール持続時間を変えることによって得られることになる場合には、短い熱処理を必要とする金属シリサイドを最後に形成することができる。
図１ｅは、さらに進んだ製造段階における半導体デバイス１００を概略的に示す。この段階では、第１のコンタクトライナ層１３１、すなわち、第１のトランジスタ１２０および第２のトランジスタ１４０を囲むように形成されることになる誘電体層とともに用いられるエッチストップ層が、第１のトランジスタ素子１２０および第２のトランジスタ素子１４０上に形成され、第２のトランジスタ素子１４０は依然としてハードマスク１０７ａによって覆われている。例示的な一実施形態では、エッチストップ層１３２も第１のコンタクトライナ層１３１上に形成される。たとえば、第１のコンタクトライナ層１３１は、任意の適当な誘電体材料から構成されることがあり、任意の適当な誘電体材料は、第１のトランジスタ素子１２０のための歪み誘発層としての役割を果たすために特定の内部応力を有するように形成されることがある。例示的な一実施形態では、第１のコンタクトライナ層１３１は、窒化シリコンまたは酸窒化シリコンから構成されることがあり、それらを堆積するための、プラズマＣＶＤ技法を基にする十分に確立されているレシピが知られており、第１のコンタクトライナ層１３１の内部応力は、プラズマＣＶＤ工程の圧力、温度、バイアス電力等の１つまたは複数の堆積パラメータを制御することによって適当に調整することができる。たとえば、窒化シリコンを、約１．５Ｇｐａ圧縮応力から約１．５ＧＰａの引張り応力まで及ぶ内部応力を有するようにコンフォーマルに堆積することができる。同様に、酸窒化シリコンも、広範な圧縮応力から引張り応力範囲において形成することができる。第１のコンタクトライナ層１３１の材料組成によっては、後の段階において第２のトランジスタ素子１４０を露出させるためのエッチング工程中に、第１のトランジスタ素子１２０上の第１のコンタクトライナ層１３１を十分に保護するように、層１３１に対して高いエッチング選択性を有する適当な材料を選択することができる。たとえば、第１のコンタクトライナ層１３１が概ね窒化シリコンから構成されるときに、エッチストップ層１３２のために適した材料として、二酸化シリコンを選択することができる。一方、酸窒化シリコンが第１のコンタクトライナ層１３１の材料である場合には、エッチストップ層１３２として窒化シリコンを用いることができる。
図１ｆは、第２のトランジスタ素子１４０を露出させるためのエッチング工程１０９中の半導体デバイス１００を概略的に示す。したがって、デバイス１００はその上にエッチングマスク１１０を形成されることがあり、そのマスクは、レジストマスクの形で設けられることがある。エッチング工程１０９中に、設けられるなら、エッチストップ層１３２、すなわちその露出した部分が、適当なエッチング化学薬品によって最初に除去されることがある。その後、第１のコンタクトライナ層１３１を除去することができ、最後に、十分に確立されているレシピに基づいて、ハードマスク１０７ａをエッチングにより除去することができる。上述したように、実施形態によっては、ハードマスク１０７ａを形成する前に、付加的なエッチストップ層（図示せず）が設けられていることがあり、ここで、下にある第２のトランジスタ素子１４０が過度に損傷を受けるのを避けるために、ハードマスク１０７ａの除去中に用いることができる。
図１ｇは、エッチング工程１０９が完了した後、そしてエッチングマスク１１０を除去した後の半導体デバイス１００を概略的に示す。それゆえ、第１のトランジスタ素子１２０は、第１の内部応力を有する第１のコンタクトライナ層１３１と、オプションで、その上に形成されるエッチストップ層１３２とを含む。一方、スペーサ１４４、１４６を有する第２のトランジスタ素子１４０は露出しており、先行して実行されたエッチング工程１０９から生じる任意の汚れおよび材料残留物を除去するために、予め洗浄工程にかけられていることがある。
図１ｈは、第２のトランジスタ素子１４０内に形成される金属シリサイド領域１５０の形で第２の金属シリサイドを有する半導体デバイス１００を概略的に示す。ドレイン領域およびソース領域１２７内の金属シリサイドおよびゲート電極構造１２１内の金属シリサイドが別個のステップにおいて形成される工程計画が用いられるときに、少なくともドレイン領域およびソース領域１４７内に形成される金属シリサイド１５０、ならびにドレイン領域およびソース領域１２７内に形成される金属シリサイド領域１３０に関して、金属シリサイド領域１５０は、個々の金属シリサイド領域１３０とは異なる材料から構成することができる。実施形態によっては、対応するドレイン領域およびソース領域１２７および１４７、ならびに／または対応するゲート電極構造１２１および１４１の深さもトランジスタ毎に調整することができるように、金属シリサイド１５０および１３０は異なる厚みを有することができる。例示的な一実施形態では、金属シリサイド領域１５０は、ニッケルシリサイドから構成することができ、ニッケルシリサイドで頻繁に観測されるパイピング効果の点から見て十分な安全マージンを与えるように、チャネル領域１４８に対する領域１５０の横方向の距離が幅１４２ａによって概ね決定される。他の実施形態では、金属シリサイド領域１５０は、コバルトシリサイド、チタンシリサイド、タングステンシリサイド等の他の材料から構成することができる。しかしながら、上述したように、ドレイン領域およびソース領域１４７内に形成される領域１５０は、少なくとも１つの特性において、対応する金属シリサイド領域１３０とは異なり、トランジスタ素子１２０、１４０毎に別個に適合性および性能が高められる。
第２の金属シリサイド領域１５０は、たとえば、耐火金属の層を堆積し、デバイス要件に従って、下にあるシリコンとの化学反応を開始するために必要とされるようにデバイス１００を熱処理することによって、十分に確立されている工程に従って形成することができる。耐火金属の初期層厚、アニール温度、アニール持続時間等の、第２の金属シリサイド領域１５０を形成するのに適した工程条件の選択に関しては、第１の金属シリサイド領域１３０を参照して上述したのと同じ判定基準が当てはまる。例示的な一実施形態では、ＣＶＤのような技法によってニッケルシリサイドを形成することができ、その技法では、テトラカルボニルニッケル（Ｎｉ（ＣＯ）４））のような気体前駆物質を、約２５０℃〜４００℃の高温にある堆積環境内に与えることができる。その後、領域１５０内の金属シリサイドを安定させるために、さらにアニールサイクルを実行することができる。他の工程計画では、用いられる材料に応じて、金属シリサイドを高導電性の相に変換するための第２のアニールサイクルが必要とされることがある。たとえば、コバルトまたはチタンを用いるとき、あらゆる未反応の金属を除去した後に、第２のアニール工程が実行され、それにより、高導電性の金属シリサイド相が生成される。上述したように、第２の金属シリサイド領域１５０を形成するための工程が第１の金属シリサイド領域１３０に大きく影響を及ぼすことが望ましくない場合には、第１の金属シリサイドに比べて低いアニール温度を必要とするように、第２の金属シリサイドが選択される。たとえば、領域１５０内にニッケルシリサイドが形成される例示的な実施形態では、必要とされるアニール温度は約２５０〜４００℃であり、たとえば、第１の金属シリサイドがコバルトシリサイドから構成される場合に、第１の金属シリサイド領域１３０を形成するための対応するアニール温度よりも著しく低くしうる。
図１ｉは、第２のコンタクトライナ層１５１が第１のトランジスタ素子１２０および第２のトランジスタ素子１４０上に形成されている半導体デバイス１００を概略的に示す。第２のコンタクトライナ層１５１は、特定の内部応力を示すことがあり、それは第１のコンタクトライナ層１３１のそれぞれの内部応力とは異なる。例示的な一実施形態では、第２のコンタクトライナ層１５１は、圧縮応力を有し、トランジスタ１４０のチャネル領域１４８内に圧縮歪みを与えるように形成される。いくつかの例示的な実施形態では、外側スペーサ素子１４６または両方のスペーサ素子１４４、１４６は、第２のコンタクトライナ層１５１を形成する前に除去され、応力伝達効率を高めることができる。第１のコンタクトライナ層１３１を参照しながら上述したように、誘電体層内に内部応力を生成するのに適した工程レシピは当該技術分野において十分に確立されており、第２のコンタクトライナ層１５１を形成する際にも実効的に用いることができる。たとえば、第２のコンタクトライナ層１５１は、窒化シリコン、酸窒化シリコン等から構成されることがあり、第１のコンタクトライナ層１３１および第２のコンタクトライナ層１５１は、工程およびデバイス要件によるが、類似の材料または異なる材料から形成されることがある。実施形態によっては、第１のコンタクトライナ層１３１の内部応力は、チャネル領域１２８内の所望の歪みが第２のコンタクトライナ層１５１との組み合わせで生成されるように選択されることがある。すなわち、層１３１が引張り応力を示すように形成され、一方、層１５１が圧縮応力を示す場合には、層１５１の圧縮応力を著しく「過補償し」、それにより最終的には、チャネル領域１２８内の所望の歪みを誘発するほど十分に高くなるように、層１３１内の引張り応力が選択されることがある。他の実施形態では、層１３１の内部応力への影響を大きく抑制するように、第１のトランジスタ素子１２０上に形成される第２のコンタクトライナ層１５１の部分の内部応力が変更されることがある。
図１ｊは、例示的な一実施形態による半導体デバイス１００を概略的に示しており、第２のコンタクトライナ層１５１の内部応力が、第１のトランジスタ素子１２０への影響を低減するように効率的に変更される。このために、レジストマスクのようなマスク１１１が形成され、レジストマスクは、第１のトランジスタ素子１２０を露出させたまま、第２のトランジスタ素子１４０を覆う。デバイス１００は処理１１２にかけることができ、その処理は、例示的な一実施形態では、第２のコンタクトライナ層１５１の露出した部分を除去するための選択性エッチング工程を表すことができ、エッチングフロントは、エッチストップ層１３２内で確実に停止することができる。他の例示的な実施形態では、処理１１２は、キセノン、アルゴン、ゲルマニウム等の適当なイオン種によるイオン注入のようなイオン衝撃を含むことがあり、層１５１の露出した部分にイオンが注入され、それにより、層１５１の結晶構造に激しく損傷を与えることによって、その内部応力を大きく緩和する。第１のコンタクトライナ層１３１に必要以上に侵入するのを避けるために、シミュレーション計算に基づいて、適当な１組の注入パラメータを容易に確立することができる。
図１ｋは処理１１２が完了した後の半導体デバイス１００を概略的に示しており、図示される実施形態では、第１のトランジスタ素子１２０上に形成される第２のコンタクトライナ層１５１が、処理１１２の結果として除去されている。したがって、デバイス１００は、その中に領域１３０の形の第１の金属シリサイドを形成されているトランジスタ１２０を含み、その領域は、チャネル領域１２８の近くに形成されるのに適している金属シリサイドから構成されることがあり、一方、第２のトランジスタ素子１４０は、領域１５０の形の第２の金属シリサイドを含み、その領域は、概ね幅１４２ａだけ、それぞれのチャネル領域１４８から横方向に離隔している。例示的な実施形態では、領域１３０はコバルトシリサイドから構成されることがあり、一方、領域１５０はニッケルシリサイドから構成されることがあるが、他の実施形態では、個々の領域１３０、１５０の特性が個々のトランジスタ素子１２０、１４０のデバイス要件にそれぞれ適合している限り、任意の他の適当な組み合わせを選択することができる。さらに、トランジスタ１２０がＮチャネルトランジスタを表すときに、第１のコンタクトライナ層１３１は、引張り歪みのような、チャネル領域１２８における所望の第１の歪みを誘発し、一方、第２のコンタクトライナ層１５１は、トランジスタ１４０のデバイス要件に従って、それぞれのチャネル領域１４８内に異なる歪みを与える。結果として、ＮチャネルトランジスタおよびＰチャネルトランジスタのためのトランジスタ性能は、上記の工程計画に従って、金属シリサイド領域およびそれぞれの歪み誘発層を形成し、それにより、工程を必要以上に相互作用させることなく、第１の金属シリサイドおよび第２の金属シリサイドを形成するための高い工程自由度を維持することによって、それぞれ高めることができる。上記の例示的な実施形態では、覆われないトランジスタ素子の個々の金属シリサイドの形成中に、第１のコンタクトライナ層１３１または第２のコンタクトライナ層１５１はマスクとして用いることができ、それにより、金属シリサイド領域のうちの第１の領域を形成するのに全部で１つのハードマスクしか必要としない（すなわち、図１ｃのハードマスク１０７ａ）ことは理解されたい。他の手法では、第１または第２のコンタクトライナ層を、金属シリサイドを形成するための工程条件に曝露することが不適当であると考えられる場合には、各形成工程の前に、個々の金属シリサイド領域を形成するための対応するハードマスクを形成することができる。たとえば、図１ｅでは、層１３１はハードマスク層と見なすことができ、その後、その層をパターニングして、第２のトランジスタ素子１４０を露出させることができ、さらに、金属シリサイド領域１５０が形成された後に除去することができる。その後、異なる応力の第１のコンタクトライナ層および第２のコンタクトライナ層を形成するために、任意の適当な工程の流れを実行することができ、それにより、従来の工程計画との高い度合いの適合性を与えることができる。
図２ａ〜図２ｃを参照すると、ここでは、本発明のさらなる例示的な実施形態が、さらに詳細に説明され、付加的な歪み誘発機構を組み込んで、トランジスタ素子の全体性能をさらに高めることができる。
図２ａでは、初期の製造段階において、半導体デバイス２００が、第１のトランジスタ素子２２０と、第２のトランジスタ素子２４０とを備える。図示される実施形態では、第１のトランジスタ素子２２０はＮチャネルトランジスタを表すことができ、一方、第２のトランジスタ素子２４０は、Ｐチャネルトランジスタを表すことができる。第１のトランジスタ素子２２０はゲート電極構造２２１を含むことができ、ゲート電極構造は、使い捨てのスペーサ２６０、キャップ層２６１およびハードマスク２６２によって囲まれる。同様に、第２のトランジスタ素子２４０は、使い捨てのスペーサ２７０およびキャップ層２７１を含むことができる。さらに、デバイス２００は、使い捨てのスペーサ２７０に隣接する凹部２７３を形成するために、異方性エッチング工程２１４にかけられることがある。
図２ａに示されるようなデバイス２００は、十分に確立されている工程に従って形成することができ、その工程によれば、ゲート電極構造２２１、２４１をパターニングし、その後、スペーサ形成工程を実施し、対応してハードマスク層を堆積し、その後、そのハードマスク層がフォトリソグラフィおよび異方性エッチングによってパターニングされて、ハードマスク２６２を得ることができる。その後、十分に確立されているエッチング技法に基づいて、エッチング工程２１４を実行することができ、使い捨てのスペーサ２７０、キャップ層２７１およびハードマスク２６２がエッチングマスクとしての役割を果たす。その後、任意の予備洗浄工程の後に、デバイス２００は、選択性エピタキシャル成長工程にかけることができる。
図２ｂは、凹部２７３の中に半導体化合物を成長させ、それにより、歪んだ埋込半導体領域２７４を形成するための選択性エピタキシャル成長工程２１５中のデバイス２００を概略的に示す。例示的な実施形態では、第２のトランジスタ２４０がＰチャネルトランジスタを表すとき、半導体化合物２７４はシリコンおよびゲルマニウムの混合物から構成することができ、それにより、圧縮応力の領域を形成することができ、その結果として、ゲート電極構造２４１の下に圧縮歪みが効率的に生成される。しかしながら、デバイス要件によっては、個々のチャネル領域内に所望の歪みタイプを確立するために、シリコンおよび炭素等の他の半導体化合物を形成することができることは理解されたい。適当な選択性エピタキシャル成長レシピは、当該技術分野において十分に確立されており、工程２１５中に効果的に用いることができる。その後、使い捨てのスペーサ２７０、ハードマスク２６２および使い捨てスペーサ２６０を除去することができ、図１ａ〜図１ｋを参照して説明されたのと同じようにして、デバイス２００をさらに処理し続けることができる。すなわち、第１のトランジスタ素子および第２のトランジスタ素子内に、個々のチャネル領域に対して所望の距離を有する異なる金属シリサイド領域を形成することができ、さらに、異なる内部応力の個々のコンタクトライナ層を形成することができる。
図２ｃは、図１ａ〜図１ｋを参照して説明されたような、対応する工程の流れが終了した後のデバイス２００を示す。それゆえ、第１のトランジスタ素子２２０は、幅２２２ａを有するスペーサ構造２２２を含むことができ、その幅は、チャネル領域２２８に対する第１の金属シリサイド領域２３０の横方向の距離を概ね決定する。第１の金属シリサイド領域２３０は、チタンシリサイド、コバルトシリサイドおよび他の材料から構成することができ、それにより、適度に小さな幅２２２ａが、Ｎチャネルトランジスタの性能を高めることができるようになる。さらに、トランジスタ２２０は、チャネル領域２２８内に所望の歪みを引き起こすために、引張り応力のような指定された内部応力を有する第１のコンタクトライナ層２３１を含むことができる。同様に、第２のトランジスタ素子２４０は、幅２４２ａを有するスペーサ構造２４２を含むことができるが、その幅は幅２２２ａとは異なることがある。トランジスタ２４０がＰチャネルトランジスタを表す例示的な実施形態では、幅２４２ａは幅２２２ａよりも大きいことがあり、それにより、個々のチャネル領域２４８から、ニッケルシリサイドの形の第２の金属シリサイド領域２５０のための十分な距離を与え、それにより、Ｐチャネルトランジスタに高い性能を与える。金属シリサイド領域２５０は、エピタキシャル成長埋込半導体領域２７４内に形成することができ、それもチャネル領域２４８内に高い歪みを与える。したがって、Ｐチャネルトランジスタの場合には、領域２７４内のシリコン／ゲルマニウム混合物は、チャネル領域２４８内に付加的な圧縮歪みを生成することができる。さらに、特定の内部応力を有する第２のコンタクトライナ層２５１を設けることができ、それも、チャネル領域２４８内の全歪みに大きく寄与することができる。
結果として、デバイス２００は、その中に埋込エピタキシャル成長半導体領域を有するＰチャネルトランジスタを備える従来のＣＭＯＳデバイスに比べて高い性能特性を示すことができる。さらに、ニッケルシリサイドの特性に起因して、シリコン／ゲルマニウム領域２７４内に、領域２５０を効率的に形成することができ、同時に、領域２３０内にコバルトシリサイドを形成することができる。
結果として、本発明は、歪みのある異なるタイプのトランジスタ素子を形成するための改善された技法を提供し、さらに、対応する金属シリサイド領域が、さらに性能を上げるために特に調整される。この目的を果たすために、異なるタイプの金属シリサイドを形成できるようにし、それでもトランジスタタイプ毎に別個に歪み誘発機構を用いることができるようにする工程計画が提供される。これにより、金属シリサイド形成は、第１のトランジスタタイプおよび第２のトランジスタタイプにおいて金属シリサイド領域の異なる横方向位置を含み、それにより、高い設計自由度を与えることができる。たとえば、金属シリサイドとチャネル領域との間に短い距離を必要とするＮＭＯＳトランジスタを、金属シリサイドの高い導電率を必要とするＰＭＯＳトランジスタと共に形成することができ、そのような高い導電率は、金属シリサイドとチャネル領域との間に著しく長い距離を必要とするものの、ニッケルシリサイドを設けることによって果たすことができる。
これまでに開示された個々の実施形態は例示にすぎず、本発明を変更して、本明細書における教示の利点を手にした当業者であれば明らかであるような、異なるが、均等な態様で実施することもできる。たとえば、これまでに述べられた工程ステップは異なる順序で実行することができる。さらに、添付の特許請求の範囲において述べられること以外に、本明細書において示される構成または設計の細部を限定することは意図していない。それゆえ、これまでに開示された個々の実施形態は改変または変更することができ、すべてのそのような変形形態が、本発明の精神および範囲内で考えられることは明らかである。したがって、本明細書において要求される保護は、添付の特許請求の範囲に述べられるとおりである。
本発明の例示的な実施形態による、種々の製造段階における、２つの異なるトランジスタタイプを備える半導体デバイスの断面図。 本発明の例示的な実施形態による、種々の製造段階における、２つの異なるトランジスタタイプを備える半導体デバイスの断面図。 本発明の例示的な実施形態による、種々の製造段階における、２つの異なるトランジスタタイプを備える半導体デバイスの断面図。 本発明の例示的な実施形態による、種々の製造段階における、２つの異なるトランジスタタイプを備える半導体デバイスの断面図。 本発明の例示的な実施形態による、種々の製造段階における、２つの異なるトランジスタタイプを備える半導体デバイスの断面図。 本発明の例示的な実施形態による、種々の製造段階における、２つの異なるトランジスタタイプを備える半導体デバイスの断面図。 本発明の例示的な実施形態による、種々の製造段階における、２つの異なるトランジスタタイプを備える半導体デバイスの断面図。 本発明の例示的な実施形態による、種々の製造段階における、２つの異なるトランジスタタイプを備える半導体デバイスの断面図。 本発明の例示的な実施形態による、種々の製造段階における、２つの異なるトランジスタタイプを備える半導体デバイスの断面図。 本発明の例示的な実施形態による、種々の製造段階における、２つの異なるトランジスタタイプを備える半導体デバイスの断面図。 本発明の例示的な実施形態による、種々の製造段階における、２つの異なるトランジスタタイプを備える半導体デバイスの断面図。 本発明のさらなる実施形態による、他の歪み生成機構およびシリサイド形成技法に加えて、内部応力を生成するための埋込半導体化合物が形成される、種々の製造段階における、半導体デバイスの断面図。 本発明のさらなる実施形態による、他の歪み生成機構およびシリサイド形成技法に加えて、内部応力を生成するための埋込半導体化合物が形成される、種々の製造段階における、半導体デバイスの断面図。 本発明のさらなる実施形態による、他の歪み生成機構およびシリサイド形成技法に加えて、内部応力を生成するための埋込半導体化合物が形成される、種々の製造段階における、半導体デバイスの断面図。

Claims (10)

  1. 第１のゲート電極構造（１２１、２２１）を含む第１のトランジスタ素子（１２０、２２０）を形成するステップであって、前記第１のゲート電極構造は第１の幅（１２２Ａ、２２２Ａ）を有する第１のサイドウォールスペーサ構造（１２２、２６０）を含むステップ、
    第２のゲート電極構造（１４１、２４１）を含む第２のトランジスタ素子（１４０、２４０）を形成するステップであって、前記第２のゲート電極構造は、前記第１の幅（１２２Ａ、２２２Ａ）とは異なる第２の幅（１４２Ａ、２４２Ａ）を有する第２のサイドウォールスペーサ構造（１４２、２７０）を含むステップ、
    前記第１のトランジスタ素子（１２０、２２０）内に第１の金属シリサイド（１３０、２３０）を形成するステップ、
    前記第２のトランジスタ素子（１４０、２４０）内に第２の金属シリサイド（１５０、２５０）を形成するステップであって、前記第１の金属シリサイド（１３０、２３０）および前記第２の金属シリサイド（１５０、２５０）は、材料組成、厚み、または形成中に用いられる工程条件のうちの少なくとも１つにおいて異なるステップ、
    前記第１のトランジスタ素子（１２０、２２０）上に第１のコンタクトライナ層（１３１、２３１）を形成するステップ、
    前記第２のトランジスタ素子（１４０、２４０）上に第２のコンタクトライナ層（１５１、２５１）を形成するステップであって、前記第１のコンタクトライナ層（１３１、２３１）および前記第２のコンタクトライナ層（１５１、２５１）は、材料組成または内部応力のうちの少なくとも１つにおいて異なるステップを含む、方法。
  2. 前記第１のトランジスタ素子（１２０、２２０）および前記第２のトランジスタ素子（１４０、２４０）を形成するステップは、
    それぞれ少なくとも１つの内側スペーサ素子（１２４、１４４）および１つの外側スペーサ素子（１４６）を含む、前記第１のゲート電極構造（１２１、２４１）および前記第２のゲート電極構造（１４１、２４１）を形成するステップ、
    前記第１のゲート電極構造（１２１、２２１）の前記外側スペーサ素子（１４６）を選択的に除去するステップ、および
    前記第２の金属シリサイド（１５０、２５０）を形成した後に、前記第２のサイドウォールスペーサ構造（１４１、２４１）の前記外側スペーサ素子（１４６）を除去するステップを含む、請求項１に記載の方法。
  3. 前記第１の金属シリサイド（１３０、２３０）を形成するステップは、コバルト層を堆積するステップ、および前記第２の金属シリサイドを形成する前に、シリコン（１２７）との化学反応を開始するステップを含み、前記第２の金属シリサイド（１５０、２５０）を形成するステップは、前記第１の金属シリサイド（１３０、２３０）を形成した後に、ニッケルシリサイドを形成するステップを含む、請求項１に記載の方法。
  4. 前記第１の金属シリサイド（１３０、２３０）および前記第２の金属シリサイド（１５０、２５０）を形成するステップは、前記第１の金属シリサイド（１３０、２３０）と前記第２の金属シリサイド（１５０、２５０）とに対して、異なる、耐火金属の層厚、熱処理温度、または熱処理持続時間のうちの少なくとも１つを選択するステップを含む、請求項１に記載の方法。
  5. 前記第１のコンタクトライナ層（１３１、２３１）および前記第２のコンタクトライナ層（１５１、２５１）を形成するステップは、前記第１のトランジスタ素子（１２０、２２０）および前記第２のトランジスタ素子（１４０、２４０）上に前記第１のコンタクトライナ（１３１、２３１）層を形成するステップ、前記第２のトランジスタ素子（１４０、２４０）上の前記第１のコンタクトライナ（１３１、２３１）層を選択的に除去するステップ、前記第１のトランジスタ素子（１２０、２２０）および前記第２のトランジスタ素子（１４０、２４０）上に前記第２のコンタクトライナ層（１５１、２５１）を形成するステップを含む、請求項１に記載の方法。
  6. 前記第１のトランジスタ素子（１２０、２２０）を露出させ、かつ前記第２のトランジスタ素子（１４０、２４０）を覆うようにハードマスク（１０７Ａ）を形成するステップ、
    前記第１の金属シリサイド（１３０、２３０）を形成するとともに、前記第１のコンタクトライナ層（１３１、２３１）を形成するステップ、
    前記第２のトランジスタ素子（１４０、２４０）上の前記ハードマスク（１０７Ａ）および前記第１のコンタクトライナ（１３１、２３１）層を選択的に除去するステップ、
    前記第２の金属シリサイド（１５０、２５０）を形成するステップ、
    前記第２のコンタクトライナ層（１５１、２５１）を堆積するステップ、および
    前記第１のトランジスタ素子（１２０、２２０）上の前記第２のコンタクトライナ層（１５１、２５１）を選択的に除去するステップをさらに含む、請求項５に記載の方法。
  7. 前記第１のトランジスタ素子（２２０）および前記第２のトランジスタ素子（２４０）のうちの少なくとも一方のドレイン領域およびソース領域内に埋込化合物半導体領域（２７４）を形成するステップをさらに含む、請求項１に記載の方法。
  8. 半導体デバイス（１００、２００）であって、
    第１のゲート電極構造（１２１、２２１）を含む第１のトランジスタ素子（１２０、２２０）であって、前記第１のゲート電極構造は第１の幅（１２２Ａ、２２２Ａ）を有する第１のスペーサ構造（１２２、２２２）を含む、第１のトランジスタ素子と、
    第２のゲート電極構造（１４１、２４１）を含む第２のトランジスタ素子（１４０、２４０）であって、前記第２のゲート電極構造は、前記第１の幅（１２２Ａ、２２２Ａ）とは異なる第２の幅（１４２Ａ、２４２Ａ）を有する第２のスペーサ構造（１４２、２４２）を含む、第２のトランジスタ素子と、
    前記第１のトランジスタ素子（１２０、２２０）内に形成され、第１の特性を有する第１の金属シリサイド（１３０、２３０）と、
    前記第２のトランジスタ素子（１４０、２４０）内に形成され、前記第１の特性とは異なる第２の特性を有する第２の金属シリサイド（１５０、２５０）と、
    第１の内部応力を有するとともに、前記第１のトランジスタ素子（１２０、２２０）上に形成される第１のコンタクトライナ層（１３１、２３１）と、
    前記第２のトランジスタ素子（１４０、２４０）上に形成されるとともに、前記第１の内部応力とは異なる第２の内部応力を有する第２のコンタクトライナ層（１５１、２５１）とを備える、半導体デバイス。
  9. 前記第１のトランジスタ素子（１２０、２２０）はＮチャネルトランジスタを表し、前記第２のトランジスタ素子（１４０、２４０）はＰチャネルトランジスタを表す、請求項８に記載の半導体デバイス。
  10. 前記第１のトランジスタ素子（２２０）および前記第２のトランジスタ素子（２４０）のうちの一方のドレイン領域およびソース領域内に埋込半導体化合物（２７４）をさらに備える、請求項８に記載の半導体デバイス。
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