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KR101007242B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR101007242B1
KR101007242B1 KR1020097013783A KR20097013783A KR101007242B1 KR 101007242 B1 KR101007242 B1 KR 101007242B1 KR 1020097013783 A KR1020097013783 A KR 1020097013783A KR 20097013783 A KR20097013783 A KR 20097013783A KR 101007242 B1 KR101007242 B1 KR 101007242B1
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나오요시 다무라
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후지쯔 세미컨덕터 가부시키가이샤
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Abstract

채널 영역을 갖는 실리콘 기판(10)과, 실리콘 기판(10)의 채널 영역 위에, 게이트 절연막(26)을 통하여 형성된 게이트 전극(32)과, 게이트 전극(32)의 양측의 실리콘 기판(10)의 표면 측에 각각 매립되어, 실리콘 기판(10)에, 실리콘 기판(10)의 표면에 평행한 제 1 방향의 응력을 인가하는 한 쌍의 매립 반도체 영역(58)과, 채널 영역과 한 쌍의 매립 반도체 영역(58) 사이의 실리콘 기판(10) 위에, 실리콘 기판(10)에 접하여 각각 형성되고, 실리콘 기판(10)에, 제 1 방향과는 반대 방향의 제 2 방향의 응력을 인가하는 스트레서막(48)을 가진다. 이에 의해, MIS 트랜지스터의 작동 속도에 크게 영향을 주는 채널 영역 단부에서의 캐리어의 주입 속도가 대폭으로 증가하고, MIS 트랜지스터의 동작 속도를 향상하는 것이 가능하다.
실리콘 기판, 게이트 전극, 매립 반도체 영역, 스트레서, 반도체 장치

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND PROCESS FOR PRODUCING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 MIS 트랜지스터의 채널 영역에 응력을 인가함으로써 동작 속도를 향상한 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 동작 속도를 향상하는 한 수법으로서, MIS 트랜지스터의 채널 영역에 응력을 인가하는 방법이 알려져 있다. 실리콘 결정에 응력이 가해져서 뒤틀림이 생기면, 등방적이었던 실리콘 결정의 밴드 구조의 대칭성이 붕괴되고, 에너지 준위의 분리가 생긴다. 밴드 구조 변화의 결과, 격자 진동에 의한 캐리어 산란의 감소나 유효 질량의 저감에 의해, 캐리어의 이동도(移動度)를 향상하는 것이 가능하다.
N형 MIS 트랜지스터에서는, 채널 방향으로 인장 응력을 인가함으로써, 전자 이동도를 향상하는 것이 가능하다. 역으로, P형 MIS 트랜지스터에서는, 채널 방향으로 압축 응력을 인가함으로써, 정공 이동도를 향상하는 것이 가능하다. 정공이 캐리어로 이루어지는 P형 MIS 트랜지스터는, 전자가 캐리어로 이루어지는 N형 트랜지스터와 비교해서 캐리어 이동도가 낮고, CM0S 회로를 구성한 경우의 동작 속도에 크게 영향을 주기 때문에, 캐리어 이동도의 개선이 특히 기대되어 있다.
도 22는 비 특허 문헌 1에 기재된 종래의 P형 MIS 트랜지스터의 구조를 도시하는 개략 단면도이다.
실리콘 기판(200) 위에는, 게이트 절연막(202)을 통하여 게이트 전극(204)이 형성되어 있다. 게이트 전극(204) 바로 아래의 실리콘 기판(200)의 표면부는 트랜지스터의 채널 영역이 된다. 게이트 전극(204)의 양측의 실리콘 기판(200) 내에는, 불순물 확산 영역(206)이 각각 형성되어 있다. 불순물 확산 영역(206)이 형성된 영역의 실리콘 기판(200)의 표면 측에는, SiGe막(208)이 매립되어 있다. 게이트 전극(204) 위 및 SiGe막 위에는, 실리사이드막(210)이 형성되어 있다.
불순물 확산 영역(206) 중에 실리콘보다도 격자 정수가 큰 SiGe막(208)을 매립함으로써, SiGe막(208) 중(中)에는 실리콘 기판(200)의 표면에 평행한 방향으로, 압축 응력이 유도된다. 이 영향에 의해, SiGe막(208)에는 또한, 실리콘 기판(200)의 표면에 수직한 방향으로, 격자가 신장하도록 뒤틀림이 야기된다.
그리고, SiGe막(208)에 의해 끼워진 실리콘 기판(200)의 채널 영역에는, SiGe막(208)의 신장에 따라서, 실리콘 기판(200)의 표면에 수직한 방향으로, 격자가 신장하도록 뒤틀림이 야기된다. 그 결과, 채널 영역에, 실리콘 기판(200)의 표면에 평행한 방향으로, 압축 응력을 야기하는 것이 가능하다.
특허 문헌 1: 미국 특허 제6621131호 명세서
비 특허 문헌 1: Thompson, E. E., et al., IEEE Transactions on Electron Devices, vol. 51, Nov. 11, November, 2004, pp. 1790-1797
그러나, 상기 종래의 반도체 장치에서는, 채널 영역에 인가되는 뒤틀림 양이 충분히 높다고는 할 수 없고, 더욱 고속화를 향해서 채널 영역에 인가되는 격자 뒤틀림을 높이는 것이 요구되고 있었다.
본 발명의 목적은 응력의 인가에 의해 동작 속도를 향상하는 반도체 장치에서, 채널 영역에 효과적으로 격자 뒤틀림을 도입할 수 있는 반도체 장치의 구조 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 일 관점에 의하면, 채널 영역을 갖는 실리콘 기판과, 상기 실리콘 기판의 상기 채널 영역 위에, 게이트 절연막을 통하여 형성된 게이트 전극과, 상기 게이트 전극의 양측의 상기 실리콘 기판의 표면 측에 각각 매립되어, 상기 실리콘 기판에, 상기 실리콘 기판의 표면에 평행한 제 1 방향의 응력을 인가하는 한 쌍의 매립 반도체 영역과, 상기 채널 영역과 상기 한 쌍의 매립 반도체 영역 사이의 상기 실리콘 기판 위에, 상기 실리콘 기판에 접하여 각각 형성되고, 상기 실리콘 기판에, 상기 제 1 방향과는 반대 방향의 제 2 방향의 응력을 인가하는 스트레서막을 갖는 반도체 장치가 제공된다.
또한, 본 발명의 다른 관점에 의하면, 실리콘 기판 위에, 게이트 절연막을 통하여 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 한 쌍의 측벽 부분에, 제 1 측벽 절연막을 형성하는 공정과, 상기 게이트 전극 및 상기 제 1 측벽 절연막에 의해 덮여있지 않은 영역의 상기 실리콘 기판 위에, 상기 실리콘 기판에 대하여, 상기 실리콘 기판의 표면에 평행한 제 1 방향의 응력을 인가하는 제 1 반도체층을 형성하는 공정과, 상기 제 1 측벽 절연막이 형성된 상기 게이트 전극의 한 쌍의 측벽 부분에, 제 2 측벽 절연막을 형성하는 공정과, 상기 게이트 전극, 상기 제 1 측벽 절연막, 및 상기 제 2 측벽 절연막을 마스크로서 상기 제 1 반도체층 및 상기 실리콘 기판을 에칭하고, 상기 제 2 측벽 절연막에 의해 덮여있지 않은 영역의 상기 제 1 반도체층을 제거하는 동시에, 상기 실리콘 기판에 트렌치를 형성하는 공정과, 상기 트렌치 내에, 상기 실리콘 기판에 대하여, 상기 제 1 방향과는 반대 방향의 제 2 방향의 응력을 인가하는 제 2 반도체층을 매립하는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
또한, 본 발명의 또 다른 관점에 의하면, 실리콘 기판 위에, 게이트 절연막을 통하여 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 한 쌍의 측벽 부분에, 상기 실리콘 기판에 대하여, 상기 실리콘 기판의 표면에 평행한 제 1 방향의 응력을 인가하는 실리콘 질화막으로 이루어지는 측벽 절연막을 형성하는 공정과, 상기 게이트 전극 및 상기 측벽 절연막을 마스크로서 상기 실리콘 기판을 에칭하고, 상기 게이트 전극 및 상기 측벽 절연막에 의해 덮여있지 않은 영역의 상기 실리콘 기판에 트렌치를 형성하는 공정과, 상기 트렌치 내에, 상기 실리콘 기판에 대하여, 상기 제 1 방향과는 반대 방향의 제 2 방향의 응력을 인가하는 반도체층을 매립하는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
본 발명에 의하면, MIS 트랜지스터에서, 게이트 전극의 양측의 실리콘 기판의 표면 측에, 실리콘 기판의 표면에 평행한 제 1 방향(압축 방향 또는 인장 방향)의 응력을 인가하는 한 쌍의 매립 반도체 영역을 형성하고, 채널 영역과 매립 반도체 영역과의 사이의 실리콘 기판 위에, 실리콘 기판에 접하도록, 제 1 방향과는 반대 방향의 제 2 방향(인장 방향 또는 압축 방향)의 응력을 인가하는 스트레서막을 형성하므로, MIS 트랜지스터의 동작 속도에 크게 영향을 주는 채널 영역 단부에서의 캐리어의 주입 속도를 대폭 증가하는 것이 가능하다. 이에 의해, MIS 트랜지스터의 동작 속도를 향상하는 것이 가능하다.
도 1은 본 발명의 제 1 실시예에 의한 반도체 장치의 구조를 도시하는 개략 단면도.
도 2는 소스/드레인 영역에 스트레서가 매립된 트랜지스터의 각각의 구조를 도시하는 개략 단면도.
도 3은 실리콘 기판의 표면에 평행한 방향을 따른 채널 영역의 뒤틀림 양을 유한 요소 시뮬레이터를 이용하여 예측한 결과를 도시하는 그래프(그 1).
도 4는 SiGe막으로 이루어지는 스트레서에 의해 실리콘 기판에 가해지는 응력의 상태를 도시하는 개략도.
도 5는 실리콘 기판의 표면에 평행한 방향을 따른 채널 영역의 뒤틀림 양을 유한 요소 시뮬레이터를 이용하여 예측한 결과를 도시하는 그래프(그 2).
도 6은 본 발명의 제 1 실시예에 의한 반도체 장치의 매립 반도체 영역의 채널측 단부의 형상을 도시하는 도면.
도 7은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 1).
도 8은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 2).
도 9는, 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 3).
도 10은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 4).
도 11은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 5).
도 12는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 6).
도 13은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 7).
도 14는 본 발명의 제 2 실시예에 의한 반도체 장치의 구조를 도시하는 개략 단면도.
도 15는 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 1).
도 16은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 2).
도 17은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 3).
도 18은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 4).
도 19는 본 발명의 제 3 실시예에 의한 반도체 장치의 구조를 도시하는 개략 단면도.
도 20은 본 발명의 제 3 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 21은 본 발명의 제 4 실시예에 의한 반도체 장치의 구조를 도시하는 개략 단면도.
도 22는 종래의 반도체 장치의 구조를 도시하는 개략 단면도.
부호의 설명
10 : 실리콘 기판
12, 20, 52 : 실리콘 산화막
14, 30 : 실리콘 질화막
16 : 소자 분리 홈
18 : 소자 분리막
22 : P형 웰
24 : N형 웰
26 : 게이트 절연막
28 : 다결정 실리콘막
32 : 게이트 전극
34, 36, 42 : 불순물 확산 영역
38, 40, 50 : 측벽 절연막
44, 54 : 포토 레지스트막
46, 56 : 트렌치
48 : Sic막
58 : SiGe막
60 : 니켈 실리사이드막
100 : 실리콘 기판
102 : SiGe막
104 : 게이트 전극
106 : 게이트 절연막
108 : 연장부
200 : 실리콘 기판
202 : 게이트 절연막
204 : 게이트 전극
206 : 불순물 확산 영역
208 : SiGe막
210 : 실리사이드막
212 : 측벽 절연막
[제 1 실시예]
본 발명의 제 1 실시예에 의한 반도체 장치 및 그 제조 방법에 대해서 도 1 내지 도 13을 사용하여 설명한다.
도 1은 본 실시예에 의한 반도체 장치의 구조를 도시하는 개략 단면도, 도 2는 소스/드레인 영역에 스트레서가 매립된 트랜지스터의 각각의 구조를 도시하는 개략 단면도, 도 3 및 도 5는 실리콘 기판의 표면에 평행한 방향을 따른 채널 영역의 뒤틀림 양을 유한 요소 시뮬레이터를 사용하여 예측한 결과를 도시하는 그래프, 도 4는 SiGe막으로 이루어지는 스트레서에 의해 실리콘 기판에 가해지는 응력의 상태를 도시하는 개략도, 도 6은 본 실시예에 의한 반도체 장치의 매립 반도체 영역의 채널측 단부의 형상을 도시하는 도면, 도 7 내지 도 13은 본 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.
우선, 본 실시예에 의한 반도체 장치의 구조에 대해서 도 1을 사용하여 설명한다.
실리콘 기판(10) 위에는, 소자 영역을 획정하는 소자 분리막(18)이 형성되어 있다. 또한, 도 1에서, 중앙의 소자 분리막(18)보다도 좌측의 소자 영역이 N형 트랜지스터 형성 영역이며, 중앙의 소자 분리막(18)보다도 우측의 소자 영역이 P형 트랜지스터 형성 영역인 것으로 한다.
N형 트랜지스터 형성 영역의 실리콘 기판(10) 내에는, P형 웰(22)이 형성되어 있다. P형 트랜지스터 형성 영역의 실리콘 기판(10) 내에는, N형 웰(24)이 형성되어 있다.
N형 트랜지스터 형성 영역의 실리콘 기판(10) 위에는, 게이트 절연막(26)을 통하여 게이트 전극(32)이 형성되어 있다. 게이트 전극(32) 바로 아래의 실리콘 기판(10)의 표면부는 N형 트랜지스터의 채널 영역이 된다. 게이트 전극(32)의 양측의 실리콘 기판(10) 내에는, 불순물 확산 영역(34)이 형성되어 있다. 게이트 전극(32)의 측벽 부분에는, 측벽 절연막(38, 40, 50)이 형성되어 있다. 측벽 절연막(38, 40)에 의해 덮여있지 않은 영역의 실리콘 기판(10) 표면 측에는, SiC막(48)이 매립되어 있다(본 명세서에서는, 이 SiC막(48)을 「매립 반도체 영역」이라 칭함). 게이트 전극(32) 위 및 측벽 절연막(50)에 의해 덮여있지 않은 영역의 SiC막(48) 위에는, 니켈 실리사이드막(60)이 형성되어 있다. 이와 같이, N형 트랜지스터 형성 영역에는, 소스/드레인 영역에 SiC막(48)이 매립된 N형 트랜지스터가 형성되어 있다.
P형 트랜지스터 형성 영역의 실리콘 기판(10) 위에는, 게이트 절연막(26)을 통하여 게이트 전극(32)이 형성되어 있다. 게이트 전극(32) 바로 아래의 실리콘 기판(10)의 표면부는 P형 트랜지스터의 채널 영역이 된다. 게이트 전극(32)의 양측의 실리콘 기판(10) 내에는, 불순물 확산 영역(42)이 형성되어 있다. 게이트 전극(32)의 측벽 부분에는, 측벽 절연막(38, 40, 50)이 형성되어 있다. 측벽 절연막(38, 40, 50)에 의해 덮여있지 않은 영역의 실리콘 기판(10) 표면 측에는, SiGe막(58)이 매립되어 있다(본 명세서에서는, 이 SiGe막(58)을 「매립 반도체 영역」이라 칭함). 측벽 절연막(50)과 실리콘 기판(10)과의 사이에는, SiC막(48)이 형성되어 있다(본 명세서에서는, 이 SiC막(48)을 스트레서막이라 칭함). 게이트 전극(32) 위 및 SiGe막(58) 위에는, 니켈 실리사이드막(60)이 형성되어 있다. 이와 같이, P형 트랜지스터 형성 영역에는, 소스/드레인 영역에 SiGe막(58)이 매립되어, 채널 영역과 SiGe막(58) 사이의 실리콘 기판 (10) 위에 형성된 SiC막(48)을 갖는 P형 트랜지스터가 형성되어 있다.
본 실시예에 의한 반도체 장치의 주된 특징은, P형 트랜지스터의 소스/드레인 영역의 구조에 있다. 즉, 본 실시예에 의한 P형 트랜지스터는, 소스/드레인 영역에 SiGe막(58)이 매립되어 있는 동시에, 채널 영역과 SiGe막(58) 사이의 실리콘 기판(10) 위에 형성된 SiC막(48)을 갖고 있다.
이하에, P형 트랜지스터의 소스/드레인 영역을 이와 같이 구성하는 이유에 대해서 상세하게 설명한다.
전술한 바와 같이, P형 트랜지스터의 채널 영역에 압축 뒤틀림을 주는 구조로서, 실리콘보다도 격자 정수가 큰 SiGe를 소스/드레인 영역에 매립한 구조(매립형)가 알려져 있다.
도 2의 (a), (b), (c)는 매립형의 트랜지스터의 각각의 구조를 도시하는 개략 단면도이다. 각 도면에서, 100은 실리콘 기판, 102는 SiGe막, 104는 게이트 전극, 106은 게이트 절연막, 108은 SiGe막으로 이루어지는 연장부이다.
도 2의 (a)는 소스/드레인 영역에만 SiGe막(102)이 매립된 구조이며, 도 2의 (b) 및 도 2의 (c)는 소스/드레인 영역에 매립된 SiGe막(102)에 더해, 채널 영역과 SiGe막(102) 사이의 실리콘 기판(100) 위에 SiGe막으로 이루어지는 연장부(108)가 설치된 구조이다. 도 2의 (a) 및 도 2의 (b)의 구조는, SiGe막(108)의 채널 영역 측의 측면 부분에 접하는 부분이 Si(111)의 패싯(facet)에 의해 구성되고, 도 2의 (c)의 구조는 SiGe막(102)의 채널 영역 측의 측면 부분에 접하는 면이 실리콘 기판(100)의 표면에 대하여 수직한 패싯에 의해 구성되어 있다. 또한, 도 2의 (b) 및 도 2의 (c)에 도시하는 구조는, 동일 출원인에 의한 특허 출원 제2006-162134호 명세서에 기재된 것이다.
도 3은, 도 2에 도시하는 각 구조의 반도체 장치에 대해서, 실리콘 기판(100)의 표면에 평행한 방향을 따른 채널 영역의 뒤틀림 양을, 유한 요소 시뮬레이터를 사용하여 예측한 결과를 도시하는 그래프이다. 가로축은 게이트 전극(104)의 중앙 부분으로부터의 거리를 나타내고 있고, 세로축은 뒤틀림 양(압축 뒤틀림)의 크기를 나타내고 있다. 세로축의 마이너스의 값이 큰 만큼, 뒤틀림 양이 큰 것을 나타내고 있다. 도 2의 (a), (b), (c) 중에 기재의 점선은, 뒤틀림 양의 측정 위치이다. 도 3에서는, 도 2의 (a), (b), (c)의 구조를, 각각 「구조 A」, 「구조 B」, 「구조 C」로 나타내고 있다.
도 3에 도시하는 바와 같이, 어느 구조에서도, 채널 영역 중앙부보다도 채널 영역 단부의 쪽이, 뒤틀림 양이 커져 있다. 이것은, 채널 영역 중앙부에 근접할 만큼 스트레서인 SiGe막(102)으로부터 벗어나기 위해서이다.
SiGe막으로 이루어지는 연장부(108)를 설치하지 않는 도 2의 (a)의 구조(구조 A)에서는, 채널 영역 단부에서의 뒤틀림 양은 크게 할 수 있지만, 채널 영역 중앙부에서의 뒤틀림 양은 작다. 도 2의 (a)의 구조에 SiGe막의 연장부(108)를 부가한 도 2의 (b)의 구조(구조 B)에서는, 채널 영역 중앙부에서의 뒤틀림 양의 개선 효과는 보이지만, 채널 영역 단부에서의 뒤틀림 양은 저하한다. SiGe막(102)의 채널 영역 측의 측면 부분에 접하는 면을 기판 표면에 대하여 수직한 패싯에 의해 구성한 도 2의 (c)의 구조(구조 C)에서는, 채널 영역 단부에서의 뒤틀림 양의 저하를 억제하면서, 채널 영역 중앙부에서의 뒤틀림 양을 크게 할 수 있다.
트랜지스터의 동작 속도를 개선하기 위해서는, 채널 영역 단부(소스 단부)에서의 캐리어의 주입 속도를 증가하는 것이 중요하고, 그것을 위해서는 소스 단부에서의 뒤틀림 양을 증대하는 것이 요구된다. 상기 도 2의 (c)의 구조는, 채널 영역 단부에서의 뒤틀림 양의 저하를 억제하면서, 채널 영역 중앙부에서의 뒤틀림 양을 크게 할 수 있는 것이고, 바람직한 특성을 제공하는 것이지만, 더욱 특성 개선을 위해 채널 영역 단부에서의 뒤틀림 양을 증가하는 것이 요구된다.
다음, 도 2의 (c)의 구조에 대해서, 스트레서가 실리콘 기판(100)에 주는 응력에 대해서 고찰한다.
도 4는, SiGe막(102)으로 이루어지는 스트레서에 의해 실리콘 기판(100)에 가해지는 응력의 상태를 도시하는 개략도이다. 도 4의 (a)는 소스/드레인 영역에 매립된 SiGe막(102)에 의해 실리콘 기판(100)에 가해지는 응력의 상태를 도시하는 개략도이며, 도 4의 (b)는 SiGe막으로 이루어지는 연장부(108)만에 의해 실리콘 기판(100)에 가해지는 응력의 상태를 도시하는 개략도이다.
도 4의 (a)에 도시하는 바와 같이, 소스/드레인 영역에 매립된 SiGe막(102)은 실리콘 기판(100)의 표면에 평행한 방향에서는 기판의 실리콘에 격자 정수가 정합(整合)하고 있기 때문에, 실질적으로는 깊이 방향으로 격자가 연장된 상태가 된 다. 즉, 이것에 접하고 있는 실리콘 부분도, 마찬가지로 깊이 방향으로 격자가 연장되고, 결과적으로 실리콘 기판(100)의 표면에 평행한 방향으로는 압축 응력을 받는 형태가 된다.
한편, SiGe막으로 이루어지는 연장부(108)는, 도 4의 (b)에 도시하는 바와 같이, 실리콘 기판(100)의 표면에 평행한 방향으로 기판의 실리콘에 격자 정수가 정합하고 있기 때문에, 연장부(108)의 바로 아래의 실리콘의 격자를 기판 표면에 평행한 방향으로 인장 응력을 가하도록 작용한다.
이렇게, 실리콘 기판(100)의 표면에 평행한 방향으로 가해지는 채널 영역에의 응력에 대해서 보면, SiGe막(102)에 의해 도입되는 응력과 연장부(108)에 의해 도입되는 응력은 서로 역방향이다. 이 때문에, 도 2의 (c)의 구조에서는, SiGe막(102)에 의해 도입되는 응력과 연장부(108)에 의해 도입되는 응력이 서로 간섭하고, 채널 영역 단부에서의 뒤틀림 양이 저하하고 있는 것으로 생각된다.
거기서, 본 실시예에 의한 반도체 장치에서는, SiGe막으로 이루어지는 연장부로 바꾸고, 실리콘보다도 격자 정수가 작은 재료(SiC)로 이루어지는 연장부(SiC막(48))를 설치하고, 실리콘 기판(10)의 표면에 평행한 방향으로 압축 응력을 인가할 수 있도록 하고 있다. 이렇게 하여 반도체 장치를 구성함으로써, 소스/드레인 영역에 매립된 SiGe막(58)에 의해 도입되는 응력과 SiC막(48)으로 이루어지는 연장부에 의해 도입되는 응력이, 실리콘 기판(10)의 표면에 평행한 방향에서 동일한 방향이 되고, 채널 영역 단부에서의 뒤틀림 양을 개선하는 것이 가능하다.
도 5는, 실리콘 기판의 표면에 평행한 방향을 따른 채널 영역의 뒤틀림 양 을, 유한 요소 시뮬레이터를 사용하여 예측한 결과를 도시하는 그래프이다. 가로축은 게이트 전극의 중앙 부분으로부터의 거리를 나타내고 있고, 세로축은 뒤틀림 양의 크기를 나타내고 있다. 세로축의 마이너스의 값이 클 만큼, 뒤틀림 양이 큰 것을 도시하고 있다. 도면 중, 「실시예 1」 및 「실시예 2」는 연장부를 SiC막에 의해 구성한 본 실시예에 의한 반도체 장치의 경우이며, 「구조 B」 및 「구조 C」는 도 2의 (b) 및 (c)의 반도체 장치의 경우이다. 또한, 「실시예 1」은 SiC막의 탄소 농도를 2%로 한 경우이고, 「실시예 2」는 SiC막의 탄소 농도를 3%로 한 경우이다.
도 5에 도시하는 바와 같이, 연장부를 SiC막에 의해 구성한 실시예 1 및 실시예 2에서는, 연장부를 SiGe에 의해 구성한 구조 B 및 구조 C의 경우와 비교하여, 채널 영역 단부에서의 뒤틀림 양을 대폭 증가시킬 수 있는 것임을 알 수 있다.
한편, 연장부를 SiC막에 의해 구성함으로써, 채널 영역 중앙부에서의 뒤틀림 양은 저하하고 있다. 또한, 채널 영역 중앙부에서의 뒤틀림 양의 저하 정도는 탄소 농도가 많을 만큼, 즉 실리콘에 대한 격자 정수 차이가 커질 만큼 증가하고 있다.
트랜지스터의 동작 속도의 개선을 위해서는, 채널 영역 중앙부의 뒤틀림 양도 크게하는 것이 바람직하다. 그러나, 트랜지스터의 동작 속도의 개선에는, 채널 영역 단부(소스 단부)에서의 캐리어의 주입 속도의 증가가 매우 중요하다. 소스 단부에서의 캐리어의 주입 속도가 증가하면, 그 관성에 의해 채널 영역 내에서 캐리어를 고속으로 전파시키는 것이 가능하다. 특히, 게이트 장(長)이 지극히 짧은 금후의 디바이스에서는, 채널 중앙부에서의 캐리어 이동도의 저하는 매우 작고, 트랜지스터의 동작 속도의 개선의 효과는 보다 커진다.
상술한 바와 같이, SiC막의 탄소 농도를 증가하는 만큼, 채널 영역 단부에서의 뒤틀림 양을 크게 할 수 있지만, 채널 영역 중앙 부분에서의 뒤틀림 양은 작아진다. 따라서, 연장부의 SiC막의 탄소 농도는 트랜지스터에 요구되는 특성에 따라 적당하게 설정하는 것이 바람직하다.
본원 발명자 등이 검토한 게이트 길이 0.03㎛ 정도의 P형 트랜지스터의 경우, 도 5의 결과로부터, 연장부의 SiC막의 탄소 농도는 3% 이하, 바람직하게는 3% 미만, 더 바람직하게는 2% 이하로 설정하는 것이 바람직하다고 생각된다. 한편, 연장부의 SiC막의 탄소 농도는 1% 이상으로 하는 것이 바람직하다. 1% 미만에서는, 실리콘과의 격자 정수차가 너무 작아, 스트레서로서의 역할을 발휘할 수 없기 때문이다.
도 6은, 본 실시예에 의한 반도체 장치의 매립 반도체 영역의 채널 측 단부의 형상을 도시하는 도면이다.
매립 반도체 영역(SiGe막(58))을 매립하기 위한 트렌치(56)는 채널 영역 측의 측벽이, 기판 법선 방향에 대한 게이트 전극(32)방향으로의 경사각을 θ로서, θ ＞ 0의 관계를 갖고있는 것이 바람직하다(도 6의 (a) 참조).
트렌치(56)의 채널 영역 측의 측벽이, 기판 법선 방향에 대하여 평행한 (011)면에 의해 구성되어 있을 경우(θ=0도), (001)면 위에서의 결정 성장 속도가 빠르기 때문에, 형성한 SiGe막(58) 중에, 달랐던 면 방향 위의 결정 성장의 충돌에 의한 패싯선이 형성된다. 그리고, 이 패싯선이, 결정 중의 결함 선으로 전화한다. 이 때문에, 트렌치(56)의 채널 영역 측의 측벽은, (011)면으로부터 리세스 면 방향을 빗겨나도록, 각도 θ를 0도보다도 크게 하는 것이 바람직하다.
또한, 트렌치(56)의 채널 영역 측의 상단부는, 연장부(SiC막(48))의 아래에 위치해도 좋다(도 6의 (b) 참조). 단, 연장부는 실리콘 기판(10)의 표면에 접하고 있지 않으면, 스트레서로서 기능하지 않기 때문에, 연장부의 적어도 일부는 실리콘 기판(10)의 표면에 접하고 있을 필요가 있다.
다음, 본 실시예에 의한 반도체 장치의 제조 방법에 대해서 도 7 내지 도 13을 사용하여 설명한다.
우선, 실리콘 기판(10) 위에, 예를 들면 900℃의 드라이 산화에 의해, 예를 들면 막 두께 10㎚의 실리콘 산화막(12)을 형성한다.
그 다음에, 실리콘 산화막(12) 위에, 예를 들면 CVD법에 의해, 예를 들면 막 두께 112㎚의 실리콘 질화막(14)을 형성한다(도 7의 (a)). 실리콘 질화막(14)은 원료 가스에 예를 들면 SiH2Cl2와, NH3를 사용하고, 기판 온도 750℃에서 퇴적한다.
다음으로, 포토 리소 그래피 및 드라이 에칭에 의해, 실리콘 질화막(14), 실리콘 산화막(12) 및 실리콘 기판(10)을 패터닝하고, 소자 분리 영역의 실리콘 기판(10) 내에 소자 분리 홈(16)을 형성한다(도 7의 (b)).
다음으로, 소자 분리 홈(16)의 내벽을 산화한 후, 전면에 예를 들면, 플라스마 CVD법에 의해 실리콘 산화막을 퇴적하고, 소자 분리 홈(16) 내(內)를 실리콘 산 화막에 의해 매립한다.
다음으로, 예를 들면 CMP법에 의해, 실리콘 질화막(14)이 노출할 때까지 실리콘 산화막을 연마하고, 실리콘 산화막을 소자 분리 홈(16) 내에 잔존시킨다. 이렇게 하여, 소자 분리 홈(16) 내에 매립된 실리콘 산화막으로 이루어지는 소자 분리막(18)을 형성한다(도 7의 (c)).
다음으로, 예를 들면 150℃로 가열한 인산을 사용한 습식 에칭에 의해, 소자 분리막(16)에 의해 획정된 소자 영역 위의 실리콘 질화막(14)을 제거한다.
다음으로, 예를 들면, 불산 수용액을 사용한 습식 에칭에 의해, 소자 영역 위의 실리콘 산화막(12)을 제거한다(도 8의 (a)).
다음으로, 예를 들면 열 산화법에 의해, 희생(犧牲) 산화막으로서의 실리콘 산화막(2O)을 형성한다
다음으로, 포토 리소 그래피에 의해, P형 트랜지스터 형성 영역을 덮어 N형 트랜지스터 형성 영역을 노출하는 포토 레지스트막(도시 생략)을 형성 후, P형 불순물을 이온 주입하고, N형 트랜지스터 형성 영역의 실리콘 기판(10) 내에 P형 웰(22)을 형성한다.
마찬가지로, 포토 리소 그래피에 의해, N형 트랜지스터 형성 영역을 덮어 P형 트랜지스터 형성 영역을 노출하는 포토 레지스트막(도시 생략)을 형성 후, N형 불순물을 이온 주입하고, P형 트랜지스터 형성 영역의 실리콘 기판(10) 내에 N형 웰(24)을 형성한다(도 8의 (b))
다음으로, 예를 들면 불산 수용액을 사용한 습식 에칭에 의해, 소자 영역 위 의 실리콘 산화막(20)을 제거한다.
다음으로, 소자 영역 위에, 예를 들면 드라이 산화에 의해, 예를 들면, 막 두께 1.5㎚의 실리콘 산화막을 형성하고, 실리콘 산화막으로 이루어지는 게이트 절연막(26)을 형성한다.
다음으로, 전면에, 예를 들면 CVD법에 의해, 예를 들면 막 두께 100㎚의 다결정 실리콘막(28)을 퇴적한다.
다음으로, 포토 리소 그래피에 의해, P형 트랜지스터 형성 영역을 덮어 N형 트랜지스터 형성 영역을 노출하는 포토 레지스트막(도시 생략)을 형성 후, N형 불순물을 이온 주입하고, N형 트랜지스터 형성 영역의 다결정 실리콘막(28) 내에, N형 불순물, 예를 들면 인을 8×1O15㎝-2만 선택적으로 도입한다.
마찬가지로, 포토 리소 그래피에 의해, N형 트랜지스터 형성 영역을 덮어 P형 트랜지스터 형성 영역을 노출하는 포토 레지스트막(도시 생략)을 형성 후, P형 불순물을 이온 주입하고, P형 트랜지스터 형성 영역의 다결정 실리콘막(28) 내에, P형 불순물, 예를 들면 붕소를 6×1O15㎝-2만 선택적으로 도입한다.
다음으로, 다결정 실리콘막(28) 위에, 예를 들면 CVD법에 의해, 예를 들면 막 두께 30㎚의 실리콘 질화막(30)을 형성한다(도 8의 (c)).
다음으로, 포토 리소 그래피 및 드라이 에칭에 의해, 실리콘 질화막(3O) 및 다결정 실리콘막(28)을 패터닝하고, 다결정 실리콘막(28)으로 이루어지는 게이트 전극(32)을 형성한다(도 9의 (a)).
다음으로, 포토 리소 그래피에 의해, P형 트랜지스터 형성 영역을 덮어 N형 트랜지스터 형성 영역을 노출하는 포토 레지스트막(도시 생략)을 형성 후, 포토 레지스트막 및 게이트 전극(32)을 마스크로서 N형 불순물을 이온 주입하고, 게이트 전극(32)의 양측의 실리콘 기판(10) 내에 불순물 확산 영역(34)을 형성한다.
마찬가지로, 포토 리소 그래피에 의해, N형 트랜지스터 형성 영역을 덮어 P형 트랜지스터 형성 영역을 노출하는 포토 레지스트막(도시 생략)을 형성 후, 포토 레지스트막 및 게이트 전극(32)을 마스크로서 P형 불순물을 이온 주입하고, 게이트 전극(32)의 양측의 실리콘 기판(10) 내에 불순물 확산 영역(36)을 형성한다(도 9의 (b)).
다음으로, 전면에, 예를 들면 CVD법에 의해, 예를 들면 막 두께 3㎚의 실리콘 산화막과, 예를 들면 막 두께 10㎚의 실리콘 질화막을 순차적으로 퇴적한다. 기판 온도는, 예를 들면 500 ∼ 600℃로 한다.
다음으로, 드라이 에칭에 의해, 실리콘 질화막 및 실리콘 산화막을 에치백하고, 게이트 전극(34)의 측벽 부분에, 실리콘 산화막으로 이루어지는 측벽 절연막(38)과, 실리콘 질화막으로 이루어지는 측벽 절연막(40)을 형성한다.
다음으로, 포토 리소 그래피에 의해, N형 트랜지스터 형성 영역을 덮어 P형 트랜지스터 형성 영역을 노출하는 포토 레지스트막(도시 생략)을 형성 후, 포토 레지스트막, 게이트 전극(32) 및 측벽 절연막(38, 40)을 마스크로서 P형 불순물을 이온 주입하고, 게이트 전극(32)의 양측의 실리콘 기판(10) 내에 불순물 확산 영역(42)을 형성한다(도 10의 (a)). 또한, 이하의 설명에서는, 설명의 편의상, 불순 물 확산 영역(36, 42)을 일괄하여 불순물 확산 영역(42)이라 부르는 것으로 한다.
다음으로, 포토 리소 그래피에 의해, P형 트랜지스터 형성 영역을 덮어 N형 트랜지스터 형성 영역을 노출하는 포토 레지스트막(44)을 형성한다.
다음으로, 포토 레지스트막(44), 게이트 전극(32) 및 측벽 절연막(38, 40)을 마스크로서 실리콘 기판(10)을 드라이 에칭하고, 불순물 확산 영역(34) 내의 실리콘 기판(10) 표면에, 깊이 20㎚ 정도의 트렌치(46)를 형성한다(도 10의 (b)).
다음으로, 예를 들면 에칭에 의해, 포토 레지스트막(44)을 제거한다.
다음으로, N형 트랜지스터 형성 영역의 트렌치(46) 내(內) 및 P형 트랜지스터 형성 영역의 실리콘 기판(10) 위에, 예를 들면 분자(分子) 선 에피택시(epitaxy) 법에 의해, 예를 들면 막 두께 15㎚의 안도프(Anne dope)의 SiC막(48)을 선택적으로 성장한다(도 11의 (a)). SiC막(48)의 성장에는, 원료 가스로서 예를 들면 SiH3CH3, SiH4, H2, HCl을 사용하고, 성장 온도를 예를 들면 600℃로 한다. SiC막(48)의 조성비는, 탄소 농도가 1 ∼ 3% 정도, 예를 들면 Si0 .98C0 .02(탄소 2% 정도 함유)로 한다.
다음으로, 포토 리소 그래피에 의해, P형 트랜지스터 형성 영역을 덮어 N형 트랜지스터 형성 영역을 노출하는 포토 레지스트막(도시 생략)을 형성 후, 포토 레지스트막, 게이트 전극(32) 및 측벽 절연막(38, 40)을 마스크로서, N형 트랜지스터 형성 영역의 SiC막(48)에 N형 불순물을 이온 주입한다. 이온 주입 조건은, 예를 들면 이온 종으로서 인 이온을 사용하고, 가속 에너지를 1keV, 주입량을 1×1O15㎝-2 로 한다.
다음으로, 포토 리소 그래피에 의해, N형 트랜지스터 형성 영역을 덮어 P형 트랜지스터 형성 영역을 노출하는 포토 레지스트막(도시 생략)을 형성 후, 포토 레지스트막, 게이트 전극(32) 및 측벽 절연막(38, 40)을 마스크로서, P형 트랜지스터 형성 영역의 SiC막(48)에 P형 불순물을 이온 주입한다. 이온 주입 조건은, 예를 들면 이온 종으로서 붕소 이온을 사용하고, 가속 에너지를 O.5keV, 주입량을 1×1O15㎝-2로 한다.
다음으로, 예를 들면 최고 온도 950℃ 이하의 단시간 어닐을 행하고, SiC막(48)에 도입한 불순물을 활성화한다.
다음으로, 전면에, 예를 들면 CVD법에 의해, 예를 들면 막 두께 20㎚의 실리콘 질화막을 퇴적한다.
다음으로, 드라이 에칭에 의해, 실리콘 질화막을 에치백하고, 측벽 절연막(38, 40)이 형성된 게이트 전극(32)의 측벽 부분에, 실리콘 질화막으로 이루어지는 측벽 절연막(50)을 형성한다(도 11의 (b)).
다음으로, 전면(全面)에, 예를 들면 CVD법에 의해, 예를 들면 막 두께 40㎚의 실리콘 산화막(52)을 형성한다. 기판 온도는, 예를 들면 530℃ 이하로 한다.
다음으로, 포토 리소 그래피에 의해, N형 트랜지스터 형성 영역을 덮어 P형 트랜지스터 형성 영역을 노출하는 포토 레지스트막(54)을 형성한다.
다음으로, 포토 레지스트막(54)을 마스크로서 실리콘 산화막(52)을 에칭하 고, P형 트랜지스터 형성 영역의 실리콘 산화막(52)을 선택적으로 제거한다.
다음으로, 포토 레지스트막(54), 게이트 전극(32) 및 측벽 절연막(38, 40, 50)을 마스크로서 SiC막(48) 및 실리콘 기판(10)을 드라이 에칭하고, 불순물 확산 영역(42) 내의 실리콘 기판(10) 표면에, 깊이 40㎚ 정도의 트렌치(56)를 형성한다(도 12의 (a)). 이때, 측벽 절연막(50)으로 덮여 있는 부분의 SiC막(48)은 제거되지 않고, 측벽 절연막(50) 아래에 잔존한다.
다음으로, 예를 들면 애싱에 의해, 포토 레지스트막(54)을 제거한다.
다음으로, P형 트랜지스터 형성 영역의 트렌치(56) 내에, 예를 들면 분자 선 에피택시 법에 의해, 예를 들면 막 두께 60㎚의 P형의 SiGe막(58)을 선택적으로 성장한다(도 12의 (b)). SiGe막(58)의 성장에는, 원료 가스로서 예를 들면 SiH4, GeH4, H2, HCl, B2H6를 사용하고, 성장 온도를 예를 들면 600℃로 한다. SiGe막(58)의 조성비는, 게르마늄 농도가 15 ∼ 25% 정도, 예를 들면 Si0 .80Ge0 . 20(게르마늄 20% 정도 함유)로 한다.
또한, SiGe막(58)의 게르마늄 농도가 15% 미만에서는, 실리콘과의 격자 정수 차이가 너무 작아, 스트레서로서의 역할을 발휘할 수 없다. 한편, SiGe막(58)의 게르마늄 농도가 25%를 초과하면, 실리콘과의 격자 정수 차이가 너무 커 전위가 발생해버린다. 이러한 관점으로부터, SiGe막(58)의 게르마늄 농도는, 15 ∼ 25%, 더 바람직하게는 15 ∼ 18%로 하는 것이 바람직하다.
다음으로, 포토 리소 그래피에 의해, P형 트랜지스터 형성 영역을 덮어 N형 트랜지스터 형성 영역을 노출하는 포토 레지스트막(도시 생략)을 형성 후, 포토 레지스트막, 게이트 전극(32) 및 측벽 절연막(38, 40, 50)을 마스크로서, N형 트랜지스터 형성 영역의 SiC막(48)에 N형 불순물을 이온 주입한다. 이온 주입 조건은, 예를 들면 이온 종으로서 인 이온을 사용하고, 가속 에너지를 5keV, 주입량을 5×1015㎝-2로 한다.
다음으로, 포토 리소 그래피에 의해, N형 트랜지스터 형성 영역을 덮어 P형 트랜지스터 형성 영역을 노출하는 포토 레지스트막(도시 생략)을 형성 후, 포토 레지스트막, 게이트 전극(32) 및 측벽 절연막(38, 40, 50)을 마스크로서, P형 트랜지스터 형성 영역의 SiGe막(58)에 P형 불순물을 이온 주입한다. 이온 주입 조건은, 예를 들면 이온 종으로서 붕소 이온을 사용하고, 가속 에너지를 3keV, 주입량을 6×1015㎝-2로 한다.
다음으로, 예를 들면 1000℃ 정도의 단시간 어닐을 행하고, SiC막(48) 및 SiGe막(58)에 도입한 불순물을 활성화한다.
다음으로, 예를 들면, 드라이 에칭에 의해, N형 트랜지스터 형성 영역 위를 덮는 실리콘 산화막(52)과, 게이트 전극(32) 위를 덮는 실리콘 질화막(30)을 제거한다(도 13의 (a)).
다음으로, 전면에, 예를 들면 스퍼터법에 의해, 예를 들면 막 두께 1O㎚의 니켈막을 퇴적한다.
다음으로, 예를 들면 300℃ 정도의 단시간 어닐에 의해, 니켈막과 게이트 전 극(32), 니켈막과 SiC막(48), 및 니켈막과 SiGe막(58)을 각각 반응시켜, 게이트 전극(32) 위, SiC막(48) 위 및 SiGe막(58) 위에, 니켈 실리사이드막(60)을 형성한다(도 13의 (b)).
이렇게 하여, 도 1에 도시하는 본 실시예에 의한 반도체 장치를 형성한다.
이후, 통상의 반도체 장치의 제조 프로세스와 동일하게, 층간 절연막 및 배선층을 반복 형성하여, 반도체 장치를 완성한다.
이렇게, 본 실시예에 의하면, P형 MIS 트랜지스터의 소스/드레인 영역에 SiGe막을 매립하는 동시에, 이 SiGe막과 채널 영역과의 사이의 실리콘 기판 위에 SiC막을 형성함으로써, 채널 영역 단부에 효과적으로 압축 응력을 인가하는 것이 가능하다. 이에 따라, 채널 영역 단부로부터의 캐리어의 주입 속도를 향상하는 것이 가능하고, 나아가서는 P형 MIS 트랜지스터의 동작 속도를 향상하는 것이 가능하다.
[제 2 실시예]
본 발명의 제 2 실시예에 의한 반도체 장치 및 그 제조 방법에 대해서 도 14 내지 도 18을 사용하여 설명한다. 또한, 도 1 내지 도 13에 도시하는 제 1 실시예에 의한 반도체 장치 및 그 제조 방법과 동일한 구성 요소에는 동일한 부호를 첨부하고 설명을 생략하거나 또는 간결하게 한다.
도 14는 본 실시예에 의한 반도체 장치의 구조를 도시하는 개략 단면도, 도 15 내지 도 18은 본 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.
우선, 본 실시예에 의한 반도체 장치의 구조에 대해서 도 14를 사용하여 설명한다.
실리콘 기판(10) 위에는, 소자 영역을 획정하는 소자 분리막(18)이 형성되어 있다. 또한, 도 14에서, 중앙의 소자 분리막(18)보다도 좌측의 소자 영역이 N형 트랜지스터 형성 영역이며, 중앙의 소자 분리막(18)보다도 우측의 소자 영역이 P형 트랜지스터 형성 영역인 것으로 한다.
N형 트랜지스터 형성 영역의 실리콘 기판(10) 내에는, P형 웰(22)이 형성되어 있다. P형 트랜지스터 형성 영역의 실리콘 기판(10) 내에는, N형 웰(24)이 형성되어 있다.
N형 트랜지스터 형성 영역의 실리콘 기판(10) 위에는, 게이트 절연막(26)을 통하여 게이트 전극(32)이 형성되어 있다. 게이트 전극(32) 바로 아래의 실리콘 기판(10)의 표면부는, N형 트랜지스터의 채널 영역이 된다. 게이트 전극(32)의 양측의 실리콘 기판(10) 내에는, 불순물 확산 영역(34)이 형성되어 있다. 게이트 전극(32)의 측벽 부분에는, 측벽 절연막(38, 40, 50)이 형성되어 있다. 측벽 절연막(38, 40, 50)에 의해 덮여있지 않은 영역의 실리콘 기판(10) 표면 측에는, SiC막(48)이 매립되어 있다. 측벽 절연막(50)과 실리콘 기판(10)과의 사이에는, SiGe막(58)이 형성되어 있다. 게이트 전극(32) 위 및 SiC막(48) 위에는, 니켈 실리사이드막(60)이 형성되어 있다. 이렇게 하여, N형 트랜지스터 형성 영역에는, 소스/드레인 영역에 SiC막(48)이 매립되고, 채널 영역과 SiC막(48)과의 사이의 실리콘 기판(10) 위에 형성된 SiGe막(58)을 갖는 N형 트랜지스터가 형성되어 있다.
P형 트랜지스터 형성 영역의 실리콘 기판(10) 위에는, 게이트 절연막(26)을 통하여 게이트 전극(32)이 형성되어 있다. 게이트 전극(32) 바로 아래의 실리콘 기판(10)의 표면부는, P형 트랜지스터의 채널 영역이 된다. 게이트 전극(32)의 양측의 실리콘 기판(10) 내에는, 불순물 확산 영역(42)이 형성되어 있다. 게이트 전극(32)의 측벽 부분에는, 측벽 절연막(38, 40, 50)이 형성되어 있다. 측벽 절연막(38, 40)에 의해 덮여있지 않은 영역의 실리콘 기판(10) 표면 측에는, SiGe막(58)이 매립되어 있다. 게이트 전극(32) 위 및 측벽 절연막(50)에 의해 덮여있지 않은 영역의 SiGe막(58) 위에는, 니켈 실리사이드막(60)이 형성되어 있다. 이렇게 해서, P형 트랜지스터 형성 영역에는, 소스/드레인 영역에 SiGe막(58)이 매립된 P형 트랜지스터가 형성되어 있다.
본 실시예에 의한 반도체 장치의 주된 특징은, N형 트랜지스터의 소스/드레인 영역의 구조에 있다. 즉, 본 실시예에 의한 N형 트랜지스터는, 소스/드레인 영역에 SiC막(48)이 매립되어 있는 동시에, 채널 영역과 SiC막(48)과의 사이의 실리콘 기판(10) 위에 형성된 SiGe막(58)을 갖고 있다.
N형 트랜지스터에서는, 제 1 실시예에 도시한 P형 트랜지스터와는 역으로, 채널 영역에 인장 뒤틀림을 도입함으로써, 채널 내를 흐르는 전자의 이동도를 향상하는 것이 가능하다.
거기에서, N형 트랜지스터의 경우에는, 제 1 실시예에 도시한 P형 트랜지스터와는 역으로, 소스/드레인 영역에는, 실리콘보다도 격자 정수가 작고 실리콘 기판(10)의 표면에 평행한 방향으로 인장 응력을 인가 가능한 재료, 예를 들면 SiC 막(48)을 매립하고, 채널 영역과 SiC막(48)과의 사이의 실리콘 기판(10) 위에는, 실리콘보다도 격자 정수가 크고 실리콘 기판(10)의 표면에 평행한 방향으로 인장 응력을 인가 가능한 재료, 예를 들면 SiGe막(58)을 형성한다.
이렇게 하여 N형 트랜지스터를 구성함으로써, 소스/드레인 영역에 SiC막만을 형성한 경우와 비교해서 채널을 흐르는 전자 이동도를 향상하는 것이 가능하다. 전자 이동도가 향상하는 메커니즘은, 응력의 인가 방향이 역방향이 되는 점을 제외하고, 제 1 실시예에 도시하는 P형 트랜지스터의 경우와 동일하다.
다음에, 본 실시예에 의한 반도체 장치의 제조 방법에 대해서 도 15 내지 도 18을 사용하여 설명한다.
우선, 예를 들면 도 7의 (a) 내지 도 10의 (a)에 도시하는 제 1 실시예에 의한 반도체 장치의 제조 방법과 동일하게, 실리콘 기판(10) 위에, 소자 분리막(18), N형 웰(22), P형 웰(24), 게이트 전극(32), 측벽 절연막(38, 40), 불순물 확산 영역(34, 42) 등을 형성한다(도 15의 (a)).
다음으로, 포토 리소 그래피에 의해, N형 트랜지스터 형성 영역을 덮어 P형 트랜지스터 형성 영역을 노출하는 포토 레지스트막(54)을 형성한다.
다음으로, 포토 레지스트막(54), 게이트 전극(32) 및 측벽 절연막(38, 40)을 마스크로서 실리콘 기판(10)을 드라이 에칭하고, 불순물 확산 영역(42) 내의 실리콘 기판(10) 표면에, 깊이 40㎚ 정도의 트렌치(56)를 형성한다(도 15의 (b)).
다음으로, 예를 들면 애싱에 의해, 포토 레지스트막(54)을 제거한다.
다음으로, P형 트랜지스터 형성 영역의 트렌치(56) 내 및 N형 트랜지스터 형 성 영역의 실리콘 기판(10) 위에, 예를 들면 분자선 에피택시 법에 의해, 예를 들면 막 두께 40㎚의 P형의 SiGe막(58)을 선택적으로 성장한다(도 16의 (a)). SiGe막(58)의 성장에는, 원료 가스로서 예를 들면, SiH4, GeH4, H2, HCl, B2H6를 사용하고, 성장 온도를 예를 들면 600℃로 한다. SiGe막(58)의 조성비는, 게르마늄 농도가 15 ∼ 25% 정도, 예를 들면 Si0 .80Ge0 .20(게르마늄 20% 정도 함유)으로 한다.
또한, SiGe막(58)의 게르마늄 농도가 15% 미만에서는, 실리콘과의 격자 정수 차이가 너무 작아, 스트레서로서의 역할을 발휘할 수 없다. 한편, SiGe막(58)의 게르마늄 농도가 25%를 초과하면, 실리콘과의 격자 정수 차이가 너무 커 전위가 발생해버린다. 이러한 관점으로부터, SiGe막(58)의 게르마늄 농도는, 15 ∼ 25%, 더 바람직하게는 15 ∼ 18%로 하는 것이 바람직하다.
다음으로, 전면에, 예를 들면 CVD법에 의해, 예를 들면 막 두께 20㎚의 실리콘 질화막을 퇴적한다.
다음으로, 드라이 에칭에 의해, 실리콘 질화막을 에치백하고, 측벽 절연막(38, 40)이 형성된 게이트 전극(32)의 측벽 부분에, 실리콘 질화막으로 이루어지는 측벽 절연막(50)을 형성한다(도 16의 (b)).
다음으로, 전면에, 예를 들면 CVD법에 의해, 예를 들면 막 두께 40㎚의 실리콘 산화막(52)을 형성한다. 기판 온도는, 예를 들면 530℃ 이하로 한다.
다음으로, 포토 리소 그래피에 의해, P형 트랜지스터 형성 영역을 덮어 N형 트랜지스터 형성 영역을 노출하는 포토 레지스트막(44)을 형성한다.
다음으로, 포토 레지스트막(44)을 마스크로서 실리콘 산화막(52)을 에칭하고, N형 트랜지스터 형성 영역의 실리콘 산화막(52)을 선택적으로 제거한다(도 17의 (a)).
다음으로, 포토 레지스트막(44), 게이트 전극(32) 및 측벽 절연막(38, 40, 50)을 마스크로서 SiGe막(58) 및 실리콘 기판(10)을 드라이 에칭하고, 불순물 확산 영역(34) 내의 실리콘 기판(10) 표면에, 깊이 20㎚ 정도의 트렌치(46)를 형성한다(도 17의 (b)).
다음으로, 예를 들면, 애싱에 의해, 포토 레지스트막(44)을 제거한다.
다음으로, N형 트랜지스터 형성 영역의 트렌치(46) 내에, 예를 들면 분자선 에피택시 법에 의해, 예를 들면 막 두께 15㎚의 안도프의 SiC막(48)을 선택적으로 성장한다(도 18의 (a)). SiC막(48)의 성장에는, 원료 가스로서 예를 들면 SiH3CH3, SiH4, H2, HCl을 사용하고, 성장 온도를 예를 들면 600℃로 한다. SiC막(48)의 조성비는, 탄소 농도가 1 ∼ 3% 정도, 예를 들면, Si0 .98C0 .02(탄소 2% 정도 함유)로 한다.
다음으로, 예를 들면 드라이 에칭에 의해, P형 트랜지스터 형성 영역 위를 덮는 실리콘 산화막(52)을 제거한다.
다음으로, 포토 리소 그래피에 의해, P형 트랜지스터 형성 영역을 덮어 N형 트랜지스터 형성 영역을 노출하는 포토 레지스트막(도시 생략)을 형성 후, 포토 레지스트막, 게이트 전극(32) 및 측벽 절연막(38, 40, 50)을 마스크로서, N형 트랜지 스터 형성 영역의 SiC막(48)에 N형 불순물을 이온 주입한다. 이온 주입 조건은, 예를 들면 이온 종으로서 인 이온을 사용하고, 가속 에너지를 5keV, 주입량을 5×1015㎝-2로 한다.
다음으로, 포토 리소 그래피에 의해, N형 트랜지스터 형성 영역을 덮어 P형 트랜지스터 형성 영역을 노출하는 포토 레지스트막(도시 생략)을 형성 후, 포토 레지스트막, 게이트 전극(32) 및 측벽 절연막(38, 40, 50)을 마스크로서, P형 트랜지스터 형성 영역의 SiGe막(58)에 P형 불순물을 이온 주입한다. 이온 주입 조건은, 예를 들면 이온 종으로서 붕소 이온을 사용하고, 가속 에너지를 3keV, 주입량을 6×1015㎝-2로 한다.
다음으로, 예를 들면 도 13의 (b)에 도시하는 제 1 실시예에 의한 반도체 장치의 제조 방법과 동일하게 하여, 게이트 전극(32) 위, SiC막(48) 위 및 SiGe막(58) 위에, 니켈 실리사이드막(60)을 형성한다(도 18의 (b)).
이렇게 해서, 도 14에 도시하는 본 실시예에 의한 반도체 장치를 형성한다.
이후, 통상의 반도체 장치의 제조 프로세스와 동일하게 하여, 층간 절연막 및 배선층을 반복 형성하여, 반도체 장치를 완성한다.
이렇게, 본 실시예에 의하면, N형 MIS 트랜지스터의 소스/드레인 영역에 SiC막을 매립하는 동시에, 이 SiC막과 채널 영역과의 사이의 실리콘 기판 위에 SiGe막을 형성하므로, 채널 영역 단부에 효과적으로 인장 응력을 인가하는 것이 가능하다. 이에 따라, 채널 영역 단부로부터의 캐리어의 주입 속도를 향상하는 것이 가 능하고, 나아가서는 N형 MIS 트랜지스터의 동작 속도를 향상하는 것이 가능하다.
[제 3 실시예]
본 발명의 제 3 실시예에 의한 반도체 장치 및 그 제조 방법에 대해서 도 19 및 도 20을 사용하여 설명한다. 또한, 도 1 내지 도 18에 도시하는 제 1 및 제 2 실시예에 의한 반도체 장치 및 그 제조 방법과 동일한 구성 요소에는 동일한 부호를 첨부하고 설명을 생략하거나 또는 간결하게 한다.
도 19는 본 실시예에 의한 반도체 장치의 구조를 도시하는 개략 단면도, 도 20은 본 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.
우선, 본 실시예에 의한 반도체 장치의 구조에 대해서 도 19를 사용하여 설명한다.
본 실시예에 의한 반도체 장치는, P형 트랜지스터의 구조가 다른 것 외에는, 도 1에 도시하는 제 1 실시예에 의한 반도체 장치와 동일하다.
P형 트랜지스터 형성 영역의 실리콘 기판(10) 위에는, 게이트 절연막(26)을 통하여 게이트 전극(32)이 형성되어 있다. 게이트 전극(32) 바로 아래의 실리콘 기판(10)의 표면부는, P형 트랜지스터의 채널 영역이 된다. 게이트 전극(32)의 양측의 실리콘 기판(10) 내에는, 불순물 확산 영역(42)이 형성되어 있다. 게이트 전극(32)의 측벽 부분에는, 측벽 절연막(38, 40, 50)이 형성되어 있다. 측벽 절연막(38, 40, 50)에 의해 덮여있지 않은 영역의 실리콘 기판(10) 표면 측에는, SiGe막(58)이 매립되어 있다. 게이트 전극(32) 위 및 SiGe막(58) 위에는, 니켈 실리사이드막(60)이 형성되어 있다. SiGe막(58) 위에 형성된 니켈 실리사이드막(60)은, 측벽 절연막(50) 아래의 실리콘 기판(10) 위에 연장해서 형성되어 있다. 이렇게 하여, P형 트랜지스터 형성 영역에는, 소스/드레인 영역에 SiGe막(58)이 매립되고, SiGe막(58) 위로부터 채널 영역과 SiGe막(58)과의 사이의 실리콘 기판(10) 위에 연장하여 형성된 니켈 실리사이드막(60)을 갖는 P형 트랜지스터가 형성되어 있다.
이렇게, 본 실시예에 의한 반도체 장치의 주된 특징은, SiGe막(58) 위에 형성된 니켈 실리사이드막(60)이, 채널 영역과 SiGe막(58)과의 사이의 실리콘 기판(10) 위까지 연장하여 형성되어 있는 것에 있다.
니켈 실리사이드는, 실리콘보다도 열팽창 계수가 크기 때문에, 400 ∼ 500℃ 정도의 온도에서 형성한 후에 실온까지 강온(降溫) 하면, 실리콘에 대하여 압축 응력을 가하는 스트레서가 된다. 즉, SiGe막(58)과의 사이의 실리콘 기판(10) 위에 연장하여 형성된 니켈 실리사이드막(60)은, 제 1 실시예에 의한 반도체 장치의 P형 트랜지스터에서의 SiC막(48)과 동일한 효과를 갖고, P형 트랜지스터의 캐리어 이동도를 향상하는 것이 가능하다.
다음에, 본 실시예에 의한 반도체 장치의 제조 방법에 대해서 도 2O을 사용하여 설명한다.
우선, 예를 들면 도 7의 (a) 내지 도 12의 (a)에 도시하는 제 1 실시예에 의한 반도체 장치의 제조 방법과 동일하게 하여, 실리콘 기판(10) 위에, 소자 분리막(18), N형 웰(22), P형 웰(24), 게이트 전극(32), 측벽 절연막(38, 40, 50), 불순물 확산 영역(34, 42), SiC막(48), 실리콘 산화막(52), 트렌치(56) 등을 형성한다(도 20의 (a)).
다음으로, 예를 들면 도 12의 (b)에 도시하는 제 1 실시예에 의한 반도체 장치의 제조 방법과 동일하게 하여, P형 트랜지스터 형성 영역의 트렌치(56) 내에, 예를 들면 막 두께 40㎚의 P형의 SiGe막(58)을 선택적으로 성장한다. 이때, SiC막(48)의 트렌치(56) 측의 측면부가 완전하게 덮여지지 않도록, SiGe막(58)의 성장막 두께를 적당하게 설정한다(도 20의 (b)).
다음으로, 포토 리소 그래피에 의해, P형 트랜지스터 형성 영역을 덮어 N형 트랜지스터 형성 영역을 노출하는 포토 레지스트막(도시 생략)을 형성 후, 포토 레지스트막, 게이트 전극(32) 및 측벽 절연막(38, 40, 50)을 마스크로서, N형 트랜지스터 형성 영역의 SiC막(48)에 N형 불순물을 이온 주입한다. 이온 주입 조건은, 예를 들면 이온 종으로서 인 이온을 사용하고, 가속 에너지를 5keV, 주입량을 5×1O15㎝-2으로 한다.
다음으로, 포토 리소 그래피에 의해, N형 트랜지스터 형성 영역을 덮어 P형 트랜지스터 형성 영역을 노출하는 포토 레지스트막(도시 생략)을 형성 후, 포토 레지스트막, 게이트 전극(32) 및 측벽 절연막(38, 40, 50)을 마스크로서, P형 트랜지스터 형성 영역의 SiGe막(58)에 P형 불순물을 이온 주입한다. 이온 주입 조건은, 예를 들면 이온 종으로서 붕소를 사용하고, 가속 에너지를 3keV, 주입량을 6×1O15㎝-2으로 한다.
다음으로, 예를 들면 1000℃ 정도의 단시간 어닐을 행하고, SiC막(48) 및 SiGe막(58)에 도입한 불순물을 활성화한다.
다음으로, 예를 들면 드라이 에칭에 의해, N형 트랜지스터 형성 영역 위를 덮는 실리콘 산화막(52)과, 게이트 전극(32) 위를 덮는 실리콘 질화막(30)을 제거한다.
다음으로, 예를 들면 도 13의 (b)에 도시하는 제 1 실시예에 의한 반도체 장치의 제조 방법과 동일하게 하여, 게이트 전극(32) 위, SiC막(48) 위 및 SiGe막(58) 위에, 니켈 실리사이드막(60)을 형성한다. 이때, P형 트랜지스터 형성 영역에서는, SiC막(48)의 트렌치(56) 측의 측면부가 노출하고 있기 때문에, 실리 사이드화 반응은 SiGe막(58)뿐만 아니라 SiC막(48)에서도 생긴다. 이 결과, 측벽 절연막(50) 아래의 SiC막(48)은 니켈 실리사이드막(60)으로 치환되고, 채널 영역과 SiGe막(58)과의 사이의 실리콘 기판(10) 위로 연장하는 니켈 실리사이드막(60)을 형성하는 것이 가능하다(도 20의 (c)).
이렇게 하여, 도 19에 도시하는 본 실시예에 의한 반도체 장치를 형성한다.
이후, 통상의 반도체 장치의 제조 프로세스와 동일하게 하여, 층간 절연막 및 배선층을 반복 형성하여, 반도체 장치를 완성한다.
이렇게, P형 MIS 트랜지스터의 소스/드레인 영역에 SiGe막을 매립함과 동시에, 이 SiGe막과 채널 영역과의 사이의 실리콘 기판 위에, 실리콘 격자에 압축 응력을 야기하는 금속 실리사이드막을 형성하므로, 채널 영역 단부에 효과적으로 압축 응력을 인가하는 것이 가능하다. 이에 따라, 채널 영역 단부로부터의 캐리어의 주입 속도를 향상하는 것이 가능하고, 나아가서는 P형 MIS 트랜지스터의 동작 속도를 향상하는 것이 가능하다.
[제 4 실시예]
본 발명의 제 4 실시예에 의한 반도체 장치 및 그 제조 방법에 대해서 도 21을 사용하여 설명한다. 또한, 도 1 내지 도 20에 도시하는 제 1 내지 제 3 실시예에 의한 반도체 장치 및 그 제조 방법과 동일의 구성 요소에는 동일한 부호를 첨부하고 설명을 생략하거나 또는 간결하게 한다.
도 21은 본 실시예에 의한 반도체 장치의 구조를 도시하는 개략 단면도이다.
본 실시예에 의한 반도체 장치는, 도 21에 도시하는 바와 같이, 게이트 전극(32)의 측벽 부분에 측벽 절연막(38)이 형성되어 있지 않은 점이 다른 것 외에는, 도 14에 도시하는 제 2 실시예에 의한 반도체 장치와 동일하다.
이렇게 하여 반도체 장치를 구성함으로써, 실리콘 질화막으로 이루어지는 측벽 절연막(40)은, 채널 영역과 SiGe막(58)과의 사이의 실리콘 기판(10)의 표면에 접하여 형성되도록 된다.
실리콘 산화막은 그 성막 조건에 의해, 실리콘에 대하여 압축 응력을 인가하는 스트레서로도, 인장 응력을 인가하는 스트레서로도 된다. 따라서, 측벽 절연막(40)을 구성하는 실리콘 질화막을, 실리콘에 대하여 압축 응력을 인가하는 스트레서가 되는 조건으로 성막함으로써, 측벽 절연막(40)에, 제 1 실시예에 의한 반도체 장치의 P형 트랜지스터에서의 SiC막(48)과 동일한 효과를 부여하는 것이 가능하고, P형 트랜지스터의 캐리어 이동도를 향상하는 것이 가능하다.
본 실시예에 의한 반도체 장치의 제조 방법은, 측벽 절연막(38)을 형성하지 않는 점이 다른 것 외에는, 제 2 실시예에 의한 반도체 장치의 제조 방법과 동일하 다.
실리콘에 대하여 압축 응력을 인가하는 스트레서가 되는 실리콘 질화막의 성막 조건은, 예를 들면 플라스마 CVD법에 의해, 예를 들면 원료 가스로서 SiH4, N2를 사용하고, RF 파워를 300 ~ 400W, 진공도를 300 Torr로 하여 성막을 행함으로써 형성하는 것이 가능하다.
이렇게, P형 MIS 트랜지스터의 소스/드레인 영역에 SiGe막을 매립함과 동시에, 이 SiGe막과 채널 영역과의 사이의 실리콘 기판 위에, 실리콘 격자에 압축 응력을 야기하는 실리콘 질화막을 형성하므로, 채널 영역 단부에 효과적으로 압축 응력을 인가하는 것이 가능하다. 이에 따라, 채널 영역 단부로부터의 캐리어의 주입 속도를 향상하는 것이 가능하고, 나아가서는 P형 MIS 트랜지스터의 동작 속도를 향상하는 것이 가능하다.
[변형 실시예]
본 발명은 상기 실시예에 한정되지 않고 각각의 변형이 가능하다.
예를 들면, 상기 실시예에서는 P형 트랜지스터의 소스/드레인 영역에 매립하는 반도체 재료를 SiGe로 했지만, SiGe 이외의 반도체 재료를 매립해도 좋다. P형 트랜지스터의 소스/드레인 영역에 매립하는 반도체 재료는, 기판의 구성 재료인 실리콘보다도 격자 정수가 크고, 기판에 대하여 에피택시 성장 가능한 재료이며, SiGe 외, SiSn 등을 적용하는 것이 가능하다. 이 반도체 재료의 조성비는, 소망의 이동도 실현을 위해 필요한 응력을 기판에 인가할 수 있는 동시에, 성장의 때에 전 위가 발생하지 않는 범위에서, 적당하게 선택할 수 있다.
또한, 상기 제 1 및 제 2 실시예에서는 제조 공정의 합리화를 고려하여, P형 트랜지스터의 채널 영역과 SiGe막과의 사이의 실리콘 기판 위에 형성하는 SiC막과, N형 트랜지스터의 소스/드레인 영역에 매립하는 SiC막을 동시에 형성하는 예(제 1 실시예)와, N형 트랜지스터의 채널 영역과 SiC막과의 사이의 실리콘 기판 위에 형성하는 SiGe막과, P형 트랜지스터의 소스/드레인 영역에 매립하는 SiGe막을 동시에 형성하는 예(제 2 실시예)를 도시했지만, N형 트랜지스터와 P형 트랜지스터를 각각 별개로 제조해도 좋다.
예를 들면, P형 트랜지스터를 제 1 실시예에 의한 반도체 장치의 제조 방법에 의해 제조하고, N형 트랜지스터를 제 2 실시예에 의한 반도체 장치의 제조 방법에 의해 제조하도록 하여도 좋다. 또한, N형 트랜지스터를 제 2 실시예에 의한 반도체 장치의 제조 방법에 의해 제조하고, P형 트랜지스터를 제 3 또는 제 4 실시예에 의한 반도체 장치의 제조 방법에 의해 제조하도록 하여도 좋다. N형 트랜지스터의 구조와 P형 트랜지스터의 구조는 임의로 조합시킬 수 있다.
또한, 제 1 실시예에 의한 반도체 장치에서, 측벽 절연막(5O)을, 실리콘에 대하여 인장 응력을 인가하는 스트레서가 되는 실리콘 질화막에 의해 구성하도록 하여도 좋다. 이에 따라, 제 4 실시예의 P형 트랜지스터와 동일하게, 제 1 실시예의 N형 트랜지스터에 관해서도, SiC막(48)과 채널 영역과의 사이의 실리콘 기판(10) 위에, 실리콘 격자에 인장 응력을 야기하는 측벽 절연막(50)을 형성하는 것이 가능하고, N형 MIS 트랜지스터의 동작 속도를 향상하는 것이 가능하다.
실리콘에 대하여 인장 응력을 인가하는 스트레서가 되는 실리콘 질화막은 예를 들면, 플라스마 CVD법에 의해, 예를 들면 원료 가스로서 SiH4, NH4, N2를 사용하고, RF 파워를 300 ~ 400W, 진공도를 300 Torr로 하여 성막을 행함으로써 형성하는 것이 가능하다.
또한, 상기 제 1 내지 제 4 실시예에서는, 게이트 전극 위 및 소스/드레인 영역 위의 쌍방에 니켈 실리사이드막을 형성했지만, 게이트 전극 위의 니켈 실리사이드막에 관해서는, 반드시 형성할 필요는 없다. 또한, 상기 제 1, 제 2, 제 4 실시예에 대해서는, 소스/드레인 영역 위의 니켈 실리사이드막에 관해서도, 반드시 형성할 필요는 없다.
또한, 상기 실시예에서는, 게이트 전극(32) 위 및 소스/드레인 영역 위에 형성하는 실리사이드막을 니켈 실리사이드막(60)으로 했지만, 실리콘보다도 열팽창 계수가 높은 금속 실리사이드 재료이면, 니켈 실리사이드 이외의 다른 금속 실리사이드 재료를 적용하는 것도 가능하다. 니켈 실리사이드 이외의 금속 실리사이드 재료로서는, 예를 들면, 코발트 실리사이드, 티탄 실리사이드, 텅스텐 실리사이드 등을 적용하는 것이 가능하다.
또한, 상기 실시예에서는, 기판으로서 실리콘 기판을 사용한 경우를 예로 설명했지만, 다른 반도체 기판을 사용한 경우에도 본 발명을 적용하는 것이 가능하다. 이 경우, 소스/드레인 영역에 매립하는 반도체 영역의 구성 재료나, 채널 영역과 매립 반도체 영역과의 사이의 반도체 기판 위에 형성하는 스트레서막은, 상기 실시예에 기재한 것과 같은 기판 재료의 격자 정수와의 관계 등에 의거하여 적당하게 선택하는 것이 가능하다.
본 발명에 의한 반도체 장치 및 그 제조 방법은, MIS 트랜지스터의 채널 영역 단부에서의 캐리어의 주입 속도를 효과적으로 증가하는 것이 가능하며, 더욱 고속화가 요구되는 반도체 장치의 성능을 향상하는데 지극히 유용하다.

Claims (18)

  1. 채널 영역을 갖는 실리콘 기판과,
    상기 실리콘 기판의 상기 채널 영역 위에, 게이트 절연막을 통하여 형성된 게이트 전극과,
    상기 게이트 전극의 양측의 상기 실리콘 기판의 표면 측에 각각 매립되어, 상기 실리콘 기판에, 상기 실리콘 기판의 표면에 평행한 제 1 방향의 응력을 인가하는 한 쌍의 매립 반도체 영역과,
    상기 채널 영역과 상기 한 쌍의 매립 반도체 영역과의 사이의 상기 실리콘 기판 위에, 상기 실리콘 기판에 접하여 각각 형성되고, 상기 실리콘 기판에, 상기 제 1 방향과는 반대 방향의 제 2 방향의 응력을 인가하는 스트레서(stressor)막을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 매립 반도체 영역은, 실리콘보다도 격자 정수가 큰 제 1 반도체 재료에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 반도체 재료는 SiGe인 것을 특징으로 하는 반도체 장치.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 스트레서막(stressor film)은 실리콘보다도 격자 정수가 작은 제 2 반도체 재료에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 2 반도체 재료는 SiC인 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 매립 반도체 영역은 실리콘보다도 격자 정수가 작은 제 1 반도체 재료에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 1 반도체 재료는 SiC인 것을 특징으로 하는 반도체 장치.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 스트레서막은 실리콘보다도 격자 정수가 큰 제 2 반도체 재료에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 2 반도체 재료는 SiGe인 것을 특징으로 하는 반도체 장치.
  10. 실리콘 기판 위에, 게이트 절연막을 통하여 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 한 쌍의 측벽 부분에, 제 1 측벽 절연막을 형성하는 공정과,
    상기 게이트 전극 및 상기 제 1 측벽 절연막에 의해 덮여있지 않은 영역의 상기 실리콘 기판 위에, 상기 실리콘 기판에 대하여, 상기 실리콘 기판의 표면에 평행한 제 1 방향의 응력을 인가하는 제 1 반도체층을 형성하는 공정과,
    상기 제 1 측벽 절연막이 형성된 상기 게이트 전극의 한 쌍의 측벽 부분에, 제 2 측벽 절연막을 형성하는 공정과,
    상기 게이트 전극, 상기 제 1 측벽 절연막, 및 상기 제 2 측벽 절연막을 마스크로 하여 상기 제 1 반도체층 및 상기 실리콘 기판을 에칭하고, 상기 제 2 측벽 절연막에 의해 덮여있지 않은 영역의 상기 제 1 반도체층을 제거하는 동시에, 상기 실리콘 기판에 트렌치(trench)를 형성하는 공정과,
    상기 트렌치 내에, 상기 실리콘 기판에 대하여, 상기 제 1 방향과는 반대 방향의 제 2 방향의 응력을 인가하는 제 2 반도체층을 매립하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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