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JP2010118621A - 半導体装置及びその製造方法 - Google Patents

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聖康 田中
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Abstract

【課題】結晶歪技術を使用した高性能なＦＥＴを提供する。
【解決手段】半導体装置１は、チャネル方向に沿って延在する立体構造と、この立体構造の第１の側面に作用する残留応力を有するストレス膜１６Ｓａと、この立体構造の第２の側面に形成されたゲート絶縁膜１９ａと、立体構造をゲート絶縁膜１９ａを介して被覆するとともに第１および第２の側面が対向する方向に沿って延在するゲート電極１０Ｐと、を備える。立体構造はソース電極１３Ｓａとドレイン電極１３Ｄａとの間にチャネル領域１３Ｑａを有する。
【選択図】図１

Description

本発明は、電界効果トランジスタ（ＦＥＴ：Field-Effect Transistor）を含む半導体装置およびその製造方法に関し、特に、チャネル領域に結晶歪みを付与するＭＩＳ（Metal-Insulator-Semiconductor）構造を有するＦＥＴを含む半導体装置およびその製造方法に関する。
ＭＩＳ構造を有するＦＥＴの典型的な構造の１つにプレーナー型構造が知られている。プレーナー型構造は、ソース領域、ドレイン領域およびチャネル領域が略平面的に配置された構造である。近年の素子の微細化の進行に伴い、従来のプレーナー型構造には、不純物濃度の高濃度化による移動度の低下や、サリサイドプロセスによる浅接合化に伴う接合リーク電流の増加が問題となっている。これらの問題への対策として、いくつかの素子構造が提案されており、その１つがフィン（Ｆｉｎ）構造である。
フィン構造を有するＦＥＴ（以下「フィン型ＦＥＴ」と呼ぶ。）は、半導体基板をエッチングしてフィン状の立体構造に加工し、この立体構造の側面をＭＩＳ型ＦＥＴにおけるチャネルとして用いる構造を有する。フィン型ＦＥＴの構造は、近年ではダブル・ゲート構造やトライ・ゲート構造といった素子構造の総称である。なお、ダブル・ゲート構造は、ゲート電極が立体構造の両側の２側面にそれぞれ形成された構造を意味し、トライ・ゲート構造は、ゲート電極が立体構造の両側の２側面および上面にそれぞれ形成された構造を意味する。
フィン型ＦＥＴは、非特許文献１に示されるように、チャネル領域を薄くすることで浅接合化による短チャネル効果の抑制を可能とするものである。また、フィン型ＦＥＴは、チャネル領域の不純物濃度を低濃度化できる構造を有するのでキャリアの移動度を容易に制御でき、さらに、半導体基板中の空乏層幅の増加を抑制できるため、サブスレショルド特性が改善するといった特徴を有する。このような特徴により、スタンバイ消費電力が低下し、かつ、スイッチング速度を向上させることができる。
さらに、チャネル領域を構成する結晶基板に外部から歪みを導入することで、キャリアの移動度が向上し、素子の電流駆動能力を高められるといった、いわゆる結晶歪技術が報告されている。この種の結晶歪技術に関する先行技術文献としては、たとえば、特許文献１（特開２００５−０１９９７０号公報）や特許文献２（特開２００７−２９４７５７号公報）が挙げられる。特許文献１は、ｐ型のフィン型ＦＥＴでは、ＳｉＣ結晶からなる立体構造（シードＦｉｎ）が形成され、ｎ型のフィン型ＦＥＴでは、ＳｉＧｅ結晶からなる立体構造（シードＦｉｎ）が形成されることを開示している。このシードＦｉｎの表面にＳｉ結晶をエピタキシャル成長することでチャネル領域を形成することで、チャネル領域のシリコン結晶にそれぞれ圧縮、引張りの結晶歪を与え、性能を向上させる技術が提案されている。一方、特許文献２は、ゲート電極によりチャネル領域のシリコン結晶に歪みが与えられる技術を提案している。
D. Hisamoto, et al., IEEE Transactions on Electron Devices, Vol. 47, No. 12, pp. 2320-2325 (2000). 特開２００５−０１９９７０号公報 特開２００７−２９４７５７号公報
しかしながら、先行技術文献に開示されている構造は、ＣＭＯＳ（相補型金属酸化膜半導体素子）に結晶歪技術を適用する点で適した構造とはいえない。ＣＭＯＳを製造するには、少なくともｎ型とｐ型のフィン型ＦＥＴを集積化する必要がある。ｎ型のフィン型ＦＥＴはソース電極からドレイン電極間を流れる電流の担い手、いわゆるキャリアは電子である。ｐ型フィン型ＦＥＴでは、その担い手は正孔である。
結晶歪技術によりシリコン結晶に結晶歪みを導入した場合、キャリアの移動度を向上させる結晶歪みの方向は、電子と正孔とで異なる。たとえば、チャネル平面に対し、電子については引張歪みの１軸方向の応力を与え、正孔については圧縮歪みの２軸方向の応力を与えることで、移動度はそれぞれ向上する。あるいは、少なくとも、電流が流れる一軸方向に、引張歪みまたは圧縮歪みの応力を与える必要がある。よって、ＣＭＯＳにおいて十分な性能の向上を達成するには、異なる結晶歪みを同一基板上に集積化する必要がある。
特許文献１に開示されている技術では、ＣＭＯＳを製造するために、ＳｉＣ結晶とＳｉＧｅ結晶とが同一基板上に形成される。しかしながら、ＳｉＣ結晶とＳｉＧｅ結晶とでは結晶格子のミスマッチが大きいので、たとえエピタキシャル技術を用いたとしても、同一基板上にＳｉＣ結晶とＳｉＧｅ結晶とを結晶成長させて高性能のＣＭＯＳを作製することは困難であった。
一方、特許文献２に開示されている技術では、ＣＭＯＳを製造するために、ｎ型のＭＩＳ型ＦＥＴとｐ型のＭＩＳ型ＦＥＴとでそれぞれ歪みの異なる２種類のゲート電極を形成する必要がある。また、これらゲート電極をそれぞれ形成するための２回の製造工程が必要である。ところが、１回目の製造工程で一方のゲート電極を形成すると、２回目の製造工程で他方のゲート電極を形成すべき領域の半導体基板は、１回目の製造工程の際にエッチングダメージを受けている可能性が高い。それ故、ゲート絶縁膜の信頼性の低下といった不具合が生じるおそれがある。また、製造工程が複雑となる点も問題といえる。
本発明によれば、基板と、前記基板の主面上に形成されており、前記基板の面内方向と並行なチャネル方向と交差する方向に互いに対向する第１および第２の側面を有し前記チャネル方向に沿って延在する立体構造と、前記第１の側面に形成され、当該第１の側面に作用する残留応力を有するストレス膜と、前記第２の側面に形成されたゲート絶縁膜と、前記立体構造のうち少なくとも前記第２の側面を前記ゲート絶縁膜を介して被覆するとともに前記第１および第２の側面が対向する方向に沿って延在するゲート電極と、を備えた半導体装置が提供される。前記立体構造は、前記ゲート電極の前記チャネル方向における両側でそれぞれソース電極およびドレイン電極を有するとともに前記ソース電極と前記ドレイン電極との間にチャネル領域を有するものである。
また、半導体層を上部に有する基板の当該半導体層をエッチングして第１の側面を有する段差構造を形成する工程と、前記段差構造の上面と前記第１の側面とにパターニングされたストレス膜を形成する工程と、前記段差構造に対して前記ストレス膜をエッチングマスクとしたエッチングを実行して前記第１の側面と対向する第２の側面を形成することにより、前記第１および第２の側面を有するとともに前記基板の面内方向と並行なチャネル方向に沿って延在する立体構造を形成する工程と、前記第２の側面にゲート絶縁膜を形成する工程と、前記立体構造のうち少なくとも前記第２の側面を前記ゲート絶縁膜を介して被覆するとともに前記第１および第２の側面が対向する方向に沿って延在するゲート電極を形成する工程と、を備えた半導体装置の製造方法（第１の製造方法）が提供される。この製造方法においては、前記ストレス膜は、前記第１の側面に作用する残留応力を有しており、前記立体構造は、前記ゲート電極の前記チャネル方向における両側でそれぞれソース電極およびドレイン電極を有するとともに前記ソース電極と前記ドレイン電極との間にチャネル領域を有するものである。
さらに、半導体層を上部に有する基板の当該半導体層上にパターニングされたマスク層を形成する工程と、前記半導体層に対して前記マスク層をエッチングマスクとしたエッチングを実行して第１の側面を有する段差構造を形成する工程と、前記第１の側面にストレス膜を形成する工程と、前記第１の側面を被覆するようにパターニングされたレジスト膜を形成する工程と、前記段差構造と前記マスク層とからなる積層体に対して前記レジスト膜をエッチングマスクとしたエッチングを実行して前記第１の側面と対向する第２の側面を形成することにより、前記第１および第２の側面を有するとともに前記基板の面内方向と並行なチャネル方向に沿って延在する立体構造を形成する工程と、前記第２の側面にゲート絶縁膜を形成する工程と、前記立体構造のうち少なくとも前記第２の側面を前記ゲート絶縁膜を介して被覆するとともに前記第１および第２の側面が対向する方向に沿って延在するゲート電極を形成する工程と、を備えた半導体装置の製造方法（第２の製造方法）が提供される。この製造方法においては、前記ストレス膜は、前記第１の側面に作用する残留応力を有しており、前記立体構造は、前記ゲート電極の前記チャネル方向における両側でそれぞれソース電極およびドレイン電極を有するとともに前記ソース電極と前記ドレイン電極との間にチャネル領域を有するものである。
上述の通り、本発明による半導体装置は、チャネル領域を含む立体構造の第１の側面に作用する残留応力を有するストレス膜と、この立体構造において第１の側面と対向する第２の側面にゲート絶縁膜を介して形成されたゲート電極とを有する。これにより、チャネル領域に結晶歪みが導入されるので、チャネル領域を流れるキャリアの移動度の向上が可能となる。また、ｎ型ＦＥＴとｐ型ＦＥＴに関わりなく、ＭＩＳ構造のチャネル領域に結晶歪みを容易に導入することが可能である。したがって、高い電流駆動能力を有するＭＩＳ構造を作製できるとともに、高い電流駆動能力を有するＣＭＯＳ構造の作製が可能となる。
本発明による半導体装置の第１の製造方法は、段差構造の上面と第１の側面とにパターニングされたストレス膜を形成した後、この段差構造に対してストレス膜をエッチングマスクとしたエッチングを実行して第１の側面と対向する第２の側面を形成し、これにより、前記第１および第２の側面を有するとともにチャネル方向に沿って延在する立体構造を形成する。この立体構造の第２の側面にゲート絶縁膜とゲート電極とが形成される。それ故、立体構造の一部としてのチャネル領域を自己整合的（セルフアライン）に形成できるので、チャネル領域を高精度に位置決めすることができる。したがって、微細構造を有するように上記半導体装置を製造することが可能である。
本発明による半導体装置の第２の製造方法は、段差構造の側面にストレス膜を形成した後、パターニングされたレジスト膜（レジストパターン）を用いたエッチングにより段差構造を加工して立体構造を形成する。この立体構造の他の側面にゲート絶縁膜とゲート電極とが形成される。したがって、少ない工程数で上記半導体装置を製造することが可能である。
以下、本発明に係る実施の形態について図面を参照しつつ説明する。
（第１の実施形態）
図１（Ａ）は、本発明に係る第１の実施形態の半導体装置１の断面構造の一部を概略的に示す図であり、図１（Ｂ）は、この半導体装置１の主要構造の上面図を概略的に示す図である。図１（Ａ）は、図１（Ｂ）の半導体装置１のＮ１−Ｎ２線に沿った断面を表している。ただし、説明の便宜上、図１（Ｂ）には、絶縁膜２２は示されていない。
図１（Ａ）の断面図に示されるように、半導体装置１は、支持基板１１と、この支持基板１１の主面上に酸化膜１２Ｑを介して形成されたチャネル領域１３Ｑａ，１３Ｑｂを有する。これらチャネル領域１３Ｑａ，１３Ｑｂの各々はフィン状の立体構造を構成しており、各立体構造は、チャネル方向（図面に垂直な方向）に沿って延在している。一方のチャネル領域１３Ｑａを構成する立体構造は、支持基板１１の面内方向に並行なチャネル方向（図面に垂直な方向）と交差する方向に互いに対向する２つの側面を有しており、一方の側面にはストレス膜１６Ｓａが形成され、他方の側面にはゲート酸化膜１９ａが形成されている。他方のチャネル領域１３Ｑｂを構成する立体構造も、支持基板１１の面内方向に並行なチャネル方向（図面に垂直な方向）と交差する方向に互いに対向する２つの側面を有しており、一方の側面にはストレス膜１６Ｓｂが形成され、他方の側面にはゲート酸化膜１９ｂが形成されている。また、チャネル領域１３Ｑａ，１３Ｑｂの上面にも、それぞれ、ストレス膜１６Ｕａ，１６Ｕｂが形成されている。
ストレス膜１６Ｓａ，１６Ｓｂは、それぞれ、立体構造の側面に作用する残留応力を有している。ストレス膜１６Ｓａ，１６Ｓｂと同様に、ストレス膜１６Ｕａ，１６Ｕｂも、それぞれ立体構造の上面に作用する残留応力を有する。ストレス膜１６Ｓａ，１６Ｓｂ，１６Ｕａ，１６Ｕｂの残留応力は、立体構造の表面に対して当該表面の面内方向への引張歪み、あるいは圧縮歪みを付与してチャネル領域１３Ｑａ，１３Ｑｂに結晶歪みを生じさせる。この結晶歪みにより、チャネル領域１３Ｑａ，１３Ｑｂにおけるキャリアの移動度を向上させることができる。ｎ型ＦＥＴの半導体装置１を構成する場合、ストレス膜１６Ｓａ，１６Ｓｂ，１６Ｕａ，１６Ｕｂは、立体構造の表面に引張歪みを生じさせるように成膜され、ｐ型ＦＥＴの半導体装置１を構成する場合は、ストレス膜１６Ｓａ，１６Ｓｂ，１６Ｕａ，１６Ｕｂは、立体構造の表面に圧縮歪みを生じさせるように成膜される。
ゲート電極１０Ｐは、図１（Ａ），（Ｂ）に示されるように立体構造の両側面が互いに対向する方向に沿って延在するように連続的に形成されている。図１（Ａ）に示されるように、ゲート電極１０Ｐは、ゲート酸化膜１９ａを介してチャネル領域１３Ｑａを被覆するとともにゲート酸化膜１９ｂを介してチャネル領域１３Ｑｂを被覆している。
図１（Ａ）に示されるようにゲート電極１０Ｐの下方にチャネル領域１３Ｑａ，１３Ｑｂが形成されており、このゲート電極１０Ｐのチャネル方向における両側の一方には、図１（Ｂ）に示されるようにソース電極１３Ｓａ，１３Ｓｂが形成され、当該両側の他方にはドレイン電極１３Ｄａ，１３Ｄｂが形成されている。チャネル領域１３Ｑａ、ソース電極１３Ｓａおよびドレイン電極１３Ｄａは一方の立体構造を構成しており、チャネル領域１３Ｑｂ、ソース電極１３Ｓｂおよびドレイン電極１３Ｄｂは他方の立体構造を構成する。
図１（Ｂ）に示されるように、ストレス膜１６Ｕａは、ソース電極１３Ｓａとドレイン電極１３Ｄａとを構成する一方の立体構造の上面に延在し、ストレス膜１６Ｕｂは、ソース電極１３Ｓｂとドレイン電極１３Ｄｂとを構成する他方の立体構造の上面に延在している。また、ストレス膜１６Ｓａは、ソース電極１３Ｓａとドレイン電極１３Ｄａとを構成する一方の立体構造の側面に延在し、ストレス膜１６Ｓｂは、ソース電極１３Ｓｂとドレイン電極１３Ｄｂとを構成する他方の立体構造の側面に延在している。よって、ストレス膜１６Ｕａ，１６Ｓａは、キャリアが移動し得る領域全体に亘って一方の立体構造に結晶歪みを起こすように成膜され、ストレス膜１６Ｕｂ，１６Ｓｂは、キャリアが移動し得る領域全体に亘って他方の立体構造に結晶歪みを起こすように成膜されている。
ストレス膜１６Ｓａ，１６Ｕａ，１６Ｓｂ，１６Ｕｂとしては、たとえば、シリコン窒化膜やシリコン酸化膜が挙げられる。成膜条件を変えることでストレス膜１６Ｓａ，１６Ｕａ，１６Ｓｂ，１６Ｕｂの残留応力を制御することが可能である。シリコン結晶の立体構造に引張歪みを与えるストレス膜としては、たとえば、減圧化学気相成長法（ＬＰＣＶＤ法）を用いて、７００℃乃至８００℃の範囲内の温度で、シランガスとアンモニアガスの雰囲気下で成膜されたシリコン窒化膜を使用できる。一方、当該立体構造に圧縮歪みを与えるストレス膜としては、熱酸化法によるシリコン酸化膜、または、ＬＰＣＶＤ法を用いて８５０℃乃至９００℃の範囲内の温度でジシランガスと一酸化二窒素ガスの雰囲気で成膜されたシリコン酸化膜を使用することができる。あるいは、プラズマ化学気相成長法（ＰＥＣＶＤ法）や原子層堆積法（ＡＬＤ法）を用いて、たとえば６００℃以下の温度条件で成膜された、水素の含有濃度が１５ａｔｏｍ％以上、好適には２０ａｔｏｍ％〜２５ａｔｏｍ％のシリコン窒化膜を使用してもよい。
そして、上記した素子構造を被覆する絶縁膜２２が形成されている。この絶縁膜２２を貫通するスルーホールに、ゲート電極１０Ｐに達するコンタクトプラグ２５が埋め込まれている。また、図１（Ｂ）に示されるように、ソース電極１３Ｓａに接続されたコンタクトプラグ２３Ｓが、ドレイン電極１３Ｄａに接続されたコンタクトプラグ２３Ｄが、ソース電極１３Ｓｂに接続されたコンタクトプラグ２４Ｓが、ドレイン電極１３Ｄｂに接続されたコンタクトプラグ２４Ｄが、それぞれ、絶縁膜２２に埋め込まれている。
上記構造を有する半導体装置１の好適な製造方法を以下に説明する。図２（Ａ）〜図１４（Ｂ）は、図１（Ａ）のストレス膜１６Ｓａ，１６Ｕａ，１６Ｓｂ，１６Ｕｂとして、ＬＰＣＶＤ法で成膜されたシリコン窒化膜を有する半導体装置１の製造工程を概略的に示す図である。ストレス膜１６Ｓａ，１６Ｕａ，１６Ｓｂ，１６Ｕｂは、チャネル領域１３Ｑａ，１３Ｑｂに引張歪みを与える残留応力を有する。この製造工程では、ｎ型ＦＥＴの製造が想定されている。図２（Ａ）は、図２（Ｂ）の上面図に示される構造のＡ１−Ａ２線に沿った断面図を、図３（Ａ）は、図３（Ｂ）の上面図に示される構造のＢ１−Ｂ２線に沿った断面図を、図４（Ａ）は、図４（Ｂ）の上面図に示される構造のＣ１−Ｃ２線に沿った断面図を、図５（Ａ）は、図５（Ｂ）の上面図に示される構造のＤ１−Ｄ２線に沿った断面図を、図６（Ａ）は、図６（Ｂ）の上面図に示される構造のＥ１−Ｅ２線に沿った断面図を、図７（Ａ）は、図７（Ｂ）の上面図に示される構造のＦ１−Ｆ２線に沿った断面図を、図８（Ａ）は、図８（Ｂ）の上面図に示される構造のＧ１−Ｇ２線に沿った断面図を、図９（Ａ）は、図９（Ｂ）の上面図に示される構造のＨ１−Ｈ２線に沿った断面図を、図１０（Ａ）は、図１０（Ｂ）の上面図に示される構造のＩ１−Ｉ２線に沿った断面図を、図１１（Ａ）は、図１１（Ｂ）の上面図に示される構造のＪ１−Ｊ２線に沿った断面図を、図１２（Ａ）は、図１２（Ｂ）の上面図に示される構造のＫ１−Ｋ２線に沿った断面図を、図１３（Ａ）は、図１３（Ｂ）の上面図に示される構造のＬ１−Ｌ２線に沿った断面図を、図１４（Ａ）は、図１４（Ｂ）の上面図に示される構造のＭ１−Ｍ２線に沿った断面図を、それぞれ表す図である。
先ず、図２（Ａ）の断面図に示されるように、半導体材料からなる支持基板１１、埋め込み酸化膜（ＢＯＸ膜：Buried-OXide film）１２およびＳＯＩ（Silicon On Insulator）層１３が積層された構造を有するＳＯＩ基板を用意する。
次に、図３（Ａ）の断面図に示されるように、ＳＯＩ層１３上にＬＰＣＶＤ法を用いてシリコン酸化膜からなるマスク層１４を堆積する。ＢＯＸ膜１２の厚みは、たとえば５００ｎｍ、ＳＯＩ層１３の厚みは、たとえば２００ｎｍ、マスク層１４の厚みは、たとえば、１００ｎｍとすればよい。
次に、ＳＯＩ層１３上にレジスト膜を塗布し、リソグラフィ技術を用いて、このレジスト膜のうち立体構造（フィン）と立体構造との間の対応する領域を加工する。この結果、図４（Ａ）に示されるように、開口部１５ａを有しパターンニングされたレジスト膜１５が形成される。続いて、マスク層１４およびＳＯＩ層１３に対し、レジスト膜１５をエッチングマスクとしたドライエッチングを実行してマスク層１４およびＳＯＩ層１３を加工して溝を形成する。その後、レジスト膜１５を除去する。この結果、図５（Ａ）に示されるような２つの段差構造を有するシリコン層１３Ｐａ，１３Ｐｂとマスク層１４Ｐとが形成される。溝の幅は、たとえば約１５０ｎｍに調整される。
続いて、希弗酸（ＤＨＦ）を用いて図５のマスク層１４Ｐを選択的にたとえば２０ｎｍ程度エッチングし、溝の側壁近傍のシリコン層１３Ｐａ，１３Ｐｂの一部表面を露出させる（図６（Ａ），（Ｂ））。露出した一部表面の幅（横方向の幅）は、ＤＨＦでマスク層１４Ｐをエッチングした量とほぼ同じ２０ｎｍとなる。同時に、ＢＯＸ膜１２もエッチングされて図６（Ａ）の凹部を有するシリコン層１２Ｐが形成されるが、ＢＯＸ膜１２は十分厚いため、エッチングの結果、支持基板１１は露出しない。
続いて、ＬＰＣＶＤ技術を用いて、図６の素子上にストレス膜１６をコンフォーマルに堆積する（図７（Ａ），（Ｂ））。ここで、ストレス膜１６の厚みは、前述のＤＨＦを用いたマスク層１４Ｐのエッチング量の２０ｎｍより厚い、たとえば、５０ｎｍ程度に調整すればよい。ストレス膜１６としては、チャネル領域に引張応力を付与するように、高温で成膜されたシリコン窒化膜を使用すればよい。ストレス膜１６の厚みを、図５のマスク層１４Ｐに対するエッチング量である２０ｎｍよりも厚くする理由は、後の製造工程（図１１（Ａ））でストレス膜をエッチングマスクとしたエッチングが実行される際に、ストレス膜が後退して立体構造（フィン）の上面が露出することを確実に避けるためである。
その後、ドライエッチング技術を用いてストレス膜１６を垂直方向にエッチングして、シリコン層１３Ｐａとマスク層１４Ｑの側面にストレス膜１６Ｓａを残留させるとともに、シリコン層１３Ｐａ，１３Ｐｂの露出した上面にそれぞれストレス膜１６Ｔａ，１６Ｔｂを残留させる（図８（Ａ），（Ｂ））。
続いて、図８（Ａ）の構造上に素子分離形成のためのレジスト膜を塗布し、リソグラフィ技術を用いて素子領域のレジスト膜をパターンニングする。この結果、図９（Ａ），（Ｂ）に示されるようにパターニングされたレジスト膜１７が形成される。その後、素子領域外におけるシリコン層１３Ｐａ，１３Ｐｂ上のストレス膜１６をエッチングしてシリコン層１３Ｐａ，１３Ｐｂの一部上面を露出させた後、レジスト膜１７を剥離する。このエッチング工程では、素子領域外の領域において、シリコン層１３Ｐａ，１３Ｐｂの側面にあるストレス膜１６Ｓａ，１６Ｓｂの一部がエッチングされているが、素子領域内は、そのエッチング工程の影響を受けない。その後、ＤＨＦ溶液を用いて、シリコン酸化膜からなるマスク層１４Ｑを選択的にエッチングすることで図１０（Ａ），（Ｂ）の構造が得られる。なお、エッチング工程の際、酸化膜１２Ｐの一部がエッチングされて図１０（Ａ）の凹部を有する酸化膜１２Ｑが得られるが、酸化膜１２Ｐが厚いため支持基板１１は露出しない。
続いて、シリコン層１３Ｐａ，１３Ｐｂに対して、ストレス膜１６Ｕａ，１６Ｕｂをエッチングマスクとしたドライエッチングを実行して、図１１（Ａ）のチャネル領域（フィンチャネル）１３Ｑａ，１３Ｑｂを有する立体構造（フィン）を形成する。このフィンの幅はおよそ２０ｎｍである。チャネル領域１３Ｑａには、側面のストレス膜１６Ｓａと上面のストレス膜１６Ｕａとにより２軸の引張応力が発生することとなる。同様に、チャネル領域１３Ｑｂには、側面のストレス膜１６Ｓｂと上面のストレス膜１６Ｕｂとにより２軸の引張応力が発生する。これら引張応力により、キャリア（電子）の移動度の向上が可能となる。
その後、必要に応じて、イオン注入技術によりチャネル領域１３Ｑａ，１３Ｑｂにボロンなどの３族元素を導入し、熱処理により活性化させる。
続いて、図１２（Ａ）に示すように、チャネル領域１３Ｑａ，１３Ｑｂの表面にそれぞれゲート酸化膜１９ａ，１９ｂを形成し、その後、素子全面上に電極層１０を成膜する。ゲート酸化膜１９ａ，１９ｂとしては、たとえば、熱酸化法とプラズマ窒化法とで成膜されたシリコン酸窒化膜を用いればよい。電極層１０には、たとえば、ＬＰＣＶＤ法により成膜された多結晶シリコン膜を用いる。
続いて、図１２（Ａ）の構造上にレジスト膜を堆積し、リソグラフィ技術を用いてレジスト膜を加工することによりパターニングされたレジスト膜２１（図１３（Ａ），（Ｂ））を形成する。その後、電極層１０に対してレジスト膜２１をマスクとしたドライエッチングを実行して図１４（Ａ），（Ｂ）のゲート電極１０Ｐを形成する。その後、レジスト膜２１は剥離される。なお、チャネル領域１３Ｑａ，１３Ｑｂは、窒化膜からなるストレス膜１６Ｕａ，１６Ｕｂ，１６Ｓａ，１６Ｓｂによって保護されているためエッチングされない。
その後、図１４（Ａ）に示されるように、ゲート電極１０Ｐをマスクとし、イオン注入技術を用いてゲート電極１０Ｐのチャネル方向における両側の領域に砒素やリンなどの５族の元素を注入し、不純物を活性化するため熱処理を施してソース電極１３Ｓａ，１３Ｓｂおよびドレイン電極１３Ｄａ，１３Ｄｂを形成する（図１（Ｂ））。
以後は、必要に応じて、外部回路と電気的に接続するための配線が形成される。具体的には、図１４（Ａ）の構造上に絶縁膜を堆積し、ＣＭＰ技術を用いてこの絶縁膜を平坦化する。その後、リソグラフィ技術を用いて、絶縁膜上にレジスト膜を塗布し、このレジスタ膜にコンタクトホールパターンを転写する。さらに、ドライエッチング技術を用いて、この絶縁膜をエッチング加工するとともに、ソース電極１３Ｓａ，１３Ｓｂおよびドレイン電極１３Ｄａ，１３Ｄｂ（図１）上のストレス膜１６Ｕａ，１６Ｕｂ（図１４（Ｂ））の一部領域をエッチング加工することで、コンタクトホールを形成する。次いで、レジスト膜を剥離した後、形成されたコンタクトホールに、タングステンなどの金属を埋め込んでコンタクトプラグ２３Ｓ，２３Ｄ，２４Ｓ，２４Ｄ，２５（図１（Ａ），（Ｂ））を形成する。
上記第１の実施形態の半導体装置１およびその製造方法が奏する効果は以下の通りである。
上述の通り、半導体装置１では、チャネル領域１３Ｑａ，１３Ｑｂを含む立体構造の側面および上面にストレス膜１６Ｓａ，１６Ｓｂ，１６Ｕａ，１６Ｕｂが形成されている。これにより、チャネル領域１３Ｑａ，１３Ｑｂに結晶歪みが導入されるので、チャネル領域１３Ｑａ，１３Ｑｂを流れるキャリアの移動度の向上が可能となる。したがって、高い電流駆動能力を有するＦＥＴを作製できる。
上記半導体装置１の製造方法によれば、段差構造をなすシリコン層１３Ｐａ，１３Ｐｂが形成され（図６（Ａ），（Ｂ））、この段差構造の上面と側面とにパターニングされたストレス膜１６Ｕａ，１６Ｕｂ，１６Ｓａ，１６Ｓｂが形成される（図１０（Ａ），（Ｂ））。そして、この段差構造に対してストレス膜１６Ｕａ，１６Ｕｂ，１６Ｓａ，１６Ｓｂをエッチングマスクとしたエッチングを実行することにより、チャネル領域１３Ｑａ，１３Ｑｂを含む立体構造が形成される（図１１）。これにより、立体構造の一部としてのチャネル領域１３Ｑａ，１３Ｑｂを自己整合的（セルフアライン）に形成できるので、チャネル領域１３Ｑａ，１３Ｑｂを高精度に位置決めすることができる。よって、リソグラフィ技術のマスク合わせの限界を超えた微細なフィンを形成することが可能である。したがって、結晶歪技術によりドレイン電流の向上を可能とし、微細構造を有する半導体装置１を製造することができる。
また、本実施形態の製造方法では、チャネル領域１３Ｑａ，１３Ｑｂを含むフィンを２個、同一の製造プロセスで形成する。すなわち、図１１に示されるように、溝を挟んで一対のチャネル領域１３Ｑａ，１３Ｑｂが形成されている。このような形成を「対形成」あるいは「孤立形成」と呼ぶこととする。これらフィンは自己整合的に形成されるので、フィンの間隔は、リソグラフィ技術で解像可能な最小ライン間隔と最小スペース間隔よりも狭くすることが可能である。
（第２の実施形態）
次に、本発明に係る第２の実施形態について説明する。図１５（Ａ）は、第２の実施形態の半導体装置２の断面構造の一部を概略的に示す図であり、図１５（Ｂ）は、この半導体装置２の主要構造の上面図を概略的に示す図である。図１５（Ａ）は、図１５（Ｂ）の半導体装置２のＰ１−Ｐ２線に沿った断面を表している。
図１５（Ａ）に示されるように、この半導体装置２は、ストレス膜１６Ｓａ，１６Ｕａ，１６Ｓｂ，１６Ｕｂがシリコン酸化膜である点を除いて、第１の実施形態の半導体装置１（図１）の構造とほぼ同じ構造を有している。シリコン酸化膜からなるストレス膜１６Ｓａ，１６Ｕａ，１６Ｓｂ，１６Ｕｂの影響により、チャネル領域（フィンチャネル）１３Ｑａ，１３Ｑｂに圧縮応力が与えられるので、半導体装置２のＦＥＴ構造は、ｐ型ＦＥＴの性能向上に好適なものである。
この半導体装置２の好適な製造方法を以下に説明する。図１６（Ａ）〜（Ｄ）および図１７（Ａ）〜（Ｄ）は、ｐ型ＦＥＴを有する半導体装置２の製造工程の一部を概略的に示す断面図である。
先ず、図１６（Ａ）に示されるように、支持基板１１、ＢＯＸ膜１２およびＳＯＩ層１３が積層された構造を有するＳＯＩ基板を用意する。
次に、図１６（Ｂ）に示されるように、ＳＯＩ層１３上に、シリコン酸化膜からなる薄いマスク表面酸化膜３０と、シリコン窒化膜からなるマスク層１４とを順次成膜する。酸化膜３０は、熱酸化法を用いて、たとえば２ｎｍ程度の厚みを持つように形成され、マスク層１４は、ＬＰＣＶＤ法を用いて、たとえば１００ｎｍ程度の厚みを持つように形成されればよい。
続いて、第１の実施形態の製造工程（図４（Ａ），（Ｂ）と図５（Ａ），（Ｂ））と同様の製造工程により、リソグラフィ技術を用いて、マスク層１４上にパターニングされたレジスト膜を形成する。次いで、マスク層１４、酸化膜３０およびＳＯＩ層１３に対し、このレジスト膜をエッチングマスクとしたドライエッチングを実行して、段差構造をなす溝を形成する。その後、レジスト膜を剥離する。この結果露出したＳＯＩ層１３の側壁を選択的に熱酸化する。この結果、図１６（Ｃ）に示されるように、シリコン層１３Ｐａ，１３Ｐｂ、酸化膜３０Ｔａ，３０Ｔｂ，３０Ｓａ，３０Ｓｂおよびマスク層１４Ｐが形成される。シリコン層１３Ｐａ，１３Ｐｂの側面にそれぞれ形成されている酸化膜３０Ｓａ，３０Ｓｂは、厚み２ｎｍ程度のシリコン酸化膜である。
続いて、燐酸を用いてマスク層１４Ｐを２０ｎｍ程度エッチングし、溝の側壁近傍の酸化膜３０Ｔａ，３０Ｔｂの一部上面を露出させる。このとき、マスク層１４Ｐのエッチングは溝の側壁から進行し、溝近傍のマスク層１４Ｐは後退する。ただし、燐酸を用いた場合、シリコン結晶に対するエッチングレートに比べて、シリコン酸化膜に対するエッチングレートが非常に低いので、シリコン酸化膜が保護膜となり、シリコン層１３Ｐａ，１３Ｐｂの燐酸によるエッチングは免れる。この結果、図１７（Ａ）に示されるようにマスク層１４Ｑａ，１４Ｑｂで被覆された酸化膜３０Ｕａ，３０Ｕｂが残留する。
続いて、ＬＰＣＶＤ法を用いて、シリコン酸化膜からなるストレス膜１６をコンフォーマルに堆積する（図１７（Ａ））。ストレス膜１６の厚みは、前述の燐酸を用いたマスク層１４のエッチング量より厚い、たとえば５０ｎｍとする。
次に、垂直性の高いドライエッチング技術を用いてストレス膜１６をエッチングする。この結果、図１７（Ｂ）に示されるように、シリコン層１３Ｐａ，１３Ｐｂの側面にそれぞれストレス膜１６Ｓａ，１６Ｓｂが形成されるとともに、シリコン層１３Ｐａ，１３Ｐｂの上面にそれぞれストレス膜１６Ｔａ，１６Ｔｂが形成される。その後、燐酸を用いてマスク層１４Ｑａ，１４Ｑｂ（シリコン窒化膜）をエッチングして除去する。このとき、シリコン層１３Ｐａ，１３Ｐｂは、酸化膜３０Ｕａ，３０Ｕｂで被覆され、保護されているので、燐酸によりエッチングされない。
その後、第１の実施形態の製造工程（図９（Ａ），（Ｂ）、図１０（Ａ），（Ｂ）および図１１（Ａ），（Ｂ））と同様の製造工程により、リソグラフィ技術を用いて、素子領域にパターニングされたレジスト膜を形成し、シリコン層１３Ｐａ，１３Ｐｂ上のストレス膜１６Ｔａ，１６Ｔｂに対し、レジスト膜をエッチングマスクとしたドライエッチングを実行する。この結果、素子領域のみにストレス膜１６Ｕａ，１６Ｕｂが残留する（図１７（Ｃ））。続いて、レジスト膜を剥離する。
その後、垂直性の高いドライエッチング技術を用いて、シリコン層１３Ｐａ，１３Ｐｂ上に残るマスク表面酸化膜３０（シリコン酸化膜）の２ｎｍ程度エッチングする。続いて、シリコン層１３Ｐａ，１３Ｐｂ上のストレス膜１６Ｕａ，１６Ｕｂ（シリコン酸化膜）をマスクとして選択的に垂直にドライエッチングする。この結果、図１７（Ｄ）に示されるようにチャネル領域（フィンチャネル）１３Ｑａ，１３Ｑｂを有する立体構造（フィン）が形成される。フィンの幅はおよそ２０ｎｍである。チャネル領域１３Ｑａには、側面のストレス膜１６Ｓａと上面のストレス膜１６Ｕａとにより２軸の圧縮応力が発生することとなる。同様に、チャネル領域１３Ｑｂには、側面のストレス膜１６Ｓｂと上面のストレス膜１６Ｕｂとにより２軸の圧縮応力が発生する。これら圧縮応力により、キャリア（正孔）の移動度の向上が可能となる。
以後の工程は、第１の実施形態の製造工程と同様の工程である。すなわち、必要に応じて、チャネル領域１３Ｑａ，１３Ｑｂに対し砒素やリンなどの５族の不純物をイオン注入した後、不純物の活性化のために熱処理を施す。続いて、図１５のゲート酸化膜１９ａ，１９ｂおよびゲート電極１０Ｐ（図１５（Ａ））を形成する。その後、ゲート電極１０Ｐをマスクとし、イオン注入技術を用いてゲート電極１０Ｐのチャネル方向における両側の領域にＢやＢＦ２などの３族の元素を注入し、不純物を活性化するため熱処理を施してソース電極１３Ｓａ，１３Ｓｂおよびドレイン電極１３Ｄａ，１３Ｄｂを形成する（図１５（Ｂ））。そして、コンタクトプラグ２３Ｓ，２３Ｄ，２４Ｓ，２４Ｄ，２５（図１５（Ａ），（Ｂ））が埋設された絶縁膜２２を形成する。
上記第２の実施形態の半導体装置２よびその製造方法が奏する効果は以下の通りである。
上述の通り、本実施形態の半導体装置２は、上記第１の実施形態とほぼ同じ構造を有しているので、チャネル領域１３Ｑａ，１３Ｑｂを流れるキャリアの移動度の向上が可能となる。ｐ型ＦＥＴのチャネル領域１３Ｑａ，１３Ｑｂに結晶歪みを容易に導入することができるので、半導体装置２の構造を利用すれば、高い電流駆動能力を有するｐ型ＦＥＴの作製が容易に可能となる。その他の効果として、第１の実施形態の半導体装置１およびその製造方法の効果とほぼ同様の効果が得られる。
（第３および第４の実施形態）
次に、本発明に係る第３および第４の実施形態について説明する。図１８（Ａ）は、第３の実施形態の半導体装置３の断面構造の一部を概略的に示す図であり、図１８（Ｂ）は、この半導体装置３の主要構造の上面図を概略的に示す図である。図１８（Ａ）は、図１８（Ｂ）の半導体装置１のＱ１−Ｑ２線に沿った断面を表している。ただし、説明の便宜上、図１８（Ｂ）には、絶縁膜２２Ｒは示されていない。
上記第１および第２の実施形態の半導体装置１，２は、同一の製造プロセスで形成された一対のフィンを有する。これらフィンは１つのゲート電極１０Ｐを共有するものである。これに対し、第３の実施形態の半導体装置３は、孤立したフィンを有し、ゲート電極１０Ｒを共有していない。後述する第４の実施形態の半導体装置４（図２０（Ａ））も同様に、孤立したフィンを有している。
第３の実施形態の半導体装置３の構造は、上記第１の実施形態の半導体装置１の一対の構造のうち左側のフィンの構造とほぼ同じである。すなわち、半導体装置３は、支持基板１１と、この支持基板１１の主面上に酸化膜１２Ｒを介して形成されたチャネル領域１３Ｒを有する。このチャネル領域１３Ｒはフィン状の立体構造（フィン）を構成しており、この立体構造は、チャネル方向（図面に垂直な方向）に沿って延在している。またこの立体構造は、チャネル方向（図面に垂直な方向）と交差する方向に互いに対向する２つの側面を有しており、一方の側面にはストレス膜１６Ｓｒが形成され、他方の側面にはゲート酸化膜１９ｒが形成されている。また、チャネル領域１３Ｒの上面にも、ストレス膜１６Ｕｒが形成されている。
ストレス膜１６Ｓｒ，１６Ｕｒは、それぞれ、立体構造の側面に作用する残留応力を有している。ストレス膜１６Ｓｒ，１６Ｕｒの残留応力は、立体構造の表面に対して当該表面の面内方向への引張歪み、あるいは圧縮歪みを付与してチャネル領域に結晶歪みを生じさせる。ｎ型ＦＥＴの半導体装置３を構成する場合、ストレス膜１６Ｓｒは、立体構造の表面に引張歪みを生じさせるように成膜され、ｐ型ＦＥＴの半導体装置３を構成する場合は、ストレス膜１６Ｓｒは、立体構造の表面に圧縮歪みを生じさせるように成膜される。
この半導体装置３の製造方法を以下に簡単に説明する。
先ず、第１の実施形態の製造工程（図２（Ａ），（Ｂ））と同様にＳＯＩ基板を用意する。次に、このＳＯＩ層１３上にＬＰＣＶＤ法を用いてシリコン酸化膜からなるマスク層１４を堆積する。次に、ＳＯＩ層１３上にレジスト膜を塗布し、リソグラフィ技術を用いてこのレジスト膜を加工する。この結果、段差を有するレジスト膜（図示せず）が形成される。続いて、マスク層１４およびＳＯＩ層１３に対し、このレジスト膜をエッチングマスクとしたドライエッチングを実行してマスク層１４およびＳＯＩ層１３を加工して段差構造を形成する。その後、レジスト膜は除去される。
この結果、図１９に示されるように、段差を有するシリコン層（チャネル領域）１３Ｒとマスク層１４Ｒとが形成される。これ以後の製造工程は、第１の実施形態の製造工程（図６（Ａ），（Ｂ）〜図１４（Ａ），（Ｂ））とほぼ同じ工程を使用するので、その詳細な説明を省略する。最終的に、コンタクトプラグ２４Ｓ，２４Ｄ，２５が埋め込まれた絶縁膜２２Ｒを形成することで、図１８（Ａ），（Ｂ）に示す半導体装置３が製造される。
次に、図２０（Ａ）は、第４の実施形態の半導体装置４の断面構造の一部を概略的に示す図であり、図２０（Ｂ）は、この半導体装置４の主要構造の上面図を概略的に示す図である。図２０（Ａ）は、図２０（Ｂ）の半導体装置４のＲ１−Ｒ２線に沿った断面を表している。ただし、説明の便宜上、図２０（Ｂ）には、絶縁膜２２Ｒは示されていない。
第４の実施形態の半導体装置４の構造は、酸化膜１２の上面が平坦である点を除いて、第３の実施形態の半導体装置３（図１８）の構造とほぼ同じ構造を有しているので、その構造の詳細な説明は省略する。また、この半導体装置４の構造は、上記第２の実施形態の半導体装置２の一対の構造のうち左側のフィンの構造とほぼ同じである。
この半導体装置４の製造方法を以下に簡単に説明する。
先ず、第２の実施形態の製造工程（図１６（Ａ））と同様にＳＯＩ基板を用意する。次に、図１６（Ｂ）の製造工程と同様に、このＳＯＩ層１３上に、シリコン酸化膜からなる薄いマスク表面酸化膜３０と、シリコン窒化膜からなるマスク層１４とを順次成膜する。次に、ＳＯＩ層１３上にレジスト膜を塗布し、リソグラフィ技術を用いてこのレジスト膜を加工する。この結果、段差を有するレジスト膜（図示せず）が形成される。続いて、マスク層１４、酸化膜３０およびＳＯＩ層１３に対し、レジスト膜をエッチングマスクとしたドライエッチングを実行してマスク層１４、酸化膜３０およびＳＯＩ層１３を加工して段差構造を形成する。その後、レジスト膜は除去される。その結果露出したＳＯＩ層１３の側壁を選択的に熱酸化する。
この結果、図２１に示されるように、段差を有するシリコン層（チャネル領域）１３Ｒとマスク層１４Ｒとが形成される。このシリコン層１３Ｒの上面には酸化膜３０Ｔが形成されており、シリコン層１３Ｒの側面には酸化膜３０Ｓが形成されている。この以後の製造工程は、第２の実施形態の製造工程（図１６（Ｄ）〜図１７（Ｄ））とほぼ同じ工程を使用するので、その詳細な説明を省略する。最終的に、コンタクトプラグ２４Ｓ，２４Ｄ，２５が埋め込まれた絶縁膜２２Ｒを形成することで、図２０（Ａ），（Ｂ）に示す半導体装置４が製造される。
第３の実施形態の半導体装置３の効果は、上記第１の実施形態の半導体装置１の効果とほぼ同じである。また、第４の実施形態の半導体装置４の効果も、上記第２の実施形態の半導体装置２の効果とほぼ同じである。
（第５の実施形態）
次に、本発明に係る第５の実施形態について説明する。図２２（Ａ）は、第５の実施形態の半導体装置５の断面構造の一部を概略的に示す図であり、図２２（Ｂ）は、この半導体装置５の主要構造の上面図を概略的に示す図である。図２２（Ａ）は、図２２（Ｂ）の半導体装置５のＸ１−Ｘ２線に沿った断面を表している。ただし、説明の便宜上、図２２（Ｂ）には、図２２（Ａ）の絶縁膜２２Ｒ，２２Ｋは示されていない。
本実施形態の半導体装置５は、ＣＭＯＳ半導体装置であり、ｎ型ＦＥＴとｐ型ＦＥＴとを同一の支持基板１１上に集積したものである。
ｎ型ＦＥＴは、支持基板１１の主面上に酸化膜１２を介して形成されたチャネル領域１３Ｋを有する。このチャネル領域１３Ｋはフィン状の立体構造（フィン）を構成しており、この立体構造は、チャネル方向（図面に垂直な方向）に沿って延在している。また、この立体構造は、チャネル方向（図面に垂直な方向）と交差する方向に互いに対向する２つの側面を有しており、一方の側面にはストレス膜１６Ｓｋが形成され、他方の側面にはゲート酸化膜１９ｋが形成されている。また、チャネル領域１３Ｋの上面にも、ストレス膜１６Ｔｋが形成されている。
ストレス膜１６Ｓｋ，１６Ｔｋは、それぞれ、立体構造の側面に作用する残留応力を有している。これら残留応力は、立体構造の表面に対して当該表面の面内方向への引張歪みを付与してチャネル領域１３Ｋに結晶歪みを生じさせる。これにより、キャリアである電子の移動度の向上が可能となる。
一方、ｐ型ＦＥＴは、支持基板１１の主面上に酸化膜１２を介して形成されたチャネル領域１３Ｒを有する。このチャネル領域１３Ｒはフィン状の立体構造（フィン）を構成しており、この立体構造は、チャネル方向（図面に垂直な方向）に沿って延在している。また、この立体構造は、チャネル方向（図面に垂直な方向）と交差する方向に互いに対向する２つの側面を有しており、一方の側面にはストレス膜１６Ｓｒが形成され、他方の側面にはゲート酸化膜１９ｒが形成されている。また、チャネル領域１３Ｒの上面にも、ストレス膜１６Ｔｒが形成されている。
ストレス膜１６Ｓｒ，１６Ｔｒは、それぞれ、立体構造の側面に作用する残留応力を有している。これら残留応力は、立体構造の表面に対して当該表面の面内方向への圧縮歪みを付与してチャネル領域１３Ｒに結晶歪みを生じさせる。これにより、キャリアである正孔の移動度の向上が可能となる。
上記ｎ型ＦＥＴとｐ型ＦＥＴは、それぞれ、上記第３の実施形態または第４の実施形態の製造方法を使用して個別に作製することができる。
上記の通り、本実施形態の半導体装置５では、同一の支持基板１１上にｎ型ＦＥＴとｐ型ＦＥＴとが集積されている。よって、半導体装置５は、高い電流駆動能力を有するＣＭＯＳ構造を提供するものである。
（第６の実施形態）
次に、本発明に係る第６の実施形態について説明する。図２３（Ａ）は、第６の実施形態の半導体装置６の断面構造の一部を概略的に示す図であり、図２３（Ｂ）は、この半導体装置６の主要構造の上面図を概略的に示す図である。図２３（Ａ）は、図２３（Ｂ）の半導体装置６のＷ１−Ｗ２線に沿った断面を表している。
本実施形態の半導体装置６では、リソグラフィ技術を用いてチャネル領域（フィンチャネル）が形成される。リソグラフィ技術を用いるので、上記第１〜第５の実施形態で述べたフィンのセルフアライン形成法を用いた場合よりも、製造工程数が少ないという利点がある。
図２３（Ａ）の断面図に示されるように、半導体装置６は、支持基板１１と、この支持基板１１の主面上に酸化膜１２を介して形成されたチャネル領域１３Ｒを有する。このチャネル領域１３Ｒはフィン状の立体構造（フィン）を構成しており、この立体構造は、チャネル方向（図面に垂直な方向）に沿って延在している。またこの立体構造は、支持基板１１の面内方向に並行なチャネル方向（図面に垂直な方向）と交差する方向に互いに対向する２つの側面を有しており、一方の側面にはストレス膜１６Ｒが形成され、他方の側面にはゲート酸化膜１９ｓが形成されている。チャネル領域１３Ｒの上面には、マスク層１４Ｓが形成されている。
ストレス膜１６Ｒは、立体構造の側面に作用する残留応力を有している。このストレス膜１６Ｒの残留応力は、当該側面に対して当該側面の面内方向への引張歪み、あるいは圧縮歪みを付与してチャネル領域に結晶歪みを生じさせる。この結晶歪みにより、チャネル領域におけるキャリアの移動度を向上させることができる。ｎ型ＦＥＴの半導体装置６を構成する場合、ストレス膜１６Ｒは、立体構造の側面に引張歪みを生じさせるように成膜され、ｐ型ＦＥＴの半導体装置６を構成する場合は、ストレス膜１６Ｒは、立体構造の側面に圧縮歪みを生じさせるように成膜される。
ゲート電極１０Ｓは、図２３（Ａ），（Ｂ）に示されるように立体構造の両側面が互いに対向する方向に沿って延在するように連続的に形成されている。図２３（Ａ）に示されるように、ゲート電極１０Ｓは、ゲート酸化膜１９ｓを介してチャネル領域１３Ｒを被覆する。
図２３（Ａ）に示されるようにゲート電極１０Ｓの下方にチャネル領域１３Ｒが形成されており、このゲート電極１０Ｓのチャネル方向における両側の一方には、図２３（Ｂ）に示されるようにソース電極１３Ｓｓが形成され、当該両側の他方にはドレイン電極１３Ｄｓが形成されている。チャネル領域１３Ｒ、ソース電極１３Ｓｓおよびドレイン電極１３Ｄｓは立体構造を構成する。また、図２３（Ｂ）に示されるように、ストレス膜１６Ｒは立体構造（フィン）のソース電極１３Ｓｓの側面とドレイン電極１３Ｄｓの側面にそれぞれ延在している。よって、ストレス膜１６Ｒは、キャリアが移動し得る領域全体に亘って立体構造に結晶歪みを起こすように成膜されている。ストレス膜１６Ｒは、上記第１の実施形態のストレス膜１６Ｕａと同じ材料・成膜条件を用いて成膜されればよい。
そして、上記した素子構造を被覆する絶縁膜２２Ｒが形成されている。この絶縁膜２２Ｒを貫通するスルーホールに、ゲート電極１０Ｓに達するコンタクトプラグ２５が埋め込まれている。また、図２３（Ｂ）に示されるように、ソース電極１３Ｓｓに接続されたコンタクトプラグ２４Ｓが、ドレイン電極１３Ｄｓに接続されたコンタクトプラグ２４Ｄが、それぞれ、絶縁膜２２Ｒに埋め込まれている。
上記構造を有する半導体装置６の好適な製造方法を以下に説明する。図２４（Ａ）〜図２６（Ｂ）は、ｎ型ＦＥＴまたはｐ型ＦＥＴを有する半導体装置６の製造工程を概略的に示す図である。図２５（Ａ）は、図２５（Ｂ）の上面図に示される構造のＳ１−Ｓ２線に沿った断面図を、図２６（Ａ）は、図２６（Ｂ）の上面図に示される構造のＴ１−Ｔ２線に沿った断面図を、それぞれ表している。
先ず、第１の実施形態の製造工程と同様に、半導体材料からなる支持基板１１、埋め込み酸化膜１２およびＳＯＩ層１３からなるＳＯＩ基板（図２（Ａ））を用意する。次に、第１の実施形態の製造工程と同様に、ＳＯＩ層１３上にＬＰＣＶＤ法を用いて厚み１００ｎｍ程度のマスク層１４を堆積する。その後、リソグラフィ工程とドライエッチング工程を用いて、マスク層１４とＳＯＩ層１３をエッチングして段差構造を形成する。マスク層１４としては、たとえばシリコン窒化膜を用いる。図２４（Ａ）は、段差構造を形成するシリコン層（チャネル領域）１３Ｒとマスク層１４Ｒとを示す図である。
続いて、ＬＰＣＶＤ法を用いて、ｎ型ＦＥＴを形成する場合はストレス膜としてたとえばシリコン窒化膜を、ｐ型ＦＥＴを形成する場合はストレス膜としてたとえばシリコン酸化膜を、コンフォーマルにたとえば５０ｎｍの厚みで成膜する。その後、ドライエッチング技術を用いてこのストレス膜を垂直にエッチングすることで、図２４（Ｂ）に示されるように、シリコン層１３Ｒの側面に厚み５０ｎｍのストレス膜１６Ｒが形成される。
続いて、図２５（Ａ）に示されるように、フィンを形成すべき領域とストレス膜１６Ｒとを被覆するようにパターニングされたレジスト膜２３を形成する。このレジスト膜２３をエッチングマスクとし、シリコン層１３Ｒとマスク層（シリコン窒化膜）１４Ｒに対して選択性の良い垂直方向のドライエッチングを実行する。その後、レジスト膜２３を剥離する。この結果、図２６（Ａ）に示されるようにチャネル領域１３Ｒとフィンが形成される。チャネル領域１３Ｒの幅はたとえば８０ｎｍとすればよい。
ここで、マスク層１４Ｒとしてシリコン窒化膜の代わりにシリコン酸化膜を使用してもよい。この場合、図２５（Ａ）のマスク層１４Ｒとシリコン層１３Ｒのエッチングの際、素子領域外の埋め込み酸化膜１２がエッチングされて支持基板１１が露出する可能性がある。これを回避するために、埋め込み酸化膜１２の厚みを十分厚くすれば、ソース電極やドレイン電極が支持基板１１にショートした場合の不良を回避することができる。マスク層１４Ｒにシリコン酸化膜以外の酸化膜を用いることも可能である。
その後、必要に応じて、イオン注入技術によりチャネル領域１３Ｒに不純物元素を導入し、熱処理により活性化させる。以後の工程は、第１の実施形態の製造工程（図１２（Ａ），（Ｂ）〜図１３（Ａ），（Ｂ））とほぼ同じ工程を使用するので、その詳細な説明を省略する。最終的に、コンタクトプラグ２４Ｓ，２４Ｄ，２５が埋め込まれた絶縁膜２２Ｒを形成することで、図２３（Ａ），（Ｂ）に示す半導体装置６が製造される。フィン型ＦＥＴがｎ型かｐ型かに応じて、チャネル領域１３Ｒ、ソース電極１３Ｓｓおよびドレイン電極１３Ｄｓに注入する不純物を選択する。
上記第６の実施形態の半導体装置６およびその製造方法が奏する効果は以下の通りである。
上述の通り、半導体装置６では、段差構造の側面にストレス膜１６Ｒ（図２４（Ｂ））を形成した後、パターニングされたレジスト膜（レジストパターン）を用いたエッチングにより段差構造を加工して立体構造を形成する（図２５（Ａ），（Ｂ）と図２６（Ａ），（Ｂ））。この立体構造の第２の側面にゲート酸化膜１９ｓとゲート電極１０Ｓとが形成される。よって、少ない工程数で高性能なフィン型ＦＥＴを形成することができる。ストレス膜１６Ｒによりチャネル領域１３Ｒに結晶歪みが付与されるので、ドレイン電流の向上が可能である。
以上、孤立したフィンを有する半導体装置６の製造方法を説明したが、一対のフィンを持つ構造も、本実施形態の製造方法を用いて形成（対形成）することができる。すなわち、パターニングされたレジスト膜を用いてＳＯＩ層１３およびマスク層１４をエッチングする際に溝を形成し、この溝を構成する２つの段差構造にそれぞれフィンを形成すればよい。
（第７の実施形態）
次に、本発明に係る第７の実施形態について説明する。図２７は、第７の実施形態の半導体装置７の断面構造の一部を概略的に示す図である。以下、上記したｐ型のフィン型ＦＥＴとｎ型のフィン型ＦＥＴとを同一基板上に集積化するための製造方法について説明する。この製造方法により、微細構造を有する高性能なＣＭＯＳを実現することができる。後述するように、フィンは、ストレス膜をマスクとしたセルフアラインで形成されるため、リソグラフィ技術のマスク合わせ限界に影響されない微細な素子を実現可能である。
図２８（Ａ）〜図３２（Ｂ）は、半導体装置７の製造工程を概略的に示す図である。
先ず、図２８（Ａ）に示されるように、半導体材料からなる支持基板１１、埋め込み酸化膜１２およびＳＯＩ層１３からなるＳＯＩ基板を用意する。埋め込み酸化膜１２の厚みは、たとえば５００ｎｍとし、ＳＯＩ層１３の厚みは、たとえば２００ｎｍとすればよい。
続いて、図２８（Ｂ）に示されるように、ＳＯＩ層１３の上面に熱酸化を用いてシリコン酸化膜からなるマスク表面酸化膜３０を成膜し、ＬＰＣＶＤ法を用いてシリコン窒化膜からなるマスク層１４を堆積する。マスク表面酸化膜３０の厚みは、たとえば２ｎｍとし、マスク層１４の厚みは、たとえば１００ｎｍとすればよい。
続いて、リソグラフィ技術を用いて、マスク層１４上にパターニングされたレジスト膜（図示せず）を形成する。このレジスト膜をマスクとし、マスク層１４とマスク表面酸化膜３０とシリコン層１３とを垂直方向にエッチングして溝を形成した後、レジスト膜を剥離する。ここで、溝の幅は、たとえば１５０ｎｍとする。その後、熱酸化法により、エッチングにより露出したシリコン層１３Ｐの側面を酸化することにより、シリコン酸化膜からなるマスク側面酸化膜３０Ｓ（図２８（Ｃ））を、たとえば２ｎｍ程度の厚みで成膜する。このとき、シリコンのみが選択的に酸化され、窒化膜上には酸化膜は成膜されない。結果として、図２８（Ｃ）に示すように溝１４ａが形成された構造が得られる。後述するようにこの溝１４ａをなす２つの段差構造にそれぞれｐ型ＦＥＴが形成される。
次に、リソグラフィ技術を用いて、マスク層１４上にパターニングされたレジスト膜（図示せず）を形成する。このレジスト膜をマスクとし、図２８（Ｃ）のマスク層１４Ｐを垂直方向にドライエッチングし、その後、レジスト膜を剥離する。この結果、図２９（Ａ）に示されるような溝１４ｂを有するマスク層１４Ｑが形成される。後述するように、この溝１４ｂの周辺にｎ型ＦＥＴが形成される。
続いて、マスク層１４Ｑを燐酸処理して等方的にたとえば２０ｎｍエッチングする（図２９（Ｂ））。このとき、マスク層１４Ｑの溝の側面からエッチングが進むため、２０ｎｍの幅だけシリコン層１３Ｐ上のマスク層１４Ｑが後退する。なお、燐酸処理の際、シリコン層１３Ｐはマスク表面酸化膜３０Ｔとマスク側面酸化膜３０Ｓとで保護されているので、エッチングされない。この結果、図２９（Ｂ）に示されるように、エッチングされたマスク層１４Ｑａ，１４Ｑｂ，１４Ｑｃが形成される。
次に、図２９（Ｃ）に示されるように、ＬＰＣＶＤ法を用いて高温処理でシリコン酸化膜からなるストレス膜１６をコンフォーマルに成膜する。ストレス膜１６の厚みは、たとえば５０ｎｍとすればよい。
その後、第１のストレス膜１６を垂直方向にドライエッチングする。この結果、図３０（Ａ）に示されるように、ｐ型ＦＥＴを構成するフィンとなるべき段差構造の側面と上面とにそれぞれストレス膜１６Ｓａ，１６Ｓｂとストレス膜１６Ｔａ，１６Ｔｂとが形成される。なお、側面に形成されたストレス膜１６Ｓａ，１６Ｓｂは、以後の工程でフィンをセルフアラインで形成する際の保護マスクとなる。
続いて、図３０（Ａ）のマスク層１４Ｑａ，１４Ｑｃとストレス膜１６Ｔｃ，１６Ｔｄとをエッチングマスクとしてシリコン層１３Ｐを垂直方向にかつ選択的にドライエッチングする。この結果、図３０（Ｂ）に示されるように、酸化膜１２に達する溝１３ａを有するシリコン層１３Ｑが形成される。
その後、図３１（Ａ）に示されるように、図３０（Ｂ）の構造上に、ＬＰＣＶＤ法を用いて高温処理でシリコン窒化膜からなる第２のストレス膜３６をコンフォーマルに成膜する。このストレス膜３６の厚みは、たとえば５０ｎｍとすればよい。
そして、図３１（Ｂ）に示されるように、ストレス膜３６を垂直方向にドライエッチング加工する。この結果、ｎ型ＦＥＴを構成するフィンとなるべき段差構造の側面にストレス膜３６Ｓが形成される。
続いて、上記第１の実施形態の製造工程と同様に、リソグラフィ技術を用いて素子領域にパターニングされたレジスト膜（図示せず）を形成する。次いで、上記第１の実施形態の製造工程と同様に、素子領域外のストレス膜１６Ｔａ，１６Ｔｂ，１６Ｔｃ，１６Ｔｄ，３６Ｓ、マスク層１４Ｑａ，１４Ｑｂ，１４Ｑｃおよびマスク表面酸化膜３０Ｕａ，３０Ｕｂ，３０Ｕｃをドライエッチング加工してシリコン層１３Ｑを露出させる。その後、レジスト膜を剥離する。さらに、素子領域内のマスク層１４Ｑａ，１４Ｑｂ，１４Ｑｃ（シリコン窒化膜）とマスク表面酸化膜３０Ｕａ，３０Ｕｂ，３０Ｕｃをそれぞれ選択的に垂直方向にドライエッチング加工する。この結果、図３２（Ａ）に示されるようにｎ型ＦＥＴを構成するべきフィンとなる段差構造の側面にストレス膜３６Ｓｃ，３６Ｓｄが残る。また、ｐ型ＦＥＴを構成するべきフィンとなる段差構造の側面にストレス膜１６Ｓａ，１６Ｓｂが残るとともに、当該段差構造の上面にストレス膜１６Ｕａ，１６Ｕｂが残る。
続いて、これらストレス膜１６Ｕａ，１６Ｕｂ，３６Ｓｃ，３６Ｓｄ（シリコン酸化膜）をエッチングマスクとして、シリコン層１３Ｑを選択的に垂直方向にドライエッチングすることで、図３２（Ｂ）に示されるように、ｐ型ＦＥＴを構成する一対のチャネル領域１３Ｑａ，１３Ｑｂと、ｎ型ＦＥＴを構成する一対のチャネル領域１３Ｑｃ，１３Ｑｄとが形成される。
以後の工程は、上記第１の実施形態や第２の実施形態の製造工程と同じであるので、その詳細な説明は省略する。図２７に示されるように、ｐ型ＦＥＴにおいては、チャネル領域１３Ｑａ，１３Ｑｂの側面には、それぞれ、ゲート酸化膜１９ａ，１９ｂが形成されている。これらゲート酸化膜１９ａ，１９ｂを被覆するようにゲート電極１０ａ，１０ｂが形成される。一方、ｎ型ＦＥＴにおいては、チャネル領域１３Ｑｃ，１３Ｑｄの側面には、それぞれ、ゲート酸化膜１９ｃ，１９ｄが形成されている。これらゲート酸化膜１９ｃ，１９ｂを被覆するようにゲート電極１０ｃ，１０ｄが形成される。そして、絶縁膜２２が形成され、この絶縁膜２２には、コンタクトプラグ２５，２６Ａ，２６Ｂ，２７，２８Ｃ，２８Ｄが埋設されている。
なお、ｐ型のフィン型ＦＥＴを構成する立体構造と、ｎ型のフィン型ＦＥＴを構成する立体構造とでは、フィンチャネル、ゲート電極、ソース・ドレイン電極に注入する不純物が異なる。それ故、リソグラフィ技術を用いてレジスト膜（図示せず）をマスクとして、ｎ型領域とｐ型領域とを別々に選択しイオン注入する手法を用いればよい。
上記第７の実施形態の製造方法により、ｐ型のフィン型ＦＥＴとｎ型のフィン型ＦＥＴとを同一基板上に集積することができる。ｐ型のフィン型ＦＥＴとｎ型のフィン型ＦＥＴとのチャネル領域にそれぞれに最適な方向の結晶歪みを印加することができる。したがって、キャリア（正孔と電子）の移動度が向上したフィン型ＦＥＴによるＣＭＯＳを実現することが可能である。また、フィンチャネルをセルフアラインで形成することでリソグラフィ技術のマスク合わせ精度に依らずに、微細なＣＭＯＳ構造を実現できる。
なお、本実施形態では、ｎ型ＦＥＴとｐ型ＦＥＴとでそれぞれフィンが対形成されているが、ｎ型ＦＥＴとｐ型ＦＥＴとでそれぞれ孤立したフィンを形成してもよい。
以上、図面を参照して本発明に係る種々の実施形態について述べた。
上記実施形態の半導体装置１〜７の構造は、いずれも、ゲート電極がフィン（立体構造）の側面と上面にゲート酸化膜を介して形成されるという、所謂モノ・ゲート構造に分類される。一方、ダブル・ゲート構造やトライ・ゲート構造のようなフィンの２面（両側面）もしくは３面（両側面および上面）にゲート酸化膜を介してゲート電極を形成した構造や、ゲート電極をピラー状の立体構造の側壁全周にわたって形成した構造（ゲート・オール・アラウンド構造）も存在する。これら構造は、モノ・ゲート構造よりも、電流が流れる領域の幅となる素子の幅Ｗを実効的に広げて、ドレイン電流量を向上させ得るものである。しかしながら、フィンの幅が２０ｎｍ以下のナノ領域では、前述の構造の電気特性は、反転層の量子の影響を受けて実効的な幅Ｗの差を解消させてしまうので、モノ・ゲート構造の電気特性とほぼ同等となり得る。微細化された素子構造において、素子の駆動能力の向上を図るにはキャリア輸送特性の改善が重要である。よって、本発明の構造のように、積極的に結晶歪技術を採用した構造こそが、ナノ領域の微細な素子の性能向上に有益といえる。
上記フィンチャネル表面の結晶方位としては、代表的な例としてシリコン結晶を用いた場合、たとえば、（１００）面、（１１０）面、（１１１）面が挙げられる。チャネル電流が流れる方向の結晶方位も、たとえば、＜１００＞方向、＜１１０＞方向、＜１１１＞方向を用いる。ただし、これら結晶方位に限定されるものではない。
上記実施形態は本発明の例示であり、上記以外の様々な構成を採用することもできる。たとえば、上記実施形態では、チャネル領域を含む立体構造は、支持基板上で上方に突起したフィン形状を有するが、これに限定されるものではない。フィン形状の立体構造の代わりに、円柱のピラー形状や、ナノオーダー・サイズのワイヤー形状を有する結晶からなる立体構造を使用してもよい。
上記実施形態の半導体装置１〜７においては、フィン状立体構造の幅は、特に制限されるものではないが、約２０ｎｍ以下であることが好ましい。立体構造のチャネル領域の幅が小さいことで、半導体装置１〜７の微細化が可能となるとともに、ストレス膜からチャネル領域の結晶に与える歪みを強めることができる。
上記実施形態の半導体装置１〜７においては、素子分離の容易性からＳＯＩ基板が使用されているが、これに限定されるものではない。ＳＯＩ基板の代わりに、半導体基板を使用しても、実施形態の効果とほぼ同様の効果を得ることができる。
上記実施形態の半導体装置１〜７においては、ソース電極１３Ｓａ，１３Ｓｂ，１３Ｓｒ，１３Ｓｓおよびドレイン電極１３Ｄａ，１３Ｄｂ，１３Ｄｒ，１３Ｄｓは、イオン注入技術を用いて立体構造（フィン）内にｐｎ接合を形成することにより得られるが、これに限定されるものではない。たとえば、ショットキ障壁接合を立体構造（フィン）に形成することにより、ソース電極１３Ｓａ，１３Ｓｂ，１３Ｓｒ，１３Ｓｓおよびドレイン電極１３Ｄａ，１３Ｄｂ，１３Ｄｒ，１３Ｄｓが形成されてもよい。
本発明に係る第１の実施形態の半導体装置の構造の一部を概略的に示す図である。 第１の実施形態の半導体装置の製造工程の一部を概略的に示す図である。 第１の実施形態の半導体装置の製造工程の一部を概略的に示す図である。 第１の実施形態の半導体装置の製造工程の一部を概略的に示す図である。 第１の実施形態の半導体装置の製造工程の一部を概略的に示す図である。 第１の実施形態の半導体装置の製造工程の一部を概略的に示す図である。 第１の実施形態の半導体装置の製造工程の一部を概略的に示す図である。 第１の実施形態の半導体装置の製造工程の一部を概略的に示す図である。 第１の実施形態の半導体装置の製造工程の一部を概略的に示す図である。 第１の実施形態の半導体装置の製造工程の一部を概略的に示す図である。 第１の実施形態の半導体装置の製造工程の一部を概略的に示す図である。 第１の実施形態の半導体装置の製造工程の一部を概略的に示す図である。 第１の実施形態の半導体装置の製造工程の一部を概略的に示す図である。 第１の実施形態の半導体装置の製造工程の一部を概略的に示す図である。 本発明に係る第２の実施形態の半導体装置の構造の一部を概略的に示す図である。 第２の実施形態の半導体装置の製造工程の一部を概略的に示す図である。 第２の実施形態の半導体装置の製造工程の一部を概略的に示す図である。 本発明に係る第３の実施形態の半導体装置の構造の一部を概略的に示す図である。 第３の実施形態の半導体装置の製造工程の一部を概略的に示す図である。 本発明に係る第４の実施形態の半導体装置の構造の一部を概略的に示す図である。 第４の実施形態の半導体装置の製造工程の一部を概略的に示す図である。 本発明に係る第５の実施形態の半導体装置の構造の一部を概略的に示す図である。 本発明に係る第６の実施形態の半導体装置の構造の一部を概略的に示す図である。 第６の実施形態の半導体装置の製造工程の一部を概略的に示す図である。 第６の実施形態の半導体装置の製造工程の一部を概略的に示す図である。 第６の実施形態の半導体装置の製造工程の一部を概略的に示す図である。 本発明に係る第７の実施形態の半導体装置の構造の一部を概略的に示す図である。 第７の実施形態の半導体装置の製造工程の一部を概略的に示す図である。 第７の実施形態の半導体装置の製造工程の一部を概略的に示す図である。 第７の実施形態の半導体装置の製造工程の一部を概略的に示す図である。 第７の実施形態の半導体装置の製造工程の一部を概略的に示す図である。 第７の実施形態の半導体装置の製造工程の一部を概略的に示す図である。
符号の説明
１〜７ 半導体装置（ＭＩＳ型ＦＥＴ）
１０，電極層
１０Ｐ，１０Ｒ，１０Ｓ ゲート電極
１０ａ〜１０ｄ ゲート電極
１１ 支持基板
１２，１２Ｐ，１２Ｑ，１２Ｒ 埋め込み酸化膜（ＢＯＸ膜）
１３ ＳＯＩ層
１３Ｓａ，１３Ｓｂ，１３Ｓｒ，１３Ｓｓ ソース電極
１３Ｄａ，１３Ｄｂ，１３Ｄｒ，１３Ｄｓ ドレイン電極
１３Ｑａ〜１３Ｑｄ，１３Ｒ チャネル領域
１４，１４Ｓ マスク層
１６，１６Ｒ，１６Ｓａ，１６Ｓｂ，ストレス膜
１６Ｕａ，１６Ｕｂ，１６Ｕｒ ストレス膜
１７ レジスト膜
１９ａ〜１９ｄ，１９ｒ ゲート酸化膜
２１ レジスト膜
２２，２２Ｒ 絶縁膜
２３ レジスト膜
２４Ｓ，２４Ｄ，２３Ｓ，２３Ｄ，２５，２６Ａ，２６Ｂ コンタクトプラグ
３０ 酸化膜

Claims (22)

  1. 基板と、
    前記基板の主面上に形成されており、前記基板の面内方向と並行なチャネル方向と交差する方向に互いに対向する第１および第２の側面を有し前記チャネル方向に沿って延在する立体構造と、
    前記第１の側面に形成され、当該第１の側面に作用する残留応力を有するストレス膜と、
    前記第２の側面に形成されたゲート絶縁膜と、
    前記立体構造のうち少なくとも前記第２の側面を前記ゲート絶縁膜を介して被覆するとともに前記第１および第２の側面が対向する方向に沿って延在するゲート電極と、
    を備え、
    前記立体構造は、前記ゲート電極の前記チャネル方向における両側でそれぞれソース電極およびドレイン電極を有するとともに前記ソース電極と前記ドレイン電極との間にチャネル領域を有する、半導体装置。
  2. 請求項１に記載の半導体装置であって、前記ストレス膜は、前記ソース電極の側面に延在するとともに前記ドレイン電極の側面に延在している、半導体装置。
  3. 請求項１または２に記載の半導体装置であって、前記ストレス膜は、前記ソース電極の上面に延在するとともに前記ドレイン電極の上面に延在している、半導体装置。
  4. 請求項１から３のうちのいずれか１項に記載の半導体装置であって、前記ストレス膜の残留応力は、前記第１の側面に対して当該第１の側面の面内方向への引張歪みを付与する、半導体装置。
  5. 請求項１から３のうちのいずれか１項に記載の半導体装置であって、前記ストレス膜の残留応力は、前記第１の側面に対して当該第１の側面の面内方向への圧縮歪みを付与する、半導体装置。
  6. 請求項１から５のうちのいずれか１項に記載の半導体装置であって、前記ストレス膜は、シリコン窒化膜およびシリコン酸化膜のうち少なくとも一方を含む絶縁膜である、半導体装置。
  7. 請求項１から６のうちのいずれか１項に記載の半導体装置であって、前記立体構造の上面に形成された上部ストレス膜をさらに備え、
    前記上部ストレス膜は、前記立体構造の当該上面に作用する残留応力を有する、半導体装置。
  8. 請求項７に記載の半導体装置であって、前記上部ストレス膜の残留応力は、前記上面に対して当該上面の面内方向への引張歪みを付与する、半導体装置。
  9. 請求項７に記載の半導体装置であって、前記上部ストレス膜の残留応力は、前記上面に対して当該上面の面内方向への圧縮歪みを付与する、半導体装置。
  10. 請求項１から９のうちのいずれか１項に記載の半導体装置であって、前記上部ストレス膜はシリコン窒化膜およびシリコン酸化膜のうち少なくとも一方を含む絶縁膜である、半導体装置。
  11. 請求項１から１０のうちのいずれか１項に記載の半導体装置であって、
    前記基板は、支持基板と、前記支持基板上に形成された酸化膜とを含み、
    前記立体構造は、前記酸化膜上に形成されている、半導体装置。
  12. 半導体層を上部に有する基板の当該半導体層をエッチングして第１の側面を有する段差構造を形成する工程と、
    前記段差構造の上面と前記第１の側面とにパターニングされたストレス膜を形成する工程と、
    前記段差構造に対して前記ストレス膜をエッチングマスクとしたエッチングを実行して前記第１の側面と対向する第２の側面を形成することにより、前記第１および第２の側面を有するとともに前記基板の面内方向と並行なチャネル方向に沿って延在する立体構造を形成する工程と、
    前記第２の側面にゲート絶縁膜を形成する工程と、
    前記立体構造のうち少なくとも前記第２の側面を前記ゲート絶縁膜を介して被覆するとともに前記第１および第２の側面が対向する方向に沿って延在するゲート電極を形成する工程と、
    を備え、
    前記ストレス膜は、前記第１の側面に作用する残留応力を有しており、
    前記立体構造は、前記ゲート電極の前記チャネル方向における両側でそれぞれソース電極およびドレイン電極を有するとともに前記ソース電極と前記ドレイン電極との間にチャネル領域を有する、半導体装置の製造方法。
  13. 請求項１２に記載の半導体装置の製造方法であって、前記ストレス膜は、前記ソース電極の側面に延在するとともに前記ドレイン電極の側面に延在している、半導体装置の製造方法。
  14. 請求項１２または１３に記載の半導体装置の製造方法であって、前記ストレス膜は、前記ソース電極の上面に延在するとともに前記ドレイン電極の上面に延在している、半導体装置の製造方法。
  15. 請求項１２から１４のうちのいずれか１項に記載の半導体装置の製造方法であって、前記ストレス膜の残留応力は、前記第１の側面に対して当該第１の側面の面内方向への引張歪みを付与する、半導体装置の製造方法。
  16. 請求項１２から１４のうちのいずれか１項に記載の半導体装置の製造方法であって、前記ストレス膜の残留応力は、前記第１の側面に対して当該第１の側面の面内方向への圧縮歪みを付与する、半導体装置の製造方法。
  17. 請求項１２から１６のうちのいずれか１項に記載の半導体装置の製造方法であって、前記ストレス膜は、シリコン窒化膜およびシリコン酸化膜のうち少なくとも一方を含む絶縁膜である、半導体装置の製造方法。
  18. 請求項１２から１７のうちのいずれか１項に記載の半導体装置の製造方法であって、
    前記段差構造を形成する工程は、
    前記ストレス膜を構成すべき膜を前記基板上に成膜する工程と、
    当該膜上にパターニングされたマスク層を形成する工程と、
    当該膜に対して前記マスク層をエッチングマスクとしたエッチングを実行して前記段差構造を形成する工程と、
    前記マスク層のうち前記第１の側面の近傍部分をエッチングにより除去して前記段差構造の上面の一部を露出させる工程と、
    を含む、半導体装置の製造方法。
  19. 請求項１２から１７のうちのいずれか１項に記載の半導体装置の製造方法であって、
    前記段差構造を形成する工程は、
    前記基板上に第１の保護膜を形成する工程と、
    前記ストレス膜を構成すべき膜を前記第１の保護膜上に形成する工程と、
    当該膜上にパターニングされたマスク層を形成する工程と、
    当該膜に対して前記マスク層をエッチングマスクとしたエッチングを実行して前記段差構造を形成する工程と、
    を含み、
    前記ストレス膜を形成する工程は、
    前記段差構造を形成する工程が実行された後に、前記第１の側面に第２の保護膜を形成する工程と、
    前記マスク層に対して前記第１および第２の保護膜をエッチングマスクとしたエッチングを実行して前記第１の保護膜の上面の一部を露出させる工程と、
    前記第１の保護膜の露出部分と前記第２の保護膜とを除去して前記第１の側面と前記段差構造の上面の一部とを露出させる工程と、
    を含む、半導体装置の製造方法。
  20. 請求項１２から１９のうちのいずれか１項に記載の半導体装置の製造方法であって、
    前記段差構造を形成する工程は、
    前記半導体層をエッチングして溝を形成することにより、前記第１の側面を有する段差構造と第３の側面を有する段差構造とを同時に形成する工程を含み、
    前記ストレス膜を形成する工程は、
    前記ストレス膜を第１のストレス膜として形成すると同時に、前記第３の側面を有する段差構造の上面と前記第３の側面とにパターニングされた第２のストレス膜を形成する工程を含み、
    前記立体構造を形成する工程は、
    前記第１の側面を有する段差構造と前記第３の側面を有する段差構造とに対して前記第１および第２のストレス膜をエッチングマスクとしたエッチングを実行して、前記第２の側面を形成すると同時に前記第３の側面と対向する第４の側面を形成することにより、前記第１および第２の側面を有する立体構造と、前記第３および第４の側面を有するとともに前記チャネル方向に沿って延在する立体構造とを同時に形成する工程を含み、
    前記ゲート絶縁膜を形成する工程は、
    前記第２の側面に前記ゲート絶縁膜を第１のゲート絶縁膜として形成すると同時に、前記第４の側面に第２のゲート絶縁膜を形成する工程を含み、
    前記ゲート電極は、前記第４の側面を前記第２のゲート絶縁膜を介して被覆するように延在しており、
    前記第２のストレス膜は、前記第３の側面に作用する残留応力を有しており、
    前記第３および第４の側面を有する立体構造は、前記第２のゲート電極の前記チャネル方向における両側でそれぞれソース電極およびドレイン電極を有するとともに前記ソース電極と前記ドレイン電極との間にチャネル領域を有する、半導体装置の製造方法。
  21. 請求項１２から２０のうちのいずれか１項に記載の半導体装置の製造方法であって、前記基板は、支持基板と、前記支持基板上に形成された埋め込み酸化膜と、前記埋め込み酸化膜上に形成された前記半導体層とを含む、半導体装置の製造方法。
  22. 半導体層を上部に有する基板の当該半導体層上にパターニングされたマスク層を形成する工程と、
    前記半導体層に対して前記マスク層をエッチングマスクとしたエッチングを実行して第１の側面を有する段差構造を形成する工程と、
    前記第１の側面にストレス膜を形成する工程と、
    前記第１の側面を被覆するようにパターニングされたレジスト膜を形成する工程と、
    前記段差構造と前記マスク層とからなる積層体に対して前記レジスト膜をエッチングマスクとしたエッチングを実行して前記第１の側面と対向する第２の側面を形成することにより、前記第１および第２の側面を有するとともに前記基板の面内方向と並行なチャネル方向に沿って延在する立体構造を形成する工程と、
    前記第２の側面にゲート絶縁膜を形成する工程と、
    前記立体構造のうち少なくとも前記第２の側面を前記ゲート絶縁膜を介して被覆するとともに前記第１および第２の側面が対向する方向に沿って延在するゲート電極を形成する工程と、
    を備え、
    前記ストレス膜は、前記第１の側面に作用する残留応力を有しており、
    前記立体構造は、前記ゲート電極の前記チャネル方向における両側でそれぞれソース電極およびドレイン電極を有するとともに前記ソース電極と前記ドレイン電極との間にチャネル領域を有する、半導体装置の製造方法。
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