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CN1976036A - 半导体器件及其制造方法 - Google Patents

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CN1976036A
CN1976036A CNA2006101729531A CN200610172953A CN1976036A CN 1976036 A CN1976036 A CN 1976036A CN A2006101729531 A CNA2006101729531 A CN A2006101729531A CN 200610172953 A CN200610172953 A CN 200610172953A CN 1976036 A CN1976036 A CN 1976036A
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CN
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gate electrode
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wiring
forming
drain unit
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坪井信生
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Renesas Electronics Corp
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Renesas Technology Corp
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices

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  • Semiconductor Memories (AREA)

Abstract

本发明的半导体器件能够减少SRAM的存储单元的面积。在SRAM单元的布局图中，采用了在栅极(2a)和栅极(2b)之间设置局部布线(3a)并连接了有源区(1a)和有源区(1b)的结构。由此，就不需要在栅极(2a)和栅极(2b)之间设置触点。因此，能够缩小存储单元区域C的短边方向的尺寸。此外，使栅极(2c)的左端部从栅极(2a)向后退，构成为：在倾斜方向上配置了连接有源区(1b)和栅极(2c)的局部布线(3b)的结构。因此，能够缩小存储单元区域C的长边方向的尺寸。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，特别地涉及一种SRAM的结构及其制造方法。
背景技术
伴随着半导体器件的高度集成化，不断缩小以SRAM(Static RandomAccess Memory：静态随机存取存储器)等为代表的半导体存储器的尺寸。伴随于此，不断缩小搭载在半导体存储器上的元件的尺寸或者布线的间距。
在专利文献1中，公开了一种用于缩小针对1位由6个晶体管构成的SRAM的单元面积的布局图。
图17中示出了上述SRAM的常规布局图。在此图中，示出了SRAM的1位部分的存储单元。以中心点E为点对称的中心配置了各个元件。
在存储单元区域C的内部，设置有源区1a～1d。设置栅极2a，以便横切有源区1a；设置了栅极2b，以便横切有源区1a、1b。
设置了公共触点3(以下，称为SC)，以便连接有源区1b和栅极2c。在栅极2a中，设置了触点4a。在有源区1a中，设置了触点4b、4c、4d。在有源区1b中，设置了触点4e。
分别设置了金属布线5b、5c、5d、5e，以便覆盖触点4b、4c、4d、4e。
有源区1a通过触点4c、金属布线5b、SC 3与有源区1b连接。有源区1b通过SC 3与栅极2c连接。
专利文献1：特开平10-178110号公报
在上述半导体器件中，在栅极2a和栅极2b之间，配置了触点4c。由此，就难于缩小栅极2a和栅极2b的间隔t1。
发明内容
为了解决上述问题而实施本发明，本发明的目的在于，在夹持于存储单元区域内的2个栅极间的部分中设置了布线的半导体器件中，减少存储单元区域的面积。
本发明的半导体器件，其特征在于，包括：第一有源区，设置在衬底上的存储器区域内；第二有源区，设置在通过元件隔离与上述第一有源区进行隔离、比上述第一有源区内更靠近上述存储器区域中心的位置处；第一栅电极，横切上述第一有源区；第二栅电极，与上述第一栅电极隔离并横切上述第一有源区及上述第二有源区；第一漏极单元，在上述第一有源区中，在上述第一栅电极和上述第二栅电极之间露出；第二漏极单元，在上述第二有源区中，连接到上述第二栅电极的上述第一漏极单元侧；第一布线，连接上述第一漏极单元和上述第二漏极单元；第三栅电极，与上述第一栅电极及上述第二栅电极隔离、其端部面对上述第一栅电极的上述第二有源区侧的端部；以及第二布线，连接上述第二漏极单元和上述第三栅电极，在上述第一栅电极和上述第二栅电极之间，不设置用于使上述第一布线与上层布线进行连接的触点。
此外，本发明的半导体器件的制造方法，其特征在于，包括：在衬底上的存储器区域内形成第一有源区和第二有源区的工序，第二有源区位于通过元件隔离与上述第一有源区进行隔离、比上述第一有源区内更靠近上述存储器区域中心的位置；形成第一栅电极、第二栅电极和第三栅电极的工序，该第一栅电极横切上述第一有源区，该第二栅电极与上述第一栅电极隔离并横切上述第一有源区及上述第二有源区，该第三栅电极与上述第一栅电极及上述第二栅电极隔离、其端部面对上述第一栅电极的上述第二有源区侧的端部、比面对上述第二有源区的上述第一栅电极的端部，从上述第一栅电极更往后退；形成第一漏极单元和第二漏极单元的工序，该第一漏极单元在上述第一有源区中，在上述第一栅电极和上述第二栅电极之间露出，该第二漏极单元在上述第二有源区中，与上述第二栅电极的上述第一漏极单元侧连接；形成第一布线的工序，该第一布线连接上述第一漏极单元和上述第二漏极单元；以及形成第二布线的工序，该第二布线连接上述第二漏极单元和上述第三栅电极。
以下详细说明本发明的其它特征。
根据本发明，在夹持于存储单元区域内的2个栅极间的部分中设置了布线的半导体器件中，通过采用不设置用于将上述布线与更上层的布线连接的触点的结构，就能够减少存储单元的面积。
附图说明
图1是根据实施方式1的半导体器件的示意图。
图2是根据实施方式1的半导体器件的制造方法的示意图。
图3是根据实施方式1的半导体器件的制造方法的示意图。
图4是根据实施方式1的半导体器件的制造方法的示意图。
图5是根据实施方式1的半导体器件的制造方法的示意图。
图6是根据实施方式1的半导体器件的变形例的示意图。
图7是根据实施方式2的半导体器件的示意图。
图8是根据实施方式2的半导体器件的制造方法的示意图。
图9是根据实施方式3的半导体器件的示意图。
图10是根据实施方式3的半导体器件的制造方法的示意图。
图11是根据实施方式3的半导体器件的制造方法的示意图。
图12是根据实施方式3的半导体器件的制造方法的示意图。
图13是根据实施方式4的半导体器件的示意图。
图14是根据实施方式4的半导体器件的制造方法的示意图。
图15是根据实施方式4的半导体器件的制造方法的示意图。
图16是根据实施方式4的半导体器件的制造方法的示意图。
图17是现有半导体器件的示意图。
具体实施方式
以下，参照附图，说明本发明的实施方式。再有，对各附图中相同或相应部分赋予相同的符号，简化并省略其说明。
实施方式1
图1(a)示出了根据本实施方式的半导体器件的平面图。此半导体器件是1位由6个晶体管构成的、CMOS的静态随机存取存储器(Static RandomAccess Memory；以下，称为“SRAM”)。在存储单元区域C内侧配置了此SRAM的1位的存储单元。将此区域的中心点E作为点对称的中心，配置了各个元件。以下，简化并省略针对作为点对称的部分的说明。
存储单元区域C具有配置了N型晶体管的N型沟道区(以下，称为“Nch区”)和配置了P型晶体管的P型沟道区(以下，称为“Pch区”)。在存储单元区域C的中央部处设置了Pch区。在其两侧设置了Nch区。在Nch区中设置了有源区1a、1d，在Pch区中设置了有源区1b、1c。在与有源区1a隔离、且比有源区1a更靠近存储单元区域C的中心处的位置处设置了有源区1b。
设置了栅极2a，以便横切有源区1a。利用有源区1a和栅极2a来构成存取晶体管6。设置栅极2b，从而与栅极2a隔离并横切有源区1a和有源区1b。利用有源区1a和栅极2b来构成驱动晶体管7。利用有源区1b和栅极2b，构成负载晶体管8。设置栅极2c，以便横切有源区1c、有源区1d。设置栅极2c的左端部，以使其面对栅极2a的右端部，相比于有源区1b的左端部，从栅极2a更往后退。
设置本地布线3a，以便连接有源区1a和有源区1b。设置本地布线3b，以便连接有源区1b和栅极2c。本地布线3b与本地布线3a的长度方向成规定角度(45°左右)。
在有源区1a中，在栅极2a和栅极2b之间设置了漏区D1。在有源区1b中，在与栅极2b的漏区D1侧的侧面连接的位置处设置了漏区D2。在有源区1d，在栅极2c和栅极2d之间设置了漏区D4。在有源区1c中，在栅极2c的漏区D4侧设置了漏区D3。
在有源区1a中，在夹持栅极2a并与本地布线3a相对侧的位置处设置了触点4b。设置布线5b，以便覆盖触点4b。在有源区1a中，在夹持有栅极2b并与本地布线3a相对侧的位置处设置了触点4d。设置布线5d，以便覆盖触点4d。在有源区1b中，在夹持有栅极2b并与本地布线3a相对侧的位置处设置了触点4e。设置布线5e，以便覆盖触点4e。
图1(b)中示出了图1(a)所示的A-A′方向的剖面图。在硅衬底11的表面上，设置了有源区1a～1d。通过元件隔离12隔离各个有源区。在砖衬底11之上，设置了由氮化硅膜构成的衬垫(liner)膜13。在其上，设置了由氧化硅膜构成的第一层间绝缘膜14。在衬垫膜13、第一层间绝缘膜14之中，设置了本地布线3a、3d。本地布线3a连接了漏区D1(有源区1a)和漏区D2(有源区1b)。本地布线3d连接了漏区D3(有源区1c)和漏区D4(有源区1d)。
在第一层间绝缘膜14、本地布线3a、3d之上，设置了由氧化硅膜构成的第二层间绝缘膜15。
图1(c)中示出了图1(a)中所示的B-B′方向的剖面图。在元件隔离12之上，设置栅极2c，并在有源区1b之上设置了栅极2b。形成了与栅极2b、2c几乎相同高度的第一层间绝缘膜14。在衬垫膜13、第一层间绝缘膜14之中，设置了本地布线3b。本地布线3b的侧面与栅极2c的侧面相接触。本地布线3b的底面与漏区D2(有源区1b)相接触。也就是说，本地布线3b连接了栅极2c和漏区D2。
设置触点4e，以便贯通第二层间绝缘膜15、第一层间绝缘膜14、衬垫膜13。触点4e的底面与有源区1b连接。在触点4e之上，设置了布线5e。
在本实施方式中，如图1(b)中所示，构成利用本地布线3a连接了漏区D1(有源区1a)和漏区D2(有源区1b)的结构。也就是说，在栅极2a和栅极2b之间，不设置用于与本地布线3a的更上层的布线进行连接的触点。
由此，与现有技术相比较，就能够使栅极2a和栅极2b的间隔t1更小。因此，就能够使存储单元的短边方向的尺寸变小。在本实施方式中，就能够将短边方向的尺寸缩小大约13％。
此外，如上所述，采用了栅极2c的左端部比有源区1b的左端部自栅极2a更向后退的结构。并且，构成为：在相对于本地布线3a的长边方向倾斜的方向上配置本地布线3b，并连接了漏区D2(有源区1b)和栅极2c的结构。
通过采用上述那样的结构，能够使栅极2a和栅极2c的间隔t2固定不变，能够使栅极2a向右侧偏移。即，能够使栅极2a向存储单元区域C的中心偏移。
因此，能够使存储单元区域C的长边方向的尺寸变小。在本实施方式中，就能够将长边方向的尺寸缩小大约8％。
如上所述，利用图1中所示的结构，就能够将存储单元的短边方向的尺寸缩小大约13％。此外，能够将存储单元的长边方向的尺寸缩小大约8％。因此，通过同时缩小存储单元的短边方向、长边方向的尺寸，就能够将单元面积缩减大约20％。
然后，参照图2～图4，说明图1中所示的半导体器件的制造方法。这些附图的(a)是对应于图1(a)的部分的平面图。此外，这些附图的(b)、(c)是分别对应于图1(b)、(c)的部分的剖面图。
首先，选择地蚀刻硅衬底的表面，形成沟槽。然后，利用氧化硅膜埋入沟槽内部，形成元件隔离。然后，在硅衬底的主表面之上，选择地注入杂质。其结果，如图2(a)中所示，在Nch区域中形成有源区1a、1d。此外，在Pch区域中形成有源区1b、1c。通过元件隔离与有源区1a隔离且比有源区1a更加靠近存储单元区域C的中心点E的位置处形成了有源区1b。
此时，如图2(b)中所示，通过元件隔离12隔离有源区1a～1d。此外，如图2(c)所示，在硅衬底11的主表面之上，形成了有源区1b及元件隔离12。
然后，形成栅极，以便横切图2(a)中所示的有源区1a～1d。然后，在栅极的表面、有源区1a～1d的表面之上，形成镍硅化物(NiSi)。其结果，如图3中所示，形成栅极2a～2d。
形成栅极2a，以便横切有源区1a。形成栅极2b，以便与栅极2a隔离并横切有源区1a、有源区1b。形成栅极2c的左端部，以便面对栅极2a的右端部、比有源区1b的左端部从栅极2a更向后退。
然后，进行杂质的离子注入及热处理。其结果，如图3(a)中所示，在有源区1a中，在栅极2a和栅极2b之间形成漏区D1。此外，在有源区1b中，在与栅极2b的漏区D1侧的侧面相邻的位置处形成漏区D2。
然后，在图3(b)、(c)所示的硅衬底11之上，形成30nm左右膜厚的由氮化硅膜形成的衬垫膜。然后，在衬垫膜之上，以栅极2a～2d的高度或其以上的膜厚形成由氧化硅膜形成的第一层间绝缘膜。然后，选择地蚀刻第一层间绝缘膜、衬垫膜，并形成沟槽。
然后，作为覆盖此沟槽的底面和侧面的阻挡金属，形成氮化钛(TiN)膜，用钨(W)埋入其内部，形成导电膜。作为上述阻挡金属，也可以采用氮化钽(TaN)，用铜(Cu)埋入其内部而形成导电膜。
然后，全面蚀刻此导电膜，除去沟槽外部的导电膜。这里，也可以代替蚀刻利用化学机械抛光(Chemical Mechanical Polishing；以下，称为“CMP”)来除去沟槽外部的导电膜。
其结果，如图4中所示，在衬垫膜13、第一层间绝缘膜14之中，形成了本地布线3a～3d。
此时，如图4(b)中所示，本地布线3a连接了漏区D1(有源区1a)和漏区D2(有源区1b)。由此，就不必在栅极2a和栅极2b之间形成用于与本地布线3a更上层的布线进行连接的触点。通过这种方式，与现有技术比较，就能够缩小栅极2a和栅极2b的间隔t1。因此，就能够缩小存储单元短边方向的尺寸。
此外，如图4(c)中所示，本地布线3b连接了漏区D2(有源区1b)和栅极2c。此时，在相对于本地布线3a的长边方向倾斜的方向上配置了本地布线3b。通过形成这种结构，使栅极2a和栅极2c的间隔t2固定不变，就能够使栅极2a向右侧偏移。即，就能够使栅极2a向存储单元区域C的中心偏移。
因此，能够缩小存储单元区域C的长边方向的尺寸。
然后，在图4(b)、(c)所示的第一层间绝缘膜14、本地布线3a、3d之上，形成300～400nm左右膜厚的由氧化硅膜形成的第二层间绝缘膜。然后，利用CMP，平坦化此膜的表面。然后，选择地蚀刻第二层间绝缘膜、第一层间绝缘膜14、衬垫膜13，开凿出接触孔。在其内表面之上，形成TiN等的阻挡金属膜，并埋入W膜等的导电膜。然后，通过CMP等，除去在触点的外部形成的阻挡金属膜、导电膜。其结果，如图5中所示，就形成了触点4a、4b、4d、4e、4f、4g、4i、4j。
然后，在图5(b)、(c)所示的第二层间绝缘膜15之上，整面地形成铝等的导电膜。然后，选择地蚀刻此导电膜。其结果，如图1(a)所示，在触点4a、4b、4d、4e、4f、4g、4i、4j之上，形成了各个布线5a、5b、5d、5e、5f、5g、5i、5j。
根据本实施方式，就能够将存储单元的短边方向的尺寸缩小大约13％。此外，就能够将存储单元的长边方向的尺寸缩小大约8％。因此，通过同时缩小存储单元的短边方向、长边方向的尺寸，就能够将单元面积减少大约20％。
然后，说明本实施方式中所示的半导体器件的变形实例。
在图1(a)所示的半导体器件的平面图中，配置本地布线3b，以便与本地布线3a的长边方向成规定角度(45°左右)。但是，如图6中所示，本地布线3b也可以构成为L字型的形状等。在此情况下，本地布线3b就能够连接本地布线3a和栅极2c。因此，能够获得与本实施方式相同的效果。
实施方式2
图7(a)示出了根据本实施方式的半导体器件的平面图。图7(b)示出了图7(a)的A-A′的剖面图。图7(c)示出了图7(a)的B-B′的剖面图。这里，主要说明与实施方式1的不同点。
如图7(b)中所示，在衬垫膜13之上，形成了由氧化硅膜形成的第三层间绝缘膜16。在衬垫膜13、第三层间绝缘膜16之中，设置了本地布线3a、3d。第三层间绝缘膜16的上表面与本地布线3a、3d的上表面为几乎相同的高度。
如图7(c)中所示，在衬垫膜13、第三层间绝缘膜16之中，形成了公共触点3b。这相当于实施方式1(图1(c))中所示的本地布线3b。第三层间绝缘膜16的上表面、与公共触点3b的上表面、触点4e的上表面为几乎相同的高度。
基于图7(b)、(c)，以几乎相同的高度形成了本地布线3a和3d、公共触点3b、触点4e。即，以相同的层形成了这些层。
由于其它结构与实施方式1相同，所以省略说明。
通过构成上述结构，就能够一次进行用于形成本地布线3a、公共触点3b、触点4e的平板印刷。由此，就能够减少所有的掩膜的层数。此外，还能够减少工序数。
然后，参照图8，说明图7中所示的半导体器件的制造方法。
图8(a)是对应于图7(a)的部分的平面图。此外，图8(b)、(c)是分别对应于图7(b)、(c)的部分的剖面图。
首先，通过与实施方式1中所示方法相同的方法，进行从形成沟槽的工序(参照图2)直至形成栅极2a～2d为止的工序(参照图3)。然后，在图3(b)、(c)中所示的硅衬底11之上，与实施方式1相同地形成衬垫膜。在其上，形成300～400nm左右膜厚的由氧化硅膜形成的第三层间绝缘膜。然后，选择地蚀刻第三层间绝缘膜、衬垫膜，并形成沟槽。
其次，作为覆盖此沟槽的底面和侧面的阻挡金属，形成氮化钛(TiN)膜，用钨(W)埋入其内部，形成导电膜。作为上述阻挡金属，也可以采用氮化钽(TaN)，用铜(Cu)埋入其内部，形成导电膜。
然后，蚀刻此导电膜，除去沟槽外部的导电膜。这里，代替蚀刻，也可以利用CMP来除去沟槽外部的导电膜。
其结果，如图8中所示，在衬垫膜13、第三层间绝缘膜16之中，形成本地布线3a、3d、公共触点3b、触点4e。
利用本实施方式的制造方法，能够同时形成本地布线、公共触点(相当于实施方式1的本地布线3b)、触点。因此，除通过实施方式1所获得的效果外，还能够比实施方式1更加减少工序数。
此后，与实施方式1相同，形成金属布线。其结果，就获得了图7中所示的结构。
实施方式3
图9(a)示出了根据本实施方式的半导体器件的平面图。图9(b)示出了图9(a)的A-A′的剖面图。图9(c)示出了图9(a)的B-B′的剖面图。这里，主要说明与实施方式1、2的不同点。
如图9(a)中所示，在漏区D1(有源区1a)和漏区D2(有源区1b)之间，设置了本地布线9a。如图9(b)中所示，本地布线9a的一个侧面与有源区1a连接、另一个侧面与有源区1b连接。按照这种方式，有源区1a和有源区1b就通过本地布线9a进行连接。
由于其它结构与实施方式1相同，所以省略说明。
在本实施方式中，构成为：在漏区D1和漏区D2之间的元件隔离的表面之上形成沟槽，并在此沟槽中设置了本地布线。
由此，就不必设置用于形成本地布线的层间绝缘膜。因此，与实施方式1相比较，就能够减少工序数。
然后，参照图10～图12，说明图9中所示的半导体器件的制造方法。这些图的(a)是对应于图9(a)的部分的平面图。此外，这些图的(b)、(c)是分别对应于图9(b)、(c)的部分的剖面图。
首先，通过与实施方式1中所示方法相同的方法，进行形成沟槽的工序、形成有源区1a～1d的工序(参照图2)。
然后，自上表面按照30nm左右的深度，选择地蚀刻图2(b)中所示的有源区1a和有源区1b之间的元件隔离12的表面，形成沟槽。然后，整面地形成硅膜，以便埋入沟槽内部。然后，向硅膜中注入杂质。其次，蚀刻硅膜，除去沟槽外部的硅膜。其结果，如图10(b)中所示，就在元件隔离12表面的沟槽中形成连接有源区1a及有源区1b的布线9a。
然后，在图10(b)、(c)中所示的硅衬底11之上，形成栅极。其结果，获得了图11中所示的结构。
与布线9a隔离、形成了横切有源区1a的栅极2a。与栅极2a及布线9a隔离，夹持布线9a并与栅极2a相反的一侧，形成了栅极2b。栅极2b横切有源区1a及有源区1b。与栅极2a、栅极2b、布线9a隔离，形成了栅极2c。其左端部，面对栅极2a的右端部，且比有源区1b的左端部从栅极2a更向后退。
然后，进行杂质的离子注入及热处理。其结果，如图12(a)中所示，在有源区1a中，在栅极2a和栅极2b之间形成漏区D1。此外，在有源区1b中，在栅极2b的漏区D1侧形成漏区D2。
然后，在图11(b)、(c)中所示的硅衬底11之上，形成30nm左右膜厚的由氮化硅膜形成的衬垫膜。然后，在衬垫膜之上，形成300～400nm左右膜厚的由氧化硅膜形成的第三层间绝缘膜。然后，选择地蚀刻第三层间绝缘膜、衬垫膜，形成沟槽。
然后，作为覆盖此沟槽的底面和侧面的阻挡金属，形成氮化钛(TiN)膜，用钨(W)埋入其内部，形成导电膜。作为上述阻挡金属，也可以采用氮化钽(TaN)，用铜(Cu)埋入其内部，形成导电膜。
然后，蚀刻此导电膜，除去沟槽外部的导电膜。这里，代替蚀刻，也可以利用CMP来除去沟槽外部的导电膜。
其结果，如图12(c)中所示，在衬垫膜13、第三层间绝缘膜16之中，形成公共触点3b、触点4e。
然后，与实施方式1相同，在触点4e之上，形成金属布线。其结果，就获得了图9中所示的结构。
根据本实施方式的制造方法，就不必设置用于形成本地布线的层间绝缘膜。因此，与实施方式1相比较，就能够减少工序数。
实施方式4
图13(a)示出了根据本实施方式的半导体器件的平面图。图13(b)示出了图13(a)的A-A′的剖面图。图13(c)示出了图13(a)的B-B′的剖面图。这里，主要说明与实施方式1～3的不同点。
如图13(b)中所示，在衬垫膜13之上，形成了由氧化硅膜形成的第一层间绝缘膜14。在其上层叠了由氧化硅膜形成的第四层间绝缘膜17、第五层间绝缘膜18。在衬垫膜13、第一层间绝缘膜14之中，设置了本地布线3a、3d。第一层间绝缘膜14的上表面和本地布线3a、3d的上表面为几乎相同的高度。
如图13(c)中所示，在衬垫膜13、第一层间绝缘膜14、第四层间绝缘膜17之中，设置了公共触点3b。公共触点3b的上表面和第四层间绝缘膜17的上表面为几乎相同的高度。在衬垫膜13、第一层间绝缘膜14、第四层间绝缘膜17、第五层间绝缘膜18之中，设置了触点4e。触点4e的上表面、第五层间绝缘膜18的上表面为几乎相同的高度。
基于图13(b)、(c)，本地布线3a、公共触点3b、触点4e任何一个的高度都不相同。即，以不同的层来形成这些层。
由于其它结构与实施方式2相同，所以省略说明。
上述结构的公共触点3b、触点4e距硅衬底11的高度不同。即，通过各蚀刻工序来形成这些触点。
然后，参照图14～图16，说明图13中所示的半导体器件的制造方法。
这些图的(a)是对应于图13(a)的部分的平面图。此外，这些图的图(b)、(c)是分别对应于图13(b)、(c)的部分的剖面图。
首先，通过与实施方式1中所示方法相同的方法，进行从形成沟槽的工序(参照图2)至形成栅极2a～2d为止的工序(参照图3)。然后，在图3(b)、(c)中所示的硅衬底11之上，形成衬垫膜。
然后，在衬垫膜之上，以栅极2a～2d的高度或其以上膜厚形成由氧化硅膜形成的第一层间绝缘膜。然后，选择地蚀刻第一层间绝缘膜、衬垫膜，形成沟槽。
然后，作为覆盖此沟槽的底面和侧面的阻挡金属，形成氮化钛(TiN)膜，将钨(W)埋入其内部，形成导电膜。作为上述阻挡金属，也可以采用氮化钽(TaN)，将铜(Cu)埋入其内部，形成导电膜。
然后，蚀刻此导电膜，除去沟槽外部的导电膜。这里，代替蚀刻，可以利用CMP来除去沟槽外部的导电膜。
其结果，如图14(b)中所示，在衬垫膜13、第一层间绝缘膜14之中，形成本地布线3a、3d。
然后，在图14(b)中所示的第一层间绝缘膜14、本地布线3a、3d之上，形成100～200nm左右膜厚的由氧化硅膜形成的第四层间绝缘膜。然后，选择地蚀刻第四层间绝缘膜、第一层间绝缘膜14、衬垫膜13，形成沟槽。在其内表面中，埋入W膜等的金属膜。然后，通过CMP等，除去在沟槽外部形成的金属膜。其结果，如图15(b)中所示，在衬垫膜13、第一层间绝缘膜14、第四层间绝缘膜17之中，形成了公共触点3b。
然后，在图15(b)、(c)中所示的第四层间绝缘膜17之上，形成200～300nm左右膜厚的由氧化硅膜形成的第五层间绝缘膜。然后，利用CMP，平坦化此膜的表面。然后，选择地蚀刻第五层间绝缘膜、第四层间绝缘膜17、第一层间绝缘膜14、衬垫膜13，开凿出接触孔。在其内表面中，形成TiN等的阻挡金属膜，并且，埋入W膜等的导电膜。然后，通过CMP等，除去接触孔外部的阻挡金属膜、导电膜。其结果，如图16中所示，就形成了触点4a、4b、4d、4e、4f、4g、4i、4j。
在本实施方式中，当形成本地布线3a、公共触点3b、触点4e时，能够分别进行形成各个沟槽(或孔图形)的蚀刻工序。由此，在各个蚀刻下序中，就能够使过蚀刻的时间最佳化。
此后，与实施方式1相同，形成金属布线。其结果，就获得了图13中所示的结构。
通过以上说明的制造方法，当形成本地布线、公共触点、触点时，在形成各个沟槽(或孔图形)的蚀刻工序中，能够使各个工序中的过蚀刻的时间最佳化。

Claims (9)

1.一种半导体器件，其特征在于，包括：
第一有源区，设置在衬底上的存储器区域内；
第二有源区，通过元件隔离与所述第一有源区进行隔离、并设置在比所述第一有源区内更靠近所述存储器区域中心的位置处；
第一栅电极，横切所述第一有源区；
第二栅电极，与所述第一栅电极隔离并横切所述第一有源区及所述第二有源区；
第一漏极单元，位于所述第一有源区中的所述第一栅电极和所述第二栅电极之间；
第二漏极单元，位于所述第二有源区中的第二栅电极的所述第一漏极单元侧；
第一布线，连接所述第一漏极单元和所述第二漏极单元；
第三栅电极，与所述第一栅电极及所述第二栅电极隔离、端部面对所述第一栅电极的所述第二有源区侧的端部；以及
第二布线，连接所述第二漏极单元和所述第三栅电极，
在所述第一栅电极和所述第二栅电极之间，不设置用于将所述第一布线与上层的布线进行连接的触点。
2.根据权利要求1所述的半导体器件，其特征在于，
面对所述第三栅电极的所述第一栅电极的端部，从所述第一栅电极比面对所述第二有源区的所述第一栅电极的端部更向后退。
3.根据权利要求1所述的半导体器件，其特征在于，
所述第一布线及所述第二布线由相同的层形成。
4.根据权利要求1所述的半导体器件，其特征在于，
所述第一布线及所述第二布线由不同的层形成。
5.根据要求1所述的半导体器件，其特征在于，
在所述第一漏极单元和所述第二漏极单元之间的元件隔离的沟槽中设置了所述第一布线。
6.一种半导体器件的制造方法，其特征在于，包括：
在衬底上的存储器区域内形成第一有源区和第二有源区的工序，第二有源区通过元件隔离与所述第一有源区隔离、并位于比所述第一有源区内更靠近所述存储单元区域中心的位置；
形成第一栅电极、第二栅电极和第三栅电极的工序，该第一栅电极横切所述第一有源区，该第二栅电极与所述第一栅电极隔离并横切所述第一有源区及所述第二有源区，该第三栅电极与所述第一栅电极及所述第二栅电极隔离、端部面对所述第一栅电极的所述第二有源区侧的端部、并且比面对所述第二有源区的所述第一栅电极的端部，从所述第一栅电极更向后退；
形成第一漏极单元和第二漏极单元的工序，该第一漏极单元位于所述第一有源区中的所述第一栅电极和所述第二栅电极之间，该第二漏极单元位于所述第二有源区中的所述第二栅电极的所述第一漏极单元侧；
形成第一布线的工序，该第一布线连接所述第一漏极单元和所述第二漏极单元；以及
形成第二布线的工序，该第二布线连接所述第二漏极单元和所述第三栅电极。
7.权利要求6所述的半导体器件的制造方法，其特征在于，
同时进行形成所述第一布线的工序及形成所述第二布线的工序，包括：
在所述衬底上形成第一绝缘膜的工序；
选择地蚀刻所述第一绝缘膜以形成第一沟槽及第二沟槽的工序；以及
在所述第一沟槽中形成所述第一布线并在所述第二沟槽中形成所述第二布线的工序。
8.根据权利要求6所述的半导体器件的制造方法，其特征在于，
形成所述第一布线的工序，包括：
在所述衬底上形成第一绝缘膜的工序；
选择地蚀刻所述第一绝缘膜以形成第一沟槽的工序；以及
在所述第一沟槽中形成所述第一布线的工序，
形成所述第二布线的工序包括：
在所述衬底上及所述第一布线之上形成第二绝缘膜的工序；
选择地蚀刻所述第二绝缘膜及所述第一绝缘膜以形成第二沟槽的工序；以及
在所述第二沟槽中形成所述第二布线的工序。
9.一种半导体器件的制造方法，其特征在于，包括：
在衬底上的存储器区域内形成第一有源区和第二有源区的工序，该第二有源区通过元件隔离与所述第一有源区进行隔离、并位于比所述第一有源区内更靠近所述存储单元区域中心的位置；
选择地蚀刻所述第一有源区和所述第二有源区之间的元件隔离的表面以形成沟槽的工序；
在所述沟槽中形成连接所述第一有源区和所述第二有源区的第一布线的工序；
形成第一栅电极、第二栅电极和第三栅电极的工序，该第一栅电极与所述第一布线隔离并横切所述第一有源区，该第二栅电极与所述第一栅电极及所述第一布线隔离，夹持所述第一布线并在与所述第一栅电极的相反侧，横切所述第一有源区及所述第二有源区，该第三栅电极与所述第一栅电极、所述第二栅电极、以及所述第一布线隔离，端部面对所述第一栅电极的所述第二有源区侧的端部，并且比面对所述第二有源区的所述第一栅电极的端部，从所述第一栅电极更向后退；以及
形成第一漏极单元和第二漏极单元的工序，该第一漏极单元位于所述第一有源区中的所述第一栅电极和所述第二栅电极之间，该第二漏极单元位于所述第二有源区中的所述第二栅电极的所述第一漏极单元侧。
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