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KR100693812B1 - 반도체 장치 및 그 제조 방법, 반도체 장치의 센스 앰프 및그 형성 방법 - Google Patents

반도체 장치 및 그 제조 방법, 반도체 장치의 센스 앰프 및그 형성 방법 Download PDF

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KR100693812B1
KR100693812B1 KR1020060013344A KR20060013344A KR100693812B1 KR 100693812 B1 KR100693812 B1 KR 100693812B1 KR 1020060013344 A KR1020060013344 A KR 1020060013344A KR 20060013344 A KR20060013344 A KR 20060013344A KR 100693812 B1 KR100693812 B1 KR 100693812B1
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transistor
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안순홍
홍상표
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삼성전자주식회사
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Abstract

반도체 장치 및 그 제조 방법, 반도체 장치의 센스 앰프 및 그 형성 방법에서, 반도체 장치는 기판에 구비되는 라인 형상의 제1 액티브 영역 및 제2 액티브 영역과, 상기 제1 액티브 영역에는 제1 피치의 게이트를 갖는 제1 트랜지스터들이 직렬 연결된 제1 단위 회로들이 반복 배치되어 있는 제1 군 트랜지스터와, 상기 제2 액티브 영역에는 상기 제1 피치의 게이트를 갖는 제2 트랜지스터들이 직렬 연결된 제2 단위 회로들이 반복 배치되어 있는 제2 군 트랜지스터와, 상기 제1 단위 회로들 사이 및 제2 단위 회로들 사이를 각각 전기적으로 분리시키기 위한 소자 분리용 제3 트랜지스터들과, 상기 제1 내지 제3 트랜지스터들을 덮는 층간 절연막 및 상기 층간 절연막에 구비되고, 상기 제1 및 제2 트랜지스터의 게이트 및 소오스/드레인과 각각 전기적으로 접속하는 콘택 플러그들을 포함한다. 상기 반도체 장치는 액티브 영역과 접하는 콘택 플러그의 접촉 면적이 동일하여 트랜지스터의 미스 매치의 발생이 감소된다.

Description

반도체 장치 및 그 제조 방법, 반도체 장치의 센스 앰프 및 그 형성 방법{Semiconductor device and method for manufacturing the same, and bit line sense amplifier in semiconductor device and method for forming the same}
도 1은 오픈 비트 라인 구조에서 비트 라인 센스 앰프 부위를 보여주는 평면도이다.
도 2는 도 1의 I_I' 및 II_II'를 절단하여 보여지는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 디램 장치의 비트 라인 센스 앰프를 나타내는 평면도이다.
도 4는 본 실시예의 비트 라인 센스 앰프를 나타내는 회로도이다.
도 5 내지 도 10은 본 발명의 도 3에 도시된 비트 라인 센스 앰프의 형성 방법을 설명하기 위한 단면도들이다.
도 11 내지 도 15는 본 발명의 도 3에 도시된 비트 라인 센스 앰프의 형성 방법을 설명하기 위한 평면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100a : 제1 액티브 영역 100b : 제2 액티브 영역
102a : 제1 트랜지스터 102b : 제2 트랜지스터
104 : 제1 단위 회로 106 : 제1 게이트 구조물
108 : 제2 단위 회로 110 : 제2 게이트 구조물
112a, 112b : 제3 트랜지스터 116 : 제3 게이트 구조물
118 : 제1 층간 절연막
120, 122, 124a, 124b, 126a, 126b : 제1 콘택 플러그
128a : 비트 라인 128b : 비트 라인 바
130 : 제2 층간 절연막 132 : 제2 콘택 플러그
134 : 금속 배선
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 코아/페리 영역에 형성되는 센스 앰프 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 일반적으로 데이터를 저장하는데 사용된다. RAM(Random Access Memory)은 휘발성 메모리 장치로서 주로 컴퓨터의 메인 메모리 장치로 사용된다. DRAM(Dynamic Random Access Memory)은 RAM의 일종으로서, 하나의 트랜지스터와 하나의 커패시터로 구성되는 단위 메모리 셀들을 포함한다. 상기 커패시터에는 전하가 저장되거나 또는 저장되지 않음으로서 "1" 또는 "0"의 형태로 정보를 쓰거나 읽을 수 있다. 시간이 경과하면 커패시터에 저장되어 있던 전하를 잃을 수 있으므로, 메모리 셀들을 구성하는 커패시터는 주기적으로 리프레쉬된다.
DRAM의 메모리 셀들을 살펴보면, 트랜지스터의 게이트에는 워드 라인이 연결 되고 상기 트랜지스터의 소오스에는 비트 라인이 연결된다. 그리고, 상기 워드 라인을 인에이블시켜 상기 게이트를 턴 온 시킴으로서 커패시터에 저장되어 있던 데이터를 비트 라인을 통해 읽어내거나, 상기 비트 라인을 통해 커패시터에 데이터를 쓴다.
상기 셀 내에 저장된 데이터를 읽는 과정을 살펴보면, 선택된 트랜지스터의 비트 라인의 전압과 상기 선택된 트랜지스터의 비트 라인과 이웃하는 비트 라인 바의 전압을 출력한 후, 각각의 전압 레벨을 증폭시켜 상기 선택된 트랜지스터의 비트 라인의 전압 레벨이 상기 비트 라인 바에 비해 높은지 여부를 확인함으로서 선택된 셀에서 데이터를 구분하여 읽을 수 있다.
통상적으로, DRAM 장치에서 사용되는 비트 라인의 구조에는 폴디드(folded) 비트 라인 구조와 오픈(open) 비트 라인 구조가 있다.
상기 폴디드 비트 라인 구조는 상기 비트 라인과 비트 라인 바가 서로 나란하게 형성되어 센스 앰프와 연결된 구조를 갖고, 상기 오픈 비트 라인 구조는 비트 라인과 상기 비트 라인과 비교 대상이 되는 비트 라인 바가 서로 벌어져 있어, 센스 앰프의 양쪽에서 비트 라인 및 비트 라인 바가 각각 연결된 구조를 갖는다. 상기 오픈 비트 라인 구조는 상기 폴디드 비트 라인 구조에 비해 기판의 수평 면적을 작게 차지하기 때문에, 최근의 고집적화된 메모리 장치에서는 상기 오픈 비트 라인 구조를 주로 채택하고 있다.
도 1은 오픈 비트 라인 구조에서 비트 라인 센스 앰프 부위를 보여주는 평면도이다. 도 2는 도 1의 I_I' 및 II_II'를 절단하여 보여지는 단면도이다.
도 1 및 2를 참조하면, 센스 앰프가 형성되기 위한 부위의 기판에는 섬 형상의 고립된 액티브 영역들이 형성되어 있다. 그리고, 상기 액티브 영역들에는 각각 직렬 연결된 2개의 트랜지스터가 형성된다.
하나의 비트 라인(14a) 및 비트 라인 바(14b)로부터 각각 전압을 입력받고 증폭을 통해 선택된 셀에서의 데이터를 읽어내기 위한 각 단위 센스 앰프(A)에는, 제1 액티브 영역(10a)에 형성되는 제1 트랜지스터(12a)와, 제1 액티브 영역(10a)과 인접하는 제2 액티브 영역(10b)에 형성되는 제2 트랜지스터(12b)를 포함된다.
상기 단위 센스 앰프(A)에서, 상기 비트 라인(14a)은 상기 제1 트랜지스터(12a)의 게이트(16) 및 제2 트랜지스터(12b)의 소오스 영역과 각각 접속하고, 상기 비트 라인 바(14b)는 상기 제2 트랜지스터(12b)의 게이트(18) 및 제1 트랜지스터(12a)의 소오스 영역과 각각 접속한다. 상기와 같은 전기적인 연결은 상기 제1 및 제2 트랜지스터(12a, 12b)의 게이트(16, 18) 및 소오스와 각각 연결되는 콘택 플러그들(20, 22, 24a, 26a)이 구비되고, 상기 콘택 플러그들(20, 22, 24a, 26a)의 상부면과 상기 비트 라인(14a) 및 비트 라인 바(14b)가 서로 접촉함으로서 이루어진다.
또한, 상기 제1 및 제2 트랜지스터(12a, 12b)의 드레인 영역에도 콘택 플러그(24b, 26b)가 형성되며, 상기 콘택 플러그(24b, 26b)와 전기적으로 접촉하는 또 다른 배선이 연결된다.
상기 센스 앰프는 각 비트 라인(14a) 및 비트 라인 바(14b)로부터 입력된 전압을 통해 연결된 각 트랜지스터를 선택적으로 구동시킴으로서, 비트 라인(14a) 및 비트 라인 바(14b)의 전압 레벨의 차이를 더욱 증폭시킨다.
그런데, 상기 비트 라인(14a) 및 비트 라인 바(14b)로부터 입력된 전압 레벨의 차이가 매우 작기 때문에, 상기 비트 라인(14a) 및 비트 라인 바(14b)와 연결되어 있는 제1 및 제2 트랜지스터(12a, 12b)의 전기적인 특성이 매우 미세하게 차이가 나더라도 정상적으로 신호가 증폭되지 못한다. 이 경우, 상기 비트 라인(14a)과 비트 라인 바(14b)에서 출력되는 데이터가 뒤바뀌거나 항상 동일한 데이터만을 출력하는 동작 불량이 발생될 수 있다.
상기와 같은 제1 및 제2 트랜지스터(12a, 12b)의 미스 매치에 의한 동작 불량은 주로 포토 미스 얼라인의 영향성이 크다.
도 2에 도시된 것과 같이, 상기 제1 및 제2 트랜지스터(12a, 12b)의 소오스/드레인 영역과 접속하는 콘택 플러그들(24a, 24b, 26a, 26b)을 형성할 시에 포토 미스 얼라인이 발생되는 경우, 완성된 콘택 플러그들(24a, 24b, 26a, 26b)은 어느 한 방향으로 치우치게 된다. 그러므로, 일부 콘택 플러그들은 부분적으로 소자 분리 영역과 접촉하게 되기 때문에, 상기 각각의 콘택 플러그들(24a, 24b, 26a, 26b)은 기판의 액티브 영역과 접촉하는 면적이 서로 달라지게 된다.
상기와 같이, 콘택 플러그들(24a, 24b, 26a, 26b)의 접촉 면적이 달라지는 경우 상기 비트 라인(14a) 및 비트 라인 바(14b)와의 콘택 저항이 서로 달라지게 되고, 이로 인해 콘택 저항이 상대적으로 높은 쪽에서 신호의 입력이 다소 지연됨으로서 출력 신호가 뒤바뀌거나 또는 항상 "0" 또는 "1" 중 하나의 데이터로만 출력될 수 있다.
상기와 같은 미스 매치(mismatch)에 의한 동작 불량을 감소시키기 위해서는 상기 콘택 플러그들(24a, 24b, 26a, 26b)을 형성할 시에 포토 미스 얼라인 불량을 감소시키는 것이 바람직하다. 그러나, 디자인 룰이 감소되면서 미스 얼라인 마진이 매우 협소해져 상기 미스 얼라인 불량을 감소시키는데는 한계가 있다.
따라서, 본 발명의 제1 목적은 전기적 신호를 입력받아 동작되는 트랜지스터들의 미스 매치가 감소되는 구조를 갖는 반도체 장치를 제공하는데 있다.
본 발명의 제2 목적은 상기한 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명의 제3 목적은 트랜지스터들의 미스 매치가 감소되는 구조를 갖는 반도체 장치에 포함되는 센스 앰프를 제공하는데 있다.
본 발명의 제4 목적은 상기한 센스 앰프를 형성하는 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 장치는, 기판에 구비되는 라인 형상의 제1 액티브 영역과, 기판에 구비되는 상기 제1 액티브 영역과 인접하여 배치되고 라인 형상을 갖는 제2 액티브 영역과, 상기 제1 액티브 영역에 형성되고, 제1 피치의 게이트를 갖는 제1 트랜지스터들이 직렬 연결된 제1 단위 회로들이 반복 배치되어 있는 제1 군 트랜지스터와, 상기 제2 액티브 영역에 형성되고, 상기 제1 피치의 게이트를 갖는 제2 트랜지스터들이 직렬 연결된 제2 단위 회로들이 반복 배치되어 있는 제2 군 트랜지스터와, 상기 제1 및 제2 액 티브 영역에 형성되고, 상기 제1 단위 회로들 사이 및 제2 단위 회로들 사이를 각각 전기적으로 분리시키기 위한 소자 분리용 제3 트랜지스터들과, 상기 제1 내지 제3 트랜지스터들을 덮는 층간 절연막과, 상기 층간 절연막에 구비되고, 상기 제1 및 제2 트랜지스터의 게이트 및 소오스/드레인과 각각 전기적으로 접속하는 콘택 플러그들과, 상기 콘택 플러그들들 중 일부와 전기적으로 연결되는 배선을 포함한다.
상기 제1 내지 제3 트랜지스터들은 반도체 메모리 장치의 코아 영역에 형성된다.
상기 제1 및 제2 트랜지스터들은 비트 라인 센스 엠프를 구성하는 트랜지스터이다.
상기 배선은 각 셀의 비트 라인 및 비트 라인 바를 포함한다.
상기 비트 라인은 상기 제1 트랜지스터의 게이트 및 제2 트랜지스터의 소오스 영역과 전기적으로 연결된다. 또한, 상기 비트 라인 바는 상기 제2 트랜지스터의 게이트 및 제1 트랜지스터의 소오스 영역과 전기적으로 연결된다.
상기 소자 분리용 제3 트랜지스터들의 게이트는 항상 턴 오프 상태가 되도록 서로 연결된다.
상기 제1 군 트랜지스터는 소오스를 공통으로 사용하는 적어도 2개의 제1 트랜지스터로 이루어진다.
상기한 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법으로, 우선 기판에 소자 분리 공정을 수행하여 라인 형상을 갖고 나란 하게 배치되는 제1 및 제2 액티브 영역을 각각 형성한다. 상기 제1 및 제2 액티브 영역에 각각 제1 피치의 제1 게이트 및 제2 게이트를 갖는 제1 및 제2 트랜지스터들을 형성한다. 상기 제1 및 제2 액티브 영역에 상기 제1 트랜지스터들로 이루어지는 제1 군 트랜지스터들 사이 및 상기 제2 트랜지스터들로 이루어지는 제2 군 트랜지스터들 사이를 각각 전기적으로 분리시키기 위한 소자 분리용 제3 트랜지스터들을 형성한다. 상기 제1 내지 제3 트랜지스터들을 덮는 층간 절연막을 형성한다. 상기 층간 절연막을 관통하여 상기 제1 내지 제2 트랜지스터에 포함되는 제1 및 제2 소오스/드레인 영역과 전기적으로 접속하는 콘택 플러그를 각각 형성한다. 다음에, 상기 콘택 플러그들들 중 일부와 전기적으로 연결되는 배선을 형성하는 단계를 포함한다.
상기 배선은 메모리 장치의 셀의 비트 라인 및 비트 라인 바를 포함한다.
상기 비트 라인은 상기 제1 트랜지스터의 게이트와 접속하는 콘택 플러그 및 제2 트랜지스터의 소오스 영역과 접속하는 콘택 플러그 상부면과 접촉하도록 형성된다. 또한, 상기 비트 라인 바는 상기 제2 트랜지스터의 게이트와 접속하는 콘택 플러그 및 제1 트랜지스터의 소오스 영역과 접속하는 콘택 플러그 상부면과 접촉하도록 형성된다.
상기 소자 분리용 제3 트랜지스터들의 각 게이트들은 서로 연결된 형상을 갖도록 패터닝할 수 있다.
상기한 제3 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 장치의 샌스 앰프는, 기판에 구비되는 고립된 라인 형상의 제1 및 제2 액티브 영역과, 상 기 제1 액티브 영역에 형성되고, 비트 라인 및 비트 라인 바로부터 제공되는 신호에 의해 구동되는 제1 피치의 제1 게이트를 포함하는 제1 트랜지스터들이 직렬 연결된 제1 단위 회로와, 상기 제2 액티브 영역에 형성되고, 비트 라인 및 비트 라인 바로부터 제공되는 신호에 의해 구동되는 상기 제1 피치의 제2 게이트를 포함하는 제2 트랜지스터들로 이루어지는 제2 단위 회로와, 상기 제1 및 제2 액티브 영역에 형성되고, 상기 제1 단위 회로 및 상기 제2 단위 회로들 사이를 소자 분리시키기 위한 제3 트랜지스터와, 상기 제1 내지 제3 트랜지스터들을 덮는 제1 층간 절연막과, 상기 제1 층간 절연막에 구비되고, 상기 제1 및 제2 트랜지스터의 게이트 및 소오스/드레인과 각각 전기적으로 접속하는 콘택 플러그들 및 상기 콘택 플러그들들 중 일부와 전기적으로 연결되는 금속 배선을 포함한다.
상기 비트 라인 및 비트 라인 바는 오픈 비트 라인 구조를 갖는다.
상기 비트 라인은 상기 제1 트랜지스터의 게이트 및 상기 제2 트랜지스터의 소오스 영역과 전기적으로 연결된다. 상기 비트 라인 바는 상기 제2 트랜지스터의 게이트 및 상기 제1 트랜지스터의 소오스 영역과 전기적으로 연결된다.
상기 소자 분리용 제3 트랜지스터들의 게이트는 항상 턴 오프 상태가 되도록 연결된다.
본 발명의 제4 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 센스 앰프 형성 방법으로, 우선 기판에 소자 분리 공정을 수행하여 고립된 형태의 제1 및 제2 액티브 영역을 형성한다. 상기 제1 및 제2 액티브 영역에, 비트 라인 및 비트 라인 바로부터 제공되는 신호에 의해 구동되는 제1 및 제2 트랜지스터들을 포함하는 단위 증폭 회로를 각각 형성한다. 상기 단위 증폭 회로들 사이의 제1 및 제2 액티브 영역에 형성되는 소자 분리용 제3 트랜지스터를 형성한다. 상기 제1 내지 제2 트랜지스터들을 덮는 층간 절연막을 형성한다. 상기 층간 절연막에 구비되고, 상기 제1 및 제2 트랜지스터의 게이트 및 소오스/드레인과 각각 전기적으로 접속하는 콘택 플러그들을 형성한다. 상기 콘택 플러그들들 중 일부와 전기적으로 연결되는 배선을 형성한다.
상기 비트 라인 및 비트 라인 바는 오픈 비트 라인 구조를 갖도록 형성된다.
상기 비트 라인은 상기 제1 트랜지스터의 게이트와 접속하는 콘택 플러그 및 제2 트랜지스터의 소오스 영역과 접속하는 콘택 플러그 상부면과 접촉하도록 형성된다. 그리고, 상기 비트 라인 바는 상기 제2 트랜지스터의 게이트와 접속하는 콘택 플러그 및 제1 트랜지스터의 소오스 영역과 접속하는 콘택 플러그 상부면과 접촉하도록 형성된다.
상기 소자 분리용 제3 트랜지스터들의 게이트는 서로 연결된 형상을 갖도록 패터닝된다.
본 발명에 따른 반도체 장치는 각각의 단위 증폭 회로들을 서로 전기적으로 분리하기 위한 별도의 소자 분리막이 형성되지 않고, 단지 소자 분리를 위한 트랜지스터만이 구비된다. 그러므로, 상기 콘택 플러그를 형성하는 공정에서 다소 미스 얼라인이 발생되더라도, 기판 부위와 접촉하는 콘택 플러그들은 모두 액티브 영역 상에 형성된다.
즉, 상기 콘택 플러그의 형성 시에 미스 얼라인이 발생되더라도 종래와 같이 상기 콘택 플러그의 일부가 소자 분리 영역 상부면과 접촉하게 되지 않기 때문에, 상기 콘택 플러그들 간의 콘택 저항의 차이가 거의 없어지게 된다. 이로 인해, 각 트랜지스터들의 미스 매치 불량을 감소시킬 수 있다.
상기 본 발명은 단위 회로들이 반복적으로 배치되는 형태를 갖는 경우에 다양하게 적용할 수 있다. 예를 들어, 비트 라인 센스 앰프, 컬럼 데코더, 로우 데코더 및 칩 선택 라인(CSL) 등과 같은 코아 영역에 형성되는 다양한 단위 소자들에 적용할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 3은 본 발명의 일 실시예에 따른 디램 장치의 비트 라인 센스 앰프를 나타내는 평면도이다. 도 4는 본 실시예의 비트 라인 센스 앰프를 나타내는 회로도이다.
도 3을 참조하면, 셀 영역 및 페리 코아 영역을 포함하는 기판이 구비된다.
상기 코아 영역의 기판에는 제1 방향으로 연장되는 라인 형상을 갖는 제1 액티브 영역(100a) 및 제2 액티브 영역(100b)이 구비된다. 도시하지는 않았지만, 상기 기판의 셀 영역에도 각 셀들을 형성하기 위한 액티브 영역들이 형성되어 있다.
상기 제1 및 제2 액티브 영역(100a, 100b)은 서로 나란하게 배치되면서 연장된다.
상기 제1 액티브 영역(100a)에는 직렬 연결된 제1 트랜지스터(102a)들로 이루어지는 제1 단위 회로(104)들이 반복 배치되어 있다. 상기 제1 트랜지스터(102a) 들에 포함되는 제1 게이트 구조물(106)들은 모두 동일한 제1 피치를 갖는다. 상기 제1 피치는 게이트 구조물의 선폭 및 게이트 간 간격을 합한 것을 의미한다. 바람직하게는, 상기 제1 트랜지스터(102)들에 포함되는 각각의 게이트 구조물(106)들은 동일한 선폭(CD) 및 동일한 게이트 간 간격(space)을 갖는다.
상기 제1 단위 회로(104)는 직렬 연결된 적어도 2개의 제1 트랜지스터(102a)들로 이루어지며, 각 제1 트랜지스터(102a)들은 공통 드레인 영역을 갖는다. 본 실시예에서는 제1 단위 회로(104)에 2개의 제1 트랜지스터(102a)가 포함된다.
또한, 상기 제2 액티브 영역(100b)에는 상기 제2 트랜지스터(102b)들로 이루어지는 제2 단위 회로(108)들이 반복 배치되어 있다. 상기 제2 트랜지스터(102b)들에 포함되는 제2 게이트 구조물(110)들은 상기 제1 게이트 구조물(106)과 동일하게 제1 피치를 갖는다.
상기 제2 단위 회로(108)는 직렬 연결된 적어도 2개의 제2 트랜지스터(102b)들로 이루어지며, 각 제2 트랜지스터(102b)들은 공통 드레인 영역을 갖는다. 본 실시예에서는 제2 단위 회로(108)에 2개의 제2 트랜지스터(102b)가 포함된다.
상기 제1 트랜지스터(102a) 1개와 상기 제2 트랜지스터(102b) 1개로 하나의 단위 센스 엠프(B)가 구현될 수 있다. 상기 제1 트랜지스터(102a)들 및 제2 트랜지스터들(102b)이 동일한 전기적 특성을 갖는 것이 바람직하다. 때문에, 상기 제2 액티브 영역(100b) 및 제2 트랜지스터(102b)들은 상기 제1 액티브 영역(100a) 및 제1 트랜지스터(102a)들과 동일한 공정 조건 하에서 동일한 형태를 가지면서 형성된다.
상기 제1 및 제2 액티브 영역(100a, 100b)에서, 상기 제1 단위 회로(104)들 사이 및 제2 단위 회로(108)들 사이를 각각 전기적으로 분리시키기 위한 소자 분리용 제3 트랜지스터(112a, 112b)들이 구비된다. 즉, 상기 제1 액티브 영역(100a)에 위치하는 상기 제3 트랜지스터(112a)는 상기 제1 단위 회로(104)들 사이에 구비되는 제3 게이트 구조물(116)과, 상기 제3 게이트 구조물(116) 양측에 위치하는 제1 단위 회로(104)들의 소오스 영역들이 공통의 불순물 영역으로 이루어진다. 그리고, 상기 제2 액티브 영역(100b)에 위치하는 상기 제3 트랜지스터(112b)는 상기 제2 단위 회로(108)들 사이에 구비되는 제3 게이트 구조물(116)과, 상기 제3 게이트 구조물(116) 양측에 위치하는 제2 단위 회로(108)들의 소오스 영역들이 공통의 불순물 영역으로 이루어진다.
상기 제1 및 제2 액티브 영역(100a, 100b) 각각에 형성되는 제3 게이트 구조물(116)에 동일한 신호가 인가될 수 있도록 상기 제3 트랜지스터(112a, 112b)들의 제3 게이트 구조물(116)이 서로 연결되어 있는 것이 바람직하다.
상기 제1 내지 제3 트랜지스터(102a, 102b, 112a, 112b)는 동일한 도전형을 가진다. 본 실시예에서는, 상기 제1 내지 제3 트랜지스터(102a, 102b, 112a, 112b)가 N형 트랜지스터인 경우를 예로 들면서 설명한다.
상기 제1 내지 제3 트랜지스터(102a, 102b, 112a, 112b)들을 덮는 제1 층간 절연막(118)이 구비된다.
상기 제1 층간 절연막(118)에는 제1 내지 제2 트랜지스터(102a, 102b)의 게이트(106, 110) 및 소오스/드레인과 각각 전기적으로 접속하는 제1 콘택 플러그(120, 122, 124a, 124b, 126a, 126b)들이 구비된다. 구체적으로, 상기 제1 콘택 플 러그는 상기 제1 및 제2 게이트(106, 110)와 접속하는 각각 접속하는 제1 및 제2 게이트 콘택(120, 122)과, 상기 제1 및 제2 트랜지스터(1021, 102b)의 소오스/드레인과 접속하는 패드 콘택(124a, 124b, 126a, 126b)을 포함한다.
상기 제1 층간 절연막(118) 상에는 셀 영역으로부터 연장되는 비트 라인(128a) 및 비트 라인 바(128b)가 형성되어 있다. 오픈 비트 라인 구조의 경우 센스 앰프가 형성되는 부위의 양측에서 비트 라인(128a) 및 비트 라인 바(128b)가 연장되어 상기 센스 앰프 회로로 연결된다.
즉, 상기 비트 라인(128a)은 상기 센스 앰프의 좌로부터 상기 센스 앰프로 연장되어 상기 제1 트랜지스터(102a)의 게이트(106)와 접속하는 제1 게이트 콘택(120) 및 상기 제2 트랜지스터(102b)의 소오스 영역과 접속하는 패드 콘택(126a)과 직접 접촉하도록 형성되어 있다. 또한, 상기 비트 라인(128a)과 전압 레벨을 비교하기 위한 상기 비트 라인 바(128b)는 상기 센스 앰프의 우로부터 상기 샌스 앰프로 연장되어 상기 제2 트랜지스터(102b)의 게이트(110)와 접속하는 제2 게이트 콘택(122) 및 상기 제1 트랜지스터(102a)의 소오스 영역과 접속하는 패드 콘택(124a)과 직접 접촉하도록 형성되어 있다.
또한, 상기 제1 및 제2 트랜지스터(102a, 102b)의 드레인 영역과 접속하는 패드 콘택(124b, 126b) 상에는 패드(125)가 형성되어 있다. 상기 패드(125)는 후속의 콘택 플러그를 용이하게 형성할 수 있도록 형성되는 것으로서 상기 비트 라인 (128a)및 비트 라인 바(128b)와 같이 라인형상으로 연장되지 않고 고립된 형상을 갖는다.
상기 비트 라인(128a), 비트 라인 바(128b) 및 패드를 덮는 제2 층간 절연막(130)이 구비된다.
상기 제2 층간 절연막(130)에는 상기 제1 및 제2 트랜지스터(102a, 102b)의 드레인 영역 전기적으로 연결되는 제2 콘택 플러그(132)가 형성되어 있다. 즉, 상기 제2 콘택 플러그(132)는 상기 제1 및 제2 트랜지스터(102a, 102b)의 드레인 영역과 전기적으로 연결되어 있는 패드(125)의 상부면과 접촉되어 있다. 그리고, 상기 제2 콘택 플러그(132)와 접속하는 금속 배선(도시안됨)이 형성되어 있다.
따라서, 셀 영역에 저장되어 있는 데이터에 의해 상기 비트 라인(128a)의 전압 레벨이 비트 라인 바(128b)보다 크거나 작은 경우 상기 제1 또는 제2 트랜지스터(102a, 102b) 중 하나의 트랜지스터만이 턴 온된다. 그리고, 상기 턴 온된 트랜지스터를 통해 도통하게 됨으로서 비트 라인(128a) 및 비트 라인 바(128b) 중 어느 하나는 전압 레벨이 상승하거나 또는 하강함으로서 상기 비트 라인(128a) 및 비트 라인 바(128b)의 전압 레벨 차이가 더욱 증가하게 된다.
본 실시예와 같이 상기 제1 및 제2 트랜지스터가 N형 트랜지스터로 사용하는 경우의 센스 앰프 동작을 보다 구체적으로 살펴본다.
이하에서는, 도 4를 참조하여 비트 라인의 전압 레벨이 비트 라인 바보다 높은 경우의 센스 앰프 동작을 설명한다.
상기 셀 내에 저장된 데이터에 의해 상기 비트 라인(BL)의 전압이 상기 비트 라인 바(BL/) 보다 높은 경우, 일정 시간이 경과하면 상기 비트 라인(BL)의 전압에 의해 상기 제1 트랜지스터(102a)가 선택적으로 턴 온 된다. 또한, 상기 제2 트랜지 스터(102b)의 소오스 영역에도 상기 비트 라인 전압(BL)이 인가된다. 한편, 상기 비트 라인 바(BL/)의 전압은 제1 트랜지스터(102a)의 소오스로 인가되고, 턴 온된 제1 트랜지스터(102a)를 통해 드레인으로 전류가 흐르게 된다.
상기와 같이, N형 트랜지스터를 포함하는 센스 앰프의 경우 상기 제1 및 제2 트랜지스터(102a, 102b)의 드레인 영역은 그라운드 레벨을 갖는다. 즉, 상기 제2 콘택 플러그(132)와 연결되는 금속 배선은 그라운드(Vss)와 연결된다. 때문에, 상기 드레인을 통해 흐르는 전류가 그라운드로 빠져나가게 됨으로서 상기 비트 라인 바(BL/)의 전압 레벨은 비트 라인(BL)의 전압 레벨에 비해 매우 낮아지게 된다.
상기 비트 라인(BL)의 전압 레벨이 비트 라인 바(BL/)보다 작은 경우에는 상기 설명한 것과 반대로 동작되며, 상기 비트 라인(BL)의 전압 레벨은 비트 라인 바(BL/)의 전압 레벨에 비해 매우 낮아지게 된다.
한편, 상기 센스 앰프에 포함되는 제1 및 제2 트랜지스터가 P형 트랜지스터로 사용하는 경우에는 상기 제1 및 제2 트랜지스터의 드레인 영역은 전원(Vcc) 레벨을 갖는다. 그러므로, 선택적으로 턴 온된 트랜지스터에 전원 전압이 인가됨으로서 상기 턴 온된 트랜지스터의 소오스와 연결되어 있는 비트 라인 또는 비트 라인 바의 전압 레벨을 상승시키게 된다.
설명한 것과 같이, 센스 앰프는 셀에 쓰여 있는 데이터에 의한 비트 라인 전압 및 비트 라인 바의 미세한 전압 차이를 이용하여 상기 제1 트랜지스터 및 제2 트랜지스터 중 하나의 트랜지스터만을 턴 온 시킴으로서 상기 비트 라인 및 비트 라인 바의 전압 레벨의 차이를 증폭시킨다.
그런데, 상기 셀에 쓰여 있는 데이터에 의한 비트 라인 전압 및 비트 라인 바의 전압 차이가 매우 미세하기 때문에, 정확한 신호 증폭이 이루어지기 위해서는 상기 제1 및 제2 트랜지스터가 실질적으로 동일한 전기적 특성을 갖는 것이 매우 중요하다. 특히, 상기 제1 및 제2 트랜지스터와 접속되는 콘택 플러그의 저항이 실질적으로 동일하여야 한다.
본 실시예에 따른 센스 앰프에서는 소자 분리막이 형성되어야 할 부위에 소자 분리용 트랜지스터가 형성되어 있다. 즉, N형 트랜지스터로 이루어지는 센스 앰프일 경우, 소자 분리막이 형성되어야 할 부위에 게이트 전극이 그라운드 레벨로 고정되는 턴 오프 트랜지스터가 구비되어 있다. 반면, 도시되지는 않았지만, P형 트랜지스터로 이루어지는 센스 앰프일 경우, 소자 분리막이 형성되어야 할 부위에 게이트 전극이 전원 레벨로 고정되는 턴 오프 트랜지스터가 구비되어 있다.
때문에, 상기 제1 및 제2 트랜지스터의 소오스 및 드레인 영역과 접속하는 패드 콘택들은 절연 물질이 채워져 있는 소자 분리막과는 전혀 접촉하지 않고 모두 액티브 영역 상부면과 접촉하게 된다. 그러므로, 상기 콘택 플러그에 미스 얼라인이 발생하더라도 상기 콘택 플러그가 액티브 영역과 접촉되는 면적은 동일하다. 때문에, 상기 콘택 플러그의 접촉 면적의 차이로 인해 발생하는 제1 및 제2 트랜지스터의 미스 매치를 감소시킬 수 있으며 이로 인해 센스 앰프의 동작 불량을 감소시킬 수 있다.
도 5 내지 도 10은 본 발명의 도 3에 도시된 비트 라인 센스 앰프의 형성 방 법을 설명하기 위한 단면도들이다. 구체적으로, 도 5 내지 도 10은 도 3의 III_III' 부위 및 IV_IV' 부위를 절단한 단면도들이다.
도 11 내지 도 15는 본 발명의 도 3에 도시된 비트 라인 센스 앰프의 형성 방법을 설명하기 위한 평면도들이다.
도 5 및 11을 참조하면, 셀 영역 및 코아/ 페리 영역을 포함하는 반도체 기판을 마련한다. 상기 반도체 기판에 소자 분리 공정을 수행함으로서 액티브 영역 및 소자 분리 영역을 구분한다. 특히, 상기 코아 영역에서 센스 앰프를 형성할 부위에는 제1 방향으로 연장되는 라인 형상을 갖고 서로 나란하게 배치되는 제1 및 제2 액티브 영역(100a, 100b)을 형성한다. 상기 제1 및 제2 액티브 영역(100a, 100b)은 서로 고립된 형상을 갖는다.
구체적으로, 상기 기판에서 소자 분리 영역에 해당되는 부위를 부분적으로 식각함으로서 트렌치(도시안됨)를 형성한다. 상기 센스 앰프 형성 부위에서 상기 트렌치는 제1 방향으로 연장되는 라인 형상을 갖는다. 상기 트렌치 내부에 소자 분리막을 채워넣음으로서, 상기 기판에 제1 방향으로 연장되는 제1 액티브 영역(100a), 제2 액티브 영역(100b) 및 소자 분리 영역(100c)을 각각 형성한다.
도 6 및 도 12를 참조하면, 상기 제1 및 제2 액티브 영역(100a, 100b)의 기판에 비트 라인 및 비트 라인 바로부터 제공되는 신호에 의해 구동하는 제1 및 제2 트랜지스터들(102a, 102b)을 형성한다. 구체적으로, 상기 제1 액티브 영역(100a)에는 직렬 연결된 제1 트랜지스터(102a)들로 이루어지는 제1 단위 회로(104)를 반복적으로 형성하고, 상기 제2 액티브 영역(100b)에는 직렬 연결된 제2 트랜지스터 (102b)들로 이루어지는 제2 단위 회로(108)를 반복적으로 형성한다.
또한, 상기 제1 단위 회로(104)들 사이 및 상기 제2 단위 회로(108)들 사이에 각각 소자 분리용 제3 트랜지스터(112a, 112b)를 각각 형성한다. 도시되지는 않았지만, 상기 셀 영역에는 워드 라인으로 제공되는 셀 트랜지스터를 동시에 형성한다.
상기 제1 내지 제3 트랜지스터(102a, 102b, 112a, 112b)의 형성 방법을 보다 구체적으로 설명한다.
우선, 상기 기판 상에 열 산화법이나 화학 기상 증착 공정을 수행함으로서 게이트 산화막(150)을 형성한다.
상기 게이트 산화막(150) 상에 제1 도전막(도시안됨) 및 제1 하드 마스크막(도시안됨)을 순차적으로 형성한다. 상기 제1 도전막은 불순물로 도핑된 폴리실리콘을 사용하여 형성할 수 있다.
상기 제1 하드 마스크막 상에 제1 포토레지스트 패턴(도시안됨)을 형성하고, 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제1 하드 마스크막을 식각함으로서, 제1 하드 마스크 패턴(154)이 완성된다.
상기 제1 하드 마스크 패턴(154)을 식각 마스크로 사용하여 상기 제1 도전막을 식각함으로서, 상기 제1 액티브 영역(100a)에는 제1 게이트 구조물(106)을 형성하고, 상기 제2 액티브 영역(100b)에는 제2 게이트 구조물(110)을 형성한다. 또한, 상기 제1 및 제2 액티브 영역(100a, 100b)에는 제1 게이트 구조물(106)들과 상기 제2 게이트 구조물(110)들 각각을 서로 구분하기 위한 소자 분리용 제3 게이트 구 조물(116)을 형성한다. 또한, 상기 셀 영역의 기판에는 셀 게이트 구조물을 형성한다.
본 실시예에서는, 2개의 제1 게이트 구조물(106) 당 하나씩 제3 게이트 구조물(116)이 형성되고, 2개의 제2 게이트 구조물(110) 당 하나씩 제3 게이트 구조물(116)이 형성되도록 한다. 그리고, 상기 제1 및 제2 액티브 영역(100a, 100b) 상에 형성되어 있는 제3 게이트 구조물(116)은 서로 연결되어 있는 형상을 갖도록 형성한다.
이 때, 상기 제1 및 제2 게이트 구조물(106, 110)은 동일한 게이트 피치를 갖도록 형성한다. 즉, 상기 제1 및 제2 게이트 구조물(106, 110)은 선폭이 동일할 뿐 아니라, 상기 제1 게이트 구조물(106)들 간의 간격과 상기 제2 게이트 구조물(110)들 간의 간격이 동일하게 되도록 형성한다.
이 후, 상기 제1 내지 제3 게이트 구조물(106, 110, 116)의 측벽에 게이트 스페이서(136)를 형성한다.
다음에, 상기 제1 내지 제3 게이트 구조물(106, 110, 116)과 셀 게이트 구조물이 형성되어 있는 기판 표면 아래로 소오스/드레인 형성을 위한 불순물을 이온 주입한다. 이 후, 열처리 공정을 수행함으로써 상기 노출된 기판 표면 아래에 불순물 영역(158)을 형성한다.
상기 공정을 수행함으로서, 기판의 제1 및 제2 액티브 영역(100a, 100b)에는 직렬 연결된 제1 및 제2 트랜지스터(102a, 102b)들이 형성된다. 그리고, 공통 드레인을 갖는 2개의 제1 트랜지스터(102a)들 사이와, 공통 드레인을 갖는 2개의 제2 트랜지스터(102b)들 사이에는 각각 제3 트랜지스터(112a, 112b)가 형성된다.
도 7 및 도 13을 참조하면, 상기 제1 내지 제3 게이트 구조물(106, 110, 116)들을 덮도록 산화물을 증착시켜 제1 층간 절연막(118)을 형성한다. 제1 층간 절연막(118)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정 또는 원자층 적층 공정을 사용하여 형성한다.
이 후, 상기 제1 층간 절연막(118)을 평탄화하는 공정을 더 수행할 수 있다. 상기 평탄화 공정은 화학 기계적 연마 공정을 통해 상기 제1 층간 절연막(118) 표면을 일부 제거하고, 추가적으로 절연막을 증착시키는 공정을 포함할 수 있다.
상기 제1 층간 절연막(118) 상에 제2 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제2 포토레지스트 패턴은 상기 제1 및 제2 트랜지스터(102a, 102b)의 게이트 전극 상부면 및 상기 제1 및 제2 트랜지스터(102a, 102b)의 불순물 영역(158)을 노출하는 콘택홀을 형성하기 위한 식각 마스크 패턴으로 제공된다.
상기 제2 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제1 층간 절연막(118)을 식각함으로서, 상기 제1 및 제2 트랜지스터(102a, 102b)의 게이트 전극 및 상기 제1 및 제2 트랜지스터(102a, 102b)의 불순물 영역을 선택적으로 노출하는 제1 콘택홀(도시안됨)을 형성한다. 이 후, 상기 제2 포토레지스트 패턴을 애싱 및/또는 스트립 공정을 통하여 제거한다.
상기 제1 콘택홀을 완전히 채우면서 상기 제1 층간 절연막(118) 상에 제2 도전막(도시안됨)을 형성한다. 상기 제2 도전막으로 사용될 수 있는 물질의 예로는 불순물이 도핑된 폴리실리콘, 금속 등을 들 수 있다.
이 후, 화학 기계적 연마 공정을 수행하여 상기 제1 층간 절연막(118)의 상부면 노출될 때까지 상기 제2 도전막을 제거함으로써, 각기 상기 제1 콘택홀들 내부를 매립하는 제1 콘택 플러그들(120, 122, 124a, 124b, 126a, 126b)을 형성한다. 구체적으로, 상기 제1 콘택 플러그들(120, 122, 124a, 124b, 126a, 126b)은 상기 제1 게이트 구조물(106)의 전극과 연결되는 제1 게이트 콘택(120), 상기 제2 게이트 구조물(110)의 전극과 연결되는 제2 게이트 콘택(122), 상기 제1 트랜지스터(102a)의 소오스/드레인과 연결되는 제1 패드 콘택(124a, 124b) 및 상기 제2 트랜지스터(102b)의 소오스/드레인과 연결되는 제2 패드 콘택(126a, 126b)을 포함한다.
상기 공정을 통해 제1 및 제2 액티브 영역(100a, 100b)에 형성된 각 제1 콘택 플러그들(124a, 124b, 126a, 126b)을 살펴보면, 상기 제1 콘택 플러그들(124a, 124b, 126a, 126b) 사이에는 소자 분리막이 형성되어 있지 않다.
그러므로, 도 8에 도시된 것과 같이, 상기 제1 콘택 플러그들(124a, 124b, 126a, 126b)이 미스 얼라인에 의해 다소 편향되어 형성되더라도 상기 제1 콘택 플러그(124a, 124b, 126a, 126b)와 기판 표면의 접촉 부위의 면적 차이가 발생되지 않는다. 따라서, 각 제1 콘택 플러그(124a, 124b, 126a, 126b)에서의 접촉 저항의 차이가 거의 발생하지 않는다.
도 9 및 도 14를 참조하면, 상기 콘택 플러그들(120, 122, 124a, 124b, 126a, 126b)이 형성되어 있는 제1 층간 절연막(118) 상에 제3 도전막(도시안됨)을 형성하고, 이를 패터닝함으로서 상기 콘택 플러그들(120, 122, 124a, 124b, 126a, 126b)과 전기적으로 연결되는 비트 라인(128a) 및 비트 라인 바(128b)들을 각각 형성한다. 동시에, 일부 콘택 플러그들 상에는 고립된 형상을 갖는 패드를 각각 형성한다.
구체적으로, 상기 제1 층간 절연막(118) 상에 제3 도전막으로서 티타늄/티타늄 질화막으로 이루어지는 베리어 금속막과 텅스텐막을 적층한다. 또한, 상기 제3 도전막 상에 제2 하드 마스크막(도시안됨)을 더 형성한다. 상기 제2 하드 마스크막 상에 제3 포토레지스트 패턴(도시안됨)을 형성하고, 상기 제3 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 하드 마스크막을 식각함으로서 상기 제1 내지 제3 게이트 구조물의 연장 방향과 동일한 방향으로 연장되는 제2 하드 마스크 패턴(도시안됨)을 형성한다. 이 후, 상기 제2 하드 마스크 패턴을 식각 마스크로 사용하여 제3 도전막을 식각하여 비트 라인(128a), 비트 라인 바(128b)들 및 패드(125)들을 각각 형성한다.
본 실시예에서는, 센스 앰프 영역의 좌로부터 센스 앰프 영역으로 연장되는 라인을 비트 라인(128a)이라 하고, 센스 앰프 영역의 우로부터 센스 앰프 영역으로 연장되는 라인을 비트 라인 바(128b)라 하면서 설명한다.
상기 각 비트 라인(128a)은 상기 제1 게이트 구조물(106)에 포함되는 제1 도전막 패턴과 접속하는 제1 게이트 콘택(120)과, 상기 제1 트랜지스터(102a)와 대응하는 제2 트랜지스터(102b)의 소오스 영역과 접속하는 제2 패드 콘택(126a)이 직접 접촉하는 라인 형태로 패터닝된다.
또한, 상기 각 비트 라인 바(128b)는 상기 제2 트랜지스터(102b)의 제2 게이 트 구조물(110)과 접속하는 제2 게이트 콘택(122)과, 상기 제2 트랜지스터(102b)와 대응하는 제1 트랜지스터(102a)의 소오스 영역과 접속하는 제1 패드 콘택(124a)과 직접 접촉하는 라인 형태로 패터닝된다.
또한, 상기 각 패드(125)는 상기 제1 및 2 트랜지스터(102a, 102b)의 드레인 영역과 접속하는 제1 및 제2 패드 콘택(124b, 126b)과 직접 접촉하는 형태로 패터닝된다. 상기 패드(125)는 비트 라인(128a) 및 비트 라인바(128b)와는 달리 고립된 패턴 형상을 갖는다.
도 10 및 도 15를 참조하면, 상기 비트 라인(128a) 및 비트 라인 바(128b)를 충분히 덮으면서 상기 제1 층간 절연막(118) 상에 산화물로 이루어진 제2 층간 절연막(130)을 형성한다. 제2 층간 절연막(130)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정 또는 원자층 적층 공정을 사용하여 형성한다.
상기 제2 층간 절연막(130) 상에 제4 포토레지스트 패턴(도시안됨)을 형성한다. 이 후, 상기 제4 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 층간 절연막(130)을 부분적으로 식각함으로서, 상기 제1 및 제2 트랜지스터(102a, 102b)의 드레인 영역과 전기적으로 접속하는 패드(125)의 상부면을 노출하는 제2 콘택홀(도시안됨)을 형성한다.
다음에, 상기 제2 콘택홀 내부를 채우면서 상기 제2 층간 절연막(130) 상부면을 덮도록 제4 도전막(도시안됨)을 형성한다. 상기 제4 도전막은 베리어 금속막 및 금속막이 적층된 형상을 가질 수 있다.
이 후, 상기 제4 도전막을 패터닝함으로서 제2 콘택 플러그(132) 및 금속 배선(134)을 형성한다.
또한, 도시하지는 않았지만, 상기 제3 게이트 구조물에 포함되는 도전성 패턴과 연결되는 배선을 형성한다. 상기 배선은 상기 제3 트랜지스터가 항상 턴 오프 상태가 유지되도록 연결되는 것이 바람직하다. 즉, 상기 제3 트랜지스터가 N형 트랜지스터인 경우에는 상기 배선은 그라운드와 연결되고, 상기 제3 트랜지스터가 P형 트랜지스터인 경우에는 상기 배선은 전원과 연결되도록 한다.
상술한 바와 같이 본 발명에 의하면, 반도체 장치를 제조하는 중에 포토 미스 얼라인이 발생하더라도 콘택 플러그의 접촉 면적의 차이가 거의 발생되지 않는다. 때문에, 반도체 장치에 포함되는 트랜지스터의 미스 매치에 의한 동작 불량을 감소시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 기판에 구비되는 라인 형상의 제1 액티브 영역;
    기판에 구비되는 상기 제1 액티브 영역과 인접하여 배치되고 라인 형상을 갖는 제2 액티브 영역;
    상기 제1 액티브 영역에 형성되고, 제1 피치의 게이트를 갖는 제1 트랜지스터들이 직렬 연결된 제1 단위 회로들이 반복 배치되어 있는 제1 군 트랜지스터;
    상기 제2 액티브 영역에 형성되고, 상기 제1 피치의 게이트를 갖는 제2 트랜지스터들이 직렬 연결된 제2 단위 회로들이 반복 배치되어 있는 제2 군 트랜지스터;
    상기 제1 및 제2 액티브 영역에 형성되고, 상기 제1 단위 회로들 사이 및 제2 단위 회로들 사이를 각각 전기적으로 분리시키기 위한 소자 분리용 제3 트랜지스터들;
    상기 제1 내지 제3 트랜지스터들을 덮는 층간 절연막;
    상기 층간 절연막에 구비되고, 상기 제1 및 제2 트랜지스터의 게이트 및 소오스/드레인과 각각 전기적으로 접속하는 콘택 플러그들; 및
    상기 콘택 플러그들들 중 일부와 전기적으로 연결되는 배선을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 및 제2 트랜지스터들은 반도체 메모리 장치의 코 아 영역에 형성된 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 및 제2 트랜지스터들은 비트 라인 센스 엠프를 구성하는 트랜지스터인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 배선은 각 셀의 비트 라인 및 비트 라인 바를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 비트 라인은 상기 제1 트랜지스터의 게이트 및 제2 트랜지스터의 소오스 영역과 전기적으로 연결되고, 상기 비트 라인 바는 상기 제2 트랜지스터의 게이트 및 제1 트랜지스터의 소오스 영역과 전기적으로 연결된 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 제3 트랜지스터들의 게이트는 항상 턴 오프 상태가 되도록 서로 연결된 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 제1 군 트랜지스터는 소오스를 공통으로 사용하는 적어도 2개의 제1 트랜지스터로 이루어지는 것을 특징으로 하는 반도체 장치.
  8. 기판에 소자 분리 공정을 수행하여 라인 형상을 갖고 나란하게 배치되는 제1 및 제2 액티브 영역을 각각 형성하는 단계;
    상기 제1 및 제2 액티브 영역에 각각 제1 피치의 제1 게이트 및 제2 게이트를 갖는 제1 및 제2 트랜지스터들을 형성하는 단계;
    상기 제1 및 제2 액티브 영역에 상기 제1 트랜지스터들로 이루어지는 제1 군 트랜지스터들 사이 및 상기 제2 트랜지스터들로 이루어지는 제2 군 트랜지스터들 사이를 각각 전기적으로 분리시키기 위한 소자 분리용 제3 트랜지스터들을 형성하는 단계;
    상기 제1 내지 제3 트랜지스터들을 덮는 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 관통하여 상기 제1 내지 제2 트랜지스터에 포함되는 제1 및 제2 소오스/드레인 영역과 전기적으로 접속하는 콘택 플러그를 각각 형성하는 단계; 및
    상기 콘택 플러그들들 중 일부와 전기적으로 연결되는 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 배선은 메모리 장치의 셀의 비트 라인 및 비트 라인 바를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 비트 라인은 상기 제1 트랜지스터의 게이트와 접속하는 콘택 플러그 및 제2 트랜지스터의 소오스 영역과 접속하는 콘택 플러그 상부면과 접촉하도록 형성되고, 상기 비트 라인 바는 상기 제2 트랜지스터의 게이트와 접 속하는 콘택 플러그 및 제1 트랜지스터의 소오스 영역과 접속하는 콘택 플러그 상부면과 접촉하도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제8항에 있어서, 상기 제3 트랜지스터를 이루는 각 게이트들은 서로 연결된 형상을 갖도록 패터닝되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 기판에 구비되는 고립된 라인 형상의 제1 및 제2 액티브 영역;
    상기 제1 액티브 영역에 형성되고, 비트 라인 및 비트 라인 바로부터 제공되는 신호에 의해 구동되는 제1 피치의 제1 게이트를 포함하는 제1 트랜지스터들이 직렬 연결된 제1 단위 회로;
    상기 제2 액티브 영역에 형성되고, 비트 라인 및 비트 라인 바로부터 제공되는 신호에 의해 구동되는 상기 제1 피치의 제2 게이트를 포함하는 제2 트랜지스터들로 이루어지는 제2 단위 회로;
    상기 제1 및 제2 액티브 영역에 형성되고, 상기 제1 단위 회로 및 상기 제2 단위 회로들 사이를 소자 분리시키기 위한 제3 트랜지스터;
    상기 제1 내지 제3 트랜지스터들을 덮는 제1 층간 절연막;
    상기 층간 절연막에 구비되고, 상기 제1 및 제2 트랜지스터의 게이트 및 소오스/드레인과 각각 전기적으로 접속하는 제1 콘택 플러그들;
    상기 제1 및 제2 트랜지스터의 게이트 및 소오스와 접속하는 제1 콘택 플러그들과 전기적으로 연결되는 비트 라인 및 비트 라인 바;
    상기 제1 층간 절연막 상에 상기 비트 라인 및 비트 라인 바를 덮는 제2 층간 절연막;
    상기 제1 및 제2 트랜지스터의 드레인과 접속하는 제1 콘택 플러그와 전기적으로 연결되는 제2 콘택 플러그; 및
    상기 제2 콘택 플러그와 전기적으로 연결되는 금속 배선을 포함하는 것을 특징으로 하는 반도체 장치에 포함되는 비트 라인 센스 앰프.
  13. 제12항에 있어서, 상기 비트 라인 및 비트 라인 바는 오픈 비트 라인 구조를 갖는 것을 특징으로 하는 반도체 장치에 포함되는 비트 라인 센스 앰프.
  14. 제12항에 있어서, 상기 비트 라인은 상기 제1 트랜지스터의 게이트 및 상기 제2 트랜지스터의 소오스와 전기적으로 연결되고, 상기 비트 라인 바는 상기 제2 트랜지스터의 게이트 및 상기 제1 트랜지스터의 소오스 영역과 전기적으로 연결된 것을 특징으로 하는 반도체 장치에 포함되는 비트 라인 센스 앰프.
  15. 제12항에 있어서, 상기 제3 트랜지스터들의 게이트는 항상 턴 오프 상태가 되도록 서로 연결된 것을 특징으로 하는 반도체 장치에 포함되는 비트 라인 센스 앰프.
  16. 기판에 소자 분리 공정을 수행하여 고립된 형태의 제1 및 제2 액티브 영역을 형성하는 단계;
    상기 제1 액티브 영역에, 비트 라인 및 비트 라인 바로부터 제공되는 신호에 의해 구동되는 제1 피치의 제1 게이트를 포함하는 제1 트랜지스터들이 직렬 연결된 제1 단위 회로를 형성하는 단계;
    상기 제2 액티브 영역에, 비트 라인 및 비트 라인 바로부터 제공되는 신호에 의해 구동되는 상기 제1 피치의 제2 게이트를 포함하는 제2 트랜지스터들로 이루어지는 제2 단위 회로를 형성하는 단계;
    상기 제1 및 제2 액티브 영역에, 상기 제1 단위 회로 및 상기 제2 단위 회로들 사이를 소자 분리시키기 위한 제3 트랜지스터를 형성하는 단계;
    상기 제1 내지 제3 트랜지스터들을 덮는 층간 절연막을 형성하는 단계;
    상기 층간 절연막에 구비되고, 상기 제1 및 제2 트랜지스터의 게이트 및 소오스/드레인과 각각 전기적으로 접속하는 제1 콘택 플러그들을 형성하는 단계;
    상기 제1 및 제2 트랜지스터의 게이트 및 소오스와 접속하는 제1 콘택 플러그들과 전기적으로 연결되는 비트 라인 및 비트 라인 바를 형성하는 단계;
    상기 제1 층간 절연막 상에 상기 비트 라인 및 비트 라인 바를 덮는 제2 층간 절연막을 형성하는 단계;
    상기 제1 및 제2 트랜지스터의 드레인과 접속하는 제1 콘택 플러그와 전기적으로 연결되는 제2 콘택 플러그를 형성하는 단계; 및
    상기 제2 콘택 플러그와 전기적으로 연결되는 금속 배선을 형성하는 단계를포함하는 것을 특징으로 하는 반도체 장치에 포함되는 비트 라인 센스 앰프의 형성 방법.
  17. 제16항에 있어서, 상기 비트 라인 및 비트 라인 바는 오픈 비트 라인 구조를 갖도록 형성된 것을 특징으로 하는 반도체 장치에 포함되는 비트 라인 센스 앰프의 형성 방법.
  18. 제17항에 있어서, 상기 비트 라인은 상기 제1 트랜지스터의 게이트와 접속하는 콘택 플러그 및 제2 트랜지스터의 소오스 영역과 접속하는 콘택 플러그 상부면과 접촉하도록 형성되고, 상기 비트 라인 바는 상기 제2 트랜지스터의 게이트와 접속하는 콘택 플러그 및 제1 트랜지스터의 소오스 영역과 접속하는 콘택 플러그 상부면과 접촉하도록 형성되는 것을 특징으로 하는 반도체 장치에 포함되는 비트 라인 센스 앰프의 형성 방법.
  19. 제16항에 있어서, 상기 제3 트랜지스터들에 포함되는 게이트는 서로 연결된 형상을 갖도록 패터닝되는 것을 특징으로 하는 반도체 장치에 포함되는 비트 라인 센스 앰프의 형성 방법.
  20. 제16항에 있어서, 상기 비트 라인 및 비트 라인 바를 형성하는 단계에서, 상기 제1 및 제2 트랜지스터의 드레인과 접속하는 제1 콘택 플러그와 접속하는 패드를 형성하는 것을 특징으로 하는 반도체 장치에 포함되는 비트 라인 센스 앰프의 형성 방법.
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