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KR100731096B1 - 반도체 소자 및 이의 제조방법 - Google Patents

반도체 소자 및 이의 제조방법 Download PDF

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KR100731096B1
KR100731096B1 KR1020050132694A KR20050132694A KR100731096B1 KR 100731096 B1 KR100731096 B1 KR 100731096B1 KR 1020050132694 A KR1020050132694 A KR 1020050132694A KR 20050132694 A KR20050132694 A KR 20050132694A KR 100731096 B1 KR100731096 B1 KR 100731096B1
Authority
KR
South Korea
Prior art keywords
insulating film
contact
gate electrode
substrate
semiconductor device
Prior art date
Application number
KR1020050132694A
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English (en)
Inventor
신용욱
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

본 발명은 절연막의 손상에 따른 배선간의 단락을 방지할 수 있는 반도체 소자에 관한 것으로, 적어도 하나의 트랜지스터가 형성된 기판; 상기 트랜지스터를 포함한 기판의 전면에 형성되며, 상기 트랜지스터의 각 전극을 노출시키는 콘택홀을 갖는 층간 절연막; 및, 상기 각 콘택홀의 내벽에 각각 형성된 콘택 절연막을 포함하여 구성되는 것이다.
반도체 소자, 콘택홀, 절연막, 단락

Description

반도체 소자 및 이의 제조방법{A semiconductor device and a method for fabricating the same}
도 1은 절연막의 손상에 의해 각 콘택홀에 형성된 각 금속층이 서로 단락된 모습을 나타낸 도면
도 2는 본 발명의 실시예에 따른 반도체 소자를 나타낸 도면
도 3a 내지 도 3m은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정단면도
＊도면의 주요부에 대한 부호 설명
110 : 기판 120 : 웰 영역
118 : 소자 분리막 134 :소오스/드레인 영역
132 : 고농도 접합영역 128 : 저농도 접합 영역
130 : 스페이서 136 : 살리사이드
214 : 금속층 213 : 콘택 절연막
215 : 금속 배선 210 : 제 1 절연막
211 : 제 2 절연막 212 : 제 3 절연막
본 발명은 반도체 소자에 관한 것으로, 특히 절연막의 손상에 따른 배선간의 단락을 방지할 수 있는 반도체 소자 및 이의 제조방법에 대한 것이다.
시모스트랜지스터(CMOSFET)를 기반으로 하는 반도체 제조 공정 기술은 나날이 발전하여 현재 서브-마이크로(Sub-micro; Nanometer)로 발전을 하고 있다. 하지만 이렇게 미세화 됨에 따라 여러 가지 부작용이 나타나는데 이 중에 하나가 콘택홀간의 간격이 좁아지면서 이 콘택홀간에 형성된 절연막은 여러 가지 스트레스[콘택 식각시 절연막에 가해지는 역학적 스트레스, 절연막 필름과 필름사이에 텐샬(Tensile) 스트레스, 필름과 필름 사이의 워페이지(warpage)]를 받는다.
도 1은 절연막의 손상에 의해 각 콘택홀에 형성된 각 금속층이 서로 단락된 모습을 나타낸 도면으로서, 동 도면에 도시된 바와 같이, 상기 절연막이 스트레스를 받게 되면 상기 절연막이 쉽게 손상되어 상기 콘택홀들간이 서로 연통된다. 이와 같은 경우, 상기 각 콘택홀들에 형성된 금속층간이 서로 단락되는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 콘택홀의 내벽을 따라 절연막을 형성하여, 각 콘택홀간에 위치한 절연막의 스트레스를 줄일 수 있는 반도체 소자 및 이의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 반도체 소자는, 적어도 하나의 트랜지스 터가 형성된 기판; 상기 트랜지스터를 포함한 기판의 전면에 형성되며, 상기 트랜지스터의 각 전극을 노출시키는 콘택홀을 갖는 층간 절연막; 및, 상기 각 콘택홀의 내벽에 각각 형성된 콘택 절연막을 포함하여 구성됨을 그 특징으로 한다.
여기서, 상기 트랜지스터는, 기판의 비활성 영역에 형성된 소자 분리막; 상기 반도체 기판의 활성영역에 형성된 게이트 전극; 상기 게이트 전극의 측벽 둘레를 따라 형성된 스페이서; 상기 게이트 전극의 양측에 형성된 소오스/드레인 영역; 상기 소오스 영역, 드레인 영역, 및 상기 게이트 전극상에 형성된 살리사이드를 포함하여 구성됨을 특징으로 한다.
상기 각 콘택홀은 상기 각 살리사이드를 노출시키는 것을 특징으로 한다.
상기 각 콘택홀을 통해 상기 각 살리사이드에 전기적으로 연결된 플러그; 및, 상기 각 플러그에 접속된 콘택메탈을 더 포함하여 구성됨을 특징으로 한다.
상기 층간 절연막은, 상기 기판의 전면에 형성된 제 1 절연막; 상기 제 2 절연막상에 형성된 제 2 절연막; 및, 상기 제 3 절연막상에 형성된 제 3 절연막을 포함하는 것을 특징으로 한다.
상기 제 1 절연막은 실리콘 나이트 라이드(SiNx)로 이루어진 것을 특징으로 한다.
제 2 절연막은 산소 성분이 포함된 TEOS(tetraethylorthosilicate)로 이루어진 것을 특징으로 한다.
상기 제 3 절연막은 TEOS(tetraethylorthosilicate)로 이루어진 것을 특징으로 한다.
상기 콘택 절연막은 산화막으로 이루어진 것을 특징으로 한다.
상기 콘택 절연막은 실리콘 나이트 라이드(SiNx)로 이루어진 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 반도체 소자의 제조방법은, 적어도 하나의 트랜지스터가 형성된 기판을 준비하는 단계; 상기 트랜지스터를 포함한 기판의 전면에 적어도 하나의 층간 절연막을 형성하는 단계; 상기 층간 절연막에 상기 트랜지스터의 각 전극을 노출시키는 다수의 콘택홀을 형성하는 단계; 및, 상기 각 콘택홀의 내벽에 콘택 절연막을 형성하는 단계를 포함하여 이루어짐을 그 특징으로 한다.
여기서, 상기 트랜지스터는, 기판의 비활성 영역에 형성된 소자 분리막; 상기 반도체 기판의 활성영역에 형성된 게이트 전극; 상기 게이트 전극의 측벽 둘레를 따라 형성된 스페이서; 상기 게이트 전극의 양측에 형성된 소오스/드레인 영역; 상기 소오스 영역, 드레인 영역, 및 상기 게이트 전극상에 형성된 살리사이드를 포함하여 구성됨을 특징으로 한다.
상기 각 콘택홀은 상기 각 살리사이드를 노출시키는 것을 특징으로 한다.
상기 각 콘택홀을 통해 상기 각 살리사이드에 전기적으로 연결되도록, 상기 각 살리사이드상에 플러그를 형성하는 단계; 및, 상기 각 플러그에 에 전기적으로 연결되도록 각 플러그상에 콘택 메탈 형성하는 단계를 더 포함하여 이루어짐을 특징으로 한다.
상기 층간 절연막은, 상기 기판의 전면에 형성된 제 1 절연막; 상기 제 2 절 연막상에 형성된 제 2 절연막; 및, 상기 제 3 절연막상에 형성된 제 3 절연막을 포함하는 것을 특징으로 한다.
상기 제 2 절연막을 형성하는 단계는, 상기 제 2 절연막을 제 1 절연막상에 형성하는 단계; 상기 제 2 절연막을 평탄화하는 단계; 상기 평탄화된 제 2 절연막상에 제 2 절연막을 형성하는 단계; 및, 상기 제 2 절연막을 평탄화하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기 층간 절연막에 콘택홀을 형성하는 단계는, 상기 콘택홀이 형성될 부분에 대응되는 상기 제 2 및 제 3 절연막 부분을 제거하는 단계; 및, 상기 콘택홀이 형성될 부분에 대응되는 상기 제 1 절연막 부분을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기 제 1 절연막은 실리콘 나이트 라이드(SiNx)로 이루어진 것을 특징으로 한다.
제 2 절연막은 산소 성분이 포함된 TEOS(tetraethylorthosilicate)로 이루어진 것을 특징으로 한다.
상기 제 3 절연막은 TEOS(tetraethylorthosilicate)로 이루어진 것을 특징으로 한다.
상기 콘택 절연막은 산화막으로 이루어진 것을 특징으로 한다.
상기 콘택 절연막은 실리콘 나이트 라이드(SiNx)로 이루어진 것을 특징으로 한다.
상기 콘택 절연막을 형성하는 단계는, 상기 콘택홀이 형성된 기판의 전면에 상기 콘택홀 절연막을 형성하기 위한 절연물질을 형성하는 단계; 및, 상기 콘택홀이 노출될 정도로 상기 절연물질을 식각하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기 식각 방법은 비 선택적 식각 방법인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 반도체 소자를 나타낸 도면이다.
본 발명의 실시예에 따른 반도체 소자는, 도 2에 도시된 바와 같이, 트랜지스터가 형성된 기판(110)과, 상기 기판(110)의 전면에 증착되며 콘택홀이 형성된 제 1 내지 제 3 절연막(210, 211, 212)과, 상기 각 콘택홀의 내벽에 각각 형성된 콘택 절연막(213)을 포함한다.
상기 기판(110)은 활성영역 및 비활성영역을 가지며, 상기 비활성영역에는 소자 분리막(118)이 형성되어 있고, 상기 비활성 영역에는 웰 영역(120)이 형성되어 있다. 또한, 상기 웰 영역(120)의 가장자리에는 각각 소오스/드레인 영역(134)이 형성되어 있으며, 상기 소오스/드레인 영역(134) 사이에는 상기 반도체 기판(110)으로부터 상방향으로 소정길이로 돌출된 게이트 전극(126)이 형성되어 있다. 여기서, 상기 게이트 전극(126)은 폴리실리콘(124)과, 상기 폴리실리콘(124)과 상기 웰 영역(120) 사이에 형성된 게이트 산화막(122)으로 이루어진다.
그리고, 상기 게이트 전극(126)의 상부면을 제외한 측벽에는 상기 측벽을 둘레를 둘러쌈과 아울러, 상기 소오스/드레인 영역(134)의 저 농도 접합영역을 덮도 록 스페이서(130)가 형성되어 있다.
그리고, 상기 소오스/드레인 영역(134)의 상부, 및 상기 게이트 전극(126)의 상부에는, 각각의 상부면을 덮도록 살리사이드(136)가 형성되어 있다.
이와 같이 구성된 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 3a 내지 도 3m은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 3a를 참조하면, 반도체 기판(110)의 전면에, 후속 공정인 아이솔레이션 공정(ISO)을 실시하기 위해 패드 산화막(112)과 패드 질화막(114)을 순차적으로 형성한다.
도 3b를 참조하면, 상기 패드 산화막과 패드 질화막을 포함한 상기 반도체 기판(110)의 전면에 포토레지스트(Photoresist)를 증착한 후, 이를 포토 마스크를 이용한 노광공정을 실시하여 포토레지스트 패턴(116)을 형성한다. 이어서, 상기 포토레지스트 패턴(116)을 아이솔레이션(ISO) 마스크로 이용한 STI(Sallow Trench Isolation)공정을실시하여 소자 분리막(118)을 형성한다. 이때, 상기 반도체 기판(10)은 소자 분리막(118)에 의해 활성영역과 비활성영역(즉, 소자 분리막 영역)으로 분리된다.
도 3c를 참조하면, 포토레지스트 패턴(116)을 제거하기 위한 스트립 공정을 실시하여 포토레지스트 패턴(116)을 제거한 후 소정의 세정공정을 실시하여 패드 질화막(114) 및 패드 산화막(112)을 순차적으로 제거한다. 이어서, 웰 이온 주입용 마스크를 이용한 웰 이온 주입 공정을 실시하여 반도체 기판(110)에 웰 영역(120) 을 형성한다.
도 3d를 참조하면, 상기 웰 영역이 형성된 반도체 기판(110)의 전면에 열 산화공정이나 급속 열처리 공정을 실시하여 게이트 산화막(122)을 형성한다.
이어서, 상기 게이트 산화막(122)이 형성된 반도체 기판(110)의 전면에 게이트 전극용 폴리실리콘층(124)을 형성한다.
도 3e를 참조하면, 게이트 전극 패턴용 마스크를 이용한 포토 및 식각공정을 실시하여 상기 폴리실리콘층(124) 및 게이트 산화막(122)을 순차적으로 식각하여 게이트 전극(126)을 형성한다. 이어서, 반도체 기판(110)의 활성영역에 얕은 접합영역(Shallow junction)을 형성하기 위한 저농도 이온 주입 공정을 실시하여 저농도 접합영역(P - 또는 N - )(128)을 형성한다.
도 3f를 참조하면, 소정의 증착 및 식각공정을 순차적으로 실시하여 게이트 전극(126)의 측벽에 LDD(Lightly Doped Drain) HLD(High temperature Low pressure Dielectric)용 스페이서(130)를 형성한다. 이어서, 고농도 이온 주입 공정을 실시하여 고농도 접합영역(P + 또는 N + )(132)을 형성한다. 이로써, 게이트 전극(126)은 저농도 이온 주입 공정에 의해 소정 이온으로 도핑된다. 또한, 저농도 접합영역(28)과 고농도 접합영역(132)으로 이루어진 소오스/드레인 영역(134)이 형성된다.
한편, 상기 스페이서(130)를 형성하는 과정에서 상기 소자 분리막(118)의 가장자리가 식각되게 될 수 있는데, 그러면 상기 소자 분리막(118)의 가장자리 부분의 두께가 낮아지게 되며, 이로 인해 상기 소자 분리막(118)과 상기 소오스/드레인 영역(134)간에 단차가 발생된다. 이때, 상기 단차에 의해서, 상기 소오스/드레인 영역(134)과 상기 소자 분리막(118)간의 경계부에서 상기 소오스/드레인 영역(134)이 노출되게 된다.
도 3g를 참조하면, 고농도 접합영역(132)과 게이트 전극(126) 상에 살리사이드(Self align silicide; SALICIDE)(136)를 형성한다.
도 3h를 참조하면, 상기 살리사이드(136)를 포함한 기판(110)의 전면에 제 1 절연막(210)을 형성한다. 이 제 1 절연막(210)의 재료로는 실리콘 나이트 라이드(SiNx)가 바람직하다.
이후, 상기 제 1 절연막상(210)에 제 2 절연막(211)을 형성한다. 이 제 2 절연막(211)의 재료로는 산소(O)를 많이 포함한 TEOS(tetraethylorthosilicate)가 바람직하다.
이때 상기 TEOS에 산소가 많이 포함되도록, 상기 제 2 절연막(211)은 다단계의 CMP(Chemical Mechanical Polishing)공정을 통해 형성된다.
즉, 먼저 상기 제 1 절연막상(210)에 제 2 절연막(211)을 약 4000A 두께로 증착한다. 이후, 상기 제 2 절연막(211)을 CMP 공정을 통해 약 3000A 정도의 두께를 갖도록 평탄화시킨다.
이후, 상기 평탄화된 제 2 절연막(211)상에 동일 재료를 사용하여 약 4000A 정도의 두께를 갖는 제 2 절연막(211)을 형성한다. 이후, 상기 제 2 절연막(211)을 CMP 공정을 통해 약 3000A 정도의 두께를 갖도록 평탄화시킨다.
다음으로, 상기 제 2 절연막(211)상에 제 3 절연막(212)을 형성한다. 이 제 3 절연막(212)의 재료로는 TEOS가 바람직하다.
도 3i를 참조하면, 상기 제 3 절연막(212) 및 제 2 절연막(211)의 일부를 동시에 식각하여, 상기 각 고농도 접합영역상에 위치한 제 2 절연막(211) 부분, 및 상기 게이트 전극상에 위치한 제 2 절연막(211) 부분을 노출시킨다.
도 3j를 참조하면, 상기 노출된 제 2 절연막(211) 부분을 식각하여, 상기 각 고농도 접합영역상에 위치한 각 살리사이드를 노출시키는 각 콘택홀(200), 및 상기 게이트 전극상에 위치한 살리사이드를 노출시키는 콘택홀(200)을 형성한다.
도 3k를 참조하면, 상기 콘택홀(200)이 형성된 기판의 전면에 콘택 절연막(213)을 형성한다. 상기 콘택 절연막(213)의 재료로는 산화막(Plasma Enhaced 산화막) 또는 실리콘 나이트 라이드(SiNx)가 바람직하다.
이때, 상기 콘택 절연막(213)은 상기 제 3 절연막(212)의 표면, 상기 각 콘택홀(200)의 내벽, 그리고 상기 콘택홀(200)을 통해 노출된 살리사이드의 표면에 약 50A 두께로 증착하는 것이 바람직하다.
이후, 비 선택적 식각 방법을 사용하여 상기 콘택 절연막(213)을 제거한다. 이때, 상기 식각시, 상기 살리사이드(136)이 노출될 정도를 식각하는 것이 바람직하다.
이렇게 함으로써, 도 3l에 도시된 바와 같이, 상기 식각에 의해 상기 제 3 절연막(212)의 표면 및 상기 살리사이드(136)의 표면에 형성되어 있던 콘택 절연막(213)이 모두 제거된다.
이때, 상기 각 콘택홀(200)의 내벽에 형성되었던 콘택 절연막(213)은 상기 제 3 절연막(212)의 표면 및 살리사이드(136)의 표면에 형성된 콘택 절연막(213)에 비하여 덜 식각되어, 도 3l에 도시된 바와 같이, 거의 그대로 남아 있게 된다.
이 각 콘택홀(200)의 내벽에 형성된 콘택 절연막(213)은 상기 제 1 내지 제 3 절연막(210, 211, 212)이 받는 스트레스를 완화시키는 역할을 한다.
도 3m을 참조하면, 상기 콘택 절연막(213)이 형성된 기판(110)의 전면에 금속층(214)을 형성하고 이를 CMP를 통해 평탄화시킨다. 그러면, 상기 금속층(214)은 각 콘택홀(200)내에 채워지게 된다. 여기서, 상기 금속층(214)의 재료로는 텅스텐(W3)이 바람직하다.
이후, 상기 각 금속층(214)상에 전기적으로 연결되도록 상기 금속층(214)상에 각각 금속 배선(215)을 형성한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자 및 이의 제조방법에는 다음과 같은 효과가 있다.
본 발명에서는 콘택홀의 내벽에 콘택 절연막을 형성하여 각 콘택홀 사이에 형성된 절연막의 손상을 방지할 수 있다. 따라서, 각 콘택홀에 형성된 금속층간의 단락을 방지할 수 있다.

Claims (24)

  1. 기판의 비활성 영역에 형성된 소자 분리막과,상기 기판의 활성영역에 형성된 게이트 전극과, 상기 게이트 전극의 측벽 둘레를 따라 형성된 스페이서와, 상기 게이트 전극의 양측에 형성된 소오스/드레인 영역과, 상기 소오스 영역, 드레인 영역, 및 상기 게이트 전극상에 형성된 살리사이드를 포함하는 적어도 하나의 트랜지스터;
    상기 트랜지스터를 포함한 기판의 전면에 형성되며, 상기 소오스 영역, 드레인 영역, 및 상기 게이트 전극상의 각 살리사이드를 노출시키는 다수의 콘택홀들을 갖는 층간 절연막; 및,
    상기 각 콘택홀의 내벽에 각각 형성된 콘택 절연막을 포함하여 구성됨을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 각 콘택홀을 통해 상기 각 살리사이드에 전기적으로 연결된 플러그; 및, 상기 각 플러그에 접속된 콘택메탈을 더 포함하여 구성됨을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 층간 절연막은,
    상기 기판의 전면에 형성된 제 1 절연막;
    상기 제 2 절연막상에 형성된 제 2 절연막; 및,
    상기 제 3 절연막상에 형성된 제 3 절연막을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 제 1 절연막은 실리콘 나이트 라이드(SiNx)로 이루어진 것을 특징으로 하는 반도체 소자.
  7. 제 5 항에 있어서,
    제 2 절연막은 산소 성분이 포함된 TEOS(tetraethylorthosilicate)로 이루어진 것을 특징으로 하는 반도체 소자.
  8. 제 5 항에 있어서,
    상기 제 3 절연막은 TEOS(tetraethylorthosilicate)로 이루어진 것을 특징으로 하는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 콘택 절연막은 산화막으로 이루어진 것을 특징으로 하는 반도체 소자.
  10. 제 1 항에 있어서,
    상기 콘택 절연막은 실리콘 나이트 라이드(SiNx)로 이루어진 것을 특징으로 하는 반도체 소자.
  11. 기판의 비활성 영역에 형성된 소자 분리막과,상기 기판의 활성영역에 형성된 게이트 전극과, 상기 게이트 전극의 측벽 둘레를 따라 형성된 스페이서와, 상기 게이트 전극의 양측에 형성된 소오스/드레인 영역과, 상기 소오스 영역, 드레인 영역, 및 상기 게이트 전극상에 형성된 살리사이드를 포함하는 적어도 하나의 트랜지스터를 상기 기판상에 제조하는 단계;
    상기 트랜지스터를 포함한 기판의 전면에 적어도 하나의 층간 절연막을 형성하는 단계;
    상기 소오스 영역, 드레인 영역, 및 게이트 전극에 형성된 살리사이드가 노출되도록, 상기 층간 절연막에 다수의 콘택홀들을 형성하는 단계; 및,
    상기 각 콘택홀의 내벽에 콘택 절연막을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
  12. 삭제
  13. 삭제
  14. 제 11 항에 있어서,
    상기 각 콘택홀을 통해 상기 각 살리사이드에 전기적으로 연결되도록, 상기 각 살리사이드상에 플러그를 형성하는 단계; 및,
    상기 각 플러그에 에 전기적으로 연결되도록 각 플러그상에 콘택 메탈 형성하는 단계를 더 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 11 항에 있어서,
    상기 층간 절연막은,
    상기 기판의 전면에 형성된 제 1 절연막;
    상기 제 2 절연막상에 형성된 제 2 절연막; 및,
    상기 제 3 절연막상에 형성된 제 3 절연막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 제 2 절연막을 형성하는 단계는,
    상기 제 2 절연막을 제 1 절연막상에 형성하는 단계;
    상기 제 2 절연막을 평탄화하는 단계;
    상기 평탄화된 제 2 절연막상에 제 2 절연막을 형성하는 단계; 및,
    상기 제 2 절연막을 평탄화하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 15 항에 있어서,
    상기 층간 절연막에 콘택홀을 형성하는 단계는,
    상기 콘택홀이 형성될 부분에 대응되는 상기 제 2 및 제 3 절연막 부분을 제거하는 단계; 및,
    상기 콘택홀이 형성될 부분에 대응되는 상기 제 1 절연막 부분을 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 15 항에 있어서,
    상기 제 1 절연막은 실리콘 나이트 라이드(SiNx)로 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제 15 항에 있어서,
    제 2 절연막은 산소 성분이 포함된 TEOS(tetraethylorthosilicate)로 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제 15 항에 있어서,
    상기 제 3 절연막은 TEOS(tetraethylorthosilicate)로 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 제 11 항에 있어서,
    상기 콘택 절연막은 산화막으로 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
  22. 제 11 항에 있어서,
    상기 콘택 절연막은 실리콘 나이트 라이드(SiNx)로 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
  23. 제 11 항에 있어서,
    상기 콘택 절연막을 형성하는 단계는,
    상기 콘택홀이 형성된 기판의 전면에 상기 콘택홀 절연막을 형성하기 위한 절연물질을 형성하는 단계; 및,
    상기 콘택홀이 노출될 정도로 상기 절연물질을 식각하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
  24. 제 23 항에 있어서,
    상기 식각 방법은 비 선택적 식각 방법인 것을 특징으로 하는 반도체 소자의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150019853A (ko) * 2013-08-16 2015-02-25 삼성전자주식회사 반도체 장치의 트렌치 형성 방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090108359A1 (en) * 2007-10-31 2009-04-30 Agere Systems Inc. A semiconductor device and method of manufacture therefor
US20140042501A1 (en) * 2012-08-10 2014-02-13 Jei-Ming Chen Mos transistor and process thereof
KR102051961B1 (ko) 2013-03-13 2019-12-17 삼성전자주식회사 메모리 장치 및 이의 제조 방법
CN111285326B (zh) * 2020-02-25 2023-08-25 绍兴中芯集成电路制造股份有限公司 Mems器件及其制造方法
CN113629145B (zh) * 2020-05-09 2024-10-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111739839B (zh) * 2020-06-23 2021-07-02 武汉新芯集成电路制造有限公司 自对准接触孔的制造方法、半导体器件的制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010047487A (ko) * 1999-11-20 2001-06-15 윤종용 커패시터-언더-비트라인(씨유비)구조를 가지는 반도체장치 제조 방법
JP2004111479A (ja) 2002-09-13 2004-04-08 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6376351B1 (en) * 2001-06-28 2002-04-23 Taiwan Semiconductor Manufacturing Company High Fmax RF MOSFET with embedded stack gate
JP4139586B2 (ja) * 2001-11-27 2008-08-27 松下電器産業株式会社 半導体装置およびその製造方法
JP2004152790A (ja) * 2002-10-28 2004-05-27 Toshiba Corp 半導体装置、及び、半導体装置の製造方法
KR100487951B1 (ko) * 2003-02-11 2005-05-06 삼성전자주식회사 자기정렬 콘택홀을 갖는 반도체 장치및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010047487A (ko) * 1999-11-20 2001-06-15 윤종용 커패시터-언더-비트라인(씨유비)구조를 가지는 반도체장치 제조 방법
JP2004111479A (ja) 2002-09-13 2004-04-08 Toshiba Corp 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150019853A (ko) * 2013-08-16 2015-02-25 삼성전자주식회사 반도체 장치의 트렌치 형성 방법
KR102106259B1 (ko) 2013-08-16 2020-05-04 삼성전자 주식회사 반도체 장치의 트렌치 형성 방법

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