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WO2007138692A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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Publication number
WO2007138692A1
WO2007138692A1 PCT/JP2006/310879 JP2006310879W WO2007138692A1 WO 2007138692 A1 WO2007138692 A1 WO 2007138692A1 JP 2006310879 W JP2006310879 W JP 2006310879W WO 2007138692 A1 WO2007138692 A1 WO 2007138692A1
Authority
WO
WIPO (PCT)
Prior art keywords
film
gate electrode
semiconductor device
metal gate
region
Prior art date
Application number
PCT/JP2006/310879
Other languages
English (en)
French (fr)
Inventor
Teruo Kurahashi
Yasuyoshi Mishima
Yukie Sakita
Original Assignee
Fujitsu Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Limited filed Critical Fujitsu Limited
Priority to PCT/JP2006/310879 priority Critical patent/WO2007138692A1/ja
Publication of WO2007138692A1 publication Critical patent/WO2007138692A1/ja

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0181—Manufacturing their gate insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
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    • H10D84/0177—Manufacturing their gate conductors the gate conductors having different materials or different implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a metal gate electrode and a manufacturing method thereof.
  • polysilicon has been widely used as a gate electrode material for MIS transistors.
  • MIS transistors are miniaturized, the high resistivity of polysilicon has become a major factor in increasing wiring resistance.
  • the drive current will decrease due to depletion of the gate electrode.
  • an attempt has been made to adopt a so-called metal gate electrode using a metal material as a gate electrode material.
  • Patent Document 1 Japanese Patent Laid-Open No. 2005-108875
  • An object of the present invention is to provide a semiconductor device capable of realizing excellent electrical characteristics and a method of manufacturing the same when the same metal material is used for the metal gate electrodes of the NMOS transistor and the PMOS transistor.
  • a semiconductor device having a second transistor formed on a second region of the substrate, made of the same metal material as the first metal gate electrode, and having a second metal gate electrode containing nitrogen Provided.
  • a step of forming a conductive film made of a metal material on the first region and the second region of the semiconductor substrate, and the conductivity in the second region selectiveively introducing nitrogen into the film; selectively introducing silicon into the conductive film in the first region; and patterning the conductive film, A first metal gate electrode made of a metal material and containing silicon is formed, and a second metal gate made of the same metal material as that of the first metal gate electrode and containing nitrogen is formed in the second region.
  • a method for manufacturing a semiconductor device including a step of forming an electrode.
  • the work function fluctuations can be suppressed.
  • the difference between the flat band voltage of the first transistor and the flat band voltage of the second transistor can be maintained at a large value. Therefore, a semiconductor device having a CMOS structure with excellent electrical characteristics can be provided.
  • FIG. 1 is a schematic cross-sectional view showing the structure of a semiconductor device according to a first embodiment of the present invention. is there.
  • FIG. 2 shows the relationship between the ratio of the number of Si atoms contained in the Hf-based film constituting the N-type metal gate electrode to the number of Hf atoms and the flat band voltage Vfb at room temperature of the NMOS transistor. It is a graph to show.
  • FIG. 3 is a graph showing the variation of flat band voltage Vfb with temperature change of a MOS transistor using a metal gate electrode.
  • Figure 4 shows the ratio of the number of Si atoms contained in the Hf-based film constituting the metal gate electrode to the number of Hf atoms, and the flat band voltage Vf b after heat treatment of the MOS transistor at 600 ° C. It is a graph which shows the relationship.
  • FIG. 5 is a process cross-sectional view (part 1) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the invention.
  • FIG. 6 is a process cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention
  • FIG. 7 is a process cross-sectional view (part 3) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 8 is a process cross-sectional view (part 4) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention
  • FIG. 9 is a schematic cross-sectional view showing the structure of a semiconductor device according to a second embodiment of the present invention.
  • FIG. 10 is a process cross-sectional view (part 1) illustrating the method for manufacturing a semiconductor device according to the second embodiment of the present invention
  • FIG. 11 is a process cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention.
  • FIG. 12 is a schematic sectional view showing the structure of a semiconductor device according to a third embodiment of the present invention.
  • FIG. 13 is a process cross-sectional view (part 1) illustrating the method for manufacturing a semiconductor device according to the third embodiment of the present invention.
  • FIG. 14 is a process sectional view showing the method for manufacturing the semiconductor device according to the third embodiment of the invention. It is a side view (part 2).
  • Fig. 1 is a schematic cross-sectional view showing the structure of the semiconductor device according to the present embodiment.
  • Fig. 2 shows the number of Si atoms contained in the Hf-based film constituting the N-type metal gate electrode and the flat band voltage at room temperature of the NMOS transistor.
  • Graph showing the relationship with Vfb Fig. 3 is a graph showing the change of flat band voltage Vfb with temperature change of a MOS transistor using a metal gate electrode
  • Fig. 4 is contained in the Hf-based film constituting the metal gate electrode.
  • FIGS. 5 to 8 are process cross-sectional views showing the method of manufacturing the semiconductor device according to the present embodiment. is there.
  • an NMOS transistor 12 ⁇ is formed on the silicon substrate 10 NMO
  • An element isolation film 16 that defines an S transistor region 14 ⁇ and a PMOS transistor region 14p in which the PMOS transistor 12 ⁇ is formed is formed.
  • a bowl-shaped tool (not shown) is formed on the silicon substrate 10 in the NMOS transistor region 14 ⁇ .
  • An interlayer insulating film 18 is formed on the silicon substrate 10 on which the saddle type well is formed.
  • An opening 20 reaching the silicon substrate 10 is formed in the interlayer insulating film 18.
  • An HfSiN film 24 which is a metal film containing silicon and nitrogen, is formed on the interlayer insulating film 18 in and around the opening 20 via the gate insulating film 22.
  • a low-resistance metal film 26 made of MoN or the like is formed on the HfSiN film 24 formed in the opening 20 and on the HfSiN film 24 formed on the interlayer insulating film 18 around the opening 20.
  • the low resistance metal film 26 a metal film having a resistance lower than that of the HfSiN film, the HfSi film, and the HfN film used for the metal gate electrode can be appropriately used.
  • the N-type metal gate electrode 28 ⁇ embedded in the opening 20 and having the HfSiN film 24 and the low-resistance metal film 26 is formed.
  • the number of Si atoms contained is, for example, 1.8 to 170%, more preferably 30 to 170% with respect to the number of Hf atoms. It has been. Further, the nitrogen concentration in the HfSiN film 24 is, for example, 5 X 10 21 cm_ 3 or less, and more favorable Mashiku has a 1 X 10 21 cm_ 3 below.
  • a sidewall insulating film 30 embedded in the interlayer insulating film 18 is formed on the side wall of the N-type metal gate electrode 28 ⁇ embedded in the opening 20.
  • the silicon substrate 10 on both sides of the vertical metal gate electrode 28 ⁇ there is a shallow vertical impurity diffusion region 32 ⁇ that forms an extension region of the extension source and drain structure that is self-aligned with the vertical metal gate electrode 28 ⁇ . Is formed. Further, a deeper vertical impurity diffusion region 34 ⁇ is formed than the vertical impurity diffusion region 32 ⁇ in a self-aligned manner with the sidewall insulating film 30 and the vertical metal gate electrode 28 ⁇ .
  • These vertical impurity diffusion regions 32 ⁇ and 34 ⁇ constitute a vertical source / drain diffusion layer 36 ⁇ having an extension source / drain structure. The region between the vertical source and drain diffusion layer 36 ⁇ is the vertical channel region.
  • a silicide film 38 made of CoSi, Ni Si or the like is formed on the vertical source.
  • An N-type tool (not shown) is formed on the silicon substrate 10 in the PMOS transistor region 14p.
  • An interlayer insulating film 18 is formed on the silicon substrate 10 on which the N-type well is formed.
  • An opening 40 that reaches the silicon substrate 10 is formed in the interlayer insulating film 18.
  • Opening 40 On the silicon substrate 10 exposed at the bottom, the inner wall of the opening 40, and an interlayer insulating film
  • a gate insulating film 22 made of a high dielectric constant material such as HfSiO or HfSiON is formed on 18.
  • An HfN film 42 which is a metal film containing nitrogen, is formed on the interlayer insulating film 18 in and around the opening 40 via the gate insulating film 22.
  • a low-resistance metal film 26 made of MoN or the like is formed on the HfN film 42 formed in the opening 40 and the HfN film 42 formed on the interlayer insulating film 18 around the opening 40. Yes.
  • the P-type metal gate electrode 28p embedded in the opening 40 and having the HfN film 42 and the low-resistance metal film 26 is formed.
  • Nitrogen concentration in the HfN layer 42 constituting the P-type metal gate electrode 28p is, for example, 1 X 10 22 cm_ 3 has a higher, N-type metal gate electrode 28 ⁇ Contact Keru nitrogen HfSiN film 24 constituting the It will be higher than the concentration.
  • a sidewall insulating film 30 embedded in the interlayer insulating film 18 is embedded in the side wall of the P-type metal gate electrode 28p embedded in the opening 40.
  • P-type impurity diffusion region 32p that is self-aligned with the P-type metal gate electrode 28P and forms the extension region of the extension source Z-drain structure. Is formed. Further, a P-type impurity diffusion region 34p deeper than the P-type impurity diffusion region 32p is formed in self-alignment with the sidewall insulating film 30 and the P-type metal gate electrode 28p. These P-type impurity diffusion regions 32p and 34p constitute a P-type source Z-drain diffusion layer 36p having an extension source Z-drain structure.
  • the area between the P-type source Z-drain diffusion layer 36p is an N-type channel region.
  • the PMOS transistor 12p having the P-type metal gate electrode 28p including the HfN film 42 and the P-type source Z drain diffusion layer 36p is formed.
  • the NMOS structure 12n and the PMOS transistor 12p formed on the silicon substrate 10 constitute a CMOS structure.
  • the semiconductor device has a P-type metal gate electrode 28p when the same metal Hf is used as the material of the metal gate electrodes 28 ⁇ and 28 ⁇ of the NMOS transistor 12 ⁇ and the PMOS transistor 12 ⁇ constituting the CMOS structure.
  • the main feature is that the number of atoms is 1.8 to 170%, preferably 30 to 170% of the number of Hf atoms.
  • FIG. 2 shows the relationship between the ratio of the number of Si atoms contained in the Hf-based film constituting the N-type metal gate electrode to the number of Hf atoms and the flat band voltage Vfb at room temperature of the NMOS transistor. It is a graph to show. The horizontal axis of the graph shows the ratio (%) of the number of Si atoms contained in the Hf-based film constituting the N-type metal gate electrode to the number of Hf atoms, and the vertical axis shows the flat band voltage Vfb. .
  • the thumbprint plot shows the case where an HfSiN film is used for the N-type metal gate electrode.
  • the Kokuin plot shows the case of using an Hf Si film for the N-type metal gate electrode.
  • a semiconductor device using an Hf Si film for the N-type metal gate electrode will be described in a second embodiment to be described later.
  • FIG. 3 is a graph showing fluctuation of the flat band voltage Vfb with respect to temperature change of the MOS transistor using the metal gate electrode.
  • the horizontal axis of the graph shows the temperature of the heat treatment performed after forming the metal gate electrode, and the vertical axis shows the flat band voltage Vfb.
  • the ⁇ marks indicate the case of the NMOS transistor according to the present invention in which the HfSiN film containing Si is used as the N-type metal gate electrode.
  • the thumbprint shows the case of the NMOS transistor according to the present invention in which an Hf Si film containing Si is used for the N-type metal gate electrode.
  • the plot marked with ⁇ shows the case of a PMOS transistor using an HfN film as the P-type metal gate electrode.
  • Kokushin shows the case of a conventional NMOS transistor that uses a high-concentration HfN film containing Si as the N-type metal gate electrode. In Fig. 3, the ratio of the number of Si atoms to Hf atoms is 30%.
  • the difference ⁇ Vfb between the flat band voltage of the PMOS transistor and the flat band voltage of the NMOS transistor is N-type over the entire temperature range shown in the graph.
  • the case of the present invention using the HfSiN film for the N-type metal gate electrode and the case of the present invention using the Hf Si film for the N-type metal gate electrode are larger than the conventional case used for the metal gate electrode. Yes.
  • AVfb at 600 ° C. is maintained at a large value of 0.4 V or more.
  • AVfb at 600 ° C is maintained at a large value of 0.6 V or more.
  • AVfb at 600 ° C is about 0.3 V / J, which is a small value.
  • FIG. 4 shows the relationship between the ratio of the number of Si atoms contained in the Hf-based film constituting the metal gate electrode to the number of Hf atoms and the flat band voltage Vfb after heat treatment of the MOS transistor at 600 ° C. It is a graph which shows. The horizontal axis of the graph shows the ratio (%) of the number of Si atoms contained in the Hf-based film constituting the metal gate electrode to the number of Hf atoms, and the vertical axis shows the flat band voltage Vfb.
  • the ⁇ marks indicate the case of the NMOS transistor according to the present invention in which the HfSiN film containing Si is used for the N-type metal gate electrode.
  • the thumbprint shows the case of an NMOS transistor according to the present invention in which an Hf Si film containing Si is used as an N-type metal gate electrode.
  • the ⁇ mark plot shows that the HfN film is P-type metal.
  • the case of the PMOS transistor used for the gate electrode is shown.
  • Kuniin shows the case of a conventional NMOS transistor using an HfN film as an N-type metal gate electrode, which contains Si.
  • the difference ⁇ Vfb between the flat band voltage of the PMOS transistor and the flat band voltage of the NMOS transistor is 1.
  • the ratio of the number of Si atoms to the number of Hf atoms shown in the graph is 1. In the range of 8 to 170%, compared to the conventional case where the HfN film is used for the N-type metal gate electrode, the case where the HfSiN film is used for the N-type metal gate electrode and the Hf Si film is used for the N-type metal gate electrode.
  • the case according to the present invention used for this is bigger! / I can see that.
  • the Hf of the number of Si atoms is not included.
  • the ratio of to the number of atoms is 1.8% or more, and ⁇ Vfb is 0.6V or more. Furthermore, ⁇ Vfb is stable at about 0.7V when the ratio of the number of Si atoms to the number of Hf atoms is 70 to 170%.
  • the atomic force of Si contained in the HfSiN film or the HfSi film constituting the N-type metal gate electrode of the NMOS transistor is 1.8 to 170%, preferably 3
  • the flat band voltage of the PMOS transistor and the NMOS transistor are not only after the heat treatment at 400 to 500 ° C. but also after the heat treatment at 600 ° C. in the normal wiring formation process.
  • the difference ⁇ Vfb from the flat band voltage can be maintained at a large value such as 0.6 V or more.
  • the difference between the work function of the P-type metal gate electrode 28p and the work function of the N-type metal gate electrode 28 ⁇ can be a large value of, for example, 4.0 V or more. Therefore, a semiconductor device having a CMOS structure with excellent electrical characteristics can be provided.
  • an element separation film 16 made of a silicon oxide film is formed on the silicon substrate 10 by, for example, a normal STI method.
  • the NMOS transistor region 14 ⁇ and the PMOS transistor region 14 ⁇ are defined in the silicon substrate 10.
  • the NMOS transistor region 14 ⁇ is exposed by photolithography, and the PMOS transistor is exposed.
  • a photoresist film (not shown) covering the transistor region 14p is formed.
  • a P-type impurity is introduced into the silicon substrate 10 by, eg, ion implantation to form a P-type well (not shown).
  • a P-type impurity is introduced into a channel region (not shown) in the silicon substrate 10 by, eg, ion implantation.
  • the photoresist film used as a mask is removed.
  • a photoresist film (not shown) that exposes the PMOS transistor region 14 ⁇ and covers the NMOS transistor region 14 ⁇ is formed by photolithography.
  • a vertical impurity is introduced into the silicon substrate 10 by, eg, ion implantation to form a vertical well (not shown).
  • a vertical impurity is introduced into the channel region in the silicon substrate 10 by, eg, ion implantation.
  • the photoresist film used as a mask is removed.
  • the natural acid film on the surface of the silicon substrate 10 is removed with dilute hydrofluoric acid.
  • a dummy gate insulating film 44 made of, for example, a silicon oxide film having a thickness of 2 nm is formed on the surface of the silicon substrate 10.
  • a silicon oxide film may be deposited by chemical treatment, CVD method or the like.
  • a polysilicon film 46 having a thickness of, for example, lOOnm is deposited on the dummy gate insulating film 44 by, eg, CVD.
  • a silicon oxide film of, eg, a 20 nm-thickness is deposited on the polysilicon film 46 by, eg, CVD, to form a cap insulating film 48 made of a silicon oxide film (FIG. 5A).
  • a silicon nitride film may be deposited as the cap insulating film 48.
  • cap insulating film 48 and the polysilicon film are formed by photolithography and etching.
  • dummy gate electrodes 46n and 46p made of a polysilicon film (FIG. 5 (b)).
  • a photoresist film (not shown) that exposes the NMOS transistor region 14 ⁇ and covers the PMOS transistor region 14 ⁇ is formed by photolithography.
  • ion implantation is performed using the photoresist film and the dummy gate electrode 46 ⁇ as a mask, and a shallow saddle type forming an extension region of the extension source and drain structure in the silicon substrate 10 is self-aligned with the dummy gate electrode 46 ⁇ . Impurity diffusion region 32 ⁇ is formed.
  • the photoresist film used as a mask is removed.
  • a photoresist film (not shown) that exposes the PMOS transistor region 14 ⁇ and covers the NMOS transistor region 14 ⁇ is formed by photolithography.
  • ion implantation is performed using the photoresist film and the dummy gate electrode 46 ⁇ as a mask.
  • the shallow vertical impurity diffusion region 32 ⁇ that forms the extension region of the drain structure is formed.
  • a vertical impurity diffusion region 32 ⁇ is formed in the NMOS transistor region 14 ⁇ .
  • the silicon oxide film is anisotropically etched.
  • a sidewall insulating film 30 made of a silicon oxide film is formed on the sidewalls of the dummy gate electrodes 46n and 46p.
  • a silicon nitride film may be used as the sidewall insulating film 30.
  • a photoresist film (not shown) that exposes the NMOS transistor region 14 ⁇ and covers the PMOS transistor region 14p is formed by photolithography.
  • ion implantation is performed using the photoresist film, the sidewall insulating film 30 and the dummy gate electrode 46 ⁇ as a mask, and self-aligned with the sidewall insulating film 30 and the dummy gate electrode 46 ⁇ to form a vertical impurity diffusion region 32 ⁇ . Deeper n-type impurity diffusion region 34 ⁇ is formed To do.
  • a photoresist film (not shown) that exposes the PMOS transistor region 14 ⁇ and covers the NMOS transistor region 14 ⁇ is formed by photolithography.
  • ion implantation is performed using the photoresist film, the sidewall insulating film 30 and the dummy gate electrode 46 ⁇ as a mask, and self-aligned with the sidewall insulating film 30 and the dummy gate electrode 46 ⁇ to form a vertical impurity diffusion region 32 ⁇ .
  • a deeper n-type impurity diffusion region 34 ⁇ is formed.
  • the photoresist film used as a mask is removed.
  • a heat treatment is performed at 1000 ° C. for 10 seconds, and the impurities introduced by ion implantation are activated.
  • an extension source composed of the n-type impurity diffusion regions 32 ⁇ and 34 ⁇ is formed.
  • the n-type source in the drain structure ⁇ the drain diffusion layer 36 ⁇ is formed.
  • the n-type impurity diffusion region is formed.
  • An extension source consisting of 32 ⁇ and 34 ⁇ ⁇ a drain-type ⁇ type source ⁇ a drain diffusion layer 36 ⁇ is formed (Fig. 5 (d))
  • a silicide film 38 made of CoSi, Ni Si, or the like is formed on the N-type source Z-drain diffusion layer 36 ⁇ and the P-type source / drain diffusion layer 36 ⁇ by a normal salicide process.
  • a silicon oxide film of, eg, a 120 nm-thickness is deposited on the entire surface by, eg, CVD, to form an interlayer insulating film 18 made of the silicon oxide film.
  • the interlayer insulating film 18 is polished by CMP until the cap insulating film 48 is exposed.
  • the interlayer insulating film 18 is flattened (FIG. 6B).
  • the cap insulating film 48 made of a silicon oxide film is removed by wet etching using, for example, dilute hydrofluoric acid (FIG. 6C).
  • the cap insulating film is formed by wet etching using phosphoric acid, for example. Remove 48.
  • the dummy gate electrodes 46n and 46p made of polysilicon are removed by wet etching using, for example, an aqueous solution of tetramethylammonium hydroxide (TMAH).
  • TMAH tetramethylammonium hydroxide
  • the dummy gate insulating film 44 made of the conoxide film is removed.
  • openings 20 and 40 reaching the silicon substrate 10 are formed in the interlayer insulating film 18 (FIG. 7A).
  • a silicon oxide film (not shown) is formed on the surface of the silicon substrate 10 exposed at the bottoms of the openings 20 and 40 by, eg, thermal oxidation.
  • an HfSiO film of, eg, a 3 nm-thickness is deposited on the entire surface by, eg, CVD,
  • a gate insulating film 22 made of a SiO film is formed.
  • an HfN film 42 of, eg, a 50 nm-thickness is deposited on the entire surface by, eg, CVD.
  • HfN film 42 is a metal film containing nitrogen, the nitrogen concentration is for example 5 X 10 21 cm- 3 or less, more preferably deposited to a 1 X 10 21 cm_ 3 below.
  • a photoresist film 50 that exposes the PMOS transistor region 14p and covers the NMOS transistor region 14 ⁇ is formed by photolithography.
  • N (nitrogen) ions are implanted into the N film 42 (FIG. 7 (c)).
  • the nitrogen concentration of the HfN layer 42 in the PMOS Trang register area 14p for example, a 1 X 10 22 cm_ 3 above, N
  • the nitrogen concentration of the HfN film 42 in the MOS transistor region 14 ⁇ is set higher.
  • the photoresist film 50 used as a mask is removed.
  • a photoresist film 52 that exposes the NMOS transistor region 14 ⁇ and covers the PMOS transistor region 14p is formed by photolithography.
  • Si silicon
  • the photoresist film 52 is removed.
  • Te Contact! / The NMOS transistor region 14Ita, nitrogen concentration 5 X 10 21 cm_ 3 or less, and more preferably not more than 1 X 10 21 cm_ 3, the number of Hf atoms Si contained
  • the HfSiN film 24 is formed in an amount of 1.8 to 170%, more preferably 30 to 170% with respect to the number of atoms.
  • nitrogen concentration 1 X 10 22 cm_ 3 or more HfN film 4 2 is formed in the PMOS transistor region 14p.
  • a low resistance metal film 26 made of, for example, a MoN film having a thickness of 50 nm is deposited on the entire surface by, eg, CVD (FIG. 8B).
  • the low resistance metal film 26 and the HfSiN film 24 in the NMOS transistor region 14 ⁇ and the low resistance metal film 26 and the HfN film 42 in the PMOS transistor region 14p are patterned by, for example, the RIE method.
  • a vertical metal gate electrode 28 ⁇ having the HfSiN film 24 and the low-resistance metal film 26 is formed in the NMOS transistor region 14 ⁇ .
  • a P-type metal gate electrode 28p having the HfN film 42 and the low resistance metal film 26 is formed (FIG. 8 (c)).
  • an NMOS transistor 12 ⁇ having a vertical metal gate electrode 28 ⁇ including the HfSiN film 24, a vertical source, and a drain diffusion layer 36 ⁇ is formed.
  • HfN A PMOS transistor 12p having a vertical metal gate electrode 28p including the film 42 and a P-type source Z-drain diffusion layer 36p is formed.
  • the number of Si atoms contained in the HfSiN film 24 constituting the N-type metal gate electrode 28 ⁇ is 1.8 to 170%, preferably 30 to 170% of the number of Hf atoms. It is possible to suppress fluctuations in the work function of the N-type metal gate electrode 28 ⁇ due to. As a result, even after high-temperature heat treatment, the PMOS transistor 12 The difference AVfb between the flat band voltage of p and the flat band voltage of the NMOS transistor 12n can be maintained at a large value. Therefore, a semiconductor device having a CMOS structure with excellent electrical characteristics can be provided.
  • the HfSiN film 24 may be selectively deposited in the NMOS transistor region 14 ⁇ by, for example, the CVD method, and the HfN film 42 may be selectively deposited in the PMOS transistor region 14p, for example, by the CVD method.
  • FIG. 9 is a schematic cross-sectional view showing the structure of the semiconductor device according to the present embodiment.
  • FIGS. 10 and 11 are process cross-sectional views showing the method for manufacturing the semiconductor device according to the present embodiment. Note that the same components as those of the semiconductor device and the manufacturing method thereof according to the first embodiment are denoted by the same reference numerals, and description thereof is omitted or simplified.
  • the basic configuration of the semiconductor device according to the present embodiment is substantially the same as that of the semiconductor device according to the first embodiment.
  • the semiconductor device according to the present embodiment is different from the semiconductor device according to the first embodiment in that it has an Hf Si film 54 instead of the N-type metal gate electrode 28 ⁇ force HfSiN film 24 of the NMOS transistor 12 ⁇ . .
  • An HfSi film 54 which is a metal film containing silicon, is formed in the opening 20 formed in the interlayer insulating film 18 and on the interlayer insulating film 18 around the opening 20 via the gate insulating film 22. Has been.
  • a low resistance metal film 26 made of MoN or the like is formed on the formed Hf Si film 54.
  • the N-type metal gate electrode 28 ⁇ embedded in the opening 20 and having the Hf Si film 54 and the low-resistance metal film 26 is formed.
  • the number of Si atoms contained is, for example, 1.8 to 170%, more preferably 30 to 170% with respect to the number of Hf atoms. It is.
  • the extension source ⁇ drain structure ⁇ type source ⁇ drain diffusion layer 36 ⁇ is formed. Yes.
  • the NMOS transistor 12 ⁇ having the vertical metal gate electrode 28 ⁇ including the Hf Si film 54, the vertical source, and the drain diffusion layer 36 ⁇ is formed.
  • the PMOS transistor 12p having the P-type metal gate electrode 28p including the HfN film 42 and the P-type source Z-drain diffusion layer 36p is formed as in the semiconductor device according to the first embodiment.
  • Nitrogen concentration in the HfN layer 42 has, for example, a 1 X 10 22 cm_ 3 or more.
  • the process of forming the HfN film 42 is slightly different from that of the semiconductor device according to the first embodiment.
  • the semiconductor device includes the P-type metal gate electrode 28p when the same metal Hf is used as the material of the metal gate electrodes 28 ⁇ and 28 ⁇ of the NMOS transistor 12 ⁇ and the PMOS transistor 12 ⁇ constituting the CMOS structure.
  • HfN film 42 containing nitrogen is used for N-type, whereas N-type metal gate electrode 28 ⁇ does not contain nitrogen! /,
  • HfSi film 54 is used to form N-type metal gate electrode 28 ⁇ .
  • the main feature is that the number of Si atoms contained in the HfSi film 54 is 1.8 to 170%, preferably 30 to 170% of the number of Hf atoms.
  • the atomic force of Si contained in the Hf Si film 54 constituting the N-type metal gate electrode 28 ⁇ of the NMOS transistor 12 ⁇ is 1.8 to 170%, preferably 30 with respect to the number of Hf atoms.
  • the work function variation of the N-type metal gate electrode 28 ⁇ due to heat treatment can be suppressed.
  • 400-50 in the normal wiring formation process Not only after heat treatment at 0 ° C but also after heat treatment at 600 ° C, the difference AVfb between the flat band voltage of the PMOS transistor 12p and the flat band voltage of the NMOS transistor 12 ⁇ is maintained at a large value, for example, 0.6 V or more. can do.
  • the difference between the work function of the P-type metal gate electrode 28 p and the work function of the N-type metal gate electrode 28 ⁇ can be a large value of, for example, 4.0 V or more. Therefore, a semiconductor device having a CMOS structure with excellent electrical characteristics can be provided.
  • openings 20 and 40 are formed in the same manner as in the semiconductor device manufacturing method according to the first embodiment shown in FIGS. 5 (a) to 7 (a) (FIG. 10 (a)). .
  • a silicon oxide film (not shown) is formed on the surface of the silicon substrate 10 exposed at the bottoms of the openings 20 and 40 by, eg, thermal oxidation.
  • an HfSiO film of, eg, a 2 nm-thickness is deposited on the entire surface by, eg, CVD,
  • a gate insulating film 22 made of a SiO film is formed.
  • a Hf film 56 of, eg, a 50 nm-thickness is deposited on the entire surface by, eg, CVD (FIG. 10B).
  • a photoresist film 50 that exposes the PMOS transistor region 14p and covers the NMOS transistor region 14 ⁇ is formed by photolithography.
  • N is ion-implanted into the Hf film 56 in the PMOS transistor region 14 ⁇ using the photoresist film 50 as a mask (FIG. 10 (c)).
  • the nitrogen concentration of the Hf film 56 in the PMOS transistor area 14p for example, 1 X 10 22 cm_ 3 or more.
  • a photoresist film 52 that exposes the NMOS transistor region 14 ⁇ and covers the PMOS transistor region 14p is formed by photolithography.
  • Si is ion-implanted into the Hf film 56 in the NMOS transistor region 14 ⁇ using the photoresist film 52 as a mask (FIG. 11 (a)).
  • the number of Si atoms contained in the Hf film 56 in the NMOS transistor region 14 ⁇ is set to 1.8 to 170%, more preferably 30-170%.
  • the HfSi film 54 in which the number of contained Si atoms is 1.8 to 170%, more preferably 30 to 170% with respect to the number of Hf atoms is formed.
  • nitrogen concentration l X 10 22 cm_ 3 or more H fN film 42 is formed.
  • a low resistance metal film 26 made of, for example, a 50 nm-thickness MoN film is deposited on the entire surface by, eg, CVD (FIG. 11 (b)).
  • the low resistance metal film 26 and the HfSi film 54 in the NMOS transistor region 14 ⁇ , and the low resistance metal film 26 and the HfN film 42 in the PMOS transistor region 14p are patterned by, for example, the RIE method.
  • a saddle type metal gate electrode 28 ⁇ having the HfSi film 54 and the low resistance metal film 26 is formed in the NMOS transistor region 14 ⁇ .
  • a P-type metal gate electrode 28p having the HfN film 42 and the low resistance metal film 26 is formed (FIG. 11 (c)).
  • the NMOS transistor 12n having the vertical metal gate electrode 28 ⁇ including the HfSi film 54, the vertical source, and the drain diffusion layer 36 ⁇ is formed.
  • the HfN A PMOS transistor 12p having a P-type metal gate electrode 28p including the film 42 and a P-type source Z drain diffusion layer 36p is formed.
  • a wiring layer is appropriately formed using a normal wiring forming process.
  • the metal gate electrodes 28 ⁇ and 28 ⁇ of the NMOS transistor 12 ⁇ and the PMOS transistor 12 ⁇ constituting the CMOS structure are used as the material of the metal gate electrodes 28 ⁇ and 28 ⁇ of the NMOS transistor 12 ⁇ and the PMOS transistor 12 ⁇ constituting the CMOS structure!
  • the number of Si atoms contained in the HfSi film 54 constituting the N-type metal gate electrode 28 ⁇ is 1.8 to 170%, preferably 30 to 170% of the number of Hf atoms.
  • Variation in work function of N-type metal gate electrode 28 ⁇ due to heat treatment can be suppressed.
  • the PMOS transistor 12 ⁇ can be turned on even after high-temperature heat treatment.
  • the difference AVfb between the rat band voltage and the flat band voltage of the NMOS transistor 12n can be maintained at a large value. Therefore, a semiconductor device having a CMOS structure with excellent electrical characteristics can be provided.
  • the method for forming the HfSi film 54 and the HfN film 42 described in the case where the HfSi film 54 and the HfN film 42 are formed by selectively performing ion implantation of Si is not limited to this.
  • the Hf Si film 54 may be selectively deposited in the NMOS transistor region 14 ⁇ , for example, by the CVD method
  • the HfN film 42 may be selectively deposited in the PMOS transistor region 14p, for example, by the CVD method.
  • FIG. 12 is a schematic cross-sectional view showing the structure of the semiconductor device according to the present embodiment
  • FIGS. 13 and 14 are process cross-sectional views showing the method for manufacturing the semiconductor device according to the present embodiment.
  • the same components as those in the semiconductor device and the manufacturing method thereof according to the first embodiment are denoted by the same reference numerals, and description thereof is omitted or simplified.
  • the basic configuration of the semiconductor device according to the present embodiment is substantially the same as that of the semiconductor device according to the first embodiment.
  • the semiconductor device according to the present embodiment is different from the semiconductor device according to the first embodiment in that the P-type metal gate electrode 28p of the PMOS transistor 12p has an HfSiN film 58 instead of the HfN film 42. .
  • An HfSiN film 58 that is a metal film containing silicon and nitrogen is formed on the interlayer insulating film 18 in and around the opening 40 formed in the interlayer insulating film 18 via the gate insulating film 22. Is formed.
  • the P-type metal gate electrode 28p embedded in the opening 40 and having the HfSiN film 58 and the low resistance metal film 26 is formed.
  • the nitrogen concentration in the HfSiN film 58 constituting the P-type metal gate electrode 28p is, for example, 1
  • the number of Si atoms contained in the HfSiN film 58 is, for example, 1.8% or less with respect to the number of Hf atoms, and is contained in the HfSiN film 24 constituting the N-type metal gate electrode 28 ⁇ .
  • the number of Si atoms is equal to or less than that.
  • the P-type source Z-drain diffusion layer 36p having the extension source Z-drain structure is formed. Yes.
  • the PMOS transistor 12p having the P-type metal gate electrode 28p including the HfSiN film 58 and the P-type source Z drain diffusion layer 36p is formed.
  • an NMOS transistor having an N-type metal gate electrode 28 ⁇ including the HfSi N film 24, a vertical source, and a drain diffusion layer 36 ⁇ . 12 ⁇ is formed.
  • the number of Si atoms contained is, for example, 1.8 to 170%, more preferably 30 to 170% with respect to the number of Hf atoms.
  • the nitrogen concentration in the HfSiN film 24 is, for example, 5 X 10 21 cm_ 3 or less, and more preferably has a 1 X 10 21 cm_ 3 below.
  • the process of forming the HfSiN film 24 is slightly different from that of the semiconductor device according to the first embodiment.
  • the P-type metal gate electrode 28p Nitrogen concentration force in HfSiN film 58 constituting N-type metal gate electrode 28 ⁇ Higher than nitrogen concentration in HfSiN film 24 constituting N-type metal gate electrode 28 ⁇
  • the main feature is that the number of atoms is 1.8 to 170%, preferably 30 to 170% of the number of Hf atoms.
  • the atomic force of Si contained in the HfSiN film 24 constituting the N-type metal gate electrode 28 ⁇ of the NMOS transistor 12 ⁇ is 1.8 to 170%, preferably 3 0 with respect to the number of Hf atoms.
  • ⁇ 170% fluctuations in the work function of the N-type metal gate electrode 28 ⁇ due to heat treatment can be suppressed.
  • the difference between the flat band voltage of the PMOS transistor 12p and the flat band voltage of the NMOS transistor 12 ⁇ not only after the heat treatment at 400 to 500 ° C in the normal wiring formation process but also after the heat treatment at 600 ° C AVfb Can be maintained at a large value of, for example, 0.6 V or more.
  • the difference between the work function of the P-type metal gate electrode 28p and the work function of the N-type metal gate electrode 28 ⁇ can be a large value of, for example, 4. OV or more. Therefore, a semiconductor device having a CMOS structure with excellent electrical characteristics can be provided.
  • openings 20 and 40 are formed in the same manner as in the semiconductor device manufacturing method according to the first embodiment shown in FIGS. 5 (a) to 7 (a) (FIG. 13 (a)). .
  • a silicon oxide film (not shown) is formed on the surface of the silicon substrate 10 exposed at the bottoms of the openings 20 and 40, for example, by thermal oxidation.
  • an HfSiO film of, eg, a 2 nm-thickness is deposited on the entire surface by, eg, CVD,
  • a gate insulating film 22 made of a SiO film is formed.
  • HfSiN film 60 of, eg, a 50 nm-thickness is deposited on the entire surface by, eg, CVD (FIG. 13 (b)).
  • HfSiN film 60 is a metal film containing silicon and nitrogen, the nitrogen concentration is for example 5 X 10 21 cm_ 3 or less, more preferably be 1 X 10 21 cm_ 3 or less, of Si contained atoms is, for example, Hf The film is formed so that it is 1.8% or less with respect to the number of atoms.
  • a photoresist film 50 that exposes the PMOS transistor region 14p and covers the NMOS transistor region 14 ⁇ is formed by photolithography.
  • N ions are implanted into the SiN film 60 (FIG. 13 (c)).
  • the PMOS transistor The nitrogen concentration of the HfSiN film 60 in the static region 14p, for example, a 1 X 10 22 cm_ 3 or more.
  • a photoresist film 52 that exposes the NMOS transistor region 14 ⁇ and covers the PMOS transistor region 14 ⁇ is formed by photolithography.
  • Si is ion-implanted into the fSiN film 60 in the NMOS transistor region 14 ⁇ (FIG. 14 (a)).
  • the number of Si atoms contained in the HfSiN film 60 in the NMOS transistor region 14 ⁇ is set to 1.8 to 170%, more preferably 30 to 170% with respect to the number of Hf atoms.
  • Te Contact! / The NMOS transistor region 14Ita, nitrogen concentration 5 X 10 21 cm_ 3 or less, and more preferably not more than 1 X 10 21 cm_ 3, the number of Hf atoms Si contained
  • An HfSiN film 24 of 1.8 to 170%, more preferably 30 to 170% with respect to the number of atoms is formed.
  • the nitrogen concentration is not less 1 X 10 22 cm_ 3 or more, the number of atoms of Si to be contained is Ru is formed HfSiN film 58 1. 8% or less with respect to the number of atoms of Hf .
  • a low resistance metal film 26 of, eg, a 50 nm-thickness MoN film is deposited on the entire surface by, eg, CVD (FIG. 14 (b)).
  • the low resistance metal film 26 and the HfSiN film 24 in the NMOS transistor region 14 ⁇ and the low resistance metal film 26 and the HfN film 58 in the PMOS transistor region 14p are patterned by, for example, RIE.
  • a vertical metal gate electrode 28 ⁇ having the HfSiN film 24 and the low-resistance metal film 26 is formed in the NMOS transistor region 14 ⁇ .
  • a P-type metal gate electrode 28p having the HfSiN film 58 and the low resistance metal film 26 is formed (FIG. 14 (c)).
  • the NMOS transistor 12 ⁇ having the vertical metal gate electrode 28 ⁇ including the HfSiN film 24, the vertical source, and the drain diffusion layer 36 ⁇ In the PMOS transistor region 14p, a PMOS transistor 12p having a P-type metal gate electrode 28p including the HfSiN film 58 and a P-type source Z drain diffusion layer 36p is formed.
  • a wiring layer is appropriately formed using a normal wiring forming process.
  • the metal gate electrodes 28 ⁇ and 28 ⁇ of the NMOS transistor 12 ⁇ and the PMOS transistor 12 ⁇ constituting the CMOS structure are used as the material of the metal gate electrodes 28 ⁇ and 28 ⁇ of the NMOS transistor 12 ⁇ and the PMOS transistor 12 ⁇ constituting the CMOS structure!
  • the number of Si atoms contained in the HfSiN film 24 constituting the N-type metal gate electrode 28 ⁇ is 1.8 to 170%, preferably 30 to 170% of the number of Hf atoms. It is possible to suppress fluctuations in the work function of the N-type metal gate electrode 28 ⁇ due to. Thereby, even after high-temperature heat treatment, the difference AVfb between the flat band voltage of the PMOS transistor 12p and the flat band voltage of the NMOS transistor 12 ⁇ can be maintained at a large value. Therefore, a semiconductor device having a CMOS structure with excellent electrical characteristics can be provided.
  • the HfSiN film 24 may be selectively deposited in the NMOS transistor region 14 ⁇ , for example, by a CVD method, and the HfSiN film 58 may be selectively deposited in the PMOS transistor region 14p, for example, by a CVD method.
  • the metal material of the metal gate electrodes 28n and 28p is not limited to this.
  • the force of Hf, Zr, etc. can be used! /.
  • the HfN film 42, the Hf film in the PMOS transistor region 14p 56, after ion implantation of N into the HfSiN film 60, and after the ion implantation of Si described in the case of ion implantation of Si into the HfN film 42, the Hf film 56, and the HfSiN film 60 in the NMOS transistor region 14 ⁇ You can do N ion implantation!
  • the force gate insulating film 22 described in the case where a high dielectric constant insulating film such as HfSiO is used as the gate insulating film 22 is not limited to this.
  • a high dielectric constant insulating film made of a metal oxide such as Al or Zr or an oxynitride, a silicon oxide film, a silicon nitride film, or the like may be used.
  • the semiconductor device and the manufacturing method thereof according to the present invention suppress variation in work function of the N-type metal gate electrode due to heat treatment when the same metal is used as the material of the N-type metal gate electrode and the P-type metal gate electrode. Even after high-temperature heat treatment, the difference AVfb between the flat band voltage of the P-type MIS transistor and the flat band voltage of the N-type MIS transistor can be maintained at a large value. Therefore, the semiconductor device and the manufacturing method thereof according to the present invention are extremely useful for improving the electrical characteristics of the semiconductor device.

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Abstract

　シリコン基板１０のＮＭＯＳトランジスタ領域１４ｎ上に形成され、ＨｆＳｉＮ膜２４と低抵抗金属膜２６とを有するＮ型メタルゲート電極２８ｎを有するＮＭＯＳトランジスタ１２ｎと、シリコン基板１０のＰＭＯＳトランジスタ領域１４ｐ上に形成され、ＨｆＮ膜４２と低抵抗金属膜２６とを有するＰ型メタルゲート電極２８ｐを有するＰＭＯＳトランジスタ１２ｐとを有し、ＨｆＳｉＮ膜２４において、含有されるシリコンの原子数は、Ｈｆの原子数に対して１．８～１７０％となっている。

Description

明 細 書
半導体装置及びその製造方法
技術分野
[0001] 本発明は、半導体装置及びその製造方法に係り、特にメタルゲート電極を有する 半導体装置及びその製造方法に関する。
背景技術
[0002] これまで、 MISトランジスタのゲート電極材料には、ポリシリコンが広く用いられてき た。し力し、 MISトランジスタの微細化が進行するにつれて、ポリシリコンの高い比抵 抗が配線抵抗増大の大きな要因となってきた。また、ゲート電極の空乏化による駆動 電流の低下も懸念されている。このような問題を解決する手段として、ゲート電極材 料に金属材料を用いた、 、わゆるメタルゲート電極を採用することが試みられて 、る
[0003] メタルゲート電極を採用する場合、 NMOSトランジスタのゲート電極に用いる場合と PMOSトランジスタのゲート電極に用いる場合とで基板との間の仕事関数差に違い が生じるため、 NMOSトランジスタと PMOSトランジスタの MOS特性を揃えることが 困難である。そこで、従来は、金属材料への不純物添加による仕事関数の変化を利 用し、 NMOSトランジスタのゲート電極と PMOSトランジスタのゲート電極との間で不 純物濃度に差を設けることで、両メタルゲート電極の仕事関数の差を得ることが行わ れていた。
特許文献 1 :特開 2005— 108875号公報
発明の開示
発明が解決しょうとする課題
[0004] しかしながら、不純物濃度の差により NMOSトランジスタ及び PMOSトランジスタの メタルゲート電極の仕事関数の差を得る従来の手法では、その後の配線工程等にお ける熱処理により、メタルゲート電極の仕事関数が変動してしまうという難点があった 。すなわち、不純物濃度が低い NMOSトランジスタのメタルゲート電極の仕事関数が 熱処理により変動してしまって ヽた。 [0005] 本発明の目的は、 NMOSトランジスタ及び PMOSトランジスタのメタルゲート電極 に同一金属材料を用いる場合において、優れた電気的特性を実現しうる半導体装置 及びその製造方法を提供することにある。
課題を解決するための手段
[0006] 本発明の一観点によれば、半導体基板の第 1の領域上に形成され、金属材料より なり、シリコンを含有する第 1のメタルゲート電極を有する第 1のトランジスタと、前記半 導体基板の第 2の領域上に形成され、前記第 1のメタルゲート電極と同じ前記金属材 料よりなり、窒素を含有する第 2のメタルゲート電極を有する第 2のトランジスタとを有 する半導体装置が提供される。
[0007] また、本発明の他の観点によれば、半導体基板の第 1の領域及び第 2の領域上に 、金属材料よりなる導電膜を形成する工程と、前記第 2の領域における前記導電膜 に窒素を選択的に導入する工程と、前記第 1の領域における前記導電膜にシリコン を選択的に導入する工程と、前記導電膜をパターユングすることにより、前記第 1の 領域に、前記金属材料よりなり、シリコンを含有する第 1のメタルゲート電極を形成し、 前記第 2の領域に、前記第 1のメタルゲート電極と同じ前記金属材料よりなり、窒素を 含有する第 2のメタルゲート電極を形成する工程とを有する半導体装置の製造方法 が提供される。
発明の効果
[0008] 本発明によれば、半導体基板の第 1の領域上に形成され、金属材料よりなり、シリコ ンを含有する第 1のメタルゲート電極を有する第 1のトランジスタと、半導体基板の第 2 の領域上に形成され、第 1のメタルゲート電極と同じ金属材料よりなり、窒素を含有す る第 2のメタルゲート電極を有する第 2のトランジスタとを有するので、熱処理による第 1のメタルゲート電極の仕事関数の変動を抑制することができる。これにより、高温の 熱処理後においても、第 1のトランジスタのフラットバンド電圧と第 2のトランジスタのフ ラットバンド電圧との差を大きな値に維持することができる。したがって、電気的特性 に優れた CMOS構造を有する半導体装置を提供することができる。
図面の簡単な説明
[0009] [図 1]図 1は、本発明の第 1実施形態による半導体装置の構造を示す概略断面図で ある。
[図 2]図 2は、 N型メタルゲート電極を構成する Hf系膜に含有される Siの原子数の Hf の原子数に対する割合と、 NMOSトランジスタの室温でのフラットバンド電圧 Vfbとの 関係を示すグラフである。
[図 3]図 3は、メタルゲート電極を用いた MOSトランジスタのフラットバンド電圧 Vfbの 温度変化に対する変動を示すグラフである。
[図 4]図 4は、メタルゲート電極を構成する Hf系膜に含有される Siの原子数の Hfの原 子数に対する割合と、 MOSトランジスタの 600°Cの熱処理後のフラットバンド電圧 Vf bとの関係を示すグラフである。
[図 5]図 5は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面 図（その 1)である。
[図 6]図 6は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面 図（その 2)である。
[図 7]図 7は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面 図（その 3)である。
[図 8]図 8は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面 図（その 4)である。
[図 9]図 9は、本発明の第 2実施形態による半導体装置の構造を示す概略断面図で ある。
[図 10]図 10は、本発明の第 2実施形態による半導体装置の製造方法を示す工程断 面図（その 1)である。
[図 11]図 11は、本発明の第 2実施形態による半導体装置の製造方法を示す工程断 面図（その 2)である。
[図 12]図 12は、本発明の第 3実施形態による半導体装置の構造を示す概略断面図 である。
[図 13]図 13は、本発明の第 3実施形態による半導体装置の製造方法を示す工程断 面図（その 1)である。
[図 14]図 14は、本発明の第 3実施形態による半導体装置の製造方法を示す工程断 面図（その 2)である。
符号の説明
10···シリコン基板
12n"'NMOSトランジスタ
12p"'PMOSトランジスタ
14n"'NMOSトランジスタ領域
14p"'PMOSトランジスタ領域
16…素子分離膜
18…層間絶縁膜
20···開口部
22···ゲート絶縁膜
24-"HfSiN膜
26…低抵抗金属膜
8η· · ·Ν型メタルゲート電極 8ρ···Ρ型メタルゲート電極 0…サイドウォール絶縁膜 2η· · ·Ν型不純物拡散領域 2ρ···Ρ型不純物拡散領域 4η· · ·Ν型不純物拡散領域 4ρ···Ρ型不純物拡散領域 6η· · ·Ν型ソース Ζドレイン拡散層 6ρ· · ·Ρ型ソース ドレイン拡散層 8···シリサイド膜
0…開口部
2"-HfN膜
4···ダミーゲート絶縁膜
6…ポリシリコン膜
6η, 46ρ···ダミーゲー卜電極 48…キャップ絶縁膜
50…フォトレジスト膜
52· ··フォトレジスト膜
54- "HfSi膜
56…： Hf膜
58- "HfSiN膜
60- "HfSiN膜
発明を実施するための最良の形態
[0011] [第 1実施形態]
本発明の第 1実施形態による半導体装置及びその製造方法について図 1乃至図 8 を用いて説明する。図 1は本実施形態による半導体装置の構造を示す概略断面図、 図 2は N型メタルゲート電極を構成する Hf系膜に含有される Siの原子数と、 NMOS トランジスタの室温でのフラットバンド電圧 Vfbとの関係を示すグラフ、図 3はメタルゲ ート電極を用いた MOSトランジスタのフラットバンド電圧 Vfbの温度変化に対する変 動を示すグラフ、図 4はメタルゲート電極を構成する Hf系膜に含有される Siの原子数 と、 MOSトランジスタの 600°Cの熱処理後のフラットバンド電圧 Vfbとの関係を示すグ ラフ、図 5乃至図 8は本実施形態による半導体装置の製造方法を示す工程断面図で ある。
[0012] まず、本実施形態による半導体装置の構造について図 1を用いて説明する。
[0013] 図示するように、シリコン基板 10には、 NMOSトランジスタ 12ηが形成される NMO
Sトランジスタ領域 14ηと、 PMOSトランジスタ 12ρが形成される PMOSトランジスタ領 域 14pとを画定する素子分離膜 16が形成されている。
[0014] まず、 NMOSトランジスタ領域 14ηについて説明する。
[0015] NMOSトランジスタ領域 14ηにおけるシリコン基板 10には、 Ρ型ゥヱル（図示せず） が形成されている。
[0016] Ρ型ゥエルが形成されたシリコン基板 10上には、層間絶縁膜 18が形成されている。
[0017] 層間絶縁膜 18には、シリコン基板 10に達する開口部 20が形成されている。
[0018] 開口部 20底部に露出したシリコン基板 10上、開口部 20の内壁、及び層間絶縁膜 18上には、 HfSiO、 HfSiON等の高誘電率絶縁膜よりなるゲート絶縁膜 22が形成 されている。
[0019] 開口部 20内及び開口部 20周辺の層間絶縁膜 18上には、ゲート絶縁膜 22を介し て、シリコン及び窒素を含有する金属膜である HfSiN膜 24が形成されて ヽる。
[0020] 開口部 20内に形成された HfSiN膜 24上及び開口部 20周辺の層間絶縁膜 18上 に形成された HfSiN膜 24上には、 MoN等よりなる低抵抗金属膜 26が形成されてい る。なお、低抵抗金属膜 26としては、メタルゲート電極に用いられる HfSiN膜、 HfSi 膜、 HfN膜よりも低抵抗な金属膜を適宜用いることができる。
[0021] こうして、開口部 20内に埋め込まれ、 HfSiN膜 24と低抵抗金属膜 26とを有する N 型メタルゲート電極 28ηが形成されて!、る。
[0022] Ν型メタルゲート電極 28ηを構成する HfSiN膜 24において、含有される Siの原子 数は、例えば、 Hfの原子数に対して 1. 8〜170%、より好ましくは 30〜170%となつ ている。また、 HfSiN膜 24における窒素濃度は、例えば、 5 X 1021cm_3以下、より好 ましくは 1 X 1021cm_3以下となっている。
[0023] 開口部 20内に埋め込まれた N型メタルゲート電極 28ηの側壁には、層間絶縁膜 18 中に埋め込まれたサイドウォール絶縁膜 30が形成されて 、る。
[0024] Ν型メタルゲート電極 28ηの両側のシリコン基板 10内には、 Ν型メタルゲート電極 2 8ηに自己整合で、エクステンションソース Ζドレイン構造のエクステンション領域を構 成する浅い Ν型不純物拡散領域 32ηが形成されている。さらに、サイドウォール絶縁 膜 30及び Ν型メタルゲート電極 28ηに自己整合で、 Ν型不純物拡散領域 32ηよりも 深 ヽ Ν型不純物拡散領域 34ηが形成されて 、る。これら Ν型不純物拡散領域 32η、 34ηにより、エクステンションソース Ζドレイン構造の Ν型ソース Ζドレイン拡散層 36η が構成されている。なお、 Ν型ソース Ζドレイン拡散層 36ηの間が Ρ型のチャネル領 域となる。
[0025] Ν型ソース Ζドレイン拡散層 36η上には、 CoSi、 Ni Si等よりなるシリサイド膜 38が
2 2
形成されている。
[0026] こうして、 NMOSトランジスタ領域 14ηにおいて、 HfSiN膜 24を含む Ν型メタルゲ ート電極 28ηと、 Ν型ソース Ζドレイン拡散層 36ηとを有する NMOSトランジスタ 12η が形成されている。
[0027] 次に、 PMOSトランジスタ領域 14pについて説明する。
[0028] PMOSトランジスタ領域 14pにおけるシリコン基板 10には、 N型ゥヱル（図示せず） が形成されている。
[0029] N型ゥエルが形成されたシリコン基板 10上には、層間絶縁膜 18が形成されている。
[0030] 層間絶縁膜 18には、シリコン基板 10に達する開口部 40が形成されている。
[0031] 開口部 40底部に露出したシリコン基板 10上、開口部 40の内壁、及び層間絶縁膜
18上には、 HfSiO、 HfSiON等の高誘電率材料よりなるゲート絶縁膜 22が形成され ている。
[0032] 開口部 40内及び開口部 40周辺の層間絶縁膜 18上には、ゲート絶縁膜 22を介し て、窒素を含有する金属膜である HfN膜 42が形成されて 、る。
[0033] 開口部 40内に形成された HfN膜 42上及び開口部 40周辺の層間絶縁膜 18上に 形成された HfN膜 42上には、 MoN等よりなる低抵抗金属膜 26が形成されている。
[0034] こうして、開口部 40内に埋め込まれ、 HfN膜 42と低抵抗金属膜 26とを有する P型 メタルゲート電極 28pが形成されて 、る。
[0035] P型メタルゲート電極 28pを構成する HfN膜 42における窒素濃度は、例えば、 1 X 1022cm_3以上となっており、 N型メタルゲート電極 28ηを構成する HfSiN膜 24にお ける窒素濃度よりも高くなつて 、る。
[0036] 開口部 40内に埋め込まれた P型メタルゲート電極 28pの側壁には、層間絶縁膜 18 中に埋め込まれたサイドウォール絶縁膜 30が埋め込まれて 、る。
[0037] P型メタルゲート電極 28pの両側のシリコン基板 10内には、 P型メタルゲート電極 28 Pに自己整合で、エクステンションソース Zドレイン構造のエクステンション領域を構成 する浅い P型不純物拡散領域 32pが形成されている。さらに、サイドウォール絶縁膜 30及び P型メタルゲート電極 28pに自己整合で、 P型不純物拡散領域 32pよりも深い P型不純物拡散領域 34pが形成されている。これら P型不純物拡散領域 32p、 34pに より、エクステンションソース Zドレイン構造の P型ソース Zドレイン拡散層 36pが構成 されている。なお、 P型ソース Zドレイン拡散層 36pの間が N型のチャネル領域となる [0038] こうして、 PMOSトランジスタ領域 14pにおいて、 HfN膜 42を含む P型メタルゲート 電極 28pと、 P型ソース Zドレイン拡散層 36pとを有する PMOSトランジスタ 12pが形 成されている。
[0039] 上述のようにシリコン基板 10上に形成された NMOSトランジスタ 12n及び PMOSト ランジスタ 12pにより CMOS構造が構成されている。
[0040] 本実施形態による半導体装置は、 CMOS構造を構成する NMOSトランジスタ 12η 及び PMOSトランジスタ 12ρのメタルゲート電極 28η、 28ρの材料に同一金属である Hfが用いられる場合において、 P型メタルゲート電極 28pを構成する HfN膜 42にお ける窒素濃度力 N型メタルゲート電極 28ηを構成する HfSiN膜 24における窒素濃 度よりも高ぐ N型メタルゲート電極 28ηを構成する HfSiN膜 24に含有される Siの原 子数が Hfの原子数に対して 1. 8〜170%、好ましくは 30〜170%となっていること に主たる特徴がある。
[0041] このようにシリコンを含有する N型メタルゲート電極により実現される電気的特性に ついて以下に詳述する。
[0042] 図 2は、 N型メタルゲート電極を構成する Hf系膜に含有される Siの原子数の Hfの 原子数に対する割合と、 NMOSトランジスタの室温でのフラットバンド電圧 Vfbとの関 係を示すグラフである。グラフの横軸は N型メタルゲート電極を構成する Hf系膜に含 有される Siの原子数の Hfの原子数に対するに対する割合（％)を示し、縦軸はフラッ トバンド電圧 Vfbを示している。グラフ中、參印のプロットは、 N型メタルゲート電極に HfSiN膜を用いた場合を示している。國印のプロットは、 N型メタルゲート電極に Hf Si膜を用いた場合を示している。なお、 N型メタルゲート電極に Hf Si膜を用いた半導 体装置については、後述する第 2実施形態において説明する。
[0043] 図 2に示すグラフから明らかなように、 N型メタルゲート電極に HfSiN膜を用いた場
Figure imgf000010_0001
、ても、 Siの原子 数の Hfの原子数に対する割合の変動に対して、フラットバンド電圧はほぼ一定に維 持されている。このことから、 N型メタルゲート電極を構成する HfSiN膜及び Hf Si膜 に含有される Siは、 NMOSトランジスタの電気的特性に殆ど影響をあたえな 、もので あることが分力ゝる。 [0044] 図 3は、メタルゲート電極を用いた MOSトランジスタのフラットバンド電圧 Vfbの温度 変化に対する変動を示すグラフである。グラフの横軸はメタルゲート電極を形成した 後に行った熱処理温度を示し、縦軸はフラットバンド電圧 Vfbを示している。グラフ中 、〇印のプロットは、 Siが含有される HfSiN膜を N型メタルゲート電極に用いた本発 明による NMOSトランジスタの場合を示している。參印のプロットは、 Siが含有される Hf Si膜を N型メタルゲート電極に用いた本発明による NMOSトランジスタの場合を 示している。▲印のプロットは、 HfN膜を P型メタルゲート電極に用いた PMOSトラン ジスタの場合を示して 、る。國印は、 Siが含有されて ヽな ヽ HfN膜を N型メタルゲー ト電極に用いた従来の NMOSトランジスタの場合を示している。なお、図 3では、 Si の原子数の Hf原子に対する割合は、 30%としている。
[0045] 図 3に示すグラフから明らかなように、 PMOSトランジスタのフラットバンド電圧と NM OSトランジスタのフラットバンド電圧との差 Δ Vfbは、グラフに示す温度範囲全域に わたって、 HfN膜を N型メタルゲート電極に用いた従来の場合よりも、 HfSiN膜を N 型メタルゲート電極に用いた本発明による場合及び Hf Si膜を N型メタルゲート電極 に用いた本発明による場合の方が大きくなつている。そして、 HfSiN膜を N型メタル ゲート電極に用いた本発明による場合において、 600°Cにおける AVfbは、 0. 4V以 上と大きな値に維持されている。また、 HfSi膜を N型メタルゲート電極に用いた本発 明による場合においても、 600°Cにおける AVfbは、 0. 6V以上と大きな値に維持さ れている。これらに対して、 HfN膜を N型メタルゲート電極に用いた従来の場合にお いては、 600°Cにおける AVfbは、約 0. 3Vと/ J、さな値となっている。
[0046] 図 4は、メタルゲート電極を構成する Hf系膜に含有される Siの原子数の Hfの原子 数に対する割合と、 MOSトランジスタの 600°Cの熱処理後のフラットバンド電圧 Vfb との関係を示すグラフである。グラフの横軸はメタルゲート電極を構成する Hf系膜に 含有される Siの原子数の Hfの原子数に対する割合（％)を示し、縦軸はフラットバン ド電圧 Vfbを示している。グラフ中、〇印のプロットは、 Siが含有される HfSiN膜を N 型メタルゲート電極に用いた本発明による NMOSトランジスタの場合を示して 、る。 參印のプロットは、 Siが含有される Hf Si膜を N型メタルゲート電極に用いた本発明に よる NMOSトランジスタの場合を示している。▲印のプロットは、 HfN膜を P型メタル ゲート電極に用いた PMOSトランジスタの場合を示している。國印は、 Siが含有され て!ヽな 、HfN膜を N型メタルゲート電極に用いた従来の NMOSトランジスタの場合 を示している。
[0047] 図 4に示すグラフから、 PMOSトランジスタのフラットバンド電圧と NMOSトランジス タのフラットバンド電圧との差 Δ Vfbは、グラフに示す Siの原子数の Hfの原子数に対 する割合が 1. 8〜170%の範囲において、 HfN膜を N型メタルゲート電極に用いた 従来の場合よりも、 HfSiN膜を N型メタルゲート電極に用いた本発明による場合及び Hf Si膜を N型メタルゲート電極に用いた本発明による場合の方が大きくなつて！/、るこ とが分かる。そして、 HfSiN膜を N型メタルゲート電極に用いた本発明による場合及 び Hf Si膜を N型メタルゲート電極に用いた本発明による場合の 、ずれにぉ 、ても、 Siの原子数の Hfの原子数に対する割合が 1. 8%以上で Δ Vfbは 0. 6V以上となつ ている。さらに、 Siの原子数の Hfの原子数に対する割合が 70〜 170%の範囲にお いて Δ Vfbは約 0. 7Vで安定している。
[0048] このように、 NMOSトランジスタの N型メタルゲート電極を構成する HfSiN膜又は H fSi膜に含有される Siの原子数力 Hfの原子数に対して 1. 8〜170%、好ましくは 3 0〜170%となっている本発明によれば、通常の配線形成工程における 400〜500 °Cの熱処理後のみならず、 600°Cの熱処理後においても、 PMOSトランジスタのフラ ットバンド電圧と NMOSトランジスタのフラットバンド電圧との差 Δ Vfbを、例えば 0. 6 V以上と大きな値に維持することができる。また、 P型メタルゲート電極 28pの仕事関 数と N型メタルゲート電極 28ηの仕事関数との差は、例えば 4. 0V以上の大きな値を 得ることができる。したがって、電気的特性に優れた CMOS構造を有する半導体装 置を提供することができる。
[0049] 次に、本実施形態による半導体装置の製造方法について図 5乃至図 8を用いて説 明する。
[0050] まず、シリコン基板 10に、例えば通常の STI法によりシリコン酸ィ匕膜よりなる素子分 離膜 16を形成する。これにより、シリコン基板 10に、 NMOSトランジスタ領域 14η及 び PMOSトランジスタ領域 14ρを画定する。
[0051] 次いで、フォトリソグラフィにより、 NMOSトランジスタ領域 14ηを露出し、 PMOSトラ ンジスタ領域 14pを覆うフォトレジスト膜（図示せず)を形成する。
[0052] 次いで、フォトレジスト膜をマスクとして、例えばイオン注入法により、シリコン基板 10 内に P型不純物を導入し、 P型ゥエル（図示せず)を形成する。
[0053] 続いて、例えばイオン注入法により、シリコン基板 10内のチャネル領域（図示せず） に P型不純物を導入する。
[0054] こうして NMOSトランジスタ領域 14ηにお!/、てゥヱル注入及びチャネル注入を行つ た後、マスクとして用いたフォトレジスト膜を除去する。
[0055] 次いで、フォトリソグラフィにより、 PMOSトランジスタ領域 14ρを露出し、 NMOSトラ ンジスタ領域 14ηを覆うフォトレジスト膜（図示せず)を形成する。
[0056] 次いで、フォトレジスト膜をマスクとして、例えばイオン注入法により、シリコン基板 10 内に Ν型不純物を導入し、 Ν型ゥエル（図示せず)を形成する。
[0057] 続いて、例えばイオン注入法により、シリコン基板 10内のチャネル領域に Ν型不純 物を導入する。
[0058] こうして PMOSトランジスタ領域 14ρにお!/ヽてゥエル注入及びチャネル注入を行つ た後、マスクとして用いたフォトレジスト膜を除去する。
[0059] 次いで、シリコン基板 10の表面の自然酸ィ匕膜を希弗酸により除去する。
[0060] 次いで、例えば熱酸化法により、シリコン基板 10の表面を酸ィ匕する。これにより、シ リコン基板 10の表面に、例えば膜厚 2nmのシリコン酸ィ匕膜よりなるダミーゲート絶縁 膜 44を形成する。なお、ダミーゲート絶縁膜 44として、薬液処理、 CVD法等によりシ リコン酸ィ匕膜を堆積してもよい。
[0061] 次いで、ダミーゲート絶縁膜 44上に、例えば CVD法により、例えば膜厚 lOOnmの ポリシリコン膜 46を堆積する。
[0062] 次いで、ポリシリコン膜 46上に、例えば CVD法により、例えば膜厚 20nmのシリコン 酸化膜を堆積し、シリコン酸ィ匕膜よりなるキャップ絶縁膜 48を形成する（図 5 (a) )。な お、キャップ絶縁膜 48として、シリコン窒化膜を堆積してもよい。
[0063] 次いで、フォトリソグラフィ及びエッチングにより、キャップ絶縁膜 48、ポリシリコン膜
46、及びダミーゲート絶縁膜 44をパターユングし、ポリシリコン膜よりなるダミーゲート 電極 46n、 46pを形成する（図 5 (b) )。 [0064] 次いで、フォトリソグラフィにより、 NMOSトランジスタ領域 14ηを露出し、 PMOSトラ ンジスタ領域 14ρを覆うフォトレジスト膜（図示せず)を形成する。
[0065] 次いで、フォトレジスト膜及びダミーゲート電極 46ηをマスクとしてイオン注入を行い 、シリコン基板 10内に、ダミーゲート電極 46ηに自己整合で、エクステンションソース Ζドレイン構造のエクステンション領域を構成する浅い Ν型不純物拡散領域 32ηを形 成する。
[0066] NMOSトランジスタ領域 14ηにおいてイオン注入を行った後、マスクとして用いたフ オトレジスト膜を除去する。
[0067] 次いで、フォトリソグラフィにより、 PMOSトランジスタ領域 14ρを露出し、 NMOSトラ ンジスタ領域 14ηを覆うフォトレジスト膜（図示せず)を形成する。
[0068] 次いで、フォトレジスト膜及びダミーゲート電極 46ρをマスクとしてイオン注入を行い
、シリコン基板 10内に、ダミーゲート電極 46ρに自己整合で、エクステンションソース
Ζドレイン構造のエクステンション領域を構成する浅い Ρ型不純物拡散領域 32ρを形 成する。
[0069] PMOSトランジスタ領域 14ρにおいてイオン注入を行った後、マスクとして用いたフ オトレジスト膜を除去する。
[0070] こうして、 NMOSトランジスタ領域 14ηにおいて Ν型不純物拡散領域 32ηを形成し
、 PMOSトランジスタ領域 14ρにおいて Ρ型不純物拡散領域 32ρを形成する（図 5 (c
) )。
[0071] 次いで、全面に、例えば CVD法により、例えば膜厚 lOOnmのシリコン酸ィ匕膜を堆 積した後、このシリコン酸ィ匕膜を異方性エッチングする。これにより、ダミーゲート電極 46n、 46pの側壁に、シリコン酸ィ匕膜よりなるサイドウォール絶縁膜 30を形成する。な お、サイドウォール絶縁膜 30として、シリコン窒化膜を用いてもよい。
[0072] 次いで、フォトリソグラフィにより、 NMOSトランジスタ領域 14ηを露出し、 PMOSトラ ンジスタ領域 14pを覆うフォトレジスト膜（図示せず)を形成する。
[0073] 次いで、フォトレジスト膜、サイドウォール絶縁膜 30及びダミーゲート電極 46ηをマ スクとしてイオン注入を行 、、サイドウォール絶縁膜 30及びダミーゲート電極 46ηに 自己整合で、 Ν型不純物拡散領域 32ηよりも深い Ν型不純物拡散領域 34ηを形成 する。
[0074] NMOSトランジスタ領域 14nにおいてイオン注入を行った後、マスクとして用いたフ オトレジスト膜を除去する。
[0075] 次いで、フォトリソグラフィにより、 PMOSトランジスタ領域 14ρを露出し、 NMOSトラ ンジスタ領域 14ηを覆うフォトレジスト膜（図示せず)を形成する。
[0076] 次いで、フォトレジスト膜、サイドウォール絶縁膜 30及びダミーゲート電極 46ρをマ スクとしてイオン注入を行 、、サイドウォール絶縁膜 30及びダミーゲート電極 46ρに 自己整合で、 Ρ型不純物拡散領域 32ρよりも深い Ρ型不純物拡散領域 34ρを形成す る。
[0077] PMOSトランジスタ領域 14ρにおいてイオン注入を行った後、マスクとして用いたフ オトレジスト膜を除去する。
[0078] 次!、で、例えば 1000°C、 10秒間の熱処理を行!、、イオン注入により導入した不純 物を活性ィ匕する。こうして、 NMOSトランジスタ領域 14ηにおいて、 Ν型不純物拡散 領域 32η、 34ηから構成されるエクステンションソース Ζドレイン構造の Ν型ソース Ζ ドレイン拡散層 36ηを形成し、 PMOSトランジスタ領域 14ρにおいて、 Ρ型不純物拡 散領域 32ρ、 34ρから構成されるエクステンションソース Ζドレイン構造の Ρ型ソース Ζドレイン拡散層 36ρを形成する（図 5 (d) )。
[0079] 次いで、通常のサリサイドプロセスにより、 N型ソース Zドレイン拡散層 36η及び P型 ソース/ドレイン拡散層 36ρ上に、 CoSi、 Ni Si等よりなるシリサイド膜 38を形成する
2 2
(図 6 (a) )。なお、ダミーゲート電極 46n、 46p上には、キャップ絶縁膜 48が形成され て 、るためシリサイド膜は形成されな!、。
[0080] 次いで、全面に、例えば CVD法により、例えば膜厚 120nmのシリコン酸ィ匕膜を堆 積し、シリコン酸ィ匕膜よりなる層間絶縁膜 18を形成する。
[0081] 次いで、 CMP法により、キャップ絶縁膜 48が露出するまで層間絶縁膜 18を研磨し
、層間絶縁膜 18を平坦ィ匕する（図 6 (b) )。
[0082] 次いで、例えば希弗酸を用いたウエットエッチングにより、シリコン酸ィ匕膜よりなるキ ヤップ絶縁膜 48を除去する（図 6 (c) )。なお、キャップ絶縁膜 48としてシリコン窒化膜 を形成した場合には、例えば燐酸を用いたウエットエッチングにより、キャップ絶縁膜 48を除去する。
[0083] 次 、で、例えば水酸ィ匕テトラメチルアンモニゥム (TMAH)水溶液を用いたウエット エッチングにより、ポリシリコンよりなるダミーゲート電極 46n、 46pを除去する。
[0084] 次いで、例えば希弗酸 (HF :H 0 = 5 : 100)を用いたウエットエッチングにより、シリ
2
コン酸ィ匕膜よりなるダミーゲート絶縁膜 44を除去する。
[0085] こうしてダミーゲート電極及びダミーゲート絶縁膜 44を除去することにより、層間絶 縁膜 18に、シリコン基板 10に達する開口部 20、 40を形成する（図 7 (a) )。
[0086] 次いで、例えば熱酸化法により、開口部 20、 40底部に露出したシリコン基板 10の 表面に、シリコン酸化膜 (図示せず)を形成する。
[0087] 次 、で、全面に、例えば CVD法により、例えば膜厚 3nmの HfSiO膜を堆積し、 Hf
SiO膜よりなるゲート絶縁膜 22を形成する。
[0088] 次 、で、全面に、例えば CVD法により、例えば膜厚 50nmの HfN膜 42を堆積する
(図 7 (b) )。窒素を含有する金属膜である HfN膜 42は、窒素濃度が例えば 5 X 1021 cm—3以下、より好ましくは 1 X 1021cm_3以下となるように成膜する。
[0089] 次いで、フォトリソグラフィにより、 PMOSトランジスタ領域 14pを露出し、 NMOSトラ ンジスタ領域 14ηを覆うフォトレジスト膜 50を形成する。
[0090] 次いで、フォトレジスト膜 50をマスクとして、 PMOSトランジスタ領域 14ρにおける Hf
N膜 42に N (窒素）をイオン注入する（図 7 (c) )。このイオン注入により、 PMOSトラン ジスタ領域 14pにおける HfN膜 42の窒素濃度を、例えば 1 X 1022cm_3以上とし、 N
MOSトランジスタ領域 14ηにおける HfN膜 42の窒素濃度よりも高くする。
[0091] PMOSトランジスタ領域 14pにおけるイオン注入を行った後、マスクとして用いたフ オトレジスト膜 50を除去する。
[0092] 次いで、フォトリソグラフィにより、 NMOSトランジスタ領域 14ηを露出し、 PMOSトラ ンジスタ領域 14pを覆うフォトレジスト膜 52を形成する。
[0093] 次いで、フォトレジスト膜 52をマスクとして、 NMOSトランジスタ領域 14ηにおける H fN膜 42に Si (シリコン）をイオン注入する（図 8 (a) )。このイオン注入により、 NMOSト ランジスタ領域 14ηにおける HfN膜 42に含有される Siの原子数を、 Hfの原子数に 対して 1. 8〜170%、より好ましくは 30〜170%とする。 [0094] NMOSトランジスタ領域 14nにおけるイオン注入を行った後、マスクとして用いたフ オトレジスト膜 52を除去する。
[0095] 次いで、例えば 400°C、 30分間の熱処理を行う。
[0096] こうして、 NMOSトランジスタ領域 14ηにお!/、て、窒素濃度が 5 X 1021cm_3以下、 より好ましくは 1 X 1021cm_3以下であり、含有される Siの原子数が Hfの原子数に対 して 1. 8〜170%、より好ましくは 30〜170%である HfSiN膜 24が形成される。また 、 PMOSトランジスタ領域 14pにおいて、窒素濃度が 1 X 1022cm_3以上の HfN膜 4 2が形成される。
[0097] 次いで、全面に、例えば CVD法により、例えば膜厚 50nmの MoN膜よりなる低抵 抗金属膜 26を堆積する（図 8 (b) )。
[0098] 次いで、例えば RIE法により、 NMOSトランジスタ領域 14ηにおける低抵抗金属膜 26及び HfSiN膜 24、並びに PMOSトランジスタ領域 14pにおける低抵抗金属膜 26 及び HfN膜 42をパターユングする。これにより、 NMOSトランジスタ領域 14ηにおい て、 HfSiN膜 24と低抵抗金属膜 26とを有する Ν型メタルゲート電極 28ηを形成する 。また、 PMOSトランジスタ領域 14ρにおいて、 HfN膜 42と低抵抗金属膜 26とを有 する P型メタルゲート電極 28pを形成する（図 8 (c) )。
[0099] こうして、 NMOSトランジスタ領域 14ηにおいて、 HfSiN膜 24を含む Ν型メタルゲ ート電極 28ηと、 Ν型ソース Ζドレイン拡散層 36ηとを有する NMOSトランジスタ 12η が形成され、 PMOSトランジスタ領域 14ρにおいて、 HfN膜 42を含む Ρ型メタルゲー ト電極 28pと、 P型ソース Zドレイン拡散層 36pとを有する PMOSトランジスタ 12pが 形成される。
[0100] 以後、通常の配線形成工程を用いて配線層を適宜形成する。
[0101] このように、本実施形態によれば、 CMOS構造を構成する NMOSトランジスタ 12η 及び PMOSトランジスタ 12ρのメタルゲート電極 28η、 28ρの材料に同一金属である Hfが用いられる場合にお!、て、 N型メタルゲート電極 28ηを構成する HfSiN膜 24に 含有される Siの原子数が Hfの原子数に対して 1. 8〜170%、好ましくは 30〜170 %となって 、るので、熱処理による N型メタルゲート電極 28ηの仕事関数の変動を抑 制することができる。これにより、高温の熱処理後においても、 PMOSトランジスタ 12 pのフラットバンド電圧と NMOSトランジスタ 12nのフラットバンド電圧との差 AVfbを 大きな値に維持することができる。したがって、電気的特性に優れた CMOS構造を 有する半導体装置を提供することができる。
[0102] なお、上記では、 NMOSトランジスタ領域 14η及び PMOSトランジスタ領域 14pに HfN膜 42を堆積した後、 PMOSトランジスタ領域 14pにお!/、て Nのイオン注入を選 択的に行 、、 NMOSトランジスタ領域 14ηにお!/、て Siのイオン注入を選択的に行う ことにより、 HfSiN膜 24及び HfN膜 42を形成する場合について説明した力 HfSiN 膜 24及び HfN膜 42の形成方法はこれに限定されるものではない。例えば、 NMOS トランジスタ領域 14ηにおいて、例えば CVD法により、 HfSiN膜 24を選択的に堆積 し、 PMOSトランジスタ領域 14pにおいて、例えば CVD法により、 HfN膜 42を選択 的に堆積してもよい。
[0103] [第 2実施形態]
本発明の第 2実施形態による半導体装置及びその製造方法について図 9乃至図 1 1を用いて説明する。図 9は本実施形態による半導体装置の構造を示す概略断面図 、図 10及び図 11は本実施形態による半導体装置の製造方法を示す工程断面図で ある。なお、第 1実施形態による半導体装置及びその製造方法と同様の構成要素に は、同一の符号を付し説明を省略或いは簡略にする。
[0104] まず、本実施形態による半導体装置の構造について図 9を用いて説明する。
[0105] 本実施形態による半導体装置の基本的構成は、第 1実施形態による半導体装置と ほぼ同様である。本実施形態による半導体装置は、 NMOSトランジスタ 12ηの N型メ タルゲート電極 28η力 HfSiN膜 24に代えて、 Hf Si膜 54を有している点で、第 1実 施形態による半導体装置と異なっている。
[0106] 以下、本実施形態による半導体装置における NMOSトランジスタ領域 14ηについ て説明する。
[0107] 層間絶縁膜 18に形成された開口部 20内及び開口部 20周辺の層間絶縁膜 18上 には、ゲート絶縁膜 22を介して、シリコンを含有する金属膜である HfSi膜 54が形成 されている。
[0108] 開口部 20内に形成された Hf Si膜 54上及び開口部 20周辺の層間絶縁膜 18上に 形成された Hf Si膜 54上には、 MoN等よりなる低抵抗金属膜 26が形成されて 、る。
[0109] こうして、開口部 20内に埋め込まれ、 Hf Si膜 54と低抵抗金属膜 26とを有する N型 メタルゲート電極 28ηが形成されて!、る。
[0110] Ν型メタルゲート電極 28ηを構成する HfSi膜 54において、含有される Siの原子数 は、例えば、 Hfの原子数に対して 1. 8〜170%、より好ましくは 30〜170%となって いる。
[0111] N型メタルゲート電極 28ηの両側のシリコン基板 10内には、第 1実施形態による半 導体装置と同様に、エクステンションソース Ζドレイン構造の Ν型ソース Ζドレイン拡 散層 36ηが形成されている。
[0112] こうして、 NMOSトランジスタ領域 14ηにおいて、 Hf Si膜 54を含む Ν型メタルゲート 電極 28ηと、 Ν型ソース Ζドレイン拡散層 36ηとを有する NMOSトランジスタ 12ηが形 成されている。
[0113] PMOSトランジスタ領域 14ρには、第 1実施形態による半導体装置と同様に、 HfN 膜 42を含む P型メタルゲート電極 28pと、 P型ソース Zドレイン拡散層 36pとを有する PMOSトランジスタ 12pが形成されている。 HfN膜 42における窒素濃度は、例えば、 1 X 1022cm_3以上となっている。なお、 HfN膜 42は、後述するように、第 1実施形態 による半導体装置とは形成される過程が若干異なっている。
[0114] 本実施形態による半導体装置は、 CMOS構造を構成する NMOSトランジスタ 12η 及び PMOSトランジスタ 12ρのメタルゲート電極 28η、 28ρの材料に同一金属である Hfが用いられる場合において、 P型メタルゲート電極 28pには窒素を含む HfN膜 42 が用いられて 、るのに対し、 N型メタルゲート電極 28ηには窒素を含まな!/、HfSi膜 5 4が用いられ、 N型メタルゲート電極 28ηを構成する HfSi膜 54に含有される Siの原 子数が Hfの原子数に対して 1. 8〜170%、好ましくは 30〜170%となっていること に主たる特徴がある。
[0115] このように、 NMOSトランジスタ 12ηの N型メタルゲート電極 28ηを構成する Hf Si膜 54に含有される Siの原子数力 Hfの原子数に対して 1. 8〜170%、好ましくは 30 〜170%となっていることにより、熱処理による N型メタルゲート電極 28ηの仕事関数 の変動を抑制することができる。これにより、通常の配線形成工程における 400〜50 0°Cの熱処理後のみならず、 600°Cの熱処理後においても、 PMOSトランジスタ 12p のフラットバンド電圧と NMOSトランジスタ 12ηのフラットバンド電圧との差 AVfbを、 例えば 0. 6V以上と大きな値に維持することができる。また、 P型メタルゲート電極 28 pの仕事関数と N型メタルゲート電極 28ηの仕事関数との差は、例えば 4. 0V以上の 大きな値を得ることができる。したがって、電気的特性に優れた CMOS構造を有する 半導体装置を提供することができる。
[0116] 次に、本実施形態による半導体装置の製造方法について図 10及び図 11を用いて 説明する。
[0117] まず、図 5 (a)乃至図 7 (a)に示す第 1実施形態による半導体装置の製造方法と同 様にして、開口部 20、 40までを形成する（図 10 (a) )。
[0118] 次いで、例えば熱酸化法により、開口部 20、 40底部に露出したシリコン基板 10の 表面に、シリコン酸化膜 (図示せず)を形成する。
[0119] 次いで、全面に、例えば CVD法により、例えば膜厚 2nmの HfSiO膜を堆積し、 Hf
SiO膜よりなるゲート絶縁膜 22を形成する。
[0120] 次いで、全面に、例えば CVD法により、例えば膜厚 50nmの Hf膜 56を堆積する（ 図 10 (b) )。
[0121] 次いで、フォトリソグラフィにより、 PMOSトランジスタ領域 14pを露出し、 NMOSトラ ンジスタ領域 14ηを覆うフォトレジスト膜 50を形成する。
[0122] 次いで、フォトレジスト膜 50をマスクとして、 PMOSトランジスタ領域 14ρにおける Hf 膜 56に Nをイオン注入する（図 10 (c) )。このイオン注入により、 PMOSトランジスタ領 域 14pにおける Hf膜 56の窒素濃度を、例えば 1 X 1022cm_3以上とする。
[0123] PMOSトランジスタ領域 14pにおけるイオン注入を行った後、マスクとして用いたフ オトレジスト膜 50を除去する。
[0124] 次いで、フォトリソグラフィにより、 NMOSトランジスタ領域 14ηを露出し、 PMOSトラ ンジスタ領域 14pを覆うフォトレジスト膜 52を形成する。
[0125] 次いで、フォトレジスト膜 52をマスクとして、 NMOSトランジスタ領域 14ηにおける H f膜 56に Siをイオン注入する（図 11 (a) )。このイオン注入により、 NMOSトランジスタ 領域 14ηにおける Hf膜 56に含有される Siの原子数を、 Hfの原子数に対して 1. 8〜 170%、より好ましくは 30〜170%とする。
[0126] NMOSトランジスタ領域 14ηにおけるイオン注入を行った後、マスクとして用いたフ オトレジスト膜 52を除去する。
[0127] 次いで、例えば 400°C、 30分間の熱処理を行う。
[0128] こうして、 NMOSトランジスタ領域 14ηにおいて、含有される Siの原子数が Hfの原 子数に対して 1. 8〜170%、より好ましくは 30〜170%である HfSi膜 54が形成され る。また、 PMOSトランジスタ領域 14pにおいて、窒素濃度が l X 1022cm_3以上の H fN膜 42が形成される。
[0129] 次いで、全面に、例えば CVD法により、例えば膜厚 50nmの MoN膜よりなる低抵 抗金属膜 26を堆積する（図 11 (b) )。
[0130] 次いで、例えば RIE法により、 NMOSトランジスタ領域 14ηにおける低抵抗金属膜 26及び HfSi膜 54、並びに PMOSトランジスタ領域 14pにおける低抵抗金属膜 26及 び HfN膜 42をパターユングする。これにより、 NMOSトランジスタ領域 14ηにおいて 、 HfSi膜 54と低抵抗金属膜 26とを有する Ν型メタルゲート電極 28ηを形成する。ま た、 PMOSトランジスタ領域 14ρにおいて、 HfN膜 42と低抵抗金属膜 26とを有する P型メタルゲート電極 28pを形成する（図 11 (c) )。
[0131] こうして、 NMOSトランジスタ領域 14ηにおいて、 HfSi膜 54を含む Ν型メタルゲート 電極 28ηと、 Ν型ソース Ζドレイン拡散層 36ηとを有する NMOSトランジスタ 12nが形 成され、 PMOSトランジスタ領域 14pにおいて、 HfN膜 42を含む P型メタルゲート電 極 28pと、 P型ソース Zドレイン拡散層 36pとを有する PMOSトランジスタ 12pが形成 される。
[0132] 以後、通常の配線形成工程を用いて配線層を適宜形成する。
[0133] このように、本実施形態によれば、 CMOS構造を構成する NMOSトランジスタ 12η 及び PMOSトランジスタ 12ρのメタルゲート電極 28η、 28ρの材料に同一金属である Hfが用いられる場合にお!、て、 N型メタルゲート電極 28ηを構成する HfSi膜 54に含 有される Siの原子数が Hfの原子数に対して 1. 8〜170%、好ましくは 30〜170%と なって 、るので、熱処理による N型メタルゲート電極 28ηの仕事関数の変動を抑制す ることができる。これにより、高温の熱処理後においても、 PMOSトランジスタ 12ρのフ ラットバンド電圧と NMOSトランジスタ 12nのフラットバンド電圧との差 AVfbを大きな 値に維持することができる。したがって、電気的特性に優れた CMOS構造を有する 半導体装置を提供することができる。
[0134] なお、上記では、 NMOSトランジスタ領域 14η及び PMOSトランジスタ領域 14pに Hf膜 56を堆積した後、 PMOSトランジスタ領域 14pにお!/、て Nのイオン注入を選択 的に行い、 NMOSトランジスタ領域 14ηにおいて Siのイオン注入を選択的に行うこと により、 HfSi膜 54及び HfN膜 42を形成する場合について説明した力 HfSi膜 54 及び HfN膜 42の形成方法はこれに限定されるものではない。例えば、 NMOSトラン ジスタ領域 14ηにおいて、例えば CVD法により、 Hf Si膜 54を選択的に堆積し、 PM OSトランジスタ領域 14pにおいて、例えば CVD法により、 HfN膜 42を選択的に堆積 してちよい。
[0135] [第 3実施形態]
本発明の第 3実施形態による半導体装置について図 12乃至図 14を用いて説明す る。図 12は本実施形態による半導体装置の構造を示す概略断面図、図 13及び図 1 4は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第 1 実施形態による半導体装置及びその製造方法と同様の構成要素には、同一の符号 を付し説明を省略或いは簡略にする。
[0136] まず、本実施形態による半導体装置の構造について図 12を用いて説明する。
[0137] 本実施形態による半導体装置の基本的構成は、第 1実施形態による半導体装置と ほぼ同様である。本実施形態による半導体装置は、 PMOSトランジスタ 12pの P型メ タルゲート電極 28pが、 HfN膜 42に代えて、 HfSiN膜 58を有している点で、第 1実 施形態による半導体装置と異なっている。
[0138] 以下、本実施形態による半導体装置における PMOSトランジスタ領域 14pについ て説明する。
[0139] 層間絶縁膜 18に形成された開口部 40内及び開口部 40周辺の層間絶縁膜 18上 には、ゲート絶縁膜 22を介して、シリコン及び窒素を含有する金属膜である HfSiN 膜 58が形成されている。
[0140] 開口部 40内に形成された HfSiN膜 58上及び開口部 40周辺の層間絶縁膜 18上 に形成された HfSiN膜 58上には、 MoN等よりなる低抵抗金属膜 26が形成されてい る。
[0141] こうして、開口部 40内に埋め込まれ、 HfSiN膜 58と低抵抗金属膜 26とを有する P 型メタルゲート電極 28pが形成されて!、る。
[0142] P型メタルゲート電極 28pを構成する HfSiN膜 58における窒素濃度は、例えば、 1
X 1022cm_3以上となっており、 N型メタルゲート電極 28ηを構成する HfSiN膜 24に おける窒素濃度よりも高くなつている。また、 HfSiN膜 58において、含有される Siの 原子数は、例えば、 Hfの原子数に対して 1. 8%以下となっており、 N型メタルゲート 電極 28ηを構成する HfSiN膜 24に含有される Siの原子数と同等又はそれよりも少な くなつている。
[0143] P型メタルゲート電極 28pの両側のシリコン基板 10内には、第 1実施形態による半 導体装置と同様に、エクステンションソース Zドレイン構造の P型ソース Zドレイン拡 散層 36pが形成されている。
[0144] こうして、 PMOSトランジスタ領域 14pにおいて、 HfSiN膜 58を含む P型メタルゲー ト電極 28pと、 P型ソース Zドレイン拡散層 36pとを有する PMOSトランジスタ 12pが 形成されている。
[0145] NMOSトランジスタ領域 14ηには、第 1実施形態による半導体装置と同様に、 HfSi N膜 24を含む N型メタルゲート電極 28ηと、 Ν型ソース Ζドレイン拡散層 36ηとを有す る NMOSトランジスタ 12ηが形成されている。 HfSiN膜 24において、含有される Siの 原子数は、例えば、 Hfの原子数に対して 1. 8〜170%、より好ましくは 30〜170%と なっている。また、 HfSiN膜 24における窒素濃度は、例えば、 5 X 1021cm_3以下、 より好ましくは 1 X 1021cm_3以下となっている。なお、 HfSiN膜 24は、後述するよう に、第 1実施形態による半導体装置とは形成される過程が若干異なっている。
[0146] 本実施形態による半導体装置は、 CMOS構造を構成する NMOSトランジスタ 12η 及び PMOSトランジスタ 12ρのメタルゲート電極 28η、 28ρの材料に同一金属である Hfが用いられる場合において、 P型メタルゲート電極 28pを構成する HfSiN膜 58に おける窒素濃度力 N型メタルゲート電極 28ηを構成する HfSiN膜 24における窒素 濃度よりも高ぐ N型メタルゲート電極 28ηを構成する HfSiN膜 24に含有される Siの 原子数が Hfの原子数に対して 1. 8〜170%、好ましくは 30〜170%となっているこ とに主たる特徴がある。
[0147] このように、 NMOSトランジスタ 12ηの N型メタルゲート電極 28ηを構成する HfSiN 膜 24に含有される Siの原子数力 Hfの原子数に対して 1. 8〜170%、好ましくは 3 0〜170%となっていることにより、熱処理による N型メタルゲート電極 28ηの仕事関 数の変動を抑制することができる。これにより、通常の配線形成工程における 400〜 500°Cの熱処理後のみならず、 600°Cの熱処理後においても、 PMOSトランジスタ 1 2pのフラットバンド電圧と NMOSトランジスタ 12ηのフラットバンド電圧との差 AVfbを 、例えば 0. 6V以上と大きな値に維持することができる。また、 P型メタルゲート電極 2 8pの仕事関数と N型メタルゲート電極 28ηの仕事関数との差は、例えば 4. OV以上 の大きな値を得ることができる。したがって、電気的特性に優れた CMOS構造を有す る半導体装置を提供することができる。
[0148] 次に、本実施形態による半導体装置の製造方法について図 13及び図 14を用いて 説明する。
[0149] まず、図 5 (a)乃至図 7 (a)に示す第 1実施形態による半導体装置の製造方法と同 様にして、開口部 20、 40までを形成する（図 13 (a) )。
[0150] 次いで、例えば熱酸化法により、開口部 20、 40底部に露出したシリコン基板 10の 表面に、シリコン酸化膜 (図示せず)を形成する。
[0151] 次いで、全面に、例えば CVD法により、例えば膜厚 2nmの HfSiO膜を堆積し、 Hf
SiO膜よりなるゲート絶縁膜 22を形成する。
[0152] 次いで、全面に、例えば CVD法により、例えば膜厚 50nmの HfSiN膜 60を堆積す る（図 13 (b) )。シリコン及び窒素を含有する金属膜である HfSiN膜 60は、窒素濃度 が例えば 5 X 1021cm_3以下、より好ましくは 1 X 1021cm_3以下となり、含有される Si の原子数が例えば Hfの原子数に対して 1. 8%以下となるように成膜する。
[0153] 次いで、フォトリソグラフィにより、 PMOSトランジスタ領域 14pを露出し、 NMOSトラ ンジスタ領域 14ηを覆うフォトレジスト膜 50を形成する。
[0154] 次いで、フォトレジスト膜 50をマスクとして、 PMOSトランジスタ領域 14ρにおける Hf
SiN膜 60に Nをイオン注入する（図 13 (c) )。このイオン注入により、 PMOSトランジ スタ領域 14pにおける HfSiN膜 60の窒素濃度を、例えば 1 X 1022cm_3以上とする。
[0155] PMOSトランジスタ領域 14pにおけるイオン注入を行った後、マスクとして用いたフ オトレジスト膜 50を除去する。
[0156] 次いで、フォトリソグラフィにより、 NMOSトランジスタ領域 14ηを露出し、 PMOSトラ ンジスタ領域 14ρを覆うフォトレジスト膜 52を形成する。
[0157] 次いで、フォトレジスト膜 52をマスクとして、 NMOSトランジスタ領域 14ηにおける Η fSiN膜 60に Siをイオン注入する（図 14 (a) )。このイオン注入により、 NMOSトランジ スタ領域 14ηにおける HfSiN膜 60に含有される Siの原子数を、 Hfの原子数に対し て 1. 8〜170%、より好ましくは 30〜170%とする。
[0158] NMOSトランジスタ領域 14ηにおけるイオン注入を行った後、マスクとして用いたフ オトレジスト膜 52を除去する。
[0159] 次いで、例えば 400°C、 30分間の熱処理を行う。
[0160] こうして、 NMOSトランジスタ領域 14ηにお!/、て、窒素濃度が 5 X 1021cm_3以下、 より好ましくは 1 X 1021cm_3以下であり、含有される Siの原子数が Hfの原子数に対 して 1. 8〜170%、より好ましくは 30〜 170%である HfSiN膜 24が形成される。また 、 PMOSトランジスタ領域 14pにおいて、窒素濃度が 1 X 1022cm_3以上であり、含有 される Siの原子数が Hfの原子数に対して 1. 8%以下である HfSiN膜 58が形成され る。
[0161] 次いで、全面に、例えば CVD法により、例えば膜厚 50nmの MoN膜よりなる低抵 抗金属膜 26を堆積する（図 14 (b) )。
[0162] 次いで、例えば RIE法により、 NMOSトランジスタ領域 14ηにおける低抵抗金属膜 26及び HfSiN膜 24、並びに PMOSトランジスタ領域 14pにおける低抵抗金属膜 26 及び HfN膜 58をパターユングする。これにより、 NMOSトランジスタ領域 14ηにおい て、 HfSiN膜 24と低抵抗金属膜 26とを有する Ν型メタルゲート電極 28ηを形成する 。また、 PMOSトランジスタ領域 14ρにおいて、 HfSiN膜 58と低抵抗金属膜 26とを 有する P型メタルゲート電極 28pを形成する（図 14 (c) )。
[0163] こうして、 NMOSトランジスタ領域 14ηにおいて、 HfSiN膜 24を含む Ν型メタルゲ ート電極 28ηと、 Ν型ソース Ζドレイン拡散層 36ηとを有する NMOSトランジスタ 12η が形成され、 PMOSトランジスタ領域 14pにおいて、 HfSiN膜 58を含む P型メタルゲ ート電極 28pと、 P型ソース Zドレイン拡散層 36pとを有する PMOSトランジスタ 12p が形成される。
[0164] 以後、通常の配線形成工程を用いて配線層を適宜形成する。
[0165] このように、本実施形態によれば、 CMOS構造を構成する NMOSトランジスタ 12η 及び PMOSトランジスタ 12ρのメタルゲート電極 28η、 28ρの材料に同一金属である Hfが用いられる場合にお!、て、 N型メタルゲート電極 28ηを構成する HfSiN膜 24に 含有される Siの原子数が Hfの原子数に対して 1. 8〜170%、好ましくは 30〜170 %となって 、るので、熱処理による N型メタルゲート電極 28ηの仕事関数の変動を抑 制することができる。これにより、高温の熱処理後においても、 PMOSトランジスタ 12 pのフラットバンド電圧と NMOSトランジスタ 12ηのフラットバンド電圧との差 AVfbを 大きな値に維持することができる。したがって、電気的特性に優れた CMOS構造を 有する半導体装置を提供することができる。
[0166] なお、上記では、 NMOSトランジスタ領域 14η及び PMOSトランジスタ領域 14pに HfSiN膜 60を堆積した後、 PMOSトランジスタ領域 14pにおいて Nのイオン注入を 選択的に行 、、 NMOSトランジスタ領域 14ηにお!/、て Siのイオン注入を選択的に行 うことにより、 HfSiN膜 24及び HfSiN膜 58を形成する場合について説明した力 Hf SiN膜 24及び HfSiN膜 58の形成方法はこれに限定されるものではな 、。例えば、 NMOSトランジスタ領域 14ηにおいて、例えば CVD法により、 HfSiN膜 24を選択的 に堆積し、 PMOSトランジスタ領域 14pにおいて、例えば CVD法により、 HfSiN膜 5 8を選択的に堆積してもよ ヽ。
[0167] [変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
[0168] 例えば、上記実施形態では、メタルゲート電極 28n、 28pの金属材料に Hfを用いる 場合について説明した力 メタルゲート電極 28n、 28pの金属材料はこれに限定され るものではない。メタルゲート電極 28n、 28pの金属材料としては、 Hfのほ力 Zr等を 用!/、ることができる。
[0169] また、上記実施形態では、 PMOSトランジスタ領域 14pにお 、て HfN膜 42、 Hf膜 56、 HfSiN膜 60に Nをイオン注入した後、 NMOSトランジスタ領域 14ηにおいて Hf N膜 42、 Hf膜 56、 HfSiN膜 60に Siをイオン注入する場合について説明した力 Si のイオン注入を行った後に、 Nのイオン注入を行ってもよ!、。
[0170] また、上記実施形態では、ゲート絶縁膜 22として HfSiO等の高誘電率絶縁膜を用 いる場合について説明した力 ゲート絶縁膜 22はこれに限定されるものではない。ゲ ート絶縁膜 22として、 Al、 Zr等の金属酸化物又は酸窒化物よりなる高誘電率絶縁膜 、シリコン酸ィ匕膜、シリコン窒化膜等を用いてもよい。
産業上の利用可能性
[0171] 本発明による半導体装置及びその製造方法は、 N型メタルゲート電極及び P型メタ ルゲート電極の材料に同一金属が用いられる場合において、熱処理による N型メタ ルゲート電極の仕事関数の変動を抑制し、高温の熱処理後においても、 P型 MISトラ ンジスタのフラットバンド電圧と N型 MISトランジスタのフラットバンド電圧との差 AVfb を大きな値に維持することを可能にするものである。したがって、本発明による半導体 装置及びその製造方法は、半導体装置の電気的特性を向上するうえで極めて有用 である。

Claims

請求の範囲
[1] 半導体基板の第 1の領域上に形成され、金属材料よりなり、シリコンを含有する第 1 のメタルゲート電極を有する第 1のトランジスタと、
前記半導体基板の第 2の領域上に形成され、前記第 1のメタルゲート電極と同じ前 記金属材料よりなり、窒素を含有する第 2のメタルゲート電極を有する第 2のトランジ スタと
を有することを特徴とする半導体装置。
[2] 請求の範囲第 1項記載の半導体装置において、
前記第 1のメタルゲート電極に含有されるシリコンの原子数は、前記第 1のメタルゲ ート電極における前記金属材料の原子数に対して 1. 8〜170%である
ことを特徴とする半導体装置。
[3] 請求の範囲第 2項記載の半導体装置にお 、て、
前記第 1のメタルゲート電極に含有されるシリコンの原子数は、前記第 1のメタルゲ ート電極における前記金属材料の原子数に対して 30〜 170%である
ことを特徴とする半導体装置。
[4] 請求の範囲第 1項乃至第 3項のいずれ力 1項に記載の半導体装置において、 前記第 1のメタルゲート電極は窒素を含有し、
前記第 2のメタルゲート電極の窒素濃度は、前記第 1のメタルゲート電極の窒素濃 度よりも高い
ことを特徴とする半導体装置。
[5] 請求の範囲第 4項記載の半導体装置において、
前記第 1のメタルゲート電極の窒素濃度は、 5 X 1021cm_3以下である
ことを特徴とする半導体装置。
[6] 請求の範囲第 1項乃至第 5項のいずれ力 1項に記載の半導体装置において、 前記第 2のメタルゲート電極の窒素濃度は、 1 X 1022cm_3以上である
ことを特徴とする半導体装置。
[7] 請求の範囲第 1項乃至第 6項のいずれ力 1項に記載の半導体装置において、 前記第 2のメタルゲート電極はシリコンを含有し、 前記第 2のメタルゲート電極に含有されるシリコンの原子数は、前記第 2のメタルゲ ート電極における前記金属材料の原子数に対して 1. 8%以下である
ことを特徴とする半導体装置。
[8] 請求の範囲第 1項乃至第 7項のいずれ力 1項に記載の半導体装置において、 前記第 1のトランジスタは、 N型トランジスタであり、
前記第 2のトランジスタは、 P型トランジスタである
ことを特徴とする半導体装置。
[9] 請求の範囲第 1項乃至第 8項のいずれ力 1項に記載の半導体装置において、 前記金属材料は、 Hf又は Zrである
ことを特徴とする半導体装置。
[10] 請求の範囲第 1項乃至第 9項のいずれ力 1項に記載の半導体装置において、 前記第 1のトランジスタのフラットバンド電圧と前記第 2のトランジスタのフラットバンド 電圧との差は、 0. 6V以上である
ことを特徴とする半導体装置。
[11] 半導体基板の第 1の領域及び第 2の領域上に、金属材料よりなる導電膜を形成す る工程と、
前記第 2の領域における前記導電膜に窒素を選択的に導入する工程と、 前記第 1の領域における前記導電膜にシリコンを選択的に導入する工程と、 前記導電膜をパターユングすることにより、前記第 1の領域に、前記金属材料よりな り、シリコンを含有する第 1のメタルゲート電極を形成し、前記第 2の領域に、前記第 1 のメタルゲート電極と同じ前記金属材料よりなり、窒素を含有する第 2のメタルゲート 電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
[12] 請求の範囲第 11項記載の半導体装置の製造方法において、
前記第 1の領域における前記導電膜にシリコンを選択的に導入する工程では、前 記第 1の領域における前記導電膜に含有されるシリコンの原子数が、前記第 1の領 域における前記導電膜の前記金属材料の原子数に対して 1. 8〜170%となるように 、前記導電膜にシリコンを導入する ことを特徴とする半導体装置の製造方法。
[13] 請求の範囲第 12項記載の半導体装置の製造方法において、
前記第 1の領域における前記導電膜にシリコンを選択的に導入する工程では、前 記第 1の領域における前記導電膜に含有されるシリコンの原子数が、前記第 1の領 域における前記導電膜の前記金属材料の原子数に対して 30〜170%となるように、 前記導電膜にシリコンを導入する
ことを特徴とする半導体装置の製造方法。
[14] 請求の範囲第 11項乃至第 13項のいずれか 1項に記載の半導体装置の製造方法 において、
前記導電膜を形成する工程では、窒素濃度が 5 X 1021cm_3以下の前記導電膜を 形成する
ことを特徴とする半導体装置の製造方法。
[15] 請求の範囲第 11項乃至第 14項のいずれか 1項に記載の半導体装置の製造方法 において、
前記第 2の領域における前記導電膜に窒素を選択的に導入する工程では、前記 第 2の領域における前記導電膜の窒素濃度が 1 X 1022cm_3以上となるように、前記 導電膜に窒素を導入する
ことを特徴とする半導体装置の製造方法。
[16] 請求の範囲第 11項乃至第 15項のいずれか 1項に記載の半導体装置の製造方法 において、
前記導電膜を形成する工程では、前記導電膜に含有されるシリコンの原子数が、 前記導電膜の前記金属材料の原子数に対して 1. 8%以下となるように、前記導電膜 を形成する
ことを特徴とする半導体装置の製造方法。
[17] 請求の範囲第 11項乃至第 16項のいずれか 1項に記載の半導体装置の製造方法 において、
前記導電膜を形成する工程の前に、前記半導体基板の前記第 1の領域上に第 1の ダミーゲート電極を形成し、前記半導体基板の前記第 2の領域上に第 2のダミーゲー ト電極を形成する工程と、
前記第 1のダミーゲート電極及び前記第 2のダミーゲート電極が形成された前記半 導体基板上に、層間絶縁膜を形成する工程と、
前記第 1のダミーゲート電極及び前記第 2のダミーゲート電極を除去することにより 、前記第 1の領域の前記半導体基板に達する第 1の開口部と、前記第 2の領域の前 記半導体基板に達する第 2の開口部とを形成する工程とを更に有し、
前記導電膜を形成する工程では、前記第 1の開口部内及び前記第 2の開口部内 に前記導電膜を形成する
ことを特徴とする半導体装置の製造方法。
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