JPH04188877A - 高耐圧パワーｍｏｓｆｅｔ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、低オン抵抗化、高耐圧化をはがっな縦形パワ
ーＭＯＳＦＥＴに関するものである。

〈従来の技術〉 第６図〜第８図は縦形ＭＯＳＦＥＴの従来構造を示す断
面図である。即ち、第６図は２重拡散縦形ＭＯＳＦＥＴ
の一般的な構造を示すもので、高耐圧化するために、高
抵抗の厚いＮ−エビ層１を有する為ＭＯＳＦＥＴのオン
抵抗低縞に限界がある。また、ｐｎ接合部２が湾曲して
いる為逆電圧を加えた場合、この接合部分２で電界集中
が起こりやすくなり耐圧が低下する。

第７図はＶ溝縦形ＭＯＳＦＥＴを示すもので。

ゲート部を７字状に加工する。しかしこの形状において
は■溝光ｒ４Ａ３で電界集中し易く、耐圧を向上させる
ことができない。

また、第８図は矩形溝形構造と呼ばれるもので。

基板に清を掘り、その清の中に酸化膜からなるサイドウ
オール（ＳｉＯ２）４を形成している。この構造は第１
図、第２図のものに比較してチャネルが纒に形成されて
いるため、隣接する素子の距離を短くすることができる
。そのためセルの充填効率が良くなり、オン抵抗を低減
させることができ、数十■耐圧の素子で数ｍΩのオン抵
抗を実現している。

〈発明が解決しようとする課題〉 しかしながら、上記第８図の従来例においては溝の底面
のエッチで電界集中が生じ、耐圧を向上させることがで
きないという問題があった。

本発明は上記従来技術の問題を解決するために成された
もので、縦形ＭＯＳＦＥＴの低オン抵抗化及び高耐圧化
をはかったパワーＭＯＳＦＥＴを提供することを目的と
する。

く課趙を解決するための手段〉 上記従来技術の間組を解決する為の本発明の構成は、シ
リコン基板に溝を形成し、この溝の側面もしくは溝の側
面及び底面に酸化膜を形成し、前記溝の側面にゲート電
極を形成した矩形溝形ＭＯＳＦＥＴにおいて、前記溝の
底面に前記酸化膜より比誘電率の高い膜を形成したこと
を特徴とするものである。

く作用〉 ゲートを極の底面に比誘電率の高い膜を設けたので、ゲ
ート・ソース電極間に逆電位を加えた時１この膜中の等
ポテンシャル線の本数が減りＳｉの境界部で急激な絞り
込みかなくなるので、電界集中を押えることができる。

また、従来の構造に比較して同一の耐圧を得るために電
界集中が低減される構造である為ｎ−エと層の比抵抗を
低減させることが可能なのでオン抵抗を低減させること
ができる。

〈実施例〉 以下１図面に従い本発明を説明する。第１図は本発明の
一実施例を示す縦形ＭＯＳＦＥＴの断面図であり基本構
造は第８図の従来例と同様である。

第１図において１１は結晶方位（１００）のｎ形Ｓｔウ
ェハー上に形成されたドリフト層であり。

高抵抗（不純物濃度は低い）のｎ−形エビ層である。５
はチャネルを構成する２層でドリフト層１の上にイオン
注入やエピタキシャル成長で形成され１表面にソース取
り出し用ｎ＋層６がイオン注入ななどにより形成されて
いる。

次にＲＩＥ　（リアクティブイオンエツチング）等によ
り矩形の溝７を形成し、この溝７の中に酸化Ｗ１（Ｓ　
ｉ　０２　）　８．ポリシリコンからなるゲート電極９
を形成することによりＭＯＳＦＥＴのチャネル１０が形
成される。なお、清７の底部には比誘電率の高い膜１１
（例えばＳｉ３Ｎ４の比誘電率ｚ８　、　Ｓ　ｉ　０２
　七４　）が形成されている。

チャンネルｌＯを形成しているｐｎ接合の深さｄは第２
図に示す様に膜１１の厚さｅの１層２程度の位置に制御
する。その結果９等ポテンシャルの絞り込みが厚さｅを
中心に均等に分散されることになり、電界集中がより低
減される。

第３図は本発明の他の実施例を示すもので１この例にお
いては第８図に示す従来例において、溝７の中に酸化膜
からなるサイドウオール８を形成した後、高比誘電率の
膜１１を形成する。この様な構成においても第１図のも
のと同様の効果がある。

第４図は本発明のＭＯＳＦＥＴと第６図、第８図に示す
従来例の各構造のドレイン−ソース間の耐圧を実際の形
状を与えてシミュレーションした結果を示すもので１図
中のプレインｐｎ接合とはｐｎ接合の湾曲がなく平面な
接合の場合の理論耐圧を示している。

図から明らかな様に本発明のＭＯＳＦＥＴは従来のＭＯ
ＳＦＥＴに比較して１５〜２０％の耐圧の向上が見られ
、プレインｐｎ接合の理論耐圧に近い耐圧を示している
。

第５図（ａ）〜（ｃ）はソース、ゲート電極を０■とし
、ドレイン電極に逆電圧を印加した場合の等ポテンシャ
ル図であり、それぞれゲート部の断面形状を示している
。

（ａ）は第６図に示す従来のＭＯＳＦＥＴ、（ｂ）は第
８図に示す従来のＭＯＳＦＥＴ、（ｃ）は本発明のＭＯ
ＳＦＥＴのシミュレーション図である。

（ａ）、（ｂ）で示す従来のＭＯＳＦＥＴは等ポテンシ
ャル線が湾曲して集中する部分が生じて電界が集中する
構造になっており、耐圧が低下する。

これに対し本発明のＭＯＳＦＥＴはポテンシャル線の湾
曲がなく、電界集中か少ないことを示している。

このことは本発明で用いた比誘電率の高い膜１１により
この中の等ポテンシャル線の本数が減少しＳｔの境界部
で急激な絞り込み部がなく電界集中の発生を抑止してい
るからである。

〈発明の効果〉 以上実施例とともに具体的に説明した様に本発明によれ
ば、Ｓｉ境界部での急激な絞り込みかないので理論耐圧
に近付けることができ、そのためエピタキシャル層の比
抵抗が低くても目標耐圧を得ることかできるので、縦形
ＭＯＳＦＥＴの低オン抵抗化及び高耐圧化をはかったパ
ワーＭ　ＯＳ　ＦＥＴを実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す断面図、第２図は第１
図のＡ部の拡大図、第３図は他の実施例を示す拡大図、
第４図はｐｎ接合の理想的な耐圧と本発明及び従来例を
比較した場合の耐圧のシュミレーション結果を示す図、
第５図は等ポテンシャル図、第６図〜第８図は従来例を
示す断面図である。 １・・・ドリフト層、５・・・９層、６・・・ｎ＋層、
７・・・溝、８・・・ゲート酸化膜、９・・・ゲート電
極、１０・・・チャネル、１１・・・高比誘電体層。 代理人　弁理士　小　沢　信　絋 ゛パ≦ 第１区 第２区 第３図 第４図 第乙　区 第１

Claims (1)

【特許請求の範囲】
1. シリコン基板に溝を形成し、この溝の側面もしくは溝の
   側面及び底面に酸化膜を形成し、前記溝の側面にゲート
   電極を形成した矩形溝形ＭＯＳにおいて、前記溝の底面
   に前記酸化膜より比誘電率の高い膜を形成したことを特
   徴とする高耐圧パワーＭＯＳＦＥＴ。