JP3342412B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP3342412B2 JP3342412B2 JP19296398A JP19296398A JP3342412B2 JP 3342412 B2 JP3342412 B2 JP 3342412B2 JP 19296398 A JP19296398 A JP 19296398A JP 19296398 A JP19296398 A JP 19296398A JP 3342412 B2 JP3342412 B2 JP 3342412B2
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
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- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Drying Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、トレンチ表面の絶
縁物を誘電体材料として使用し容量の低減を実現した半
導体装置およびその製造方法に関するものである。
縁物を誘電体材料として使用し容量の低減を実現した半
導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】従来、パワーＭＯＳ等の縦型ＭＯＳトラ
ンジスタのゲートとしてトレンチが用いられている。
ンジスタのゲートとしてトレンチが用いられている。
【０００３】このトレンチの構造は、Ｖ溝とＵ溝の２タ
イプがある。例えば前者は、特開昭５５−４８９６８号
公報で、主に横型ＭＯＳを説明しているが、本公報の図
１４には、Ｖ溝ゲートの周囲にソース領域２１を形成
し、ｎ−層２６をドレインとした縦型ＭＯＳが開示され
ている。つまりＶ溝の縦型ＭＯＳが説明されている。後
者は特開平６−２２４４３７号公報や特開平７−２６３
６９２号公報が詳しい。
イプがある。例えば前者は、特開昭５５−４８９６８号
公報で、主に横型ＭＯＳを説明しているが、本公報の図
１４には、Ｖ溝ゲートの周囲にソース領域２１を形成
し、ｎ−層２６をドレインとした縦型ＭＯＳが開示され
ている。つまりＶ溝の縦型ＭＯＳが説明されている。後
者は特開平６−２２４４３７号公報や特開平７−２６３
６９２号公報が詳しい。
【０００４】例えば特開平７−２６３６９２号は、縦型
ＭＯＳトランジスタを示すものであり、本願図１２に示
すように、Ｎ＋型の半導体基板（図面では省略する）の
上にＮ−型の半導体層１０があり、この上にはＰ型の半
導体層１１が形成されている。また半導体層１１の表面
から前記Ｎ−型の半導体層１０に底部およびその近傍が
重畳したトレンチ１２が設けられている。
ＭＯＳトランジスタを示すものであり、本願図１２に示
すように、Ｎ＋型の半導体基板（図面では省略する）の
上にＮ−型の半導体層１０があり、この上にはＰ型の半
導体層１１が形成されている。また半導体層１１の表面
から前記Ｎ−型の半導体層１０に底部およびその近傍が
重畳したトレンチ１２が設けられている。
【０００５】このトレンチ１２の内側表面にはゲート絶
縁膜１３が形成され、中に導電材料として例えばポリシ
リコン１４が埋め込まれている。このトレンチ１２の周
囲にはＮ＋型のソース領域１５が形成され、ソース領域
１５およびソース領域１５で囲まれたＰ型の半導体層表
面を露出した絶縁膜１６を介してソース電極１７が形成
されている。
縁膜１３が形成され、中に導電材料として例えばポリシ
リコン１４が埋め込まれている。このトレンチ１２の周
囲にはＮ＋型のソース領域１５が形成され、ソース領域
１５およびソース領域１５で囲まれたＰ型の半導体層表
面を露出した絶縁膜１６を介してソース電極１７が形成
されている。
【０００６】ソース領域１５とドレイン領域１０との間
のトレンチ１２の外側表面は、Ｐ型よりＮ型に反転して
チャンネルを形成し、ソース領域１５よりドレイン側に
電流が流れる。
のトレンチ１２の外側表面は、Ｐ型よりＮ型に反転して
チャンネルを形成し、ソース領域１５よりドレイン側に
電流が流れる。
【０００７】
【発明が解決しようとする課題】特開昭５５−４８９６
８号公報の図１４は、Ｖ−ＭＯＳと呼ばれ、トレンチが
Ｖ字形状である。しかし底部に電界が集中するため、ゲ
ート−ドレイン間で破壊しやすい。またドライエッチン
グの加工が難しく、一般にはウェットエッチングが採用
されるため、結晶面によりＶ溝の傾斜角が決まり、開口
部のサイズを小さくできない問題があった。更には、ト
レンチ深さのバラツキにより、Ｃｇｄも大きくバラつ
き、スイッチングスピードをバラつかせる問題があっ
た。
８号公報の図１４は、Ｖ−ＭＯＳと呼ばれ、トレンチが
Ｖ字形状である。しかし底部に電界が集中するため、ゲ
ート−ドレイン間で破壊しやすい。またドライエッチン
グの加工が難しく、一般にはウェットエッチングが採用
されるため、結晶面によりＶ溝の傾斜角が決まり、開口
部のサイズを小さくできない問題があった。更には、ト
レンチ深さのバラツキにより、Ｃｇｄも大きくバラつ
き、スイッチングスピードをバラつかせる問題があっ
た。
【０００８】一方、特開平７−２６３６９２号は、ドラ
イエッチングで加工するものであるが、通称Ｕ溝と言わ
れ、底面はアールを描く。従ってＶ溝と比べて底部の電
界集中は防止できるが、トレンチ底部とＮ−層で成る容
量Ｃｒｓｓ＝Ｃｇｄが大きくなり、スイッチングスピー
ドを遅くする問題があった。
イエッチングで加工するものであるが、通称Ｕ溝と言わ
れ、底面はアールを描く。従ってＶ溝と比べて底部の電
界集中は防止できるが、トレンチ底部とＮ−層で成る容
量Ｃｒｓｓ＝Ｃｇｄが大きくなり、スイッチングスピー
ドを遅くする問題があった。
【０００９】更に特開平７−３２６７４１号は、本公報
の図２０に示すとおり、ＬＯＣＯＳを取り除きトレンチ
を形成するものである。酸化工程が必要なためトレンチ
を深くできず、またバーズビークの形成により、バーズ
ビークの下に欠陥が生じやすい。またチャネル長を長く
しようと、ＬＯＣＯＳを深く成長させると、長い酸化時
間が必要となり、その分更にバーズビークが成長し、ト
レンチの開口部のサイズが大きくなる。従ってトレンチ
の開口部のサイズが大きくなり、容量増大を招く。また
セル密度は向上できず、オン抵抗の低減も困難となる。
本願はこれらの問題を解決するものであり、特にセル密
度の低減を防止しつつ容量を低減し、高速のスイッチン
グを実現するものである。
の図２０に示すとおり、ＬＯＣＯＳを取り除きトレンチ
を形成するものである。酸化工程が必要なためトレンチ
を深くできず、またバーズビークの形成により、バーズ
ビークの下に欠陥が生じやすい。またチャネル長を長く
しようと、ＬＯＣＯＳを深く成長させると、長い酸化時
間が必要となり、その分更にバーズビークが成長し、ト
レンチの開口部のサイズが大きくなる。従ってトレンチ
の開口部のサイズが大きくなり、容量増大を招く。また
セル密度は向上できず、オン抵抗の低減も困難となる。
本願はこれらの問題を解決するものであり、特にセル密
度の低減を防止しつつ容量を低減し、高速のスイッチン
グを実現するものである。
【００１０】またトランジスタのスイッチングタイムを
Ｔとすると、Ｔ∝αＲ（Ｃｇｓ＋Ｃｇｄ）と表現でき
る。Ｃｇｓは、ゲート−ソース間容量である。またソー
ス電極がＰ＋半導体層とコンタクトしているので、チャ
ネル領域とゲート電極間の容量でもある。またＣｇｄ
は、ゲート−ドレイン間容量である。本発明は、この容
量を減らしてトランジスタのスイッチング特性を向上す
るものである。
Ｔとすると、Ｔ∝αＲ（Ｃｇｓ＋Ｃｇｄ）と表現でき
る。Ｃｇｓは、ゲート−ソース間容量である。またソー
ス電極がＰ＋半導体層とコンタクトしているので、チャ
ネル領域とゲート電極間の容量でもある。またＣｇｄ
は、ゲート−ドレイン間容量である。本発明は、この容
量を減らしてトランジスタのスイッチング特性を向上す
るものである。
【００１１】
【課題を解決するための手段】本発明は、前述の課題に
鑑みてなされ、第１に、半導体層表面に向かうトレンチ
の内面を傾斜とし、前記傾斜の接線と半導体層表面でな
る角度を、チャネル領域下端から前記半導体層表面に向
かうに連れて常に小さくすることで解決するものであ
る。
鑑みてなされ、第１に、半導体層表面に向かうトレンチ
の内面を傾斜とし、前記傾斜の接線と半導体層表面でな
る角度を、チャネル領域下端から前記半導体層表面に向
かうに連れて常に小さくすることで解決するものであ
る。
【００１２】図１１のように角度α１・・・αｎ・・・
を半導体基板表面に向かうに連れて小さくすると、トレ
ンチの断面形状は、表現は適切でないが、トレンチ内部
に向かい凸形状のものを実現できる。そして図１４の右
図の形状のように、傾斜を形成することで周辺長を減ら
すことができる。以下本発明のトレンチ構造を形状が類
似していることからγトレンチと呼ぶ。
を半導体基板表面に向かうに連れて小さくすると、トレ
ンチの断面形状は、表現は適切でないが、トレンチ内部
に向かい凸形状のものを実現できる。そして図１４の右
図の形状のように、傾斜を形成することで周辺長を減ら
すことができる。以下本発明のトレンチ構造を形状が類
似していることからγトレンチと呼ぶ。
【００１３】第２に、側壁のデポ物を付着しながら実質
異方性エッチングを行い、前記半導体層表面に向かうト
レンチ内面の傾斜の接線と前記半導体層表面でなる角度
が、トレンチ周辺で成るチャネル下端近傍より前記半導
体層表面に向かうに連れて常に小さくなるようにトレン
チを開口することで解決するものであり、これにより横
方向よりも縦方向のエッチングスピードを高めγトレン
チを実現している。
異方性エッチングを行い、前記半導体層表面に向かうト
レンチ内面の傾斜の接線と前記半導体層表面でなる角度
が、トレンチ周辺で成るチャネル下端近傍より前記半導
体層表面に向かうに連れて常に小さくなるようにトレン
チを開口することで解決するものであり、これにより横
方向よりも縦方向のエッチングスピードを高めγトレン
チを実現している。
【００１４】第３に、前記トレンチを水平方向に切った
時の切断面の面積を、前記半導体表面に向かうにつれて
増加率が大きく、チャネル下端近傍で実質０にすること
で、トレンチの深さにバラツキを発生しても、ここの実
質０の部分でＣｇｄのバラツキを極力抑えることができ
る。
時の切断面の面積を、前記半導体表面に向かうにつれて
増加率が大きく、チャネル下端近傍で実質０にすること
で、トレンチの深さにバラツキを発生しても、ここの実
質０の部分でＣｇｄのバラツキを極力抑えることができ
る。
【００１５】第４に、前記トレンチの断面に於いて、開
口部の長さ（ＯＰ）、トレンチの深さＤ１および開口部
の端部から底部の端部を結ぶ傾斜の長さＤ２には、２×
Ｄ２＋ＢＴ２が２×Ｄ１＋ＯＰよりも小さい関係を有す
ることで解決するものである。
口部の長さ（ＯＰ）、トレンチの深さＤ１および開口部
の端部から底部の端部を結ぶ傾斜の長さＤ２には、２×
Ｄ２＋ＢＴ２が２×Ｄ１＋ＯＰよりも小さい関係を有す
ることで解決するものである。
【００１６】第５に、前記トレンチの底部から半導体層
表面に向かうトレンチの内面は、傾斜を有し、傾斜の接
線と半導体層表面でなる角度が、チャネル領域下端近傍
から前記半導体層表面に向かうに連れて常に小さくなる
ことで解決するものである。
表面に向かうトレンチの内面は、傾斜を有し、傾斜の接
線と半導体層表面でなる角度が、チャネル領域下端近傍
から前記半導体層表面に向かうに連れて常に小さくなる
ことで解決するものである。
【００１７】前述したように、トレンチの断面はγ形状
で且つ平面形状は格子状を成している。つまりトレンチ
は、図１４の右図の周辺形状が紙面に対して上下に連続
して構成された形であり、また図１４のように左図のＵ
トレンチと比べ周辺長を減らせることからその容量値を
減らせ、縦型ＭＯＳのスイッチングスピードを向上でき
る。またトレンチ内部に向かって凸形状にすることで、
図１４の右図よりも更に底部ＢＴ２を小さくでき、ここ
で発生するＣ（ＧＤ）＝Ｃｒｓｓを減少させることがで
きる。
で且つ平面形状は格子状を成している。つまりトレンチ
は、図１４の右図の周辺形状が紙面に対して上下に連続
して構成された形であり、また図１４のように左図のＵ
トレンチと比べ周辺長を減らせることからその容量値を
減らせ、縦型ＭＯＳのスイッチングスピードを向上でき
る。またトレンチ内部に向かって凸形状にすることで、
図１４の右図よりも更に底部ＢＴ２を小さくでき、ここ
で発生するＣ（ＧＤ）＝Ｃｒｓｓを減少させることがで
きる。
【００１８】第６に、前記トレンチを水平方向に切った
時の切断面の面積は、前記半導体表面に向かうにつれて
増加率が大きく、チャネル下端の近傍で増加率を０にす
ることで、トレンチの深さにある程度のバラツキがあっ
ても、ドレイン領域と重畳するトレンチの表面積のバラ
ツキが抑制できる。従ってこの領域に発生するＣ（Ｇ
Ｄ）＝Ｃｒｓｓは、小さく且つバラツキの少ないものが
実現できる。
時の切断面の面積は、前記半導体表面に向かうにつれて
増加率が大きく、チャネル下端の近傍で増加率を０にす
ることで、トレンチの深さにある程度のバラツキがあっ
ても、ドレイン領域と重畳するトレンチの表面積のバラ
ツキが抑制できる。従ってこの領域に発生するＣ（Ｇ
Ｄ）＝Ｃｒｓｓは、小さく且つバラツキの少ないものが
実現できる。
【００１９】第７に、開口部の長さ（ＯＰ）、トレンチ
の深さＤ１および開口部の端部から底部の端部を結ぶ傾
斜の長さＤ２には、２×Ｄ２＋ＢＴ２が２×Ｄ１＋ＯＰ
よりも小さい関係を有することで解決するものである。
の深さＤ１および開口部の端部から底部の端部を結ぶ傾
斜の長さＤ２には、２×Ｄ２＋ＢＴ２が２×Ｄ１＋ＯＰ
よりも小さい関係を有することで解決するものである。
【００２０】第８に、前記トレンチの底部は、第２の層
の表面近傍で重畳させることで解決するものである。
の表面近傍で重畳させることで解決するものである。
【００２１】第９に縦型ＭＯＳの半導体装置に於いて、 前記トレンチの断面形状は、Ｄ２＜Ｄ１＋（ＯＰ−ＢＴ
２）／２ ＯＰ：開口部の長さ Ｄ１：トレンチの深さＤ１ Ｄ２：開口部の端部から底部の端部を結ぶ傾斜の長さ ＢＴ２：底部の長さ の関係を有することで解決するものである。
２）／２ ＯＰ：開口部の長さ Ｄ１：トレンチの深さＤ１ Ｄ２：開口部の端部から底部の端部を結ぶ傾斜の長さ ＢＴ２：底部の長さ の関係を有することで解決するものである。
【００２２】ここでは、直角三角形の斜辺は、残る２辺
の合計よりも小さい事を利用している。つまり図１４の
断面図に於いて、Ｕ型トレンチの両端から矢印で示され
た三角形に対応する領域を残すように削ることで、必ず
周辺長を短くすることができる。
の合計よりも小さい事を利用している。つまり図１４の
断面図に於いて、Ｕ型トレンチの両端から矢印で示され
た三角形に対応する領域を残すように削ることで、必ず
周辺長を短くすることができる。
【００２３】第１０に、半導体層内にトレンチを有し、
前記トレンチ内の表面に形成されたゲート絶縁膜を介し
てゲート材料が埋め込まれ、前記トレンチ開口部の周囲
にソース領域（またはドレイン領域）が設けられ、前記
トレンチの底部近傍にはドレイン領域（またはソース領
域）が設けられた縦型ＭＯＳの半導体装置に於いて、前
記トレンチの傾斜は、前記ソース領域（またはドレイン
領域）の底部と前記トレンチとの交点（点Ｓ）と前記ゲ
ート絶縁膜と前記半導体層の界面で形成されるチャネル
下端（点Ｄ）とを結ぶ直線よりも上に凸形状であり、前
記チャネル下端の上下近傍では実質垂直に成ることで解
決するものである。
前記トレンチ内の表面に形成されたゲート絶縁膜を介し
てゲート材料が埋め込まれ、前記トレンチ開口部の周囲
にソース領域（またはドレイン領域）が設けられ、前記
トレンチの底部近傍にはドレイン領域（またはソース領
域）が設けられた縦型ＭＯＳの半導体装置に於いて、前
記トレンチの傾斜は、前記ソース領域（またはドレイン
領域）の底部と前記トレンチとの交点（点Ｓ）と前記ゲ
ート絶縁膜と前記半導体層の界面で形成されるチャネル
下端（点Ｄ）とを結ぶ直線よりも上に凸形状であり、前
記チャネル下端の上下近傍では実質垂直に成ることで解
決するものである。
【００２４】第１１に、トレンチの底部は、所定の幅を
有することで解決するものである。
有することで解決するものである。
【００２５】第１２に、縦型ＭＯＳを、パワーＭＯＳま
たはＩＧＢＴとすることで解決するものである。
たはＩＧＢＴとすることで解決するものである。
【００２６】第１３に、トレンチは、ＨＢｒを主ガスと
してエッチングすることで解決するものである。
してエッチングすることで解決するものである。
【００２７】第１４に、トレンチは、ＨＢｒを主ガスと
し、Ｈｅ、Ｏ２またはＮ２が混入され、エッチングレー
トが調整されることで解決するものである。
し、Ｈｅ、Ｏ２またはＮ２が混入され、エッチングレー
トが調整されることで解決するものである。
【００２８】第１５に、半導体層表面にドライエッチン
グに対して耐性を有する膜を形成し、 予定のトレンチ
形成部に対応する前記半導体層を露出するように、前記
膜を開口し、ＨＢｒを主ガスとして前記開口部に対応す
る前記半導体層をエッチングし、深さ方向のエッチング
レートを実質均一に、深くなるにつれて底部の幅の縮小
率を小さくトレンチを形成したことで解決するものであ
る。
グに対して耐性を有する膜を形成し、 予定のトレンチ
形成部に対応する前記半導体層を露出するように、前記
膜を開口し、ＨＢｒを主ガスとして前記開口部に対応す
る前記半導体層をエッチングし、深さ方向のエッチング
レートを実質均一に、深くなるにつれて底部の幅の縮小
率を小さくトレンチを形成したことで解決するものであ
る。
【００２９】
【発明の実施の形態】図１４で説明すれば、左のトレン
チを理想的なＵ構造として四角形を採用し、γトレンチ
を右側の上下逆転させた台形とした。
チを理想的なＵ構造として四角形を採用し、γトレンチ
を右側の上下逆転させた台形とした。
【００３０】後述する縦型のパワーＭＯＳは、ゲートが
格子状であり、実線で示した周辺部が紙面に対して上下
に連続したものである。傾斜を付けて周辺長を短くする
と、Ｃｇｄ、Ｃｇｓの容量を減らすことが可能となる。
格子状であり、実線で示した周辺部が紙面に対して上下
に連続したものである。傾斜を付けて周辺長を短くする
と、Ｃｇｄ、Ｃｇｓの容量を減らすことが可能となる。
【００３１】つまりＵ型では、Ｌ１＝２×Ｄ１＋ＢＴ１
が容量（Ｃｉｓｓ＝Ｃｇｄ＋Ｃｇｄ）の形成に影響する
部分であり、台形では、Ｌ２＝２×Ｄ２＋ＢＴ２が容量
（Ｃｉｓｓ）の形成に影響する部分である。またＤＲ
は、ドレイン領域と重なった部分とする。
が容量（Ｃｉｓｓ＝Ｃｇｄ＋Ｃｇｄ）の形成に影響する
部分であり、台形では、Ｌ２＝２×Ｄ２＋ＢＴ２が容量
（Ｃｉｓｓ）の形成に影響する部分である。またＤＲ
は、ドレイン領域と重なった部分とする。
【００３２】ここで右側の矢印で示す形状は、三角形で
あるため、Ｄ２＜Ｄ１＋ＢＴ３となるが、変形するとＤ
２−Ｄ１＜ＢＴ３の関係となり、必ずＬ２は、Ｌ１より
短くなるため、容量値を減らすことが可能となる。
あるため、Ｄ２＜Ｄ１＋ＢＴ３となるが、変形するとＤ
２−Ｄ１＜ＢＴ３の関係となり、必ずＬ２は、Ｌ１より
短くなるため、容量値を減らすことが可能となる。
【００３３】例えば、ＯＰ＝ＢＴ１＝１．３μｍ、Ｄ１
＝３μｍ、ＢＴ２＝０．７５μｍ、ＣＨ１＝２μｍとす
ると、Ｌ１＝７．３μｍ、Ｌ２＝６．７７μｍで約７％
のＣｉｓｓを減少できる。またＣｒｓｓに着目すると、
２×ＤＲ＋ＢＴ１＝３．３μｍ、２×Ｄ２＋ＢＴ２＝
２．７５μｍで、１６．７％の減少が実現できる。
＝３μｍ、ＢＴ２＝０．７５μｍ、ＣＨ１＝２μｍとす
ると、Ｌ１＝７．３μｍ、Ｌ２＝６．７７μｍで約７％
のＣｉｓｓを減少できる。またＣｒｓｓに着目すると、
２×ＤＲ＋ＢＴ１＝３．３μｍ、２×Ｄ２＋ＢＴ２＝
２．７５μｍで、１６．７％の減少が実現できる。
【００３４】この実験結果が、図１５と図１６である。
結果と比較すると、Ｃｒｓｓは、ほぼ計算値と一致し
た。しかしＣｉｓｓは、より低下しており、形状以外に
も下げる原因が有るのかもしれない。ここでCiss=Cgs+C
gd,Coss=Cgd+Cds,Crss=Cgdである。一般的にスイッチン
グスピードは、ＣｉｓｓとＣｒｓｓの両方でその効果が
発揮できる。特にトレンチ型のＣｒｓｓは、ターンオン
開始時の充電時間、ターンオフ時の放電時間にその効果
を有し、トータルとして縦型パワーＭＯＳのスイッチン
グスピードを高速にできる。
結果と比較すると、Ｃｒｓｓは、ほぼ計算値と一致し
た。しかしＣｉｓｓは、より低下しており、形状以外に
も下げる原因が有るのかもしれない。ここでCiss=Cgs+C
gd,Coss=Cgd+Cds,Crss=Cgdである。一般的にスイッチン
グスピードは、ＣｉｓｓとＣｒｓｓの両方でその効果が
発揮できる。特にトレンチ型のＣｒｓｓは、ターンオン
開始時の充電時間、ターンオフ時の放電時間にその効果
を有し、トータルとして縦型パワーＭＯＳのスイッチン
グスピードを高速にできる。
【００３５】実験の結果、Ｕ型の立ち上がり時間Ｔｄ
（ＯＮ）が１．５ｎｓｅｃ．に対し、γ型は１．２ｎｓ
ｅｃ．に減少できた。
（ＯＮ）が１．５ｎｓｅｃ．に対し、γ型は１．２ｎｓ
ｅｃ．に減少できた。
【００３６】以下に本発明の第１の実施の形態を図１お
よび図１０を参照しながら詳細に説明する。
よび図１０を参照しながら詳細に説明する。
【００３７】本発明は、トレンチにゲートが埋め込まれ
たパワーＭＯＳ、ＩＧＢＴに応用できる。ここでは一例
としてＮ型チャンネル縦型パワーＭＯＳトランジスタと
して説明していく。
たパワーＭＯＳ、ＩＧＢＴに応用できる。ここでは一例
としてＮ型チャンネル縦型パワーＭＯＳトランジスタと
して説明していく。
【００３８】まず図１０より、Ｎ型の半導体基板２０の
上にＮ−型のエピタキシャル層２１が積層され、このエ
ピタキシャル層２１の表面にはイオン注入法や気相拡散
法でＰ＋型の拡散層２２が形成されている。トレンチ２
３は、後述する方法により図１４で示す台形またはγ形
状でエッチングされる。またトレンチ内部の表面は、ゲ
ート酸化膜２４が形成され、中にポリシリコンが埋め込
まれゲート２５と成る。またトレンチ２３の開口部周囲
には、Ｎ型のソース領域２６が形成され、またソース領
域２６で囲まれた拡散層２２の表面には、バックゲート
印加のためＰ＋型のコンタクト領域２７が形成されてい
る。また絶縁膜２８、２９を介して電極３０が形成され
ている。つまりゲート２５の電圧により、ソース領域２
６とドレイン領域（Ｎ−の層３１）との間のチャンネル
領域がＮ型に反転し、電流が縦方向に流れる。
上にＮ−型のエピタキシャル層２１が積層され、このエ
ピタキシャル層２１の表面にはイオン注入法や気相拡散
法でＰ＋型の拡散層２２が形成されている。トレンチ２
３は、後述する方法により図１４で示す台形またはγ形
状でエッチングされる。またトレンチ内部の表面は、ゲ
ート酸化膜２４が形成され、中にポリシリコンが埋め込
まれゲート２５と成る。またトレンチ２３の開口部周囲
には、Ｎ型のソース領域２６が形成され、またソース領
域２６で囲まれた拡散層２２の表面には、バックゲート
印加のためＰ＋型のコンタクト領域２７が形成されてい
る。また絶縁膜２８、２９を介して電極３０が形成され
ている。つまりゲート２５の電圧により、ソース領域２
６とドレイン領域（Ｎ−の層３１）との間のチャンネル
領域がＮ型に反転し、電流が縦方向に流れる。
【００３９】図１は、図１０に対応した平面図であり、
図２のチップの左上１／４をほぼ示し、ほぼ上下、左右
対称である。またセルは、左から４で示しているが、実
際は数多くの列をなしている。
図２のチップの左上１／４をほぼ示し、ほぼ上下、左右
対称である。またセルは、左から４で示しているが、実
際は数多くの列をなしている。
【００４０】まず図１の点線で示した四角形４０がトレ
ンチ２３で囲まれたソース領域であり、トレンチは格子
状となっている。ここのコンタクト領域の内側に示され
ている実線の小さな四角形４１は、Ｐ＋型のコンタクト
領域２７となる。従って点線の四角形４０と実線の四角
形４１との間のスペースには、Ｎ型のソース領域２６が
形成されていることになる。
ンチ２３で囲まれたソース領域であり、トレンチは格子
状となっている。ここのコンタクト領域の内側に示され
ている実線の小さな四角形４１は、Ｐ＋型のコンタクト
領域２７となる。従って点線の四角形４０と実線の四角
形４１との間のスペースには、Ｎ型のソース領域２６が
形成されていることになる。
【００４１】前述したように点線の四角形４０を囲むよ
うに格子状のゲート２５が形成され、点線、一点鎖線を
囲む領域も、ゲートが形成された部分である。またこの
領域を点でハッチングした領域と×印でハッチングした
領域に分けて示してあり、点で示された部分は、図１０
のトレンチ２３である。点で示された領域から×印に向
かった領域は、トレンチ２３に埋め込まれたポリＳｉが
エピタキシャル層表面に延在されている領域である。符
号４２は、ゲートのボンディングパッド部分である。
うに格子状のゲート２５が形成され、点線、一点鎖線を
囲む領域も、ゲートが形成された部分である。またこの
領域を点でハッチングした領域と×印でハッチングした
領域に分けて示してあり、点で示された部分は、図１０
のトレンチ２３である。点で示された領域から×印に向
かった領域は、トレンチ２３に埋め込まれたポリＳｉが
エピタキシャル層表面に延在されている領域である。符
号４２は、ゲートのボンディングパッド部分である。
【００４２】図２は、ゲート電極４３とソース電極４４
（図１０では、符号３０に対応する部分である）を説明
するもので、ゲート電極４３として斜線で示した部分
が、実質、ソース電極４４の下に格子状に形成されたト
レンチを取り出す部分で、前述したエピタキシャル層表
面上に延在されたポリＳｉの部分である。つまり図１で
は、×印で示した部分である。従って×印のポリＳｉ
は、チップの周囲やチップの中央までＷ、Ｍの字の形状
で入り込んで形成され、ソース電極４４の下のゲートと
接続してゲート抵抗を低減している。
（図１０では、符号３０に対応する部分である）を説明
するもので、ゲート電極４３として斜線で示した部分
が、実質、ソース電極４４の下に格子状に形成されたト
レンチを取り出す部分で、前述したエピタキシャル層表
面上に延在されたポリＳｉの部分である。つまり図１で
は、×印で示した部分である。従って×印のポリＳｉ
は、チップの周囲やチップの中央までＷ、Ｍの字の形状
で入り込んで形成され、ソース電極４４の下のゲートと
接続してゲート抵抗を低減している。
【００４３】続いて、製造方法を説明する。まず図３の
ようにＮ型の半導体基板２０の上にＮ−型のエピタキシ
ャル層２１を形成し、表面にＰ＋型の拡散層２２を形成
する。（尚ここの拡散層は、エピタキシャル層でも良
い。）ここでは表面に形成された薄い酸化膜５０を介し
てボロンのイオン注入を行い形成しているが、不純物の
デポジーションで導入しても良い。
ようにＮ型の半導体基板２０の上にＮ−型のエピタキシ
ャル層２１を形成し、表面にＰ＋型の拡散層２２を形成
する。（尚ここの拡散層は、エピタキシャル層でも良
い。）ここでは表面に形成された薄い酸化膜５０を介し
てボロンのイオン注入を行い形成しているが、不純物の
デポジーションで導入しても良い。
【００４４】続いて図４のように全面にＮＳＧ膜５１を
ＬＰＣＶＤで成膜し、形成予定のトレンチ２３に対応す
る部分を露出するように酸化膜５０、ＮＳＧ膜５１をエ
ッチングし、シリコン基板をドライエッチングする。
ＬＰＣＶＤで成膜し、形成予定のトレンチ２３に対応す
る部分を露出するように酸化膜５０、ＮＳＧ膜５１をエ
ッチングし、シリコン基板をドライエッチングする。
【００４５】ここではガスとしてＮ２ガス、ヘリウムま
たはアルゴン等の不活性ガスを使い、等方性スパッタエ
ッチングを行っている。
たはアルゴン等の不活性ガスを使い、等方性スパッタエ
ッチングを行っている。
【００４６】続いて、図５のように、ＨＢｒを主ガスと
する異方性エッチングを行い、断面図としてトレンチ内
部に向かって凸のγトレンチを形成する。
する異方性エッチングを行い、断面図としてトレンチ内
部に向かって凸のγトレンチを形成する。
【００４７】この形状が本発明の特徴とする構造であ
り、γトレンチを採用するため、中に埋め込まれるポリ
シリコン、トレンチ表面に形成されたゲート酸化膜およ
び半導体基板との間で形成される容量を減少できる。
り、γトレンチを採用するため、中に埋め込まれるポリ
シリコン、トレンチ表面に形成されたゲート酸化膜およ
び半導体基板との間で形成される容量を減少できる。
【００４８】前述したようにγトレンチを等価的に図１
４で示すと、Ｄ２−Ｄ１＜ＢＴ３の関係となり、必ずγ
トレンチの周辺長Ｌ２は、Ｕ型トレンチの周辺長Ｌ１よ
り短くなるため、容量値を減らすことが可能となる。
４で示すと、Ｄ２−Ｄ１＜ＢＴ３の関係となり、必ずγ
トレンチの周辺長Ｌ２は、Ｕ型トレンチの周辺長Ｌ１よ
り短くなるため、容量値を減らすことが可能となる。
【００４９】またトレンチ内部の出っ張りは、Ｕ型トレ
ンチの容量よりも小さくなるように調整される。つまり
Ｄ２、ＢＴ２を実際のγトレンチの斜辺、底辺とする
と、２×Ｄ２＋ＢＴ２が２×Ｄ１＋ＯＰよりも小さくな
るように調整されなくては成らない。
ンチの容量よりも小さくなるように調整される。つまり
Ｄ２、ＢＴ２を実際のγトレンチの斜辺、底辺とする
と、２×Ｄ２＋ＢＴ２が２×Ｄ１＋ＯＰよりも小さくな
るように調整されなくては成らない。
【００５０】またγトレンチの凸形状は、底面の長さ
（図１４のＢＴ２）をより小さくする事ができる。図１
７〜図２１で説明すれば、傾斜をトレンチ内部に向かっ
て凸形状にすると、ドレイン領域で重畳するトレンチの
幅をより絞り込むことができる。
（図１４のＢＴ２）をより小さくする事ができる。図１
７〜図２１で説明すれば、傾斜をトレンチ内部に向かっ
て凸形状にすると、ドレイン領域で重畳するトレンチの
幅をより絞り込むことができる。
【００５１】しかもドレイン領域と重畳するトレンチの
側辺は、実質垂直に近い角度（８０度〜９０度）で形成
されているため、トレンチの深さがバラついても、ここ
で発生する容量（Ｃｒｓｓ）の変化は極力抑えることが
できる。
側辺は、実質垂直に近い角度（８０度〜９０度）で形成
されているため、トレンチの深さがバラついても、ここ
で発生する容量（Ｃｒｓｓ）の変化は極力抑えることが
できる。
【００５２】図４ではＮ２ガスを使ったスパッタエッチ
ングで等方的にエッチングをしたが、破線で示すトレン
チが等方的にエッチングされれば良く、湿式でも、反応
性ドライエッチングでも良い。また反応性エッチングで
は、ＣＦ４を主ガスとする事もできる。
ングで等方的にエッチングをしたが、破線で示すトレン
チが等方的にエッチングされれば良く、湿式でも、反応
性ドライエッチングでも良い。また反応性エッチングで
は、ＣＦ４を主ガスとする事もできる。
【００５３】実際のトレンチ２３の形状は、図１１の実
線で示されている形状である。このトレンチ形成の原理
は、明瞭には説明できないが、図１３（ａ）（ｂ）を使
って模式的に説明する。
線で示されている形状である。このトレンチ形成の原理
は、明瞭には説明できないが、図１３（ａ）（ｂ）を使
って模式的に説明する。
【００５４】まず点線Ａ０で示す等方的エッチングによ
るトレンチの形成後に、異方性エッチングを行う。つま
り縦の方が横よりも極めてエッチングレートが大きく、
側壁にはデポ物が付着されていると考えられる。ここで
Ａ１≪Ａ２≪Ａ３と考えると、直線Ｘよりも上に凸のト
レンチが形成できる。つまり図１１の傾斜の接線Ｂ１、
Ｂ２・・・と基板表面Ｓとの成す角α１、α２・・・
は、底部から表面に向かうに連れて小さくなっている形
状となる。しかも図５の所で示す符号５４の所、つまり
基板表面との接合箇所は、従来構造と比べなだらか形成
されているため、トレンチ開口部角部の電界集中が緩和
されている。
るトレンチの形成後に、異方性エッチングを行う。つま
り縦の方が横よりも極めてエッチングレートが大きく、
側壁にはデポ物が付着されていると考えられる。ここで
Ａ１≪Ａ２≪Ａ３と考えると、直線Ｘよりも上に凸のト
レンチが形成できる。つまり図１１の傾斜の接線Ｂ１、
Ｂ２・・・と基板表面Ｓとの成す角α１、α２・・・
は、底部から表面に向かうに連れて小さくなっている形
状となる。しかも図５の所で示す符号５４の所、つまり
基板表面との接合箇所は、従来構造と比べなだらか形成
されているため、トレンチ開口部角部の電界集中が緩和
されている。
【００５５】続いて、図１１の如きγトレンチが形成さ
れた後、異方性エッチングにより受けたダメージ除去を
目的として、トレンチ表面を犠牲酸化し、この酸化膜を
ウェトエッチングで取り除いている。そして再度図６の
ようにゲート酸化膜５３を生成させている。ここでダミ
ー酸化により、符号５４で示すカーブ、底面および底面
の角部が更になだらかに形成される。
れた後、異方性エッチングにより受けたダメージ除去を
目的として、トレンチ表面を犠牲酸化し、この酸化膜を
ウェトエッチングで取り除いている。そして再度図６の
ようにゲート酸化膜５３を生成させている。ここでダミ
ー酸化により、符号５４で示すカーブ、底面および底面
の角部が更になだらかに形成される。
【００５６】続いて図６に示すように、ノンドープのポ
リＳｉ５５を埋込み、イオン注入法又はＰＯＣｌ３をデ
ポしてポリＳｉ内に不純物をドープする。尚、この場
合、ドープドポリＳｉでも良い。
リＳｉ５５を埋込み、イオン注入法又はＰＯＣｌ３をデ
ポしてポリＳｉ内に不純物をドープする。尚、この場
合、ドープドポリＳｉでも良い。
【００５７】ここでは、γトレンチで体積が小さくなる
ため、埋め込み時間、拡散時間の短縮が可能となり、そ
の分工程を短縮できる。
ため、埋め込み時間、拡散時間の短縮が可能となり、そ
の分工程を短縮できる。
【００５８】この後、図７のようにポリＳｉをエッチバ
ックして基板を平坦にした後、イオン注入のマスク５６
を形成する。このマスク５６は、ゲート２５に相当する
ポリＳｉと形成予定のソース領域２６を露出しており、
ここにＡｓ等Ｎ型不純物をイオン注入して、Ｎ＋型のソ
ース領域２６を形成している。
ックして基板を平坦にした後、イオン注入のマスク５６
を形成する。このマスク５６は、ゲート２５に相当する
ポリＳｉと形成予定のソース領域２６を露出しており、
ここにＡｓ等Ｎ型不純物をイオン注入して、Ｎ＋型のソ
ース領域２６を形成している。
【００５９】続いて、マスク５６を取り除き、再度マス
ク５７を形成している。このマスク５７は、Ｐ＋型のコ
ンタクト領域２７を露出しており、ボロン等Ｐ型不純物
をイオン注入して形成している。ここでソース領域２６
とコンタクト領域２７の形成順序は、逆でも良い。な
お、ソース領域２６とコンタクト領域２７の形成は、ト
レンチ形成前に行っても良い。
ク５７を形成している。このマスク５７は、Ｐ＋型のコ
ンタクト領域２７を露出しており、ボロン等Ｐ型不純物
をイオン注入して形成している。ここでソース領域２６
とコンタクト領域２７の形成順序は、逆でも良い。な
お、ソース領域２６とコンタクト領域２７の形成は、ト
レンチ形成前に行っても良い。
【００６０】続いて図９のように全面に、ＮＳＧ膜とＢ
ＰＳＧ膜等をＣＶＤで順次形成し、ホトレジスト５８で
コンタクト領域に対応する領域を露出させる。尚、この
時、絶縁膜は、ＳＯＧまたはその他の層間絶縁膜を用い
ても良い。
ＰＳＧ膜等をＣＶＤで順次形成し、ホトレジスト５８で
コンタクト領域に対応する領域を露出させる。尚、この
時、絶縁膜は、ＳＯＧまたはその他の層間絶縁膜を用い
ても良い。
【００６１】最後に図１０のようにレジスト５８を介し
てエッチングし、コンタクト領域を形成した後全面に電
極３０を形成する。
てエッチングし、コンタクト領域を形成した後全面に電
極３０を形成する。
【００６２】以上γトレンチとして形成できるため、ト
ランジスタのスイッチングタイムＴを高速化できる。
ランジスタのスイッチングタイムＴを高速化できる。
【００６３】つまりＴは、Ｔ∝αＲ（Ｃｇｓ＋Ｃｇｄ）
と表現できる。Ｃｇｓ、Ｃｇｄの値は、ゲート絶縁膜の
表面積がその大きさを決定づける要因であり、その表面
積を低減できるため、トランジスタのスイッチング速度
を向上させることができる。
と表現できる。Ｃｇｓ、Ｃｇｄの値は、ゲート絶縁膜の
表面積がその大きさを決定づける要因であり、その表面
積を低減できるため、トランジスタのスイッチング速度
を向上させることができる。
【００６４】図１７〜図２０は、前実施例とは異なり、
最初から異方性エッチングで形成したものである。また
３０秒、６０秒、１００秒、１５０秒、２００秒に於け
るγトレンチの形状を観察したもので、図２２は、γ形
状についてグラフにしたもので、図２３はウェハ中央部
での実際の数値を表に示したものである。
最初から異方性エッチングで形成したものである。また
３０秒、６０秒、１００秒、１５０秒、２００秒に於け
るγトレンチの形状を観察したもので、図２２は、γ形
状についてグラフにしたもので、図２３はウェハ中央部
での実際の数値を表に示したものである。
【００６５】装置は、平行平板型プラズマ異方性エッチ
ング装置を採用した。最初のブレークスルーである自然
酸化膜のエッチングは、ＨＢｒ＋Ｎ２で、完全異方性で
開口する。そしてこの開口部を介してメインエッチング
を行う。ガスは、主ガスのＨＢｒとＨｅ、Ｏ２、Ｎ２が
混入されている。このＨＢｒは、ＮＦ３よりも異方性が
強く、プラズマ反応により発生する側壁のデポ物が付着
し易いため、深さ方向を積極的にエッチングしていく。
つま図１３（Ａ），（Ｂ），（Ｃ）に示すように、厚み
を有するデポ物でマスクされた開口部より若干幅が狭く
エッチングされる。続いて、新たに形成された幅の狭い
側壁にデポ物が付着し、このデポ物により、更に幅の狭
い溝が形成される。この繰り返しによりトレンチの側辺
はγの如き傾斜を有するようになる。傾向としてＨＢｒ
のガスが多くなるほど、γトレンチの出っ張りが大きく
なることが判った。
ング装置を採用した。最初のブレークスルーである自然
酸化膜のエッチングは、ＨＢｒ＋Ｎ２で、完全異方性で
開口する。そしてこの開口部を介してメインエッチング
を行う。ガスは、主ガスのＨＢｒとＨｅ、Ｏ２、Ｎ２が
混入されている。このＨＢｒは、ＮＦ３よりも異方性が
強く、プラズマ反応により発生する側壁のデポ物が付着
し易いため、深さ方向を積極的にエッチングしていく。
つま図１３（Ａ），（Ｂ），（Ｃ）に示すように、厚み
を有するデポ物でマスクされた開口部より若干幅が狭く
エッチングされる。続いて、新たに形成された幅の狭い
側壁にデポ物が付着し、このデポ物により、更に幅の狭
い溝が形成される。この繰り返しによりトレンチの側辺
はγの如き傾斜を有するようになる。傾向としてＨＢｒ
のガスが多くなるほど、γトレンチの出っ張りが大きく
なることが判った。
【００６６】図２２を参照すれば、開口部のＯＰは、殆
ど同じ値で推移し、底部のサイズＢＴ２は、初期の段階
では大きく変化し、だんだんとその変化率が小さくなっ
ていることが判る。つまりドレイン領域と重畳するトレ
ンチ下方の部分は、徐々に垂直に近づいていることが判
る。
ど同じ値で推移し、底部のサイズＢＴ２は、初期の段階
では大きく変化し、だんだんとその変化率が小さくなっ
ていることが判る。つまりドレイン領域と重畳するトレ
ンチ下方の部分は、徐々に垂直に近づいていることが判
る。
【００６７】仮に、Ｕ型トレンチの開口サイズと同じサ
イズで、γトレンチを形成すると、絞り込みにより底部
の幅を狭めることができる。以上二つの製法を説明した
が、どちらに於いても、ドレイン領域とゲートの重畳
は、トレンチ底部の極先端で重畳した方が、Ｃｒｓｓを
低減できる。
イズで、γトレンチを形成すると、絞り込みにより底部
の幅を狭めることができる。以上二つの製法を説明した
が、どちらに於いても、ドレイン領域とゲートの重畳
は、トレンチ底部の極先端で重畳した方が、Ｃｒｓｓを
低減できる。
【００６８】以上、本実施例を整理すると、以下のポイ
ントが重要である。
ントが重要である。
【００６９】：γトレンチの傾斜部分は、トレンチ内
部に向かって凸であり、トレンチ底部の幅を狭くするこ
とができる。特に図１０の点Ｓと点ｄの間を結ぶ点線よ
りも上に向かって凸の傾斜を設けることで、チャネル長
を長くできるので、短チャネル効果も抑制できる。
部に向かって凸であり、トレンチ底部の幅を狭くするこ
とができる。特に図１０の点Ｓと点ｄの間を結ぶ点線よ
りも上に向かって凸の傾斜を設けることで、チャネル長
を長くできるので、短チャネル効果も抑制できる。
【００７０】：チャネル層下端（Ｎ−層表面）の上下
近傍を実質８０度〜９０度にすることで、トレンチ深さ
にバラツキが発生しても、Ｃｇｄ＝Ｃｒｓｓのバラツキ
を抑えることができる。
近傍を実質８０度〜９０度にすることで、トレンチ深さ
にバラツキが発生しても、Ｃｇｄ＝Ｃｒｓｓのバラツキ
を抑えることができる。
【００７１】：Ｖ溝の如く、底部が点であると、電界
集中が発生するため、底部はある程度幅を持つ必要があ
る。つまり底部の幅の減縮率は、１０％から７５％の範
囲が好ましい。そして底部と側辺の交差部は、耐圧向上
のためにアールを描く必要がある。
集中が発生するため、底部はある程度幅を持つ必要があ
る。つまり底部の幅の減縮率は、１０％から７５％の範
囲が好ましい。そして底部と側辺の交差部は、耐圧向上
のためにアールを描く必要がある。
【００７２】
【発明の効果】以上に説明した通り、本発明によれば、
γトレンチ形状とすることで、Ｃｇｓ、Ｃｇｄの値を小
さくできる。そのためスイッチングスピードの向上が実
現できる。また開口部表面のサイズを変えることなくエ
ッチングできるので、セルピッチの増大を防止できる。
γトレンチ形状とすることで、Ｃｇｓ、Ｃｇｄの値を小
さくできる。そのためスイッチングスピードの向上が実
現できる。また開口部表面のサイズを変えることなくエ
ッチングできるので、セルピッチの増大を防止できる。
【００７３】また点Ｓと点ｄの直線よりも上に凸とした
ので、チャンネル長を長くでき、短チャンネル効果を防
止できる。
ので、チャンネル長を長くでき、短チャンネル効果を防
止できる。
【００７４】更には、トレンチを水平方向に切った時の
切断面の面積を、前記半導体表面に向かうにつれて増加
率が大きく、チャネル下端近傍で実質増加率を０にして
いるので、トレンチ深さに多少のバラツキがあっても、
Ｃｇｄのバラツキを抑えることができる。従ってＣｇｄ
のバラツキを小さくできる。また底部は、１０％から７
５％程度の縮小率とするため、底部の電界集中を防止で
き、トランジスタの破壊を防止することができる。
切断面の面積を、前記半導体表面に向かうにつれて増加
率が大きく、チャネル下端近傍で実質増加率を０にして
いるので、トレンチ深さに多少のバラツキがあっても、
Ｃｇｄのバラツキを抑えることができる。従ってＣｇｄ
のバラツキを小さくできる。また底部は、１０％から７
５％程度の縮小率とするため、底部の電界集中を防止で
き、トランジスタの破壊を防止することができる。
【図１】本発明の実施の形態を説明するための半導体装
置の平面図である。
置の平面図である。
【図２】本発明の実施の形態を説明するための半導体装
置の概略平面図である。
置の概略平面図である。
【図３】本発明の実施形態である半導体装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図４】本発明の実施形態である半導体装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図５】本発明の実施形態である半導体装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図６】本発明の実施形態である半導体装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図７】本発明の実施形態である半導体装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図８】本発明の実施形態である半導体装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図９】本発明の実施形態である半導体装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図１０】本発明の実施形態である半導体装置の製造方
法を説明する断面図である。
法を説明する断面図である。
【図１１】トレンチの構造を説明する図である。
【図１２】従来の半導体装置を説明する断面図である。
【図１３】トレンチの形成原理を説明する図である。
【図１４】Ｕ型トレンチとγトレンチの容量値を算出す
る図である。
る図である。
【図１５】図１４の実験結果を説明する図である。
【図１６】図１４の実験結果を説明する図である。
【図１７】異方性エッチングのみで実現したγトレンチ
の形状を説明する図である。
の形状を説明する図である。
【図１８】異方性エッチングのみで実現したγトレンチ
の形状を説明する図である。
の形状を説明する図である。
【図１９】異方性エッチングのみで実現したγトレンチ
の形状を説明する図である。
の形状を説明する図である。
【図２０】異方性エッチングのみで実現したγトレンチ
の形状を説明する図である。
の形状を説明する図である。
【図２１】異方性エッチングのみで実現したγトレンチ
の形状を説明する図である。
の形状を説明する図である。
【図２２】γ形状の時間依存性を説明する図である。
【図２３】γ形状の時間依存性を説明する図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 桑子 栄一郎 大阪府守口市京阪本通２丁目５番５号 三洋電機株式会社内 (56)参考文献 特開 昭59−8374（ＪＰ，Ａ) 特開 昭53−149771（ＪＰ，Ａ) 特開 平１−108762（ＪＰ，Ａ) 特開 平７−235590（ＪＰ，Ａ) 特公 昭51−32075（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/44 - 21/445 H01L 29/40 - 29/51
Claims (14)
- 【請求項１】 半導体層内にトレンチを有し、このトレ
ンチ内の表面にあるゲート酸化膜を介してゲートの導電
材料が埋め込まれ、前記ゲート酸化膜と前記半導体層の
界面をチャネルとした半導体装置に於いて、 前記トレンチの底部から半導体層表面に向かうトレンチ
の内面は、傾斜を有し、前記傾斜の接線と前記半導体層
表面でなる角度が、前記チャネル領域下端近傍から前記
半導体層表面に向かうに連れて常に小さくなることを特
徴とした半導体装置。 - 【請求項２】 半導体層内にエッチングによりトレンチ
を形成する半導体装置の製造方法に於いて、 側壁にデポ物を付着させて、縦方向のエッチングが強い
異方性エッチングを行い、 前記半導体層表面に向かうトレンチ内面の傾斜の接線と
前記半導体層表面でなる角度が、前記トレンチ周辺で成
るチャネル下端近傍より前記半導体層表面に向かうに連
れて常に小さくなる様な形状とすることを特徴とした半
導体装置の製造方法。 - 【請求項３】 前記トレンチを水平方向に切った時の切
断面の面積は、前記チャネル下端から前記半導体表面に
向かうにつれて増加率が大きく、前記チャネル下端の上
下近傍では実質増加率が０になる請求項２記載の半導体
装置の製造方法。 - 【請求項４】 前記トレンチの断面に於いて、開口部の
長さ（ＯＰ）、トレンチの深さＤ１および開口部の端部
から底部の端部を結ぶ傾斜の長さＤ２には、２×Ｄ２＋
ＢＴ２が２×Ｄ１＋ＯＰよりも小さい関係を有する請求
項２記載の半導体装置の製造方法。 - 【請求項５】 ドレイン領域となる一導電型の第１の層
と、前記第１の層上に形成され、前記第１の層よりも低
濃度の一導電型の第２の層およびこの第２の層上に形成
されたチャネル領域となる逆導電型の第３の層を有する
半導体基板と、 前記半導体基板表面に位置する第３の層から前記第２の
層に重畳する格子状のトレンチと、 前記トレンチ内の表面に形成された絶縁膜を介して埋め
込まれたゲートとなる導電材料と、 前記トレンチの開口部で囲まれた領域に対応する半導体
基板表面に形成された一導電型のソース領域とを有する
半導体装置に於いて、 前記トレンチの底部から半導体層表面に向かうトレンチ
の内面は、傾斜を有し、前記傾斜の接線と前記半導体層
表面でなる角度が、前記チャネル領域下端近傍から前記
半導体層表面に向かうに連れて常に小さくなることを特
徴とした半導体装置。 - 【請求項６】 前記トレンチを水平方向に切った時の切
断面の面積は、前記チャネル下端から前記半導体表面に
向かうにつれて増加率が大きく、前記チャネル下端の上
下近傍では実質増加率が０になる請求項５記載の半導体
装置。 - 【請求項７】 前記トレンチの断面に於いて、開口部の
長さ（ＯＰ）、トレンチの深さＤ１および開口部の端部
から底部の端部を結ぶ傾斜の長さＤ２には、２×Ｄ２＋
ＢＴ２が２×Ｄ１＋ＯＰよりも小さい関係を有する請求
項５記載の半導体装置。 - 【請求項８】 前記トレンチの底部は、前記第２の層の
表面近傍で重畳する請求項６または請求項７記載の半導
体装置。 - 【請求項９】 半導体基板内にトレンチを有し、この
トレンチ内の表面にある酸化膜を介してゲートの導電材
料が埋め込まれた縦型ＭＯＳの半導体装置に於いて、 前記トレンチの断面形状は、Ｄ２＜Ｄ１＋（ＯＰ−ＢＴ
２）／２ ＯＰ：開口部の長さ Ｄ１：トレンチの深さＤ１ Ｄ２：開口部の端部から底部の端部を結ぶ傾斜の長さ ＢＴ２：底部の長さ の関係を有し、前記トレンチ内部に向かって凸形状であ
ることを特徴とした半導体装置。 - 【請求項１０】 半導体層内にトレンチを有し、前記ト
レンチ内の表面に形成されたゲート絶縁膜を介してゲー
ト材料が埋め込まれ、前記トレンチ開口部の周囲にソー
ス領域（またはドレイン領域）が設けられ、前記トレン
チの底部近傍にはドレイン領域（またはソース領域）が
設けられた縦型ＭＯＳの半導体装置に於いて、 前記トレンチの傾斜は、前記ソース領域（またはドレイ
ン領域）の底部と前記トレンチとの交点（点Ｓ）と前記
ゲート絶縁膜と前記半導体層の界面で形成されるチャネ
ル下端（点Ｄ）とを結ぶ直線よりも上に凸形状であり、
前記チャネル下端の上下近傍では実質垂直に成ることを
特徴とした縦型ＭＯＳの半導体装置。 - 【請求項１１】 前記トレンチの底部は、所定の幅を有
する請求項１０記載の半導体装置。 - 【請求項１２】 前記縦型ＭＯＳは、パワーＭＯＳまた
はＩＧＢＴである請求項１１記載の半導体装置。 - 【請求項１３】 前記トレンチは、ＨＢｒを主ガスとし
て形成される請求項２または請求項３記載の半導体装置
の製造方法。 - 【請求項１４】 前記トレンチは、ＨＢｒを主ガスと
し、Ｈｅ、Ｏ２またはＮ２が混入され、エッチングレー
トが調整される請求項１３記載の半導体装置の製造方
法。
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| US7736976B2 (en) * | 2001-10-04 | 2010-06-15 | Vishay General Semiconductor Llc | Method for fabricating a power semiconductor device having a voltage sustaining layer with a terraced trench facilitating formation of floating islands |
| US6649477B2 (en) * | 2001-10-04 | 2003-11-18 | General Semiconductor, Inc. | Method for fabricating a power semiconductor device having a voltage sustaining layer with a terraced trench facilitating formation of floating islands |
| US20030073289A1 (en) * | 2001-10-11 | 2003-04-17 | Koninklijke Philips Electronics N.V. | Trench-gate semiconductor devices and their manufacture |
| WO2003046999A1 (en) * | 2001-11-30 | 2003-06-05 | Shindengen Electric Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP4320167B2 (ja) * | 2002-12-12 | 2009-08-26 | 忠弘 大見 | 半導体素子及びシリコン酸化窒化膜の製造方法 |
| JP3690407B2 (ja) * | 2003-07-31 | 2005-08-31 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| KR100607177B1 (ko) * | 2004-04-06 | 2006-08-01 | 삼성전자주식회사 | 비대칭 채널영역을 갖는 트랜지스터를 구비하는 반도체 소자 및 그 제조방법. |
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| JP2006190845A (ja) * | 2005-01-06 | 2006-07-20 | Sumitomo Precision Prod Co Ltd | シリコンエッチング方法及びエッチングシリコン体 |
| JP2007012977A (ja) * | 2005-07-01 | 2007-01-18 | Toshiba Corp | 半導体装置 |
| JP5017823B2 (ja) * | 2005-09-12 | 2012-09-05 | 富士電機株式会社 | 半導体素子の製造方法 |
| KR100771539B1 (ko) * | 2005-12-29 | 2007-10-31 | 주식회사 하이닉스반도체 | 리세스 게이트를 갖는 반도체 소자 및 그 제조방법 |
| JP2008078604A (ja) * | 2006-08-24 | 2008-04-03 | Rohm Co Ltd | Ｍｉｓ型電界効果トランジスタおよびその製造方法 |
| TW200905752A (en) * | 2007-07-18 | 2009-02-01 | Nanya Technology Corp | Semeconductor device with long channel and manufacturing method thereof |
| US8815744B2 (en) * | 2008-04-24 | 2014-08-26 | Fairchild Semiconductor Corporation | Technique for controlling trench profile in semiconductor structures |
| DE102009032854B4 (de) * | 2009-07-13 | 2015-07-23 | Texas Instruments Deutschland Gmbh | Verfahren zur Herstellung von Bipolartransistorstrukturen in einem Halbleiterprozess |
| US9653597B2 (en) | 2010-05-20 | 2017-05-16 | Infineon Technologies Americas Corp. | Method for fabricating a shallow and narrow trench FET and related structures |
| WO2011148985A1 (ja) * | 2010-05-26 | 2011-12-01 | 住友精密工業株式会社 | プラズマエッチング方法 |
| TWI492366B (zh) * | 2011-11-09 | 2015-07-11 | 帥群微電子股份有限公司 | 封閉型溝槽式功率半導體元件 |
| CN103247670B (zh) * | 2012-02-10 | 2016-05-25 | 帅群微电子股份有限公司 | 封闭型沟槽式功率半导体元件及其制造方法 |
| US8890242B2 (en) * | 2012-02-23 | 2014-11-18 | Super Group Semiconductor Co., Ltd. | Closed cell trenched power semiconductor structure |
| US8816431B2 (en) | 2012-03-09 | 2014-08-26 | Fairchild Semiconductor Corporation | Shielded gate MOSFET device with a funnel-shaped trench |
| CN103426916B (zh) * | 2012-05-14 | 2018-12-04 | 恩智浦美国有限公司 | 功率mosfet结构及方法 |
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| JP6475142B2 (ja) * | 2015-10-19 | 2019-02-27 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| DE102016108934B4 (de) * | 2016-05-13 | 2021-12-09 | Infineon Technologies Austria Ag | Halbleiterbauelemente und Verfahren zum Bilden von Halbleiterbauelementen |
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| US5183775A (en) * | 1990-01-23 | 1993-02-02 | Applied Materials, Inc. | Method for forming capacitor in trench of semiconductor wafer by implantation of trench surfaces with oxygen |
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| JPH07326741A (ja) * | 1994-05-31 | 1995-12-12 | Nippondenso Co Ltd | 半導体装置 |
| JPH08306914A (ja) * | 1995-04-27 | 1996-11-22 | Nippondenso Co Ltd | 半導体装置およびその製造方法 |
| JPH09172061A (ja) * | 1995-12-18 | 1997-06-30 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| WO1998012741A1 (en) * | 1996-09-18 | 1998-03-26 | Advanced Micro Devices, Inc. | Short channel non-self aligned vmos field effect transistor |
| US5899719A (en) * | 1997-02-14 | 1999-05-04 | United Semiconductor Corporation | Sub-micron MOSFET |
| JP3342412B2 (ja) * | 1997-08-08 | 2002-11-11 | 三洋電機株式会社 | 半導体装置およびその製造方法 |
| US6103635A (en) * | 1997-10-28 | 2000-08-15 | Fairchild Semiconductor Corp. | Trench forming process and integrated circuit device including a trench |
| US6074954A (en) * | 1998-08-31 | 2000-06-13 | Applied Materials, Inc | Process for control of the shape of the etch front in the etching of polysilicon |
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