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JP6475142B2 - 半導体装置とその製造方法 - Google Patents

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Description

本明細書が開示する技術は、半導体装置とその製造方法に関する。
特許文献１には、複数のトレンチ型のゲート電極を有する半導体装置が開示されている。各ゲート電極の上面は、層間絶縁膜（ここでは、ＢＰＳＧ膜（Boron Phospho Silicate Glass））によって覆われている。層間絶縁膜には、隣接する２つのトレンチの間の位置にコンタクトホールが設けられている。層間絶縁膜とコンタクトホールを覆うように、上部電極層が形成されている。上部電極層は、コンタクトホールの内部で半導体基板に接続されている。ゲート電極は、層間絶縁膜によって上部電極層から絶縁されている。
この半導体装置の製造工程では、トレンチ型のゲート電極が形成された後に、各ゲート電極の上面と半導体基板の上面を覆うように層間絶縁膜が形成される。その後に、層間絶縁膜にコンタクトホールが形成される。コンタクトホールを形成すると、層間絶縁膜の上面とコンタクトホールの底面の間に段差が形成される。次に、層間絶縁膜を熱処理することで層間絶縁膜を軟化させる。層間絶縁膜（ＢＰＳＧ膜）の軟化点が低いので、熱処理によって容易に層間絶縁膜を軟化させることができる。これによって、層間絶縁膜の表面が曲面化し、層間絶縁膜の端部の表面（すなわち、コンタクトホールの側面）がコンタクトホールの開口部を拡げるように傾斜する。このように層間絶縁膜の表面が曲面化することで、熱処理前に比べて層間絶縁膜の上面とコンタクトホールの底面の間の段差を平滑化することができる。その後、層間絶縁膜とコンタクトホールを覆うように上部電極層が形成される。上部電極層の表面には、層間絶縁膜とコンタクトホールの形状に沿って凹凸が形成される。熱処理によって層間絶縁膜の上面とコンタクトホールの底面の間の段差が平滑化されているので、上部電極層の表面の凹凸も平滑化される。
特開平７−２３５６７６号公報
特許文献１の半導体装置のように上部電極層の表面を平滑化することで、上部電極層に熱応力が生じ難くなる。その結果、上部電極層にクラック等が生じ難くなり、半導体装置の温度サイクルに対する耐久性が向上する。他方、特許文献１のように層間絶縁膜をＢＰＳＧ膜により構成し、表面が曲面化するように層間絶縁膜を変形させると、層間絶縁膜の厚みがその端部で薄くなる。変形時に層間絶縁膜の形状を正確に制御することが難しいため、層間絶縁膜の端部で層間絶縁膜の厚みが極端に薄くなる場合がある。その結果、ゲート電極と上部電極層の間で十分な絶縁耐圧を確保することができない場合がある。したがって、本明細書では、表面が平滑化された上部電極層を得ることが可能であり、かつ、層間絶縁膜の厚みを十分に確保することができる技術を提供する。
本明細書が開示する半導体装置の製造方法は、トレンチ形成工程と、ゲート絶縁膜形成工程と、ゲート電極形成工程と、層間絶縁膜形成工程と、熱処理工程と、上部電極層形成工程を有する。前記トレンチ形成工程では、半導体基板の上面に複数のトレンチを形成する。前記ゲート絶縁膜形成工程では、前記各トレンチ内にゲート絶縁膜を形成する。前記ゲート電極形成工程では、前記各トレンチ内に、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極を形成する。前記層間絶縁膜形成工程では、前記各ゲート電極の上面と前記半導体基板の上面を覆う第１絶縁層と、前記第１絶縁層上に配置されているとともに前記第１絶縁層よりも低い軟化点を有する第２絶縁層を備えており、隣接する２つの前記トレンチの間の位置にコンタクトホールが設けられている層間絶縁膜を形成する。前記熱処理工程では、前記第１絶縁層の軟化点より低いとともに前記第２絶縁層の軟化点より高い温度で前記層間絶縁膜を熱処理する。第２絶縁層は軟化して変形し、その表面が曲面化する。第２絶縁層端部の端部の表面が、コンタクトホールからトレンチの中心に向かうに従って上側に変位する向きに傾斜した状態が得られる。前記上部電極層形成工程では、前記層間絶縁膜と前記コンタクトホールを覆うように上部電極層を形成する。
なお、層間絶縁膜の端部とは、層間絶縁膜のうちのコンタクトホールに隣接する部分を意味する。また、軟化点は、絶縁層が外力によらず自重と表面張力により変形できる程度に軟化する温度を意味する。軟化点が、融点であってもよい。また、トレンチの中心は、トレンチの幅方向（トレンチを上から見たときのトレンチの短手方向）における中心を意味する。
この製造方法では、軟化点が高い第１絶縁層上に軟化点が低い第２絶縁層が積層されることで層間絶縁膜が形成される。熱処理工程では、温度が第１絶縁層の軟化点よりも低いので、第１絶縁層はほとんど変形しない。また、熱処理工程では、温度が第２絶縁層の軟化点よりも高いので、第２絶縁層が軟化する。その結果、第２絶縁層が変形して、第２絶縁層の端部の表面がコンタクトホールからトレンチの中心に向かうに従って上側に変位する向き（すなわち、コンタクトホールからトレンチの中心に向かうに従って第１絶縁層から離れる向き）に傾斜するとともに第２絶縁層の表面が曲面化する。これによって、層間絶縁膜の上面とコンタクトホールの底面の間の段差が、熱処理前に比べて平滑化される。このため、その後に上部電極層を形成すると、上部電極層の表面も平滑化される。また、上述したように、熱処理工程では、第１絶縁層がほとんど変形しないので、第１絶縁層の厚みはほとんど変化しない。このため、第２絶縁層が変形して部分的に厚みが薄くなったとしても、第１絶縁層によって層間絶縁膜全体としての厚みを十分に確保することができる。このため、この方法によれば、ゲート電極と上部電極層の間で高い絶縁耐圧を確保することができる。
また、本明細書は、新たな半導体装置を提供する。この半導体装置は、半導体基板と、複数のトレンチと、ゲート絶縁膜と、ゲート電極と、層間絶縁膜と、上部電極層を有している。前記複数のトレンチは、半導体基板の上面に設けられている。前記ゲート絶縁膜は、前記各トレンチ内に配置されている。前記ゲート電極は、前記各トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されている。前記層間絶縁膜は、前記各ゲート電極の上面と前記半導体基板の上面を覆う第１絶縁層と、前記第１絶縁層上に配置されているとともに前記第１絶縁層よりも低い軟化点を有する第２絶縁層を備えている。前記層間絶縁膜には、隣接する２つの前記トレンチの間の位置にコンタクトホールが設けられている。前記上部電極層は、前記層間絶縁膜と前記コンタクトホールを覆っている。前記第１絶縁層の上面が平坦である。前記第２絶縁層の表面が曲面であり、前記第２絶縁層の端部の表面が前記コンタクトホールから前記トレンチの中心に向かうに従って上側に変位する向きに傾斜している。
この半導体装置によると、表面が平滑化された上部電極層を得ることができるとともに層間絶縁膜の厚みを確保することができる。第２絶縁層の表面を曲面化する方法は特に限定されないが、第２絶縁層を軟化させて変形させる方法が好適である。
実施例１のＭＯＳＦＥＴ１０の縦断面図。 実施例１のＭＯＳＦＥＴ１０の製造方法の説明図。 実施例１のＭＯＳＦＥＴ１０の製造方法の説明図。 実施例１のＭＯＳＦＥＴ１０の製造方法の説明図。 実施例１のＭＯＳＦＥＴ１０の製造方法の説明図。 実施例１のＭＯＳＦＥＴ１０の製造方法の説明図。 実施例１のＭＯＳＦＥＴ１０の製造方法の説明図。 実施例１のＭＯＳＦＥＴ１０の製造方法の説明図。 実施例１のＭＯＳＦＥＴ１０の製造方法の説明図。 実施例１のＭＯＳＦＥＴ１０の製造方法の説明図。 実施例１のＭＯＳＦＥＴ１０の製造方法の説明図。 実施例１のＭＯＳＦＥＴ１０の製造方法の説明図。 第２絶縁層５２の曲面化処理をしない場合の製造方法の説明図。 実施例１のＭＯＳＦＥＴ１０の製造方法の説明図。 実施例１の変形例のＭＯＳＦＥＴの縦断面図。 実施例２のＭＯＳＦＥＴの縦断面図。 実施例２のＭＯＳＦＥＴの層間絶縁膜８０の拡大断面図。 実施例２のＭＯＳＦＥＴの製造方法の説明図。 実施例２のＭＯＳＦＥＴの製造方法の説明図。 実施例２のＭＯＳＦＥＴの製造方法の説明図。
図１に示す実施例１のＭＯＳＦＥＴ１０は、ＳｉＣ基板１２（炭化シリコン基板）を有している。ＳｉＣ基板１２の上面１２ａには、ソース電極８０が形成されている。ＳｉＣ基板１２の下面１２ｂには、ドレイン電極８４が形成されている。
ＳｉＣ基板１２の上面１２ａには、複数のトレンチ３４が形成されている。各トレンチ３４は、図１の紙面に対して垂直な方向に長く伸びている。なお、図１において、参照符号Ｃ１は、トレンチ３４の幅方向（図１の左右方向）における中心を示している。各トレンチ３４内には、ゲート絶縁膜３８と、ゲート電極４０が形成されている。ゲート絶縁膜３８は、トレンチ３４の内面を覆っている。ゲート電極４０は、トレンチ３４内に配置されている。ゲート電極４０は、ゲート絶縁膜３８によってＳｉＣ基板１２から絶縁されている。
ゲート電極４０の上面とＳｉＣ基板１２の上面１２ａは、層間絶縁膜５０によって覆われている。但し、隣接する２つのトレンチ３４の間の位置の層間絶縁膜５０にはコンタクトホール５４が形成されている。コンタクトホール５４内では、ＳｉＣ基板１２が層間絶縁膜５０に覆われていない。
層間絶縁膜５０は、第１絶縁層５１と第２絶縁層５２を有している。第１絶縁層５１がＳｉＣ基板１２側に配置されており、第２絶縁層５２が第１絶縁層５１上に積層されている。
第１絶縁層５１は、ゲート電極４０の上面とトレンチ３４に隣接する位置のＳｉＣ基板１２の上面１２ａを覆っている。第１絶縁層５１は、ＮＳＧ（Non-doped Silicate glass）によって構成されている。第１絶縁層５１は、位置によらず略一定の厚みを有している。第１絶縁層５１の上面は平坦な平面である。
第２絶縁層５２は、第１絶縁層５１上に配置されている。第２絶縁層５２は、ＴＥＯＳ（Tetraethyl Orthosilicate）、ＰＳＧ（Phospho Silicate Glass）、ＢＰＳＧ（Boron Phospho Silicate Glass）等によって構成されている。第２絶縁層５２の軟化点は、第１絶縁層５１の軟化点よりも低い温度である。第２絶縁層５２の厚みは、トレンチ３４の幅方向の中心Ｃ１の上部で厚く、コンタクトホール５４に近づくほど薄くなっている。第２絶縁層５２の上面は、上に凸となる曲面である。
上述したソース電極８０は、層間絶縁膜５０とコンタクトホール５４を覆っている。層間絶縁膜５０によって、ソース電極８０はゲート電極４０から絶縁されている。ソース電極８０は、コンタクトホール５４内でＳｉＣ基板１２の上面１２ａと接している。ソース電極８０は、ＳｉＣ基板１２に接触するコンタクト層８０ａ、コンタクト層８０ａ上に形成されている中間層８０ｂ、及び、中間層８０ｂ上に形成されている表面層８０ｃを有している。コンタクト層８０ａは、ＮｉＳｉ層（ニッケルシリサイド層）によって構成されている。中間層８０ｂは、主にＡｌＳｉ層（アルミニウムシリサイド層）によって構成されている。より詳細には、中間層８０ｂは、ごく薄いＴｉ層（チタン層）と、厚いＡｌＳｉ層の積層構造を有している。Ｔｉ層は、層間絶縁膜５０とコンタクト層８０ａに接している。ＡｌＳｉ層は、Ｔｉ層の表面の略全域を覆っている。表面層８０ｃは、主にＮｉ層（ニッケル層）によって構成されている。より詳細には、表面層８０ｃは、厚いＮｉ層と、ごく薄いＡｕ層（金層）の積層構造を有している。Ｎｉ層は、中間層８０ｂの表面の略全域を覆っている。Ａｕ層は、Ｎｉ層の表面の略全域を覆っている。
ＳｉＣ基板１２内には、ソース領域２２、ボディ領域２６、ドリフト領域２８及びドレイン領域３０が形成されている。
ソース領域２２は、ＳｉＣ基板１２中に複数個形成されている。各ソース領域２２は、ｎ型領域である。各ソース領域２２は、ＳｉＣ基板１２の上面１２ａに露出する範囲に形成されている。各ソース領域２２は、ソース電極８０（すなわち、コンタクト層８０ａ）に対してオーミック接触している。各ソース領域２２は、ゲート絶縁膜３８に接している。
ボディ領域２６は、ソース領域２２の側方及び下側に形成されており、ソース領域２２に接している。ボディ領域２６は、ｐ型領域であり、複数のコンタクト領域２６ａと、低濃度ボディ領域２６ｂを有している。各コンタクト領域２６ａのｐ型不純物濃度は、低濃度ボディ領域２６ｂのｐ型不純物濃度よりも高い。各コンタクト領域２６ａは、ソース領域２２の側方に形成されており、ＳｉＣ基板１２の上面１２ａに露出している。各コンタクト領域２６ａは、ソース電極８０（すなわち、コンタクト層８０ａ）に対してオーミック接触している。低濃度ボディ領域２６ｂは、ソース領域２２及びコンタクト領域２６ａの下側に形成されている。低濃度ボディ領域２６ｂは、ソース領域２２の下側でゲート絶縁膜３８に接している。
ドリフト領域２８は、低濃度にｎ型不純物を含むｎ型領域である。ドリフト領域２８のｎ型不純物濃度は、ソース領域２２のｎ型不純物濃度よりも低い。ドリフト領域２８は、低濃度ボディ領域２６ｂの下側に形成されている。ドリフト領域２８は、低濃度ボディ領域２６ｂの下端の位置から、トレンチ３４の底面よりも下側まで広がっている。ドリフト領域２８は、ボディ領域２６によってソース領域２２から分離されている。ドリフト領域２８は、低濃度ボディ領域２６ｂの下側でゲート絶縁膜３８に接している。
ドレイン領域３０は、ドリフト領域２８よりも高濃度にｎ型不純物を含むｎ型領域である。ドレイン領域３０は、ドリフト領域２８の下側に形成されており、ドリフト領域２８に接している。ドレイン領域３０は、ＳｉＣ基板１２の下面１２ｂに露出する範囲に形成されている。ドレイン領域３０は、ドレイン電極８４に対してオーミック接触している。
ＭＯＳＦＥＴ１０の使用時には、ドレイン電極８４に、ソース電極８０よりも高い電位が印加される。ゲート電極４０の電位は、制御回路によって制御される。ゲート電極４０に閾値以上の電位が印加されると、ゲート絶縁膜３８に隣接する範囲の低濃度ボディ領域２６ｂがｎ型に反転し、そこにチャネルが形成される。すると、ソース電極８０から、ソース領域２２、チャネル、ドリフト領域２８及びドレイン領域３０を経由して、ドレイン電極８４に向かって電子が流れる。すなわち、ＭＯＳＦＥＴ１０がオンする。ゲート電極４０の電位が閾値未満の電位に制御されると、チャネルが消失し、ＭＯＳＦＥＴ１０がオフする。
次に、ＭＯＳＦＥＴ１０の製造方法について説明する。ＭＯＳＦＥＴ１０は、全体が低濃度（ドリフト領域２８と略同じ濃度）のｎ型半導体によって構成されているＳｉＣ基板１２（加工前のＳｉＣ基板１２）から製造される。まず、イオン注入やエピタキシャル成長等によって、図２に示すように、ソース領域２２、コンタクト領域２６ａ及び低濃度ボディ領域２６ｂが形成される。
次に、図３に示すように、ＳｉＣ基板１２の上面１２ａに、複数のトレンチ３４が形成される。各トレンチ３４は、ソース領域２２と低濃度ボディ領域２６ｂを貫通してドリフト領域２８に達するように形成される。
次に、図４に示すように、トレンチ３４の内面を覆うようにゲート絶縁膜３８が形成される。次に、図４に示すように、内面がゲート絶縁膜３８に覆われたトレンチ３４の内部に、ゲート電極４０が形成される。
次に、図５に示すように、ＳｉＣ基板１２の上面１２ａとゲート電極４０の上面を覆うように第１絶縁層５１が形成される。第１絶縁層５１は、常圧ＣＶＤによってＮＳＧをＳｉＣ基板１２上とゲート電極４０上に成長させることによって形成される。第１絶縁層５１の厚みは略一定であり、第１絶縁層５１の上面は平坦な平面である。
次に、図６に示すように、第１絶縁層５１の上面に第２絶縁層５２が形成される。第２絶縁層５２は、常圧ＣＶＤによってＢＰＳＧを第１絶縁層５１上に成長させることによって形成される。この段階では、第２絶縁層５２の厚みは略一定であり、第２絶縁層５２の上面は平坦な平面である。
次に、図７に示すように、第２絶縁層５２上に、パターニングされたレジスト６０が形成される。レジスト６０は、第２絶縁層５２の上面全体にレジスト膜を形成し、露光処理等によってレジスト膜をパターニングすることで形成される。レジスト６０は、層間絶縁膜５０のうちのコンタクトホール５４を形成すべきでない範囲を覆い、コンタクトホール５４を形成すべき範囲を覆わないようにパターニングされる。すなわち、レジスト６０は、トレンチ３４の上部とその周辺を覆い、隣接する２つのトレンチ３４の間の範囲の中央部近傍を覆わないようにパターニングされる。
次に、図８に示すように、レジスト６０をマスクとして層間絶縁膜５０をエッチングすることによって、コンタクトホール５４が形成される。ここでは、ＲＩＥ等の異方性エッチングによって層間絶縁膜５０がエッチングされる。このため、この段階では、コンタクトホール５４の側面（すなわち、第１絶縁層５１の側面と第２絶縁層５２の側面）は、ＳｉＣ基板１２の上面１２ａに対して略垂直に伸びている。つまり、層間絶縁膜５０の上面とコンタクトホール５４の底面の間に、断面形状が折れ線状である段差が形成される。コンタクトホール５４が形成されたら、アッシング等によってレジスト６０が除去される。
次に、Ｎ２雰囲気中でＳｉＣ基板１２が熱処理される。ここでは、第１絶縁層５１の軟化点よりも低いとともに第２絶縁層５２の軟化点よりも高い温度にＳｉＣ基板１２が加熱される。ＳｉＣ基板１２と共に、第１絶縁層５１と第２絶縁層５２が加熱される。熱処理温度が第１絶縁層５１の軟化点よりも低いので、ここでは第１絶縁層５１は軟化せず、第１絶縁層５１の形状はほとんど変化しない。他方、熱処理温度が第２絶縁層５２の軟化点よりも高いので、ここでは第２絶縁層５２が軟化する。図９に示すように、軟化した第２絶縁層５２は、コンタクトホール５４側に流れ出ることなく、第１絶縁層５１上にとどまる。また、軟化した第２絶縁層５２の表面は、表面張力によって曲面化する。第２絶縁層５２の表面が曲面化すると、第２絶縁層５２の端部（コンタクトホール５４に最も近い部分）の表面が、コンタクトホール５４からトレンチ３４の中心に向かうに従って上側に変位する向き（すなわち、コンタクトホール５４からトレンチ３４の中心に向かうに従って第１絶縁層５１から離れる向き）に傾斜する。すなわち、第２絶縁層５２の端部の表面の傾斜角度θ１（より詳細には、ＳｉＣ基板１２の上面１２ａの垂線と第２絶縁層５２の端部の表面の間の角度）が増大する。つまり、熱処理前においては、第２絶縁層５２の端部の表面（つまり、側面）がＳｉＣ基板１２の上面１２ａの垂線に対して略平行であったので、その傾斜角度θ１は略０度であった。熱処理を行うことで、第２絶縁層５２の端部の表面が傾斜して、傾斜角度θ１が増大する。このように傾斜角度θ１が増大しながら第２絶縁層５２が曲面化することで、層間絶縁膜５０の上面とコンタクトホール５４の底面の間の段差が平滑化される。その後、温度を低下させると、第２絶縁層５２が曲面化した状態で硬化する。これによって、図９に示すように曲面化した第２絶縁層５２が得られる。
次に、図１０に示すように、層間絶縁膜５０とコンタクトホール５４を覆うようにＮｉ層８１ａが形成される。なお、Ｎｉ層８１ａに代えて、Ａｌ、ＴｉまたはＭｏ等の金属層を形成してもよい。次に、ＳｉＣ基板１２を熱処理することによって、Ｎｉ層８１ａとＳｉＣ基板１２の界面において、Ｎｉ層８１ａとＳｉＣ基板１２を反応させる。これによって、図１１に示すように、この界面においてＮｉ層８１ａがシリサイド化し、コンタクト層８０ａ（ニッケルシリサイド層）が形成される。なお、Ｎｉ層８１ａに代えて他の金属層（Ａｌ、Ｔｉ、Ｍｏ等）を形成した場合には、その金属層がシリサイド化したコンタクト層８０ａが形成される。コンタクト層８０ａが形成されたら、図１１に示すように、エッチングによって、コンタクトホール５４以外の箇所を覆っているＮｉ層８１ａ（またはＡｌ、Ｔｉ、Ｍｏ等の金属層）を除去し、その後、アニールする。
次に、スパッタリングによって、層間絶縁膜５０とコンタクト層８０ａを覆うようにＴｉ層とＡｌＳｉ層を順に成長させる。これによって、図１２に示すように中間層８０ｂが形成される。ここでは、表面温度が５００度以下となるように温度を調整しながらスパッタリングが実施される。なお、スパッタリングターゲットからＳｉＣ基板１２に向かって飛ぶ電極材料の粒子は、ＳｉＣ基板１２の上面１２ａに対して垂直な軌道で飛ぶ粒子だけでなく、ＳｉＣ基板１２の上面１２ａに対して斜めに飛ぶ粒子を多く含んでいる。本実施例では、第２絶縁層５２の端部の表面がコンタクトホールの開口の幅を広げるように傾斜しているため、上面１２ａに対して斜めに飛ぶ粒子もコンタクトホール５４内に進入し易い。このため、コンタクトホール５４内に効率的に中間層８０ｂ（すなわち、Ａｕ層及びＡｌＳｉ層）が成長する。このため、層間絶縁膜５０上とコンタクトホール５４内とに略均一な膜厚で中間層８０ｂが形成される。また、中間層８０ｂの表面には、層間絶縁膜５０とコンタクトホール５４の形状にならって凹凸が形成される。本実施例では、中間層８０ｂが形成される前に、層間絶縁膜５０の上面とコンタクトホール５４の底面の間の段差が平滑化されている。このため、中間層８０ｂの表面の凹凸も平滑化される。
なお、熱処理による第２絶縁層５２の曲面化（すなわち、層間絶縁膜５０の上面とコンタクトホール５４の底面の間の段差の平滑化）を行わずに中間層８０ｂを形成する場合には、図１３に示すように、中間層８０ｂの表面に大きい凹凸が形成される。特に、この場合には、コンタクトホール５４の開口の幅が狭いためにコンタクトホール５４内に中間層８０ｂが成長し難い。このため、コンタクトホール５４内では層間絶縁膜５０上よりも中間層８０ｂの厚みが薄くなる。その結果、図１３に示すように、中間層８０ｂの表面に大きい凹凸が形成される。図１２、１３を比較することで明らかなように、実施例１の方法によれば、中間層８０ｂの表面を平滑化することができる。
次に、無電解メッキによって、中間層８０ｂ上にＮｉ層とＡｕ層を成長させる。これによって、図１４に示すように、表面層８０ｃが形成される。中間層８０ｂの表面が平滑化されているので、表面層８０ｃの表面も平滑化される。その後、従来公知の方法によって下面１２ｂ側の構造（すなわち、ドレイン領域３０とドレイン電極８４）を形成することで、図１に示すＭＯＳＦＥＴ１０が完成する。
以上に説明したように、実施例１の方法によれば、表面が平滑化された中間層８０ｂ及び表面層８０ｃを得ることができる。このため、中間層８０ｂ及び表面層８０ｃ内に熱応力が発生し難く、ソース電極８０にクラックが生じ難い。したがって、ＭＯＳＦＥＴ１０の温度サイクルに対する耐久性を向上させることができる。また、実施例１の方法では、熱処理によって第２絶縁層５２を変形させるときに、第１絶縁層５１がほとんど変形しない。このため、ゲート電極４０の上部とその周辺に略一定の厚みを有する第１絶縁層５１が存在する。したがって、ゲート電極４０の近傍で層間絶縁膜５０が極端に薄くなることが無い。したがって、ゲート電極４０とソース電極８０の間で十分な絶縁耐圧を確保することができる。
また、実施例１の方法では、軟化した第２絶縁層５２が第１絶縁層５１の上面の縁よりも外側に流れ出ないので、軟化した第２絶縁層５２がコンタクトホール５４側に流入することが抑制される。軟化した第２絶縁層５２がコンタクトホール５４内に流入すると、コンタクトホール５４の幅が狭くなり、コンタクトホール５４で意図した導通特性が得られなくなる場合がある。これに対し、実施例１の方法では、軟化した第２絶縁層５２が第１絶縁層５１上にとどまるので、コンタクトホール５４の幅が狭くなることを抑制することができる。
なお、上述した実施例１では、第１絶縁層５１上の第２絶縁層５２の表面全体が曲面化された。しかしながら、図１５に示すように、第２絶縁層５２の表面に平坦な領域が残っていてもよい。軟化したときの第２絶縁層５２の粘度が高い場合には、図１５のように、第２絶縁層５２の端部の表面が曲面化する一方で、第２絶縁層５２の中央部の表面が平坦なまま残る場合がある。このような場合でも、熱処理後に第２絶縁層５２の端部の表面が傾斜する。したがって、第２絶縁層５２の軟化処理を行わない場合（例えば、図１３の場合）に比べて、中間層８０ｂ及び表面層８０ｃの表面を平滑化することができる。
図１６に示す実施例２の半導体装置では、第２絶縁層５２の形状が実施例１とは異なる。図１７は、実施例２の層間絶縁膜５０の拡大断面図を示している。実施例２では、第２絶縁層５２の中央部５５ａの表面が凸状に湾曲した曲面形状を有している一方で、第２絶縁層５２の端部５５ｂ（すなわち、コンタクトホール５４に隣接する部分）の表面が凹状に湾曲した曲面形状を有している。このため、端部５５ｂの表面の傾斜角度θ１が、実施例１（図９参照）よりも大きい。このため、実施例２の半導体装置では、コンタクトホール５４内に中間層８０ｂが厚く形成され易く、中間層８０ｂの表面が実施例１の半導体装置（図１参照）よりもさらに平滑化されている。このため、実施例２の半導体装置では、表面層８０ｃの表面が実施例１の半導体装置よりもさらに平滑化されている。実施例２のＭＯＳＦＥＴのその他の構成は、実施例１のＭＯＳＦＥＴ１０と等しい。
実施例２のＭＯＳＦＥＴ１０の製造方法について説明する。実施例２のＭＯＳＦＥＴ１０の製造方法では、図７に示す工程まで実施例１の製造方法と同様に実施される。次に、図１８に示すように、等方性エッチング（例えば、ＣＤＥ（Chemical Dry Etching）など）によって、レジスト６０の開口部内の第２絶縁層５２がエッチングされる。ここでは、レジスト６０の開口内で第１絶縁層５１が露出するまでエッチングを行う。等方性エッチングであるので、レジスト６０の裏側までエッチングが進行する。このため、第２絶縁層５２の側面がテーパ状に傾斜した形状となる。したがって、第２絶縁層５２の表層部の幅が、レジスト６０の幅よりも狭くなる。
次に、図１９に示すように、レジスト６０をマスクとして第１絶縁層５１がエッチングされる。これによって、コンタクトホール５４が形成される。ここでは、ＲＩＥ等の異方性エッチングによって第１絶縁層５１がエッチングされる。このエッチングは、ＳｉＣ基板１２の上面１２ａに対して略垂直方向に進行する。このため、ここでは、図１８で説明した等方性エッチングの範囲よりも狭い範囲で層間絶縁膜５０がエッチングされる。図１９に示すように、第１絶縁層５１の側面はＳｉＣ基板１２の上面１２ａに対して略垂直となる。他方、上述したように、第２絶縁層５２の側面はテーパ状に傾斜した形状（すなわち、コンタクトホール５４からトレンチ３４の中心Ｃ１に向かうに従って上側に変位する向きに傾斜した形状）となっている。コンタクトホール５４が形成されたら、アッシング等によってレジスト６０が除去される。
次に、Ｎ２雰囲気中でＳｉＣ基板１２が熱処理される。ここでは、第１絶縁層５１の軟化点よりも低いとともに第２絶縁層５２の軟化点よりも高い温度にＳｉＣ基板１２が加熱される。図２０に示すように、第１絶縁層５１は軟化しないので、第１絶縁層５１の形状はほとんど変化しない。第２絶縁層５２は軟化するので、第２絶縁層５２の表面が曲面化する。軟化前の第２絶縁層５２の側面がテーパ状に傾斜しているので、軟化後の第２絶縁層５２の端部の表面の傾斜角度（図１７の角度θ１）が極めて大きくなる。その結果、図１７に示すように、第２絶縁層５２の中央部５５ａの表面が凸状の曲面形状となる一方で、第２絶縁層５２の端部５５ｂの表面が凹状の曲面形状となる。その後、温度を低下させると、第２絶縁層５２が曲面化した状態で硬化する。
次に、ソース電極８０（すなわち、コンタクト層８０ａ、中間層８０ｂ及び表面層８０ｃ）が形成される。第２絶縁層５２の端部の表面の傾斜角度θ１が大きいので、コンタクトホール５４内に中間層８０ｂが成長しやすい。また、第２絶縁層５２の表面の曲面化によって、第２絶縁層５２の表面とコンタクトホール５４の底面の間の段差が平滑化されている。このため、中間層８０ｂも平滑化され、表面層８０ｃの表面も平滑化される。実施例２の方法によれば、中間層８０ｂの表面及び表面層８０ｃの表面を、実施例１よりもさらに平滑化することができる。また、この方法でも、第１絶縁層５１によって絶縁耐圧に必要な厚みを確実に確保することができる。
また、中間層８０ｂのＡｌＳｉ層を成長させる際には、ＳｉＣ基板１２の上面１２ａに成長するＡｌＳｉ層の結晶方位と第２絶縁層５２の表面に成長するＡｌＳｉ層の結晶方位が略等しい一方で、第１絶縁層５１の側面に成長するＡｌＳｉ層の結晶方位が上述した２つの結晶方位とは異なる。このため、中間層８０ｂ中にＡｌＳｉ層の結晶界面が形成される。実施例２のようにＳｉＣ基板１２の上面１２ａにＡｌＳｉ層が成長し易くなると、第１絶縁層５１の側面に成長するＡｌＳｉ層が少なくなり、その結果、中間層８０ｂ中に形成される結晶界面が少なくなる。このため、第２実施例では、第１実施例に比べて、中間層８０ｂの強度が向上する。
ソース電極８０を形成したら、従来公知の方法によって下面１２ｂ側の構造（すなわち、ドレイン領域３０とドレイン電極８４）を形成することで、図１６に示す実施例２のＭＯＳＦＥＴが完成する。
なお、上述した実施例２では、等方性エッチング工程において第１絶縁層５１が露出するまで第２絶縁層５２をエッチングした。しかしながら、第１絶縁層５１が露出しない段階で等方性エッチングを停止してもよい。例えば、等方性エッチングによって第２絶縁層の厚み方向中間部までエッチングし、その後に、異方性エッチングによって第２絶縁層と第１絶縁層を貫通するようにエッチングを行ってもよい。
また、上述した実施例では、レジスト６０をマスクとして第２絶縁層５２の等方性エッチング工程を行い、その後に同じレジスト６０をマスクとして第１絶縁層５１の異方性エッチング工程を行った。しかしながら、先のエッチング工程で広い範囲をエッチングし、後のエッチング工程で狭い範囲をエッチングすることができれば、その後に第２絶縁層５２を軟化させることで実施例２のように曲率が変化する曲面を有する第２絶縁層５２を形成することが可能である。したがって、各エッチング工程は自由に変更することができる。例えば、先のエッチング工程と後のエッチング工程で別のマスクを使用してもよい。また、先のエッチング工程と後のエッチング工程のそれぞれで、等方性エッチングを行うか異方性エッチングを行うかを適宜変更することができる。但し、実施例２の方法によれば、同一のレジスト６０をマスクとして用いることが可能であるので、効率的にＭＯＳＦＥＴを製造することができる。
また、上述した実施例１、２では、ＭＯＳＦＥＴについて説明したが、トレンチ型のゲート電極を有する他の半導体装置（例えば、ＩＧＢＴ等）に本明細書に開示の技術を適用してもよい。
また、上述した実施例１、２では、ＳｉＣ基板１２を有する半導体装置について説明したが、シリコン基板等の他の半導体基板を用いる半導体装置に本明細書に開示の技術を適用してもよい。但し、ＳｉＣ基板を有するパワー半導体装置では、ＳｉＣ基板のワイドバンドギャップによる高い耐電圧特性を利用して微細化が進められている。このため、ＳｉＣ基板を有する半導体装置では、層間絶縁膜に高い電界が加わり易い。このため、本明細書に開示の技術をＳｉＣ基板を有する半導体装置に適用するとより効果的である。
以下に、上述した実施例１、２の構成要素と請求項の構成要素との関係について説明する。実施例１、２の中間層８０ｂは、請求項の上部電極層の一例である。また、実施例１、２のソース電極８０全体を、請求項の上部電極層の一例と見ることもできる。
以上に説明した実施例の好適な構成を以下に列記する。なお、以下に列記する構成は、いずれも独立して有用なものである。
本明細書が開示する一例の製造方法では、層間絶縁膜を形成する工程が、第１絶縁層形成工程、第２絶縁層形成工程、エッチング工程及びコンタクトホール形成工程を有している。第１絶縁層形成工程では、各ゲート電極の上面と半導体基板の上面を覆うように第１絶縁層を形成する。第２絶縁層形成工程では、第１絶縁層上に第２絶縁層を形成する。エッチング工程では、隣接する２つのトレンチの間の位置で第２絶縁層をエッチングする。コンタクトホール形成工程では、前記エッチング工程で第２絶縁層をエッチングした範囲よりも狭い範囲で第１絶縁層をエッチングすることによってコンタクトホールを形成する。
この構成によれば、コンタクトホール形成工程の実施後に、コンタクトホールの開口部がコンタクトホールの底面よりも広くなる。この状態で熱処理工程を実施すると、第２絶縁層の端部の表面の傾斜角度が極めて大きくなる。その結果、第２絶縁層の端部の表面が、凹状に湾曲する曲面となる。第２絶縁層の中央部の表面は、凸状に湾曲する曲面となる。第２絶縁層がこのような形状であると、上部電極層を形成する際に、上部電極層の表面がより平滑化される。
本明細書が開示する一例の製造方法では、第２絶縁層をエッチングする工程では、マスクを介して第２絶縁層を等方性エッチングし、第１絶縁層をエッチングする工程では、前記マスクと同じマスクを介して第１絶縁層を異方性エッチングする。
このような構成によれば、同一のマスクを用いて２つのエッチング工程を実施できるので、効率的に半導体装置を製造することができる。
本明細書が開示する一例の半導体装置では、第２絶縁層の中央部の表面が凸状に湾曲する曲面であり、第２絶縁層の端部の表面が凹状に湾曲する曲面である。
この構成によれば、上部電極層の表面がより平滑化され易い。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０ ：ＭＯＳＦＥＴ
１２ ：ＳｉＣ基板
２２ ：ソース領域
２６ ：ボディ領域
２８ ：ドリフト領域
３０ ：ドレイン領域
３４ ：トレンチ
３８ ：ゲート絶縁膜
４０ ：ゲート電極
５０ ：層間絶縁膜
５１ ：第１絶縁層
５２ ：第２絶縁層
５４ ：コンタクトホール
８０ ：ソース電極
８０ａ ：コンタクト層
８０ｂ ：中間層
８０ｃ ：表面層
８４ ：ドレイン電極

Claims (3)

  1. 半導体装置の製造方法であって、
    半導体基板の上面に、複数のトレンチを形成する工程と、
    前記各トレンチ内に、ゲート絶縁膜を形成する工程と、
    前記各トレンチ内に、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極を形成する工程と、
    前記各ゲート電極の上面と前記半導体基板の上面を覆う第１絶縁層と、前記第１絶縁層上に配置されているとともに前記第１絶縁層よりも低い軟化点を有する第２絶縁層を備えており、隣接する２つの前記トレンチの間の位置にコンタクトホールが設けられている層間絶縁膜を形成する工程と、
    前記第１絶縁層の軟化点より低いとともに前記第２絶縁層の軟化点より高い温度で前記層間絶縁膜を熱処理することによって、前記第２絶縁層の端部の表面が前記コンタクトホールから前記トレンチの中心に向かう従って上側に変位する向きに傾斜しているように前記第２絶縁層の表面を曲面化する工程と、
    前記層間絶縁膜と前記コンタクトホールを覆うように上部電極層を形成する工程、
    を有し、
    前記層間絶縁膜を形成する工程が、
    前記各ゲート電極の前記上面と前記半導体基板の前記上面を覆うように前記第１絶縁層を形成する工程と、
    前記第１絶縁層上に前記第２絶縁層を形成する工程と、
    隣接する２つの前記トレンチの間の位置で前記第２絶縁層をエッチングする工程と、
    前記第２絶縁層をエッチングした範囲よりも狭い範囲で前記第１絶縁層をエッチングすることによって前記コンタクトホールを形成する工程、
    を有する製造方法。
  2. 前記第２絶縁層をエッチングする工程では、マスクを介して前記第２絶縁層を等方性エッチングし、
    前記第１絶縁層をエッチングする工程では、前記マスクを介して前記第１絶縁層を異方性エッチングする、
    請求項１の製造方法。
  3. 半導体装置であって、
    半導体基板と、
    半導体基板の上面に設けられている複数のトレンチと、
    前記各トレンチ内に配置されているゲート絶縁膜と、
    前記各トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極と、
    前記各ゲート電極の上面と前記半導体基板の上面を覆う第１絶縁層と、前記第１絶縁層上に配置されているとともに前記第１絶縁層よりも低い軟化点を有する第２絶縁層を備えており、隣接する２つの前記トレンチの間の位置にコンタクトホールが設けられている層間絶縁膜と、
    前記層間絶縁膜と前記コンタクトホールを覆っている上部電極層、
    を有し、
    前記第１絶縁層の上面が平坦であり、
    前記第２絶縁層の表面が曲面であり、前記第２絶縁層の端部の表面が前記コンタクトホールから前記トレンチの中心に向かうに従って上側に変位する向きに傾斜しており、
    前記第２絶縁層の中央部の表面が、凸状に湾曲する曲面であり、
    前記第２絶縁層の端部の表面が、凹状に湾曲する曲面である、
    半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11264462B2 (en) 2019-10-11 2022-03-01 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6560141B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
JP6560142B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
CN111819697B (zh) 2018-03-15 2024-05-03 三菱电机株式会社 半导体装置、电力变换装置
JP7047734B2 (ja) * 2018-12-06 2022-04-05 株式会社デンソー トレンチゲート型半導体装置の製造方法
CN109713041B (zh) * 2018-12-27 2022-05-24 四川立泰电子有限公司 一种适用于超结dmos器件的改良结构
JP7168094B2 (ja) * 2019-08-26 2022-11-09 株式会社デンソー 半導体装置とその製造方法
US11563101B2 (en) * 2020-07-07 2023-01-24 Wolfspeed, Inc. Power semiconductor devices having multilayer gate dielectric layers that include an etch stop/field control layer and methods of forming such devices
JPWO2023084939A1 (ja) * 2021-11-10 2023-05-19
WO2024014149A1 (ja) * 2022-07-15 2024-01-18 ローム株式会社 電子部品および電子モジュール

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2734344B2 (ja) * 1993-08-20 1998-03-30 株式会社デンソー 半導体装置の製造方法
JP3396553B2 (ja) * 1994-02-04 2003-04-14 三菱電機株式会社 半導体装置の製造方法及び半導体装置
JP3481287B2 (ja) * 1994-02-24 2003-12-22 三菱電機株式会社 半導体装置の製造方法
US5672907A (en) * 1995-03-22 1997-09-30 Nippon Steel Corporation Semiconductor device having character in BPSG film
US5973361A (en) * 1996-03-06 1999-10-26 Magepower Semiconductor Corporation DMOS transistors with diffusion merged body regions manufactured with reduced number of masks and enhanced ruggedness
JP3342412B2 (ja) * 1997-08-08 2002-11-11 三洋電機株式会社 半導体装置およびその製造方法
US6239017B1 (en) * 1998-09-18 2001-05-29 Industrial Technology Research Institute Dual damascene CMP process with BPSG reflowed contact hole
JP2003017595A (ja) * 2001-06-29 2003-01-17 Toshiba Corp 半導体装置
JP2005249895A (ja) * 2004-03-02 2005-09-15 Tdk Corp 石英光導波路及びその製造方法
US7105410B2 (en) * 2004-04-09 2006-09-12 Analog And Power Electronics Corp. Contact process and structure for a semiconductor device
JP2005327799A (ja) * 2004-05-12 2005-11-24 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2006140372A (ja) * 2004-11-15 2006-06-01 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP4450241B2 (ja) * 2007-03-20 2010-04-14 株式会社デンソー 炭化珪素半導体装置の製造方法
JP4600936B2 (ja) * 2007-06-20 2010-12-22 三菱電機株式会社 半導体装置およびその製造方法
JP2011171551A (ja) * 2010-02-19 2011-09-01 Toyota Motor Corp 半導体装置の製造方法
WO2011116524A1 (zh) * 2010-03-25 2011-09-29 香港商莫斯飞特半导体有限公司 具有低栅电阻的沟槽型半导体功率器件及其制备方法
JP5510309B2 (ja) * 2010-12-22 2014-06-04 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US8786010B2 (en) * 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
JP5884357B2 (ja) * 2011-09-22 2016-03-15 株式会社デンソー 炭化珪素半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11264462B2 (en) 2019-10-11 2022-03-01 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device

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