JP2002368220A - 半導体装置及びこれを用いた電源システム - Google Patents
半導体装置及びこれを用いた電源システムInfo
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- JP2002368220A JP2002368220A JP2001167560A JP2001167560A JP2002368220A JP 2002368220 A JP2002368220 A JP 2002368220A JP 2001167560 A JP2001167560 A JP 2001167560A JP 2001167560 A JP2001167560 A JP 2001167560A JP 2002368220 A JP2002368220 A JP 2002368220A
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Abstract
(57)【要約】
【課題】縦形パワーＭＯＳＦＥＴのオン抵抗と容量低減
とＤＣ／ＤＣ電源回路の効率向上。 【解決手段】半導体チップの第１面に形成されているシ
リコン溝上にゲート電極６，７，ゲート酸化膜５，ソー
ス領域４，チャネル拡散領域３を設け、ｎ型エピタキシ
ャル領域２をドレイン領域とする縦形のトレンチパワー
ＭＯＳＦＥＴにおいて、前記ゲート電極の最大幅（Ｌ
２）より前記チャネル拡散層で挟まれるゲート電極層領
域の最小幅（Ｌ３）を２０％以上狭くして低容量で低オ
ンのトレンチパワーＭＯＳＦＥＴを実現する。
とＤＣ／ＤＣ電源回路の効率向上。 【解決手段】半導体チップの第１面に形成されているシ
リコン溝上にゲート電極６，７，ゲート酸化膜５，ソー
ス領域４，チャネル拡散領域３を設け、ｎ型エピタキシ
ャル領域２をドレイン領域とする縦形のトレンチパワー
ＭＯＳＦＥＴにおいて、前記ゲート電極の最大幅（Ｌ
２）より前記チャネル拡散層で挟まれるゲート電極層領
域の最小幅（Ｌ３）を２０％以上狭くして低容量で低オ
ンのトレンチパワーＭＯＳＦＥＴを実現する。
Description
【０００１】
【発明の属する技術分野】本発明は高周波対応の電力用
半導体装置に関し、特に高周波対応のパワーＭＯＳＦＥ
Ｔの低オン抵抗化並びにこれを用いたシステムの高効率
化に関する。
半導体装置に関し、特に高周波対応のパワーＭＯＳＦＥ
Ｔの低オン抵抗化並びにこれを用いたシステムの高効率
化に関する。
【０００２】
【従来の技術】従来、パソコンやＶＲＭ等のＤＣ／ＤＣ
電源回路には低オン抵抗性に優れている縦形パワーＭＯ
ＳＦＥＴが主に使用されていたが、電源回路の高周波化
に伴い、電源効率向上のために従来から求められていた
パワーＭＯＳＦＥＴの低オン抵抗性のみならず、帰還容
量の低減も求められるようになってきた。例えば、Buck
型電源回路の場合には上側パワーＭＯＳＦＥＴのスイッ
チング損失を低減するため、帰還容量を低減する事が高
効率化に必要である。
電源回路には低オン抵抗性に優れている縦形パワーＭＯ
ＳＦＥＴが主に使用されていたが、電源回路の高周波化
に伴い、電源効率向上のために従来から求められていた
パワーＭＯＳＦＥＴの低オン抵抗性のみならず、帰還容
量の低減も求められるようになってきた。例えば、Buck
型電源回路の場合には上側パワーＭＯＳＦＥＴのスイッ
チング損失を低減するため、帰還容量を低減する事が高
効率化に必要である。
【０００３】トレンチゲートを有する縦型パワーＭＯＳ
ＦＥＴをオン抵抗を低減するには適しているものの帰還
容量は下げにくいという問題があった、これはゲート直
下の容量を低減するためには微細な加工が必要であるた
めである。
ＦＥＴをオン抵抗を低減するには適しているものの帰還
容量は下げにくいという問題があった、これはゲート直
下の容量を低減するためには微細な加工が必要であるた
めである。
【０００４】一方、前記ＤＣ／ＤＣ電源回路の効率を向
上するためにはパワーＭＯＳＦＥＴを駆動する周波数の
増加によりゲート抵抗の低減も必要となることからゲー
トに金属を使用したトレンチパワーＭＯＳＦＥＴも開
示。
上するためにはパワーＭＯＳＦＥＴを駆動する周波数の
増加によりゲート抵抗の低減も必要となることからゲー
トに金属を使用したトレンチパワーＭＯＳＦＥＴも開
示。
【０００５】
【発明が解決しようとする課題】ゲート抵抗を低減する
ために金属やシリサイドをゲート電極として使用する検
討は行われてきたがＤＣ／ＤＣ電源の効率を向上するた
めに特に帰還容量の低減も同時に達成する構造に関して
の検討は十分ではなかった。
ために金属やシリサイドをゲート電極として使用する検
討は行われてきたがＤＣ／ＤＣ電源の効率を向上するた
めに特に帰還容量の低減も同時に達成する構造に関して
の検討は十分ではなかった。
【０００６】また、ドレイン耐圧が３０Ｖ程度以下の従
来技術のパワートランジスタにおいて低抵抗基板の抵抗
を下げる検討は方法や実装方法は十分検討されていなか
った。さらにパワーＭＯＳＦＥＴの寄生ダイオード動作
を防止して電源回路等の効率を向上するための検討は十
分とはいえなかった。
来技術のパワートランジスタにおいて低抵抗基板の抵抗
を下げる検討は方法や実装方法は十分検討されていなか
った。さらにパワーＭＯＳＦＥＴの寄生ダイオード動作
を防止して電源回路等の効率を向上するための検討は十
分とはいえなかった。
【０００７】本発明の目的は、上記の問題を考慮してな
されたものであり、電力用半導体装置の帰還容量とオン
抵抗に関するものであり、本半導体装置が使用される回
路の効率を向上する方法を提供することにある。
されたものであり、電力用半導体装置の帰還容量とオン
抵抗に関するものであり、本半導体装置が使用される回
路の効率を向上する方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の概
要を簡単に列挙すると以下の通りである。 （１）ゲート電極の最大幅に比べ前記チャネル拡散層で
挟まれるゲート電極層領域の最小幅のほうが２０％以上
狭いトレンチゲート構造にする。 （２）ゲート電極部の少なくとも一部は金属層（または
金属化合物層）からなり、該金属または金属化合物層か
らなるゲート電極部の最大幅に比べ、チャネル拡散層で
挟まれるゲート電極層領域の最小幅のほうが２０％以上
狭いトレンチゲート構造にする。 （３）チャネル領域と接するゲート酸化膜部のゲート電
極側は８０％以上が多結晶シリコン層が境界となってい
るトレンチゲート構造にする。 （４）ゲート電極部の少なくとも一部が半導体主面のソ
ース領域の上面より上に突出している構造にする。 （５）ドレイン・ソース間耐圧が３０Ｖ以下の縦型パワ
ーＭＯＳＦＥＴ内蔵する半導体チップの厚さを６０μｍ
以下にする。 （６）ドレイン・ソース間耐圧が３０Ｖ以下の縦型パワ
ーＭＯＳＦＥＴにおいて、低抵抗ドレイン基板の少なく
とも一部の半導体チップを裏面からエッチングし、溝の
中に金属または金属化合物を入れ、前記低抵抗ドレイン
基板の実効的厚さを２０μｍ以下にする。 （７）トレンチ溝の間隔に対し、チャネル拡散層で挟ま
れるゲート電極層領域の幅の割合が小さいパワーＭＯＳ
ＦＥＴをＤＣ／ＤＣ電源回路の下アーム用（同期整流
用）素子として使用し、ゲート電極層領域の幅の割合が
大きいほうのパワーＭＯＳＦＥＴを電源回路の上アーム
用（スイッチ用）素子として使用する。
要を簡単に列挙すると以下の通りである。 （１）ゲート電極の最大幅に比べ前記チャネル拡散層で
挟まれるゲート電極層領域の最小幅のほうが２０％以上
狭いトレンチゲート構造にする。 （２）ゲート電極部の少なくとも一部は金属層（または
金属化合物層）からなり、該金属または金属化合物層か
らなるゲート電極部の最大幅に比べ、チャネル拡散層で
挟まれるゲート電極層領域の最小幅のほうが２０％以上
狭いトレンチゲート構造にする。 （３）チャネル領域と接するゲート酸化膜部のゲート電
極側は８０％以上が多結晶シリコン層が境界となってい
るトレンチゲート構造にする。 （４）ゲート電極部の少なくとも一部が半導体主面のソ
ース領域の上面より上に突出している構造にする。 （５）ドレイン・ソース間耐圧が３０Ｖ以下の縦型パワ
ーＭＯＳＦＥＴ内蔵する半導体チップの厚さを６０μｍ
以下にする。 （６）ドレイン・ソース間耐圧が３０Ｖ以下の縦型パワ
ーＭＯＳＦＥＴにおいて、低抵抗ドレイン基板の少なく
とも一部の半導体チップを裏面からエッチングし、溝の
中に金属または金属化合物を入れ、前記低抵抗ドレイン
基板の実効的厚さを２０μｍ以下にする。 （７）トレンチ溝の間隔に対し、チャネル拡散層で挟ま
れるゲート電極層領域の幅の割合が小さいパワーＭＯＳ
ＦＥＴをＤＣ／ＤＣ電源回路の下アーム用（同期整流
用）素子として使用し、ゲート電極層領域の幅の割合が
大きいほうのパワーＭＯＳＦＥＴを電源回路の上アーム
用（スイッチ用）素子として使用する。
【０００９】また、本発明のＤＣ／ＤＣコンバータの特
徴は以下の通りである。 （８）セルピッチの小さい方のパワーＭＯＳＦＥＴを電
源回路の下アーム用（同期整流用）素子として使用し、
セルピッチの大きい方のパワーＭＯＳＦＥＴをＤＣ／Ｄ
Ｃ電源回路の上アーム用（スイッチ用）素子として使用
する。 （９）縦型パワーＭＯＳＦＥＴを遮断するように駆動す
るｎチャネルMOSFETを前記縦型パワーＭＯＳＦＥＴと同
一チップ上に形成し、前記縦型パワーMOSFETをオンする
ためには前記半導体チップ内に形成してある外部ゲート
端子に電圧を印加することにより実現し、前記縦型パワ
ーＭＯＳＦＥＴをオフするためにはｎチャネルＭＯＳＦ
ＥＴをオンさせることにより実現する半導体装置をＤＣ
／ＤＣ電源回路に用いる。
徴は以下の通りである。 （８）セルピッチの小さい方のパワーＭＯＳＦＥＴを電
源回路の下アーム用（同期整流用）素子として使用し、
セルピッチの大きい方のパワーＭＯＳＦＥＴをＤＣ／Ｄ
Ｃ電源回路の上アーム用（スイッチ用）素子として使用
する。 （９）縦型パワーＭＯＳＦＥＴを遮断するように駆動す
るｎチャネルMOSFETを前記縦型パワーＭＯＳＦＥＴと同
一チップ上に形成し、前記縦型パワーMOSFETをオンする
ためには前記半導体チップ内に形成してある外部ゲート
端子に電圧を印加することにより実現し、前記縦型パワ
ーＭＯＳＦＥＴをオフするためにはｎチャネルＭＯＳＦ
ＥＴをオンさせることにより実現する半導体装置をＤＣ
／ＤＣ電源回路に用いる。
【００１０】このように本発明によれば、パワートラン
ジスタ等の電力用半導体装置を低損失，低容量化でき、
さらに寄生インピーダンスによる悪影響を低減できるた
め、本パワートランジスタを使用した電源回路の効率を
向上できる。
ジスタ等の電力用半導体装置を低損失，低容量化でき、
さらに寄生インピーダンスによる悪影響を低減できるた
め、本パワートランジスタを使用した電源回路の効率を
向上できる。
【００１１】
【発明の実施の形態】以下、本発明に係る電源装置につ
いて添付図面を参照しながら以下詳細に説明する。
いて添付図面を参照しながら以下詳細に説明する。
【００１２】＜実施例１＞図１は本実施例の断面図であ
る。低抵抗ｎ型半導体基板１の上方に形成してあるｎ型
エピタキシャル領域２上にシリコン溝が形成してあり、
シリコン溝上にゲート電極６，７が設けられ、シリコン
溝に沿ってゲート酸化膜５が設けられている。ここで、
ゲート電極６は多結晶シリコン層からなり、ゲート電極
７は金属または金属化合物であり、具体的な例としては
タングステンまたはタングステンシリサイドなどを使用
する。
る。低抵抗ｎ型半導体基板１の上方に形成してあるｎ型
エピタキシャル領域２上にシリコン溝が形成してあり、
シリコン溝上にゲート電極６，７が設けられ、シリコン
溝に沿ってゲート酸化膜５が設けられている。ここで、
ゲート電極６は多結晶シリコン層からなり、ゲート電極
７は金属または金属化合物であり、具体的な例としては
タングステンまたはタングステンシリサイドなどを使用
する。
【００１３】前記シリコン溝の外側で前記ゲート酸化膜
５と隣接する部分にはｎ型のソース領域４とｐ型のチャ
ネル拡散領域３とドレインとして働くｎ型エピタキシャ
ル領域２が設けてある。
５と隣接する部分にはｎ型のソース領域４とｐ型のチャ
ネル拡散領域３とドレインとして働くｎ型エピタキシャ
ル領域２が設けてある。
【００１４】符号１２は金属電極であり、１３の領域が
ドレインパッド(外部ドレイン端子)である。また、１４
は裏面電極で外部ソース端子として使用される。８，９
は絶縁膜であり、絶縁膜９はソースコンタクト領域のシ
リコンをソース領域４より深く掘るために使用したサイ
ドウォール用絶縁層である。また、１１，１０はチャネ
ル拡散領域３より低抵抗化するためにボロンを異なった
イオンエネルギーで打ち込まれた低抵抗ｐ型領域であ
る。この低抵抗拡散領域によりソース電極とチャネル拡
散層とのオーミック接続を確実に行い、さらに、ソース
領域４とチャネル拡散領域３とドレイン領域であるｎ型
エピタキシャル領域２で構成される寄生ｎｐｎトランジ
スタ動作を防止し破壊耐量を向上できる。
ドレインパッド(外部ドレイン端子)である。また、１４
は裏面電極で外部ソース端子として使用される。８，９
は絶縁膜であり、絶縁膜９はソースコンタクト領域のシ
リコンをソース領域４より深く掘るために使用したサイ
ドウォール用絶縁層である。また、１１，１０はチャネ
ル拡散領域３より低抵抗化するためにボロンを異なった
イオンエネルギーで打ち込まれた低抵抗ｐ型領域であ
る。この低抵抗拡散領域によりソース電極とチャネル拡
散層とのオーミック接続を確実に行い、さらに、ソース
領域４とチャネル拡散領域３とドレイン領域であるｎ型
エピタキシャル領域２で構成される寄生ｎｐｎトランジ
スタ動作を防止し破壊耐量を向上できる。
【００１５】本実施例ではシリコン溝の形状を下に行く
ほど狭くするようにシリコンエッチング条件を選んであ
る。また、本実施例の例では、Ｌ１が１μｍ、Ｌ２が
０.５μｍ、Ｌ３とＬ４が０.１μｍ である。従って、
ゲート電極６，７の最大幅（Ｌ２）に比べチャネル拡散
領域３で挟まれるゲート電極層領域の最小幅(Ｌ３)のほ
うが２０％以上狭いことである（本実施例では８０％狭
い）。このため、ＤＣ／ＤＣ電源の効率に強い影響を与
えるドレイン・ゲート間容量を低減できる。
ほど狭くするようにシリコンエッチング条件を選んであ
る。また、本実施例の例では、Ｌ１が１μｍ、Ｌ２が
０.５μｍ、Ｌ３とＬ４が０.１μｍ である。従って、
ゲート電極６，７の最大幅（Ｌ２）に比べチャネル拡散
領域３で挟まれるゲート電極層領域の最小幅(Ｌ３)のほ
うが２０％以上狭いことである（本実施例では８０％狭
い）。このため、ＤＣ／ＤＣ電源の効率に強い影響を与
えるドレイン・ゲート間容量を低減できる。
【００１６】本実施例の半導体装置ではトレンチゲート
のマスク寸法を微細にせずにドレイン・ゲート間容量に
影響を与える寸法Ｌ３を短くしている。また、ゲート電
極の一部に金属または金属化合物を設け０.５μｍ と幅
広く形成している。このため微細加工を使用せずにゲー
ト抵抗を低くし、ドレイン・ゲート間容量も低くでき
る。
のマスク寸法を微細にせずにドレイン・ゲート間容量に
影響を与える寸法Ｌ３を短くしている。また、ゲート電
極の一部に金属または金属化合物を設け０.５μｍ と幅
広く形成している。このため微細加工を使用せずにゲー
ト抵抗を低くし、ドレイン・ゲート間容量も低くでき
る。
【００１７】さらにゲート電極のボトムで電界強度が増
加し耐圧低下やゲート酸化膜の信頼性低下を回避するた
め、ボトムでのゲート酸化膜の厚さを部分的に２０％以
上厚くしている。さらに低抵抗ｐ型領域１０をチャネル
拡散領域３より深く形成し、トレンチのボトム近くまで
拡散するように形成している。
加し耐圧低下やゲート酸化膜の信頼性低下を回避するた
め、ボトムでのゲート酸化膜の厚さを部分的に２０％以
上厚くしている。さらに低抵抗ｐ型領域１０をチャネル
拡散領域３より深く形成し、トレンチのボトム近くまで
拡散するように形成している。
【００１８】また、更なる抵抗を低減する手段としてｎ
型基板１の厚さＺを薄くして半導体チップの厚さを６０
μｍ以下とする。これはパワーＭＯＳＦＥＴのドレイン
・ソース間耐圧仕様が３０Ｖ以下でオン抵抗仕様が３ｍ
Ω以下を目指す場合に有効である。この理由は、低抵抗
基板１はシリコンで２〜３ｍΩcm程度が現在限界である
ため、この抵抗性分を従来技術のパワー素子で使用され
ている場合の２００μｍ程度の厚いシリコンから６０μ
ｍ以下にしないとオン抵抗成分のバランスが悪いためで
ある。さらにＳｉＣ等の基板抵抗が下がりにくい基板を
用いた場合には、基板１の抵抗率がシリコンにくらべ３
〜５倍程度大きいため、このＳｉＣ基板を６０μｍ以下
にして効果がある仕様はオン抵抗の仕様が１０ｍΩ以下
の場合である。
型基板１の厚さＺを薄くして半導体チップの厚さを６０
μｍ以下とする。これはパワーＭＯＳＦＥＴのドレイン
・ソース間耐圧仕様が３０Ｖ以下でオン抵抗仕様が３ｍ
Ω以下を目指す場合に有効である。この理由は、低抵抗
基板１はシリコンで２〜３ｍΩcm程度が現在限界である
ため、この抵抗性分を従来技術のパワー素子で使用され
ている場合の２００μｍ程度の厚いシリコンから６０μ
ｍ以下にしないとオン抵抗成分のバランスが悪いためで
ある。さらにＳｉＣ等の基板抵抗が下がりにくい基板を
用いた場合には、基板１の抵抗率がシリコンにくらべ３
〜５倍程度大きいため、このＳｉＣ基板を６０μｍ以下
にして効果がある仕様はオン抵抗の仕様が１０ｍΩ以下
の場合である。
【００１９】＜実施例２＞図２は本実施例の半導体装置
の断面図である。図１の場合にはゲート電極層６が溝の
幅のわりに厚く形成してあった場合であったが、図２に
示した本実施例ではゲート電極層６を比較的薄くしたた
め、金属または金属化合物層である７の領域が一部シリ
コン溝の中に入っている。このため、本実施例ではゲー
ト抵抗が図１より下がる。その他は実施例１と同じであ
る。
の断面図である。図１の場合にはゲート電極層６が溝の
幅のわりに厚く形成してあった場合であったが、図２に
示した本実施例ではゲート電極層６を比較的薄くしたた
め、金属または金属化合物層である７の領域が一部シリ
コン溝の中に入っている。このため、本実施例ではゲー
ト抵抗が図１より下がる。その他は実施例１と同じであ
る。
【００２０】＜実施例３＞図３は本実施例の半導体装置
の断面図である。図３の場合にはシリコン溝の形状を表
面から下までほぼ同じ寸法としてあるが、金属または金
属化合物層７の領域はシリコンエッチング溝の外にシリ
コンエッチング溝より広い幅で形成してある。Ｌ３は
０.３μｍ であるのに対し、Ｌ２は０.５μｍ である。
すなわちゲート電極部の金属または金属化合物層の幅に
比べ、チャネル拡散層で挟まれるゲート電極層領域の幅
のほうが４０％狭くできる。
の断面図である。図３の場合にはシリコン溝の形状を表
面から下までほぼ同じ寸法としてあるが、金属または金
属化合物層７の領域はシリコンエッチング溝の外にシリ
コンエッチング溝より広い幅で形成してある。Ｌ３は
０.３μｍ であるのに対し、Ｌ２は０.５μｍ である。
すなわちゲート電極部の金属または金属化合物層の幅に
比べ、チャネル拡散層で挟まれるゲート電極層領域の幅
のほうが４０％狭くできる。
【００２１】従って、本実施例ではドレイン・ゲート間
容量の低減は実施例１ほどではないもののゲート抵抗の
低減とドレイン・ゲート間容量の低減が可能である。な
おボトムのゲート酸化膜を厚くすることがまた耐圧はボ
トムの曲率が改善されていたためゲートのボトムでのゲ
ート酸化膜厚さを厚くしなくてもドレイン・ソース間耐
圧は劣化しにくいという特徴がある。本構造でボトムの
ゲート酸化膜だけを厚くした場合にはドレイン・ゲート
間容量のさらなる低減が可能である。またドレイン・ソ
ース間やドレイン・ゲート間の耐圧や特性劣化を防止で
きる。その他は実施例１と同じである。
容量の低減は実施例１ほどではないもののゲート抵抗の
低減とドレイン・ゲート間容量の低減が可能である。な
おボトムのゲート酸化膜を厚くすることがまた耐圧はボ
トムの曲率が改善されていたためゲートのボトムでのゲ
ート酸化膜厚さを厚くしなくてもドレイン・ソース間耐
圧は劣化しにくいという特徴がある。本構造でボトムの
ゲート酸化膜だけを厚くした場合にはドレイン・ゲート
間容量のさらなる低減が可能である。またドレイン・ソ
ース間やドレイン・ゲート間の耐圧や特性劣化を防止で
きる。その他は実施例１と同じである。
【００２２】＜実施例４＞図４は本実施例の半導体装置
の断面図である。図４では多結晶シリコンからなるゲー
ト電極層６のエッチバック時間を長くし溝の中にだけ形
成し、さらに金属または金属化合物層であるゲート電極
層７はソース領域４の領域付近より深く埋め込まないよ
うにしてある。このため、ゲート抵抗の低減はやや犠牲
にするものの寸法Ｌ２は短くできるため、オン抵抗を低
減することができる。その他は実施例１と同じである。
の断面図である。図４では多結晶シリコンからなるゲー
ト電極層６のエッチバック時間を長くし溝の中にだけ形
成し、さらに金属または金属化合物層であるゲート電極
層７はソース領域４の領域付近より深く埋め込まないよ
うにしてある。このため、ゲート抵抗の低減はやや犠牲
にするものの寸法Ｌ２は短くできるため、オン抵抗を低
減することができる。その他は実施例１と同じである。
【００２３】＜実施例５＞図５は本実施例の半導体装置
の断面図である。図５の場合にはゲート電極層を全て金
属または金属化合物層７にしている。本実施例には、ゲ
ート抵抗は十分下がるという特徴がある。また本実施例
では低抵抗ｎ型半導体基板１の抵抗を下げる方法として
シリコンの溝を形成しその中に銅やアルミニューム等の
金属または金属化合物２０を埋め込んでいる。本実施例
ではシリコン厚さ低減が十分でない分を金属または金属
化合物２０を用いることにより低抵抗化を図っている。
本実施例では、実効的な半導体基板１の厚さＵ（金属ま
たは金属化合物２０が入り込まない部分の半導体基板１
の厚さ）を２０μｍ以下にすることも可能であり、Ｓｉ
Ｃ等の基板抵抗が下がりにくいパワートランジスタの基
板抵抗成分を低減する場合に有効である。
の断面図である。図５の場合にはゲート電極層を全て金
属または金属化合物層７にしている。本実施例には、ゲ
ート抵抗は十分下がるという特徴がある。また本実施例
では低抵抗ｎ型半導体基板１の抵抗を下げる方法として
シリコンの溝を形成しその中に銅やアルミニューム等の
金属または金属化合物２０を埋め込んでいる。本実施例
ではシリコン厚さ低減が十分でない分を金属または金属
化合物２０を用いることにより低抵抗化を図っている。
本実施例では、実効的な半導体基板１の厚さＵ（金属ま
たは金属化合物２０が入り込まない部分の半導体基板１
の厚さ）を２０μｍ以下にすることも可能であり、Ｓｉ
Ｃ等の基板抵抗が下がりにくいパワートランジスタの基
板抵抗成分を低減する場合に有効である。
【００２４】本実施例では細かいエッチング溝に金属ま
たは金属化合物２０を埋め込む図面になっているが、シ
リコンチップが割れにくいようにシリコンチップの一部
だけ（アクティブ領域直下）をエッチングし、実装時に
はんだ等の導電性接着剤または金属または金属化合物で
埋めても同様の効果が得られる。その他は実施例１と同
じである。
たは金属化合物２０を埋め込む図面になっているが、シ
リコンチップが割れにくいようにシリコンチップの一部
だけ（アクティブ領域直下）をエッチングし、実装時に
はんだ等の導電性接着剤または金属または金属化合物で
埋めても同様の効果が得られる。その他は実施例１と同
じである。
【００２５】＜実施例６＞図６は本実施例の電力用半導
体装置の回路図である。実施例１の電力用半導体装置は
上アーム用パワーＭＯＳＦＥＴ４０１チップまたは下ア
ーム用パワーＭＯＳＦＥＴ４０２チップまたは両方に使
用できる。本実施例の回路は非絶縁型ＤＣ／ＤＣ電源回
路であるＢｕｃｋ型電源回路である。４８Ｖ〜５Ｖ程度
の入力電圧Ｖｉｎを下げて５Ｖ〜０.５Ｖ の出力電圧Ｖ
ｏｕｔを得るための回路である。図６で、３１１はマイ
クロプロセッサ等の負荷、３０９はインダクタンス、３
１０はキャパシタである。符号４０１，４０２はパワー
ＭＯＳＦＥＴ１００，２００を内蔵した半導体チップで
あり、本実施例ではｎチャネルＭＯＳＦＥＴ１０３，２
０３とゲート保護用の多結晶シリコンダイオード１０
７，２０９も内蔵した場合を示してある。外部ドレイン
端子は５０１，５０５、外部ソース端子は５０２,５０
６、外部ゲート端子は５０９,５１０、パワーＭＯＳＦ
ＥＴ１００，２００を遮断するためには外部入力端子５
０３，５０７を設けてある。
体装置の回路図である。実施例１の電力用半導体装置は
上アーム用パワーＭＯＳＦＥＴ４０１チップまたは下ア
ーム用パワーＭＯＳＦＥＴ４０２チップまたは両方に使
用できる。本実施例の回路は非絶縁型ＤＣ／ＤＣ電源回
路であるＢｕｃｋ型電源回路である。４８Ｖ〜５Ｖ程度
の入力電圧Ｖｉｎを下げて５Ｖ〜０.５Ｖ の出力電圧Ｖ
ｏｕｔを得るための回路である。図６で、３１１はマイ
クロプロセッサ等の負荷、３０９はインダクタンス、３
１０はキャパシタである。符号４０１，４０２はパワー
ＭＯＳＦＥＴ１００，２００を内蔵した半導体チップで
あり、本実施例ではｎチャネルＭＯＳＦＥＴ１０３，２
０３とゲート保護用の多結晶シリコンダイオード１０
７，２０９も内蔵した場合を示してある。外部ドレイン
端子は５０１，５０５、外部ソース端子は５０２,５０
６、外部ゲート端子は５０９,５１０、パワーＭＯＳＦ
ＥＴ１００，２００を遮断するためには外部入力端子５
０３，５０７を設けてある。
【００２６】本実施例ではｎチャネルＭＯＳＦＥＴ２０
３とゲート保護用の多結晶シリコンダイオード１０７，
２０９も内蔵した場合を示す。符号４０３は制御ＩＣで
あり、３０３，３１４はパワーＭＯＳＦＥＴ１００をオ
ンさせるためのスイッチ、３１３はパワーＭＯＳＦＥＴ
１００をオフさせるためのスイッチである。また、符号
３１５，３１７はパワーＭＯＳＦＥＴ２００をオンさせ
るためのスイッチ、３１６はパワーＭＯＳＦＥＴ２００
をオフさせるためのスイッチ、３０７はパワーＭＯＳＦ
ＥＴのゲート電圧をＶｉｎ以上に制御するための昇圧回
路、３０２，３０１はブートストラップ回路用のダイオ
ードとキャパシタである。ここで、上アーム用パワーＭ
ＯＳＦＥＴ１００をオンするためにＶｉｎより高い電源
を使用できる場合には３０２,３０１,３０７は省くこと
ができる。符号５０９，５１８，５１１，５１２，５１
０は制御用ＩＣの外部端子である。
３とゲート保護用の多結晶シリコンダイオード１０７，
２０９も内蔵した場合を示す。符号４０３は制御ＩＣで
あり、３０３，３１４はパワーＭＯＳＦＥＴ１００をオ
ンさせるためのスイッチ、３１３はパワーＭＯＳＦＥＴ
１００をオフさせるためのスイッチである。また、符号
３１５，３１７はパワーＭＯＳＦＥＴ２００をオンさせ
るためのスイッチ、３１６はパワーＭＯＳＦＥＴ２００
をオフさせるためのスイッチ、３０７はパワーＭＯＳＦ
ＥＴのゲート電圧をＶｉｎ以上に制御するための昇圧回
路、３０２，３０１はブートストラップ回路用のダイオ
ードとキャパシタである。ここで、上アーム用パワーＭ
ＯＳＦＥＴ１００をオンするためにＶｉｎより高い電源
を使用できる場合には３０２,３０１,３０７は省くこと
ができる。符号５０９，５１８，５１１，５１２，５１
０は制御用ＩＣの外部端子である。
【００２７】上アーム用パワーＭＯＳＦＥＴ４０１チッ
プとして本発明の縦形パワーMOSFETを使用した場合には
帰還容量が小さくオン抵抗も低いため電源の効率が向上
できる。また下アーム用パワーＭＯＳＦＥＴ４０１チッ
プとして本発明の縦型パワーＭＯＳＦＥＴを使用した場
合には帰還容量が小さいため、ドレイン電圧が急激に増
加した場合(２００がオフのときに１００がオンしたと
き)にドレイン・ゲート間容量により結合している内部
ゲート端子の電圧が上昇し、パワーＭＯＳＦＥＴを外部
回路により遮断しようとしてもオンしてしまうというセ
ルフターンオン誤動作を防止し、損失を低減できる。
プとして本発明の縦形パワーMOSFETを使用した場合には
帰還容量が小さくオン抵抗も低いため電源の効率が向上
できる。また下アーム用パワーＭＯＳＦＥＴ４０１チッ
プとして本発明の縦型パワーＭＯＳＦＥＴを使用した場
合には帰還容量が小さいため、ドレイン電圧が急激に増
加した場合(２００がオフのときに１００がオンしたと
き)にドレイン・ゲート間容量により結合している内部
ゲート端子の電圧が上昇し、パワーＭＯＳＦＥＴを外部
回路により遮断しようとしてもオンしてしまうというセ
ルフターンオン誤動作を防止し、損失を低減できる。
【００２８】さらにｎチャネルＭＯＳＦＥＴ１０３，２
０３をパワーＭＯＳＦＥＴ１００，２００と同一チップ
上に内蔵した場合には寄生ゲートインピーダンスを低減
できるためゲートの駆動周波数が増加しても正確にパワ
ーＭＯＳＦＥＴ１００，200をオフ制御できる。このた
め出力電圧Ｖｏｕｔの安定化と負荷に流れる出力電流の
安定化が図れ、電源の効率が向上する。
０３をパワーＭＯＳＦＥＴ１００，２００と同一チップ
上に内蔵した場合には寄生ゲートインピーダンスを低減
できるためゲートの駆動周波数が増加しても正確にパワ
ーＭＯＳＦＥＴ１００，200をオフ制御できる。このた
め出力電圧Ｖｏｕｔの安定化と負荷に流れる出力電流の
安定化が図れ、電源の効率が向上する。
【００２９】なお、図６には示していないが、パワーＭ
ＯＳＦＥＴ１００，２００のゲートと、ｎチャネルＭＯ
ＳＦＥＴ１０３，２０３のドレインとの間、またはｎチ
ャネルＭＯＳＦＥＴ１０３，２０３のソースとパワーＭ
ＯＳＦＥＴ１００，２００のソースとの間に多結晶シリ
コンダイオードを接続させるとパワーＭＯＳＦＥＴのド
レイン・ボディ間が順バイアスされてもパワーＭＯＳＦ
ＥＴ１００，２００とｎチャネルＭＯＳＦＥＴ１０３，
２０３の間の寄生ｎｐｎトランジスタ動作を防止でき
る。
ＯＳＦＥＴ１００，２００のゲートと、ｎチャネルＭＯ
ＳＦＥＴ１０３，２０３のドレインとの間、またはｎチ
ャネルＭＯＳＦＥＴ１０３，２０３のソースとパワーＭ
ＯＳＦＥＴ１００，２００のソースとの間に多結晶シリ
コンダイオードを接続させるとパワーＭＯＳＦＥＴのド
レイン・ボディ間が順バイアスされてもパワーＭＯＳＦ
ＥＴ１００，２００とｎチャネルＭＯＳＦＥＴ１０３，
２０３の間の寄生ｎｐｎトランジスタ動作を防止でき
る。
【００３０】なお、本実施例のようなＤＣ／ＤＣ電源回
路ではパワーＭＯＳＦＥＴのトレンチ溝の間隔（図１の
Ｌ１）に対し、チャネル拡散層で挟まれるゲート電極層
領域の幅（図１のＬ３）の割合が小さいパワーＭＯＳＦ
ＥＴを電源回路の下アーム用（同期整流用）素子２００
として使用し、ゲート電極層領域の幅（図１のＬ３）の
割合が大きいほうのパワーＭＯＳＦＥＴを電源回路の上
アーム用(スイッチ用)素子１００として使用することに
より電源効率が向上する。これは、上アーム用素子はオ
ン抵抗もさることながら帰還容量とオン抵抗の積が低い
素子を使用することが高効率化には必要であり、下アー
ム用素子の場合には帰還容量が大きいためにセルフター
ンオンが生じては困るが容量よりもオン抵抗が低い事が
電源の高効率化に必要なためである。
路ではパワーＭＯＳＦＥＴのトレンチ溝の間隔（図１の
Ｌ１）に対し、チャネル拡散層で挟まれるゲート電極層
領域の幅（図１のＬ３）の割合が小さいパワーＭＯＳＦ
ＥＴを電源回路の下アーム用（同期整流用）素子２００
として使用し、ゲート電極層領域の幅（図１のＬ３）の
割合が大きいほうのパワーＭＯＳＦＥＴを電源回路の上
アーム用(スイッチ用)素子１００として使用することに
より電源効率が向上する。これは、上アーム用素子はオ
ン抵抗もさることながら帰還容量とオン抵抗の積が低い
素子を使用することが高効率化には必要であり、下アー
ム用素子の場合には帰還容量が大きいためにセルフター
ンオンが生じては困るが容量よりもオン抵抗が低い事が
電源の高効率化に必要なためである。
【００３１】同じ理由により、セルピッチ（図１のＬ
１）の小さい方のパワーＭＯＳＦＥＴを電源回路の下ア
ーム用（同期整流用）素子２００として使用し、セルピ
ッチの大きい方のパワーＭＯＳＦＥＴを電源回路の上ア
ーム用(スイッチ用)素子１００として使用することによ
り電源効率が向上する。
１）の小さい方のパワーＭＯＳＦＥＴを電源回路の下ア
ーム用（同期整流用）素子２００として使用し、セルピ
ッチの大きい方のパワーＭＯＳＦＥＴを電源回路の上ア
ーム用(スイッチ用)素子１００として使用することによ
り電源効率が向上する。
【００３２】また、下アーム用（同期整流用）素子２０
０は、金または白金などの重金属拡散または、電子線や
プロトンやヘリウムの照射によるライフタイム制御によ
り寄生ダイオードの損失を低減することが望ましい。
０は、金または白金などの重金属拡散または、電子線や
プロトンやヘリウムの照射によるライフタイム制御によ
り寄生ダイオードの損失を低減することが望ましい。
【００３３】以上、本発明を実施形態に基づき具体的に
説明したが本発明は前記実施形態に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更可能である
ことはいうまでもない。
説明したが本発明は前記実施形態に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更可能である
ことはいうまでもない。
【００３４】例えば、トランジスタはパワーＭＯＳＦＥ
Ｔに限定されるものではなく、接合型電界効果トランジ
スタやＳＩＴやＭＥＳＦＥＴでもよい。さらに、以上の
説明は主としてＤＣ／ＤＣ電源に適用した場合について
説明したが、それに限定されることなく、他の回路の電
源回路にも適用できる。
Ｔに限定されるものではなく、接合型電界効果トランジ
スタやＳＩＴやＭＥＳＦＥＴでもよい。さらに、以上の
説明は主としてＤＣ／ＤＣ電源に適用した場合について
説明したが、それに限定されることなく、他の回路の電
源回路にも適用できる。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
低容量で低オン抵抗なパワーMOSFETが実現できさらに、
ＤＣ／ＤＣ電源装置の効率向上に効果がある。
低容量で低オン抵抗なパワーMOSFETが実現できさらに、
ＤＣ／ＤＣ電源装置の効率向上に効果がある。
【図１】実施例１の半導体装置の断面図である。
【図２】実施例１の半導体装置の断面図である。
【図３】実施例１の電力用半導体装置の断面図である。
【図４】実施例２の電力用半導体装置の断面図である。
【図５】実施例３の実施形態を示す電力用半導体装置の
断面図である。
断面図である。
【図６】実施例４の電力用半導体装置の回路図である。
１…低抵抗ｎ型半導体基板、２…ｎ型エピタキシャル領
域、３…チャネル拡散領域、４…ソース領域、５…ゲー
ト酸化膜、６…ゲート電極層（多結晶シリコン層）、７
…ゲート電極層（金属または金属化合物）、１０，１１
…低抵抗ｐ型領域、１３…ドレインパッド、１４…裏面
電極。
域、３…チャネル拡散領域、４…ソース領域、５…ゲー
ト酸化膜、６…ゲート電極層（多結晶シリコン層）、７
…ゲート電極層（金属または金属化合物）、１０，１１
…低抵抗ｐ型領域、１３…ドレインパッド、１４…裏面
電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０２Ｍ 3/155 Ｔ 27/04 Ｈ０１Ｌ 27/04 Ｂ Ｈ０２Ｍ 3/155 Ｈ (72)発明者 岩崎 貴之 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 Ｆターム(参考） 5F038 AZ04 BB01 BB06 BG03 BH05 DF01 DF04 EZ20 5H730 AA14 AS01 AS19 BB13 BB57 DD04 DD15 EE08 EE10 ZZ15
Claims (16)
- 【請求項１】半導体チップの第１面に形成されているシ
リコン溝上にゲート電極が設けられ、前記シリコン溝に
沿ってゲート酸化膜が設けられ、 前記シリコン溝の外側で前記ゲート酸化膜に隣接して第
１導電型のソース領域と２導電型のチャネル拡散領域と
第１導電型のドレイン領域とが設けてあって、 前記ゲート電極の最大幅に比べ前記チャネル拡散層で挟
まれるゲート電極層領域の最小幅のほうが２０％以上狭
いことを特徴とする半導体装置。 - 【請求項２】半導体チップの第１面に形成されているシ
リコン溝上にゲート電極が設けられ、 前記シリコン溝に沿ってゲート酸化膜が設けられ、 前記シリコン溝の外側で前記ゲート酸化膜に隣接して第
１導電型のソース領域と２導電型のチャネル拡散領域と
第１導電型のドレイン領域とが設けてあり、 前記ゲート電極部の少なくとも一部は金属層または金属
化合物層からなり、該金属または金属化合物層からなる
ゲート電極部の最大幅に比べ、チャネル拡散層で挟まれ
るゲート電極層領域の最小幅のほうが２０％以上狭いこ
とを特徴とする半導体装置。 - 【請求項３】前記チャネル領域と接するゲート酸化膜部
のゲート電極側は８０％以上が多結晶シリコン層が境界
となっていることを特徴する請求項１または請求項２の
何れかに記載の半導体装置。 - 【請求項４】前記ゲート電極部の少なくとも一部が半導
体主面のソース領域の上面より上に突出していることを
特徴とする請求項１から請求項３までのいずれかに記載
の半導体装置。 - 【請求項５】ソースコンタクト部をソース拡散層の深さ
より深くシリコンエッチングし、前記チャネル拡散層と
ソース電極とのオーミックコンタクトを取り、コンタク
ト部直下にゲート酸化膜近傍のチャネル拡散層の濃度よ
り高濃度の低抵抗チャネル拡散層領域を形成したことを
特徴とする請求項１から請求項４までのいずれかに記載
の半導体装置。 - 【請求項６】前記チャネル拡散層より低抵抗チャネル拡
散層領域のほうが深く形成してあることを特徴とする請
求項１から請求項５までのいずれかに記載の半導体装
置。 - 【請求項７】前記トレンチ溝が前記ゲート電極層により
埋まっていることを特徴とする請求項１から請求項６ま
でのいずれかに記載の半導体装置。 - 【請求項８】トレンチの溝下部のゲート酸化膜の厚さが
チャネル拡散層が接するゲート酸化膜の厚さより２０％
以上厚いことを特徴とする請求項１から請求項７までの
いずれかに記載の半導体装置。 - 【請求項９】半導体チップの第１面にソース拡散層とゲ
ート電極とチャネル拡散層と形成し、前記第１面と対向
する第２面に低抵抗ドレイン基板と裏面電極とを設け、
ドレイン・ソース間耐圧が３０Ｖ以下の縦型パワーＭＯ
ＳＦＥＴを内蔵する半導体チップの厚さが６０μｍ以下
であることを特徴とする半導体装置。 - 【請求項１０】半導体チップの第１面にソース拡散層と
ゲート電極とチャネル拡散層とを形成し、前記第１面と
対向する第２面に低抵抗ドレイン基板と裏面電極とを設
け、ドレイン・ソース間耐圧が３０Ｖ以下の縦型パワー
ＭＯＳＦＥＴにおいて、 前記低抵抗ドレイン基板の少なくとも一部の半導体チッ
プを裏面からエッチングし、溝の中に金属または金属化
合物を入れ、前記低抵抗ドレイン基板の実効的厚さを２
０μｍ以下にしたことを特徴とする半導体装置。 - 【請求項１１】請求項１から請求項１０に記載の半導体
装置を使用したことを特徴とするＤＣ／ＤＣ電源回路。 - 【請求項１２】トレンチ溝の間隔に対し、チャネル拡散
層で挟まれるゲート電極層領域の幅の割合が小さいパワ
ーＭＯＳＦＥＴを電源回路の下アーム用素子として使用
し、ゲート電極層領域の幅の割合が大きいパワーＭＯＳ
ＦＥＴを電源回路の上アーム用素子として使用すること
を特徴とするＤＣ／ＤＣ電源回路。 - 【請求項１３】セルピッチの小さいパワーＭＯＳＦＥＴ
を電源回路の下アーム用素子として使用し、セルピッチ
の大きいパワーＭＯＳＦＥＴを電源回路の上アーム用素
子として使用することを特徴とするＤＣ／ＤＣ電源回
路。 - 【請求項１４】半導体チップの第１面にソース拡散層と
ゲート電極とチャネル拡散層とを形成し、前記第１面と
対向する第２面に低抵抗ドレイン基板１と裏面電極１４
を設けた縦型パワーＭＯＳＦＥＴと、 該縦型パワーＭＯＳＦＥＴを遮断するように駆動するｎ
チャネルＭＯＳＦＥＴを前記縦型パワーＭＯＳＦＥＴと
同一チップ上に形成し、 前記縦型パワーＭＯＳＦＥＴをオンするために、前記半
導体チップ内に形成してある外部ゲート端子に電圧を印
加し、 前記縦型パワーＭＯＳＦＥＴをオフするために、ｎチャ
ネルＭＯＳＦＥＴをオンさせる半導体装置を用いたＤＣ
／ＤＣ電源回路。 - 【請求項１５】前記縦型パワーＭＯＳＦＥＴのゲート電
極と前記ｎチャネルＭＯＳＦＥＴのドレインとの間に多
結晶シリコンダイオード接続した半導体チップを有する
ことを特徴とする請求項１４記載のＤＣ／ＤＣ電源回
路。 - 【請求項１６】請求項１から請求項８に記載の半導体装
置を用いたことを特徴とする請求項１１から請求項１５
のいずれかに記載のＤＣ／ＤＣ電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001167560A JP2002368220A (ja) | 2001-06-04 | 2001-06-04 | 半導体装置及びこれを用いた電源システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001167560A JP2002368220A (ja) | 2001-06-04 | 2001-06-04 | 半導体装置及びこれを用いた電源システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002368220A true JP2002368220A (ja) | 2002-12-20 |
Family
ID=19009929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001167560A Pending JP2002368220A (ja) | 2001-06-04 | 2001-06-04 | 半導体装置及びこれを用いた電源システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002368220A (ja) |
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