JP2003023150A - トレンチゲート型半導体装置及びその作製方法 - Google Patents
トレンチゲート型半導体装置及びその作製方法Info
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/025—Manufacture or treatment forming recessed gates, e.g. by using local oxidation
- H10D64/027—Manufacture or treatment forming recessed gates, e.g. by using local oxidation by etching at gate locations
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- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
(57)【要約】
【課題】 チャネルが反転し難くなることを改善するこ
とにより、短チャネル効果の抑制効果と、ゲート・ドレ
イン間の高耐圧特性とを維持しつつ、スイッチング特性
を良好にできるトレンチゲート型半導体装置提供する。 【解決手段】 本トレンチゲート型半導体装置は、Ｓｉ
基板１２に形成したトレンチ１４内にゲート絶縁膜１６
を介して埋め込んだゲート電極１８と、トレンチ１４の
側方のＳｉ基板１２表面領域に形成したソース／ドレイ
ン拡散層２０とを備えている。このトレンチゲート型半
導体装置では、トレンチ１４の側壁と底壁とでなす隅部
１４ａ、１４ｂがトレンチ１４内方に凹の凹曲面で形成
されている。
とにより、短チャネル効果の抑制効果と、ゲート・ドレ
イン間の高耐圧特性とを維持しつつ、スイッチング特性
を良好にできるトレンチゲート型半導体装置提供する。 【解決手段】 本トレンチゲート型半導体装置は、Ｓｉ
基板１２に形成したトレンチ１４内にゲート絶縁膜１６
を介して埋め込んだゲート電極１８と、トレンチ１４の
側方のＳｉ基板１２表面領域に形成したソース／ドレイ
ン拡散層２０とを備えている。このトレンチゲート型半
導体装置では、トレンチ１４の側壁と底壁とでなす隅部
１４ａ、１４ｂがトレンチ１４内方に凹の凹曲面で形成
されている。
Description
【０００１】
【発明の属する技術分野】本発明は、トレンチゲート型
半導体装置及びその作製方法に関し、更に詳細には、簡
素な構成の付加によってトランジスタ特性の向上を図る
ことができるトレンチゲート型半導体装置、及びこのよ
うなトレンチゲート型半導体装置の作製方法に関するも
のである。
半導体装置及びその作製方法に関し、更に詳細には、簡
素な構成の付加によってトランジスタ特性の向上を図る
ことができるトレンチゲート型半導体装置、及びこのよ
うなトレンチゲート型半導体装置の作製方法に関するも
のである。
【０００２】
【従来の技術】大量の情報を高速処理する半導体装置と
して、大容量のＤＲＡＭと高速ロジック集積回路を１チ
ップに埋め込んだＥｍｂ（Embeded）ＤＲＡＭが実用化
されている。しかし、年々、加速される半導体装置の微
細化の要求に応じて、ＥｍｂＤＲＡＭにも、以下に挙げ
るような様々な問題が顕在化してきている。
して、大容量のＤＲＡＭと高速ロジック集積回路を１チ
ップに埋め込んだＥｍｂ（Embeded）ＤＲＡＭが実用化
されている。しかし、年々、加速される半導体装置の微
細化の要求に応じて、ＥｍｂＤＲＡＭにも、以下に挙げ
るような様々な問題が顕在化してきている。
【０００３】（１）ＤＲＡＭメモリセルの縮小に抗して
トランジスタの高性能を維持するために、半導体装置を
形成する半導体基板の基板濃度が益々高くなってきてお
り、その結果、ＤＲＡＭ部の接合部の濃度変化も急峻に
なって来ている。このため、接合部に印加される電界
は、益々強くなっており、メガビット級のＤＲＡＭで
は、接合部のリークをｐｐｍオーダーに抑制することが
難しくなっている。その結果、従来、マージンを持って
制御可能であったＤＲＡＭのデータ保持特性（一般にTa
il特性と言う）を従来同様に維持することは、困難にな
っている。そして、このままでは、世代ごとにキャパシ
タ容量を増大させてゆく以外に、有効な対策が見当たら
ない状況になっている。
トランジスタの高性能を維持するために、半導体装置を
形成する半導体基板の基板濃度が益々高くなってきてお
り、その結果、ＤＲＡＭ部の接合部の濃度変化も急峻に
なって来ている。このため、接合部に印加される電界
は、益々強くなっており、メガビット級のＤＲＡＭで
は、接合部のリークをｐｐｍオーダーに抑制することが
難しくなっている。その結果、従来、マージンを持って
制御可能であったＤＲＡＭのデータ保持特性（一般にTa
il特性と言う）を従来同様に維持することは、困難にな
っている。そして、このままでは、世代ごとにキャパシ
タ容量を増大させてゆく以外に、有効な対策が見当たら
ない状況になっている。
【０００４】（２）ＤＲＡＭセルの縮小化に伴い、拡散
層の取り出しコンタクト（取り出し電極）と拡散層との
接触面積が狭くなり、世代ごとに約２倍の勢いでコンタ
クト抵抗が大きくなっている。０．１μｍ以降の世代で
は、コンタクト抵抗が、数キロオームにもなることが予
想され、メモリセル・トランジスタのオン抵抗に匹敵し
た抵抗値になると予想される。コンタクト抵抗が大きく
なると、コンタクト抵抗のばらつきが、メモリセル・ト
ランジスタのみならず、ＤＲＡＭの動作、特に高速動作
に大きく影響するので、ＤＲＡＭの製造過程で、コンタ
クトと拡散層との一層高い位置決め精度が要求される。
特に、高速動作が要求されるＤＲＡＭでは、その性能確
保上で位置決め精度の向上が問題となっている。
層の取り出しコンタクト（取り出し電極）と拡散層との
接触面積が狭くなり、世代ごとに約２倍の勢いでコンタ
クト抵抗が大きくなっている。０．１μｍ以降の世代で
は、コンタクト抵抗が、数キロオームにもなることが予
想され、メモリセル・トランジスタのオン抵抗に匹敵し
た抵抗値になると予想される。コンタクト抵抗が大きく
なると、コンタクト抵抗のばらつきが、メモリセル・ト
ランジスタのみならず、ＤＲＡＭの動作、特に高速動作
に大きく影響するので、ＤＲＡＭの製造過程で、コンタ
クトと拡散層との一層高い位置決め精度が要求される。
特に、高速動作が要求されるＤＲＡＭでは、その性能確
保上で位置決め精度の向上が問題となっている。
【０００５】（３）また、ＤＲＡＭセルの縮小化に伴
い、ワード線と、ワード線脇に形成する拡散層取り出し
コンタクトとの層間絶縁距離が、年々、縮小している。
例えば、ワード線と拡散層取り出しコンタクトとの間で
絶縁耐圧を確保するためには、メガビット級のＤＲＡＭ
では、ワード線と拡散層取り出しコンタクトとの層間絶
縁距離は、２０〜３０ｎｍが限界距離と言われているも
のの、ＤＲＡＭセルの面積縮小のトレンドがこのまま続
くと、０．１μｍ以降の世代では、ワード線と拡散層取
り出しコンタクトとの層間絶縁距離が２０〜３０ｎｍの
限界距離以下になる。
い、ワード線と、ワード線脇に形成する拡散層取り出し
コンタクトとの層間絶縁距離が、年々、縮小している。
例えば、ワード線と拡散層取り出しコンタクトとの間で
絶縁耐圧を確保するためには、メガビット級のＤＲＡＭ
では、ワード線と拡散層取り出しコンタクトとの層間絶
縁距離は、２０〜３０ｎｍが限界距離と言われているも
のの、ＤＲＡＭセルの面積縮小のトレンドがこのまま続
くと、０．１μｍ以降の世代では、ワード線と拡散層取
り出しコンタクトとの層間絶縁距離が２０〜３０ｎｍの
限界距離以下になる。
【０００６】（４）従来は、ＷＳｉ／ドープト・ポリシ
リコン・ポリサイド構造をＤＲＡＭのワード線に採用し
て、信号遅延の問題を緩和してきたが、近年のＤＲＡＭ
の微細化と共に、ワード線のアスペクト比が大きくな
り、またワード線の信号遅延を抑えるためにワード線の
配線構造を十分な低抵抗にすることが困難となって来て
いる。特に、高速動作が要求されるＥｍｂ・ＤＲＡＭな
どでは、このワード線遅延が、ＤＲＡＭのアクセスタイ
ムに影響する深刻な問題となっている。そこで、ゲート
電極（ワード線）の低抵抗化のために、サリサイド構造
の配線が実用化されている。しかし、サリサイド構造を
ＤＲＡＭセルのゲート電極（ワード線）に適用すると、
オフセットＳｉＯ２を使えなくなるので、ＤＲＡＭセル
縮小化の障害となる。また、データ保持特性を維持する
ために、ＤＲＡＭの拡散層にはサリサイドを形成しない
ようにするプロセスが必要になるなどの問題があって、
現状では、ゲート電極にサリサイド構造を採用すること
は難しい。
リコン・ポリサイド構造をＤＲＡＭのワード線に採用し
て、信号遅延の問題を緩和してきたが、近年のＤＲＡＭ
の微細化と共に、ワード線のアスペクト比が大きくな
り、またワード線の信号遅延を抑えるためにワード線の
配線構造を十分な低抵抗にすることが困難となって来て
いる。特に、高速動作が要求されるＥｍｂ・ＤＲＡＭな
どでは、このワード線遅延が、ＤＲＡＭのアクセスタイ
ムに影響する深刻な問題となっている。そこで、ゲート
電極（ワード線）の低抵抗化のために、サリサイド構造
の配線が実用化されている。しかし、サリサイド構造を
ＤＲＡＭセルのゲート電極（ワード線）に適用すると、
オフセットＳｉＯ２を使えなくなるので、ＤＲＡＭセル
縮小化の障害となる。また、データ保持特性を維持する
ために、ＤＲＡＭの拡散層にはサリサイドを形成しない
ようにするプロセスが必要になるなどの問題があって、
現状では、ゲート電極にサリサイド構造を採用すること
は難しい。
【０００７】（５）また、ＤＲＡＭの縮小化と共に、Ｄ
ＲＡＭの記憶ノードコンタクトの形成に際して、余裕の
無い開口を設けることが必須になり、しかも、拡散層コ
ンタクトと同様に、コンタクト開口とワード線との距離
が絶縁耐圧限界ぎりぎりの距離になっている。その結
果、コンタクト径が小さくなるので、小さいコンタクト
径で抵抗増大を効率的に抑制する技術が必要となってい
る。
ＲＡＭの記憶ノードコンタクトの形成に際して、余裕の
無い開口を設けることが必須になり、しかも、拡散層コ
ンタクトと同様に、コンタクト開口とワード線との距離
が絶縁耐圧限界ぎりぎりの距離になっている。その結
果、コンタクト径が小さくなるので、小さいコンタクト
径で抵抗増大を効率的に抑制する技術が必要となってい
る。
【０００８】（６）一方、ロジック部のトランジスタ性
能向上も目覚ましく、特にＰチャネル・トランジスタの
オフ・リークを抑制するためにボロンイオンをイオン注
入したＰ+ゲート電極が一般に用いられるようになって
きた。ところで、Ｐ+ゲート電極には、熱処理によるＰ+
ゲート電極の活性化に際し、不純物のボロンが基板側に
拡散してしまう、いわゆる「突き抜け」という問題が伴
う。そのために、Ｐチャネル・トランジスタの特性ばら
つきやゲート電極の空乏化、ゲート絶縁性の悪化といっ
た深刻な問題を引き起こしている。また、ＤＲＡＭの拡
散層コンタクトに広く用いられている、ドープトポリシ
リコンは、熱処理による活性化が不可欠な材料であり、
混載する際の整合性には注意を要する。
能向上も目覚ましく、特にＰチャネル・トランジスタの
オフ・リークを抑制するためにボロンイオンをイオン注
入したＰ+ゲート電極が一般に用いられるようになって
きた。ところで、Ｐ+ゲート電極には、熱処理によるＰ+
ゲート電極の活性化に際し、不純物のボロンが基板側に
拡散してしまう、いわゆる「突き抜け」という問題が伴
う。そのために、Ｐチャネル・トランジスタの特性ばら
つきやゲート電極の空乏化、ゲート絶縁性の悪化といっ
た深刻な問題を引き起こしている。また、ＤＲＡＭの拡
散層コンタクトに広く用いられている、ドープトポリシ
リコンは、熱処理による活性化が不可欠な材料であり、
混載する際の整合性には注意を要する。
【０００９】今後の０．１μｍ世代以降では、更なるゲ
ート酸化膜の薄膜化が必要になると共に、上述したよう
に、現在の０．１８μｍ世代では何とか許容できている
技術も適用できなくなるおそれがある。従って、チップ
の性能向上トレンドを維持するためには、Ｅｍｂ・ＤＲ
ＡＭ構造自体の抜本的な改善が必要になると予想され
る。
ート酸化膜の薄膜化が必要になると共に、上述したよう
に、現在の０．１８μｍ世代では何とか許容できている
技術も適用できなくなるおそれがある。従って、チップ
の性能向上トレンドを維持するためには、Ｅｍｂ・ＤＲ
ＡＭ構造自体の抜本的な改善が必要になると予想され
る。
【００１０】そこで、０．１μｍ以降のＥｍｂ・ＤＲＡ
Ｍで顕在化すると予想される、前述の６つの問題を全て
解決し、しかもチップ性能向上のトレンドを維持できる
素子構造として、ＤＲＡＭ部のワード線を基板に形成し
た「トレンチ」に埋め込んでしまうトレンチゲート型Ｍ
ＯＳトランジスタ、つまり、Trench Access Transistor
（ＴＡＴ）を用いたＤＲＡＭセルが提案されている。
Ｍで顕在化すると予想される、前述の６つの問題を全て
解決し、しかもチップ性能向上のトレンドを維持できる
素子構造として、ＤＲＡＭ部のワード線を基板に形成し
た「トレンチ」に埋め込んでしまうトレンチゲート型Ｍ
ＯＳトランジスタ、つまり、Trench Access Transistor
（ＴＡＴ）を用いたＤＲＡＭセルが提案されている。
【００１１】ここで、図５を参照し、従来のトレンチゲ
ート型ＭＯＳトランジスタ（ＭＯＳＦＥＴ）を含む半導
体装置の一例として、ＤＲＡＭメモリ部とロジック部と
を混載したＥｍｂ・ＤＲＡＭであって、ＤＲＡＭメモリ
部がＴＡＴ・ＤＲＡＭセルで構成されている例を説明す
る。図５は、ＴＡＴ・ＤＲＡＭセルのトランジスタ部の
構成を示す断面図である。尚、半導体装置のロジック部
は、本発明と直接的な関係がないので、図５の図示及び
説明を省略している。ＴＡＴ・ＤＲＡＭセルのトランジ
スタ部１０は、Ｎチャネルトランジスタであって、図５
に示すように、半導体基板、例えばＳｉ基板１２に形成
したトレンチ１４内にゲート絶縁膜１６を介して埋め込
んだゲート電極１８と、トレンチ１４の側方の基板上層
に形成した拡散層２０と、拡散層２０に接続された拡散
層取り出し電極２２とを備えている。
ート型ＭＯＳトランジスタ（ＭＯＳＦＥＴ）を含む半導
体装置の一例として、ＤＲＡＭメモリ部とロジック部と
を混載したＥｍｂ・ＤＲＡＭであって、ＤＲＡＭメモリ
部がＴＡＴ・ＤＲＡＭセルで構成されている例を説明す
る。図５は、ＴＡＴ・ＤＲＡＭセルのトランジスタ部の
構成を示す断面図である。尚、半導体装置のロジック部
は、本発明と直接的な関係がないので、図５の図示及び
説明を省略している。ＴＡＴ・ＤＲＡＭセルのトランジ
スタ部１０は、Ｎチャネルトランジスタであって、図５
に示すように、半導体基板、例えばＳｉ基板１２に形成
したトレンチ１４内にゲート絶縁膜１６を介して埋め込
んだゲート電極１８と、トレンチ１４の側方の基板上層
に形成した拡散層２０と、拡散層２０に接続された拡散
層取り出し電極２２とを備えている。
【００１２】更に、図５を参照して、ＴＡＴ・ＤＲＡＭ
セル１０の構成を説明する。図５に示すように、Ｓｉ基
板１２には、素子分離領域２４が、例えばＳＴＩ（Shal
low Trench Isolation）技術によって、例えば０．１μ
ｍ〜０．２μｍ程度の深さで形成されている。Ｓｉ基板
１２及び素子分離領域２４には、トレンチ１４が例えば
５０ｎｍ〜１００ｎｍ程度の深さで形成され、トレンチ
１４内にはゲート絶縁膜１６を介してワード線（ゲート
電極）１８が形成されている。
セル１０の構成を説明する。図５に示すように、Ｓｉ基
板１２には、素子分離領域２４が、例えばＳＴＩ（Shal
low Trench Isolation）技術によって、例えば０．１μ
ｍ〜０．２μｍ程度の深さで形成されている。Ｓｉ基板
１２及び素子分離領域２４には、トレンチ１４が例えば
５０ｎｍ〜１００ｎｍ程度の深さで形成され、トレンチ
１４内にはゲート絶縁膜１６を介してワード線（ゲート
電極）１８が形成されている。
【００１３】２個の素子分離領域２４の間の領域、つま
りトランジスタ形成領域には、Ｐウエル２６が設けら
れ、Ｐウエル２６とトレンチ１４との間のＳｉ基板１２
の領域には、高濃度のチャネル拡散層２８が形成されて
いる。一方、トレンチ１４の両側及び上部の半導体基板
領域は、殆ど、基板濃度であって、極めて低濃度となっ
ている。
りトランジスタ形成領域には、Ｐウエル２６が設けら
れ、Ｐウエル２６とトレンチ１４との間のＳｉ基板１２
の領域には、高濃度のチャネル拡散層２８が形成されて
いる。一方、トレンチ１４の両側及び上部の半導体基板
領域は、殆ど、基板濃度であって、極めて低濃度となっ
ている。
【００１４】また、ワード線（ゲート電極）１８は、そ
の表面がトレンチ１４上部のＳｉ基板１２表面より少な
くとも３０ｎｍ以上５０ｎｍ以下、好ましくは４０ｎｍ
以上５０ｎｍ以下、下方の位置にあるように形成されて
いて、後述の拡散層取り出し電極２２との耐圧が確保さ
れている。図５中、１８ａは、タングステン／窒化タン
グステン層又はコバルト／コバルトシリサイド層を示
す。
の表面がトレンチ１４上部のＳｉ基板１２表面より少な
くとも３０ｎｍ以上５０ｎｍ以下、好ましくは４０ｎｍ
以上５０ｎｍ以下、下方の位置にあるように形成されて
いて、後述の拡散層取り出し電極２２との耐圧が確保さ
れている。図５中、１８ａは、タングステン／窒化タン
グステン層又はコバルト／コバルトシリサイド層を示
す。
【００１５】また、トレンチ１４上部の半導体基板領域
には、ソース／ドレイン拡散層２０が形成されている。
Ｓｉ基板１２との電界強度を緩和させることが望ましい
ので、拡散層２０と共に、拡散層２０との接合部の半導
体基板領域が低濃度に設定され、低電界強度の接合が形
成されている。
には、ソース／ドレイン拡散層２０が形成されている。
Ｓｉ基板１２との電界強度を緩和させることが望ましい
ので、拡散層２０と共に、拡散層２０との接合部の半導
体基板領域が低濃度に設定され、低電界強度の接合が形
成されている。
【００１６】拡散層２０下のＳｉ基板１２は殆どイオン
注入されていない領域であり、非常に薄い濃度とされて
いる。これにより、本例のＮ−Ｐジャンクションは、超
Graded Junctionとなる。この超Graded Junctionは、逆
バイアス時の電界を緩和し、これにより、メガビット級
のＤＲＡＭで僅かｐｐｍオーダーの不良ビットに起き
る、通常よりも２桁程度も悪いジャンクションリークを
抑制することができる。この不良ビットのデータ保持特
性が、ＤＲＡＭのチップ性能を支配しており、今後のＤ
ＲＡＭでデータ保持特性を維持する重要な技術となって
いる。
注入されていない領域であり、非常に薄い濃度とされて
いる。これにより、本例のＮ−Ｐジャンクションは、超
Graded Junctionとなる。この超Graded Junctionは、逆
バイアス時の電界を緩和し、これにより、メガビット級
のＤＲＡＭで僅かｐｐｍオーダーの不良ビットに起き
る、通常よりも２桁程度も悪いジャンクションリークを
抑制することができる。この不良ビットのデータ保持特
性が、ＤＲＡＭのチップ性能を支配しており、今後のＤ
ＲＡＭでデータ保持特性を維持する重要な技術となって
いる。
【００１７】上述のように、ゲート電極１８がゲート絶
縁膜１６を介してＳｉ基板１２に埋め込まれ、拡散層２
０がＳｉ基板１２の上部層に形成されていることから、
チャネルは、ゲート電極１８が形成されているトレンチ
１４の底部側の基板領域を廻り込むように形成される。
これにより、ＤＲＡＭのトランジスタ部は、トレンチ１
４をラウンドする形でチャネルを形成したトレンチゲー
ト型ＭＯＳＦＥＴを構成し、長い実効的なチャネル長を
確保することもできるので、バックバイアスを印加して
使う、短チャネル効果が著しいＤＲＡＭセルのトランジ
スタ特性を安定化させることもできる。
縁膜１６を介してＳｉ基板１２に埋め込まれ、拡散層２
０がＳｉ基板１２の上部層に形成されていることから、
チャネルは、ゲート電極１８が形成されているトレンチ
１４の底部側の基板領域を廻り込むように形成される。
これにより、ＤＲＡＭのトランジスタ部は、トレンチ１
４をラウンドする形でチャネルを形成したトレンチゲー
ト型ＭＯＳＦＥＴを構成し、長い実効的なチャネル長を
確保することもできるので、バックバイアスを印加して
使う、短チャネル効果が著しいＤＲＡＭセルのトランジ
スタ特性を安定化させることもできる。
【００１８】拡散層２０上を含めてＳｉ基板１２上に
は、トレンチ１４内を除いて、膜厚２０ｎｍから４０ｎ
ｍのＣＶＤ・ＳｉＯ2 膜３２が形成されている。ま
た、トレンチ１４の溝壁上部には、ＳｉＯ2 膜３４が
トレンチ１４の側壁防護壁としてＳｉＯ2 膜３２の上
面まで設けられ、更に、ＳｉＯ2 膜３２、ＳｉＯ2 膜
３４及びゲート電極１８上には、ＳｉＮキャップ層３６
が形成されている。
は、トレンチ１４内を除いて、膜厚２０ｎｍから４０ｎ
ｍのＣＶＤ・ＳｉＯ2 膜３２が形成されている。ま
た、トレンチ１４の溝壁上部には、ＳｉＯ2 膜３４が
トレンチ１４の側壁防護壁としてＳｉＯ2 膜３２の上
面まで設けられ、更に、ＳｉＯ2 膜３２、ＳｉＯ2 膜
３４及びゲート電極１８上には、ＳｉＮキャップ層３６
が形成されている。
【００１９】ＳｉＮキャップ層３６上には、層間絶縁膜
３８が成膜され、表面が平坦化されている。層間絶縁膜
３８、ＳｉＮキャップ層３６、及びＣＶＤ・ＳｉＯ2
膜３２を貫通し、拡散層２０に接続する拡散層取り出し
電極２２が、リンドープトポリシリコンでプラグ状に形
成されている。取り出し電極２２は、それぞれ、設計に
応じて、図示しないキャパシタ、及びビット線に接続さ
れている。
３８が成膜され、表面が平坦化されている。層間絶縁膜
３８、ＳｉＮキャップ層３６、及びＣＶＤ・ＳｉＯ2
膜３２を貫通し、拡散層２０に接続する拡散層取り出し
電極２２が、リンドープトポリシリコンでプラグ状に形
成されている。取り出し電極２２は、それぞれ、設計に
応じて、図示しないキャパシタ、及びビット線に接続さ
れている。
【００２０】
【発明が解決しようとする課題】ところで、上述したよ
うなトレンチゲート型ＭＯＳＦＥＴでは、印加されるゲ
ート電圧に対してサブ・スレッショルド電流の傾きが急
峻なものほど、スイッチング特性に優れている。即ち、
Ｓパラメータ（Swing:スイング）が小さく傾きが大きい
ＭＯＳＦＥＴほど、スイッチング特性に優れている。Ｓ
パラメータとは、ＭＯＳＦＥＴ等を測定対象とする際
に、出力端及び入力端を特性インピーダンス５０Ωで終
端したときのパラメータとして定義される。
うなトレンチゲート型ＭＯＳＦＥＴでは、印加されるゲ
ート電圧に対してサブ・スレッショルド電流の傾きが急
峻なものほど、スイッチング特性に優れている。即ち、
Ｓパラメータ（Swing:スイング）が小さく傾きが大きい
ＭＯＳＦＥＴほど、スイッチング特性に優れている。Ｓ
パラメータとは、ＭＯＳＦＥＴ等を測定対象とする際
に、出力端及び入力端を特性インピーダンス５０Ωで終
端したときのパラメータとして定義される。
【００２１】ＭＯＳＦＥＴの微細化は、単に寸法を縮小
させるだけで達成するのではなく、ゲート電極寸法の縮
小に伴って顕著になる短チャネル効果やパンチスルー等
の望ましくない現象を抑制しつつ行われなくてはならな
い。これらの現象を抑制するために、図５で説明したよ
うなトレンチゲート型ＭＯＳＦＥＴの工夫がなされてき
た。トレンチゲート型ＭＯＳＦＥＴでは、トレンチ１４
の周囲をチャネルとすることにより、トレンチ１４の深
さ方向にゲート長を確保できるので、ゲート・ドレイン
間を高耐圧に設計することができる。
させるだけで達成するのではなく、ゲート電極寸法の縮
小に伴って顕著になる短チャネル効果やパンチスルー等
の望ましくない現象を抑制しつつ行われなくてはならな
い。これらの現象を抑制するために、図５で説明したよ
うなトレンチゲート型ＭＯＳＦＥＴの工夫がなされてき
た。トレンチゲート型ＭＯＳＦＥＴでは、トレンチ１４
の周囲をチャネルとすることにより、トレンチ１４の深
さ方向にゲート長を確保できるので、ゲート・ドレイン
間を高耐圧に設計することができる。
【００２２】しかし、上述のような従来のトレンチゲー
ト型ＭＯＳＦＥＴでは、特に、トレンチ１４底部の側壁
と底壁とでなす直角形状の隅部で、チャネルが反転し難
くなり、トランジスタ特性、特にスイッチング特性が期
待通りのレベルにならないという問題がある。この場
合、Ｓパラメータは例えば１２８［mV］付近の極めて高
い値を、また、電流駆動能力Ｉｄｓは例えば１．５×１
０-6付近の極めて低い値を示す。
ト型ＭＯＳＦＥＴでは、特に、トレンチ１４底部の側壁
と底壁とでなす直角形状の隅部で、チャネルが反転し難
くなり、トランジスタ特性、特にスイッチング特性が期
待通りのレベルにならないという問題がある。この場
合、Ｓパラメータは例えば１２８［mV］付近の極めて高
い値を、また、電流駆動能力Ｉｄｓは例えば１．５×１
０-6付近の極めて低い値を示す。
【００２３】本発明はかかる問題点に鑑みてなされたも
のであって、その目的は、チャネルが反転し難くなるこ
とを改善することによって、トレンチゲート型ＭＯＳＦ
ＥＴの長所である短チャネル効果の抑制効果と、ゲート
・ドレイン間の高耐圧特性とを維持しつつ、スイッチン
グ特性を良好にできるトレンチゲート型半導体装置、及
びそのようなトレンチゲート型半導体装置を作製する作
製方法を提供することにある。
のであって、その目的は、チャネルが反転し難くなるこ
とを改善することによって、トレンチゲート型ＭＯＳＦ
ＥＴの長所である短チャネル効果の抑制効果と、ゲート
・ドレイン間の高耐圧特性とを維持しつつ、スイッチン
グ特性を良好にできるトレンチゲート型半導体装置、及
びそのようなトレンチゲート型半導体装置を作製する作
製方法を提供することにある。
【００２４】
【課題を解決するための手段】本発明者は、上述したＳ
パラメータや電流駆動能力Ｉｄｓ等が悪化する原因を調
べて、次の点に着目した。即ち、従来のトレンチゲート
型ＭＯＳＦＥＴでは、図５に示すように、トレンチ１４
底部の側壁と底壁とでなす隅部がほぼ直角形状を呈して
いる。このように隅部が直角形状の場合に、ゲート絶縁
膜１６が厚くなり、また、基板濃度が高くなると、トラ
ンジスタ特性の悪化はより顕著になる。
パラメータや電流駆動能力Ｉｄｓ等が悪化する原因を調
べて、次の点に着目した。即ち、従来のトレンチゲート
型ＭＯＳＦＥＴでは、図５に示すように、トレンチ１４
底部の側壁と底壁とでなす隅部がほぼ直角形状を呈して
いる。このように隅部が直角形状の場合に、ゲート絶縁
膜１６が厚くなり、また、基板濃度が高くなると、トラ
ンジスタ特性の悪化はより顕著になる。
【００２５】本発明者は、トレンチ底部の側壁と底壁と
でなす隅部が直角に近い角度に形成されると、ゲート電
極がチャネルに及ぼす電界が分散され、チャネルのキャ
リア数が反転し難くなり、空乏層が伸びなくなってＳパ
ラメータ（スイング）が悪化するのではないかと推論し
た。更に、トレンチ底部の隅部の形状をできるだけＲ状
に近づけるようにすれば、Ｓパラメータや電流駆動能力
Ｉｄｓの悪化を抑制できると考えた。そして、本発明者
は、これらを実験で確かめ、本発明を発明するに到っ
た。
でなす隅部が直角に近い角度に形成されると、ゲート電
極がチャネルに及ぼす電界が分散され、チャネルのキャ
リア数が反転し難くなり、空乏層が伸びなくなってＳパ
ラメータ（スイング）が悪化するのではないかと推論し
た。更に、トレンチ底部の隅部の形状をできるだけＲ状
に近づけるようにすれば、Ｓパラメータや電流駆動能力
Ｉｄｓの悪化を抑制できると考えた。そして、本発明者
は、これらを実験で確かめ、本発明を発明するに到っ
た。
【００２６】上記目的を達成するために、上述の知見に
基づいて、本発明に係るトレンチゲート型半導体装置
は、半導体基板に形成したトレンチ内にゲート絶縁膜を
介して埋め込んだゲート電極と、トレンチの側方の半導
体基板表面領域に形成した拡散層とを備えたトレンチゲ
ート型半導体装置において、トレンチの側壁と底壁とで
なす隅部がトレンチ内方に凹の凹曲面で形成されている
ことを特徴としている。
基づいて、本発明に係るトレンチゲート型半導体装置
は、半導体基板に形成したトレンチ内にゲート絶縁膜を
介して埋め込んだゲート電極と、トレンチの側方の半導
体基板表面領域に形成した拡散層とを備えたトレンチゲ
ート型半導体装置において、トレンチの側壁と底壁とで
なす隅部がトレンチ内方に凹の凹曲面で形成されている
ことを特徴としている。
【００２７】本発明に係るトレンチゲート型半導体装置
では、従来はトレンチの側壁と底壁とでほぼ直角形状を
なしていた隅部を、トレンチ内方に凹の凹曲面で形成し
たことにより、ゲート電極及びゲート絶縁膜がトレンチ
底部の凹曲面に沿った形状になるので、従来構造で特に
隅部のゲート絶縁膜中で生じていた電界集中を解消する
ことができる。これにより、Ｓパラメータを小さくし、
かつ電流駆動能力を大きくし、サブスレッショルドが急
峻で良好なスイッチング特性を得ることができる。スイ
ッチング特性は、トレンチ底部の曲率半径を大きくする
に従って、より良好になる。
では、従来はトレンチの側壁と底壁とでほぼ直角形状を
なしていた隅部を、トレンチ内方に凹の凹曲面で形成し
たことにより、ゲート電極及びゲート絶縁膜がトレンチ
底部の凹曲面に沿った形状になるので、従来構造で特に
隅部のゲート絶縁膜中で生じていた電界集中を解消する
ことができる。これにより、Ｓパラメータを小さくし、
かつ電流駆動能力を大きくし、サブスレッショルドが急
峻で良好なスイッチング特性を得ることができる。スイ
ッチング特性は、トレンチ底部の曲率半径を大きくする
に従って、より良好になる。
【００２８】また、本発明の好適なトレンチゲート型半
導体装置では、凹曲面の曲率半径ｒは、トレンチの溝幅
が４０ｎｍから２５０ｎｍの範囲にあるとき、 ２０ｎｍ≦ｒ≦トレンチの溝幅／２ の範囲に設定される。これにより、トレンチ底部で側壁
と底壁とからなる凹曲面は、トレンチの溝幅／２のとき
に最大となって半円形状を呈し、この際、電界集中の抑
制効果が最も大きくなる。
導体装置では、凹曲面の曲率半径ｒは、トレンチの溝幅
が４０ｎｍから２５０ｎｍの範囲にあるとき、 ２０ｎｍ≦ｒ≦トレンチの溝幅／２ の範囲に設定される。これにより、トレンチ底部で側壁
と底壁とからなる凹曲面は、トレンチの溝幅／２のとき
に最大となって半円形状を呈し、この際、電界集中の抑
制効果が最も大きくなる。
【００２９】本発明に係るトレンチゲート型半導体装置
の作製方法は、トレンチゲート型半導体装置の作製方法
であって、側壁と底壁とでなす隅部がトレンチ内方に凹
の凹曲面をなすように、半導体基板にトレンチを形成す
る工程と、トレンチ内にゲート絶縁膜を介してゲート電
極を埋め込み形成する工程と、トレンチの側方の半導体
基板表面領域に拡散層を形成する工程とを有することを
特徴としている。
の作製方法は、トレンチゲート型半導体装置の作製方法
であって、側壁と底壁とでなす隅部がトレンチ内方に凹
の凹曲面をなすように、半導体基板にトレンチを形成す
る工程と、トレンチ内にゲート絶縁膜を介してゲート電
極を埋め込み形成する工程と、トレンチの側方の半導体
基板表面領域に拡散層を形成する工程とを有することを
特徴としている。
【００３０】本発明に係るトレンチゲート型半導体装置
の作製方法では、半導体基板に形成するトレンチ底部の
側壁と底壁とからなる隅部を凹曲面にしたので、ゲート
電極及びゲート絶縁膜がトレンチ底部の凹曲面に沿った
形状となることにより、従来構造で隅部のゲート絶縁膜
中で生じていた電界集中を無くし、Ｓパラメータ及び電
流駆動能力を大幅に改善することができる。
の作製方法では、半導体基板に形成するトレンチ底部の
側壁と底壁とからなる隅部を凹曲面にしたので、ゲート
電極及びゲート絶縁膜がトレンチ底部の凹曲面に沿った
形状となることにより、従来構造で隅部のゲート絶縁膜
中で生じていた電界集中を無くし、Ｓパラメータ及び電
流駆動能力を大幅に改善することができる。
【００３１】
【発明の実施の形態】以下に、実施形態例を挙げ、添付
図面を参照して、本発明の実施の形態を具体的かつ詳細
に説明する。尚、以下の実施形態例で示すトレンチゲー
ト型ＭＯＳＦＥＴの構成、トレンチゲート型ＭＯＳＦＥ
Ｔの作製方法等は、本発明の理解を容易にするための一
つの例示であって、本発明はこの例示に限定されるもの
ではない。トレンチゲート型ＭＯＳＦＥＴの実施形態例 本実施形態例は、本発明に係るトレンチゲート型半導体
装置を適用したトレンチゲート型ＭＯＳＦＥＴの実施形
態の一例であって、図１は本実施形態例のトレンチゲー
ト型ＭＯＳＦＥＴを一部断面して示す断面図である。本
実施形態例のトレンチゲート型ＭＯＳＦＥＴは、トレン
チ１４の底部構成を除いて、図５で説明したＴＡＴ・Ｄ
ＲＡＭセルのトランジスタ部１０のトレンチゲート型Ｍ
ＯＳＦＥＴと同じ構成を備えている。
図面を参照して、本発明の実施の形態を具体的かつ詳細
に説明する。尚、以下の実施形態例で示すトレンチゲー
ト型ＭＯＳＦＥＴの構成、トレンチゲート型ＭＯＳＦＥ
Ｔの作製方法等は、本発明の理解を容易にするための一
つの例示であって、本発明はこの例示に限定されるもの
ではない。トレンチゲート型ＭＯＳＦＥＴの実施形態例 本実施形態例は、本発明に係るトレンチゲート型半導体
装置を適用したトレンチゲート型ＭＯＳＦＥＴの実施形
態の一例であって、図１は本実施形態例のトレンチゲー
ト型ＭＯＳＦＥＴを一部断面して示す断面図である。本
実施形態例のトレンチゲート型ＭＯＳＦＥＴは、トレン
チ１４の底部構成を除いて、図５で説明したＴＡＴ・Ｄ
ＲＡＭセルのトランジスタ部１０のトレンチゲート型Ｍ
ＯＳＦＥＴと同じ構成を備えている。
【００３２】図１に示すように、トレンチゲート型ＭＯ
ＳＦＥＴは、Ｓｉ基板１２にトレンチ１４が形成され、
トレンチ１４内に、ゲート絶縁膜１６を介してゲート電
極１８が形成されている。トランジスタ形成領域には、
Ｐウエル２６が設けられ、Ｐウエル２６とトレンチ１４
との間のＳｉ基板１２の領域には、チャネル拡散層２８
が形成されている。ゲート電極１８の上部には、タング
ステン／窒化タングステン層又はコバルト／コバルトシ
リサイド層１８ａが形成されている。トレンチ１４の両
側方の半導体基板領域には、ソース／ドレイン拡散層２
０が形成されている。
ＳＦＥＴは、Ｓｉ基板１２にトレンチ１４が形成され、
トレンチ１４内に、ゲート絶縁膜１６を介してゲート電
極１８が形成されている。トランジスタ形成領域には、
Ｐウエル２６が設けられ、Ｐウエル２６とトレンチ１４
との間のＳｉ基板１２の領域には、チャネル拡散層２８
が形成されている。ゲート電極１８の上部には、タング
ステン／窒化タングステン層又はコバルト／コバルトシ
リサイド層１８ａが形成されている。トレンチ１４の両
側方の半導体基板領域には、ソース／ドレイン拡散層２
０が形成されている。
【００３３】トレンチ１４の両側の半導体基板領域は、
殆ど、基板濃度であって、極めて低濃度、例えば１．０
×１０15／ｃｍ3〜 ５．０×１０16／ｃｍ3の範囲にあ
る。また、ソース／ドレイン拡散層２０の濃度は、５×
１０16／ｃｍ3〜５×１０20／ｃｍ3の範囲にある。ゲー
ト絶縁膜１６は、シリコンの熱酸化による酸化シリコン
膜の適用が可能であって、その厚さは例えば１ｎｍ〜５
ｎｍ程度に形成されている。
殆ど、基板濃度であって、極めて低濃度、例えば１．０
×１０15／ｃｍ3〜 ５．０×１０16／ｃｍ3の範囲にあ
る。また、ソース／ドレイン拡散層２０の濃度は、５×
１０16／ｃｍ3〜５×１０20／ｃｍ3の範囲にある。ゲー
ト絶縁膜１６は、シリコンの熱酸化による酸化シリコン
膜の適用が可能であって、その厚さは例えば１ｎｍ〜５
ｎｍ程度に形成されている。
【００３４】トレンチ１４の底部は、その側壁と底壁と
でなす隅部１４ａ、１４ｂがトレンチ１４内方に凹の凹
曲面をなすように形成されている。これにより、ゲート
電極１８及びゲート絶縁膜１６が、トレンチ１４底部形
状に沿った凹曲面状に形成される。隅部１４ａ、１４ｂ
の各凹曲面の曲率半径ｒは、それぞれ、トレンチ１４の
溝幅Ｌのサイズにも依るが、トレンチ１４の溝幅Ｌが例
えば４０ｎｍ〜２５０ｎｍ程度に形成される際には、２
０ｎｍ以上が適当なサイズとされる。
でなす隅部１４ａ、１４ｂがトレンチ１４内方に凹の凹
曲面をなすように形成されている。これにより、ゲート
電極１８及びゲート絶縁膜１６が、トレンチ１４底部形
状に沿った凹曲面状に形成される。隅部１４ａ、１４ｂ
の各凹曲面の曲率半径ｒは、それぞれ、トレンチ１４の
溝幅Ｌのサイズにも依るが、トレンチ１４の溝幅Ｌが例
えば４０ｎｍ〜２５０ｎｍ程度に形成される際には、２
０ｎｍ以上が適当なサイズとされる。
【００３５】また、凹曲面の曲率半径ｒは、チャネル長
に沿うトレンチ１４の溝幅をＬとするとき、この溝幅Ｌ
の１／２が最大となる。図２は、トレンチ底部の凹曲面
をＬ／２にした構成のトレンチゲート型ＭＯＳＦＥＴの
変形例を一部断面して示す断面図である。図２に示すよ
うに、曲率半径ｒがＬ／２に設定された際、図１に示し
た隅部１４ａ、１４ｂが繋がり、全体として半円形状の
凹曲面をなす。この場合、電界集中の抑制効果は最大と
なる。以上のことから、トレンチ１４の側壁と底壁とで
なす隅部の曲率半径ｒは、 ２０ｎｍ≦ｒ≦Ｌ／２ の範囲に設定されることが望ましい。
に沿うトレンチ１４の溝幅をＬとするとき、この溝幅Ｌ
の１／２が最大となる。図２は、トレンチ底部の凹曲面
をＬ／２にした構成のトレンチゲート型ＭＯＳＦＥＴの
変形例を一部断面して示す断面図である。図２に示すよ
うに、曲率半径ｒがＬ／２に設定された際、図１に示し
た隅部１４ａ、１４ｂが繋がり、全体として半円形状の
凹曲面をなす。この場合、電界集中の抑制効果は最大と
なる。以上のことから、トレンチ１４の側壁と底壁とで
なす隅部の曲率半径ｒは、 ２０ｎｍ≦ｒ≦Ｌ／２ の範囲に設定されることが望ましい。
【００３６】トレンチゲート型ＭＯＳＦＥＴを作製する
際の実施形態例 本実施形態例のトレンチゲート型ＭＯＳＦＥＴの作製方
法は、トレンチ１４をエッチングする工程を除いて、図
５で説明したトランジスタ部１０のトレンチゲート型Ｍ
ＯＳＦＥＴを作製する方法と同じ工程を有している。即
ち、半導体基板１２に、ドライエッチング等によって、
トレンチ１４底部の直角状の両隅部（図５参照）を、凹
曲面をなすように形成する。凹曲面は、いずれか一方の
隅部だけに形成することも可能であるが、その場合、電
界集中の抑制効果は低減する。
際の実施形態例 本実施形態例のトレンチゲート型ＭＯＳＦＥＴの作製方
法は、トレンチ１４をエッチングする工程を除いて、図
５で説明したトランジスタ部１０のトレンチゲート型Ｍ
ＯＳＦＥＴを作製する方法と同じ工程を有している。即
ち、半導体基板１２に、ドライエッチング等によって、
トレンチ１４底部の直角状の両隅部（図５参照）を、凹
曲面をなすように形成する。凹曲面は、いずれか一方の
隅部だけに形成することも可能であるが、その場合、電
界集中の抑制効果は低減する。
【００３７】次いで、図５の場合と同様、トレンチ１４
内にゲート絶縁膜１４を介してゲート電極１８を埋め込
み形成し、更に、トレンチ１４の側方のＳｉ基板１２の
表面領域にソース／ドレイン拡散層２０を形成する。続
いて、ゲート電極１８上に、タングステン／窒化タング
ステン層又はコバルト／コバルトシリサイド層１８ａ、
ＳｉＯ2 膜３４を形成し、また、ソース／ドレイン拡散
層２０上に、ＣＶＤ・ＳｉＯ2 膜３２を形成する。
内にゲート絶縁膜１４を介してゲート電極１８を埋め込
み形成し、更に、トレンチ１４の側方のＳｉ基板１２の
表面領域にソース／ドレイン拡散層２０を形成する。続
いて、ゲート電極１８上に、タングステン／窒化タング
ステン層又はコバルト／コバルトシリサイド層１８ａ、
ＳｉＯ2 膜３４を形成し、また、ソース／ドレイン拡散
層２０上に、ＣＶＤ・ＳｉＯ2 膜３２を形成する。
【００３８】引き続き、タングステン／窒化タングステ
ン層又はコバルト／コバルトシリサイド層１８ａ、Ｓｉ
Ｏ2 膜３４、ＳｉＯ2 膜３２上に、ＳｉＮキャップ層３
６及び層間絶縁膜３８を順次成膜した後、層間絶縁膜３
８及びＳｉＮキャップ層３６を貫通して、ソース／ドレ
イン拡散層２０に接続する拡散層取り出し電極２２を形
成する。
ン層又はコバルト／コバルトシリサイド層１８ａ、Ｓｉ
Ｏ2 膜３４、ＳｉＯ2 膜３２上に、ＳｉＮキャップ層３
６及び層間絶縁膜３８を順次成膜した後、層間絶縁膜３
８及びＳｉＮキャップ層３６を貫通して、ソース／ドレ
イン拡散層２０に接続する拡散層取り出し電極２２を形
成する。
【００３９】上述の作製方法で作製されるトレンチゲー
ト型ＭＯＳＦＥＴを、デバイスシミュレーションを用い
て検証した。デバイスシミュレーションに用いた主要な
構造は、以下の通りである。 トレンチ１４の溝幅Ｌ……０．２μｍ ゲート絶縁膜１６の膜厚……５μｍ
ト型ＭＯＳＦＥＴを、デバイスシミュレーションを用い
て検証した。デバイスシミュレーションに用いた主要な
構造は、以下の通りである。 トレンチ１４の溝幅Ｌ……０．２μｍ ゲート絶縁膜１６の膜厚……５μｍ
【００４０】デバイスシミュレーションによる検証結果
を図３及び図４に示す。図３は、トレンチ１４底部の曲
率半径ｒとスイング（Ｓパラメータ）との相関関係を示
すグラフ、図４は、曲率半径ｒと電流駆動能力Ｉｄｓと
の相関関係を示すグラフである。
を図３及び図４に示す。図３は、トレンチ１４底部の曲
率半径ｒとスイング（Ｓパラメータ）との相関関係を示
すグラフ、図４は、曲率半径ｒと電流駆動能力Ｉｄｓと
の相関関係を示すグラフである。
【００４１】トレンチゲート型ＭＯＳＦＥＴでトレンチ
１４底部の隅部が直角に近い形状の場合、つまり、曲率
半径ｒが０に近い場合に、図３では、スイングが１３０
〜１５０ｍＶ／ｄｅｃ付近の極めて悪い特性を示し、図
４では、電流駆動能力Ｉｄｓが１．０×１０-6〜１．５
×１０-6付近の極めて悪い特性を示している。これに対
し、本実施形態例のように、曲率半径ｒを２０ｎｍから
トレンチ１４の溝幅Ｌの１／２まで徐々に大きくして行
くと、スイングが最初急激に低下し、曲率半径ｒが約２
５ｎｍを越えた時点から緩やかに低下して行く。つま
り、曲率半径ｒが２０ｎｍを超えると、スイングも電流
駆動能力Ｉｄｓも共に良好な値を示し出し、スイングが
最大で８２ｍＶ／ｄｅｃ近傍まで小さくなるとともに、
電流駆動能力Ｉｄｓが従来型の約２倍の値を示し、双方
共に改善されて、スイッチング特性が極めて良好にな
る。
１４底部の隅部が直角に近い形状の場合、つまり、曲率
半径ｒが０に近い場合に、図３では、スイングが１３０
〜１５０ｍＶ／ｄｅｃ付近の極めて悪い特性を示し、図
４では、電流駆動能力Ｉｄｓが１．０×１０-6〜１．５
×１０-6付近の極めて悪い特性を示している。これに対
し、本実施形態例のように、曲率半径ｒを２０ｎｍから
トレンチ１４の溝幅Ｌの１／２まで徐々に大きくして行
くと、スイングが最初急激に低下し、曲率半径ｒが約２
５ｎｍを越えた時点から緩やかに低下して行く。つま
り、曲率半径ｒが２０ｎｍを超えると、スイングも電流
駆動能力Ｉｄｓも共に良好な値を示し出し、スイングが
最大で８２ｍＶ／ｄｅｃ近傍まで小さくなるとともに、
電流駆動能力Ｉｄｓが従来型の約２倍の値を示し、双方
共に改善されて、スイッチング特性が極めて良好にな
る。
【００４２】図３及び図４の結果から、曲率半径ｒを十
分に大きくとることが、スイッチング特性の向上に有効
であることが確認できた。次世代のトレンチ溝幅は０．
１μｍ、０．０７μｍと細くなっていくが、これに対処
するには、トレンチゲート型ＭＯＳＦＥＴのトレンチの
底部形状をトレンチ溝幅の１／２とし、底部を半円形状
に近づけることが必要であることが判る。
分に大きくとることが、スイッチング特性の向上に有効
であることが確認できた。次世代のトレンチ溝幅は０．
１μｍ、０．０７μｍと細くなっていくが、これに対処
するには、トレンチゲート型ＭＯＳＦＥＴのトレンチの
底部形状をトレンチ溝幅の１／２とし、底部を半円形状
に近づけることが必要であることが判る。
【００４３】
【発明の効果】以上説明したように、本発明によれば、
トレンチの側壁と底壁とでなす隅部がトレンチ内方に凹
の凹曲面で形成されているので、チャネルが反転し難く
なることを改善し、トレンチゲート型ＭＯＳＦＥＴの長
所である短チャネル効果の抑制効果と、ゲート・ドレイ
ン間の高耐圧特性とを維持しつつ、スイッチング特性を
良好にすることができるトレンチゲート型半導体装置を
得ることができる。また、本発明方法によれば、側壁と
底壁とでなす隅部がトレンチ内方に凹の凹曲面をなすよ
うに、半導体基板にトレンチを形成することにより、ス
イッチング特性が従来型に比べて極めて良好なトレンチ
ゲート型半導体装置を容易に作製することができる。
トレンチの側壁と底壁とでなす隅部がトレンチ内方に凹
の凹曲面で形成されているので、チャネルが反転し難く
なることを改善し、トレンチゲート型ＭＯＳＦＥＴの長
所である短チャネル効果の抑制効果と、ゲート・ドレイ
ン間の高耐圧特性とを維持しつつ、スイッチング特性を
良好にすることができるトレンチゲート型半導体装置を
得ることができる。また、本発明方法によれば、側壁と
底壁とでなす隅部がトレンチ内方に凹の凹曲面をなすよ
うに、半導体基板にトレンチを形成することにより、ス
イッチング特性が従来型に比べて極めて良好なトレンチ
ゲート型半導体装置を容易に作製することができる。
【図１】本発明に係る実施形態例のトレンチゲート型Ｍ
ＯＳＦＥＴを一部断面して示す断面図である。
ＯＳＦＥＴを一部断面して示す断面図である。
【図２】本実施形態例のトレンチゲート型ＭＯＳＦＥＴ
の変形例を一部断面して示す断面図である。
の変形例を一部断面して示す断面図である。
【図３】本トレンチゲート型ＭＯＳＦＥＴのトレンチ底
部の曲率半径とスイングとの相関関係を示すグラフであ
る。
部の曲率半径とスイングとの相関関係を示すグラフであ
る。
【図４】本トレンチゲート型ＭＯＳＦＥＴのトレンチ底
部の曲率半径と電流駆動能力との相関関係を示すグラフ
である。
部の曲率半径と電流駆動能力との相関関係を示すグラフ
である。
【図５】従来のＴＡＴ・ＤＲＡＭセルのトランジスタ部
の構成を示す断面図である。
の構成を示す断面図である。
１２……Ｓｉ基板、１４……トレンチ、１６……ゲート
絶縁膜、１８……ゲート電極、２６……Ｐウエル、２８
……チャネル拡散層、２０……ソース／ドレイン拡散
層、１４ａ、１４ｂ……隅部、ｒ……曲率半径、Ｌ……
トレンチの溝幅。
絶縁膜、１８……ゲート電極、２６……Ｐウエル、２８
……チャネル拡散層、２０……ソース／ドレイン拡散
層、１４ａ、１４ｂ……隅部、ｒ……曲率半径、Ｌ……
トレンチの溝幅。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F083 AD04 JA35 JA39 JA40 MA06
MA17 MA20 NA01 NA08
5F140 AA00 AC32 BA01 BB04 BB06
BB13 BC15 BE03 BE07 BF04
BF18 BF20 BF21 BF25 BF27
BF43 BJ01 BJ04 BJ27 CB08
CC01 CC08 DB04
Claims (3)
- 【請求項１】 半導体基板に形成したトレンチ内にゲー
ト絶縁膜を介して埋め込んだゲート電極と、前記トレン
チの側方の半導体基板表面領域に形成した拡散層とを備
えたトレンチゲート型半導体装置において、 前記トレンチの側壁と底壁とでなす隅部が前記トレンチ
の内方に凹の凹曲面で形成されていることを特徴とする
トレンチゲート型半導体装置。 - 【請求項２】 前記凹曲面の曲率半径ｒは、前記トレン
チの溝幅が４０ｎｍから２５０ｎｍの範囲にあるとき、 ２０ｎｍ≦ｒ≦トレンチの溝幅／２ の範囲に設定されることを特徴とする請求項１に記載の
トレンチゲート型半導体装置。 - 【請求項３】 側壁と底壁とでなす隅部がトレンチ内方
に凹の凹曲面をなすように、半導体基板にトレンチを形
成する工程と、 前記トレンチ内にゲート絶縁膜を介してゲート電極を埋
め込み形成する工程と、 前記トレンチの側方の半導体基板表面領域に拡散層を形
成する工程とを有することを特徴とするトレンチゲート
型半導体装置の作製方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001208951A JP2003023150A (ja) | 2001-07-10 | 2001-07-10 | トレンチゲート型半導体装置及びその作製方法 |
| KR1020037002777A KR100917807B1 (ko) | 2001-07-10 | 2002-07-04 | 트렌치 게이트형 반도체 장치 및 그 제작방법 |
| US10/363,543 US7015543B2 (en) | 2001-07-10 | 2002-07-04 | Trench-gate semiconductor device and fabrication method thereof |
| PCT/JP2002/006812 WO2003009391A1 (en) | 2001-07-10 | 2002-07-04 | Trench-gate semiconductor device and its manufacturing method |
| TW091115345A TW554534B (en) | 2001-07-10 | 2002-07-10 | Trench gate type semiconductor device and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001208951A JP2003023150A (ja) | 2001-07-10 | 2001-07-10 | トレンチゲート型半導体装置及びその作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003023150A true JP2003023150A (ja) | 2003-01-24 |
Family
ID=19044682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001208951A Pending JP2003023150A (ja) | 2001-07-10 | 2001-07-10 | トレンチゲート型半導体装置及びその作製方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7015543B2 (ja) |
| JP (1) | JP2003023150A (ja) |
| KR (1) | KR100917807B1 (ja) |
| TW (1) | TW554534B (ja) |
| WO (1) | WO2003009391A1 (ja) |
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| JP4917246B2 (ja) * | 2003-11-17 | 2012-04-18 | ローム株式会社 | 半導体装置およびその製造方法 |
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2002
- 2002-07-04 KR KR1020037002777A patent/KR100917807B1/ko not_active Expired - Lifetime
- 2002-07-04 WO PCT/JP2002/006812 patent/WO2003009391A1/ja active Application Filing
- 2002-07-04 US US10/363,543 patent/US7015543B2/en not_active Expired - Lifetime
- 2002-07-10 TW TW091115345A patent/TW554534B/zh not_active IP Right Cessation
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| US9805954B2 (en) | 2011-07-21 | 2017-10-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030029149A (ko) | 2003-04-11 |
| TW554534B (en) | 2003-09-21 |
| US20030170955A1 (en) | 2003-09-11 |
| WO2003009391A1 (en) | 2003-01-30 |
| US7015543B2 (en) | 2006-03-21 |
| KR100917807B1 (ko) | 2009-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
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|
| RD04 | Notification of resignation of power of attorney |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
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