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KR0186083B1 - 반도체 소자의 소자격리방법 - Google Patents

반도체 소자의 소자격리방법 Download PDF

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KR0186083B1
KR0186083B1 KR1019950024921A KR19950024921A KR0186083B1 KR 0186083 B1 KR0186083 B1 KR 0186083B1 KR 1019950024921 A KR1019950024921 A KR 1019950024921A KR 19950024921 A KR19950024921 A KR 19950024921A KR 0186083 B1 KR0186083 B1 KR 0186083B1
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well
trench
device isolation
film
field region
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이창재
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문정환
엘지반도체주식회사
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Abstract

본 발명은 반도체 소자의 소자격리방법에 관한 것으로, 웰 내에서의 소자격리 공정과 웰 간의 소자격리 공정이 동일 공정 단계에서 동시에 상호 양립하는 형태로 이루어지도록 공정을 진행하므로써, 1) 웰과 웰간의 래치-업 발생을 억제할 수 있게 되어 0.5㎛ 이하의 디자인 룰을 요하는 고집적 소자에도 적용 가능하게 되고, 2) 기존에, 웰 간의 소자격리 공정과 웰 내에서의 소자격리 공정을 별도의 공정으로 실시하던 것에 비해 공정 단순화를 기할 수 있어 소자 제조시 소요되는 제조 비용 및 시간을 감소시킬 수 있을 뿐 아니라 제품의 수율(yield)을 향상시킬 수 있게 된다.

Description

반도체 소자의 소자격리방법
제1도는 종래 기술에 따른 LOCOS 방식에 의해 제조된 반도체 소자의 웰 내부와 웰간의 소자격리 구조를 도시한 단면도.
제2(a)도 내지 제2(c)도는 종래 기술에 따른 웰 간의 트랜치에 의한 소자격리방법을 도시한 공정수순도.
제3(a)도 내지 제3(g)도는 본 발명의 제1실시예에 따른 반도체 소자의 소자격리 방법을 도시한 공정수순도.
제4(a)도 내지 제4(j)도는 본 발명의 제2 실시예에 따른 반도체 소자의 소자격리 방법을 도시한 공정수순도.
* 도면의 주요부분에 대한 부호의 설명
10 : 실리콘 기판 12 : n웰
14 : p웰 16 : CVD 절연막
18, 18' : 감광막 패턴 20 : 열산화막
22 : 폴리 실리콘(비정질 실리콘) 24 : 실리콘 질화막
26 : 격리막
본 발명은 반도체 CMOS 소자의 소자격리(isolation)방법에 관한 것으로, 특히 웰 내부에서의 격리막과 웰 간의 격리막을 서로 다르게 구성하되, 이들이 일관된 공정 수순에 따라 서로 양립(compatible)되도록 형성하므로써, 0.5㎛이하의 디자인 룰(design rule)을 요하는 소자에서도 래치-업(latch-up) 특성을 향상시킬 수 있도록 한 반도체 소자의 소자격리방법에 관한 것이다.
종래의 일반적인 반도체 소자는 제1도에 도시된 단면도에서 알 수 있듯이 단위 소자와 단위 소자간의 로커스(LOCOS)에 의한 소자격리방법으로 웰 내부와 웰 간에 격리막을 형성함으로써 소자를 분리하여 왔다.
상기 공정에 의해 제조된 반도체 소자는 n채널 전계효과트랜지스터(이하, FET라 한다)의 소오스/드레인인 n+정션과, p웰로 구성된 npn 바이폴라 트랜지스터의 전류 이득(current gain) 값을 낮추기 위하여 각각의 p웰 또는 n웰의 MOSFET의 거리를 충분히 확보함과 동시에 기판의 농도를 높임으로써 래치-업 발생을 억제하여 왔다.
그러나, 반도체 CMOS 소자의 집적도가 높아짐에 따라 소자의 디멘션 스케일(dimension scale)이 0.5㎛이하의 디자인 롤을 요구하게 되면서부터 소자의 효율적인 집적화 측면을 고려할 때, 상기와 같은 방식으로는 래치-업 발생을 억제할 수 없게 되었다.
따라서, 웰과 웰 간의 소자격리방법을 깊은 트랜치(deep trench) 소자격리 방식으로 해결하려는 노력들이 진행되어 왔다.
그 대표적인 기술이 미국 특허 4,766,090호의 American Telephone and Telegraph CO.의 특허이며, 이후 딥 서브마이크론(deep submicron) 이하의 소자에서 웰과 웰 간의 깊은 트랜치 소자격리 기술의 최적화를 위한 연구 내용으로 Motorala CO.의 percy V. Gilbert가 발표한 latch-up performance of a sub-0.5 Micron inter-well deep trench technology가 93년 IEDM에 보고된 바 있다.
미국 특허 4,766,090호에 보고된 기술은, n웰과 p웰의 경계에서 먼저 기판에 트랜치를 형성하고, 상기 트랜치 측벽에 열산화막을 성장시킨 후 최종적으로 폴리 실리콘이나, 비정질 실리콘을 트랜치 내부에 필링(filling)함으로써 인터-웰(inter-well)트랜치 소자격리 기술을 완성하고, 이후 상기 이너-웰(inter-well)에서의 분리된(discrete) 소자와 소자 간의 격리막 형성은 일반적인 소자격리 방식에 따르도록 하고 있다.
반면, percy V. Gilbert에 의해 93년 IEDM에 보고된 기술은 제2도에 도시된 공정수순도에서 알 수 있듯이 먼저, 기판 내에 n웰과 p웰을 형성한 후 웰 내에서의 소자격리방법으로 PBL(poly silicon-buffer LOCOS) 소자격리 공정을 진행한 뒤, CVD 산화막을 증착하고 웰과 웰 경계면(boundary)에 트랜치를 형성하기 위하여 이를 소정 패턴으로 식각한 후, 상기 패터닝된 CVD 산화막을 마스크로 제2(가)도에 도시된 바와 같은 형태를 가지도록 트랜치를 4.0-5.0㎛ 깊이로 형성한다.
이어서, 상기 트랜치 내부를 깨끗이 하기 위하여 실리콘 습식 식각이나 희생성 산화(sacrifical oxidation) 방법으로 세정(cleaning)한 후 트랜치 라이너(liner)로 열산화막을 성장시키고, 오존(ozone) TEOS로 트랜치를 필링(filling)하여 제2(나)도에 도시된 형태의 패턴을 형성한 뒤, 제2(c)도에 도시된 바와 같이 에치-백하는 순서로 웰 내의 분리된 소자의 소자격리 공정과 래치-업 억제를 위한 웰과 웰 간의 소자격리 공정을 진행하도록 하고 있다.
그러나 이러한 기술들은 상술된 설명에서 알 수 있듯이 웰과 웰 간의 소자격리 공정이나 웰 내에서의 소자격리 공정을, 공정 진행시 같은 단계로 진행해서는 래치-업 문제를 해결할 수 없었던 관계로 인하여 이들의 소자격리 공정을 서로 다르게 이원화시켜 개별적으로 공정을 진행하고 있어 하기에 제시된 바와 같은 제반 문제점들이 발생하게 된다.
즉, 웰 내에서의 소자격리 공정은 일반적인 소자격리 공정으로 진행하고, 웰과 웰 간의 소자격리 공정은 딥 트랜치 방식으로 진행함으로써 웰 내에서의 소자격리 공정과 웰 간의 소자격리 공정이 이원화되어 있어 서로 개별적으로 이루어지게 되므로 일단, 많은 공정 단계가 요구되는 관계로 인하여 제품의 제작 비용(cost)이 높아질 뿐 아니라, 많은 공정의 중첩된 적용으로 인해 제품 제조 TAT(turn around time)이 길어지게 되고, 이는 제품의 생산 수율(yield)을 저하시키는 문제점을 야기시키게 되므로 양산성 측면에서 많은 개선의 필요성이 요구되고 있는 실정이다.
이에 본 발명은 상기와 같은 문제점을 해결하기 위하여 이루어진 것으로, 웰과 웰 간의 트랜치 소자격리 공정과, 웰 내에서의 소자격리 공정을 서로 연관시켜 동일 공정 단계에서 양립되도록 이들 공정을 진행함으로써, 공정 단순화 및 수율(yield) 향상을 기할 수 있는 반도체 소자의 소자격리방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 반도체 소자의 제1 소자격리방법은 반도체 소자 제조에 있어서, 웰 내에서의 소자격리 공정과 웰 간의 소자격리 공정이 동일 공정 단계에서 동시에 상호 양립하는 형태로 형성되는 것을 특징으로 한다.
상기와 같은 목적으로 달성하기 위한 본 발명의 바람직한 실시예에 따른 반도체 소자의 제2 소자격리방법은 n웰 및 p웰이 형성된 반도체 기판의 웰 경계면에 트랜치를 형성하는 공정과; 트랜치를 포함한 상기 기판 전면에 열산화막/실리콘막/질화막을 순차적으로 형성하는 공정과; 필드 영역의 질화막을 선택적으로 제거하는 공정 및; 열산화로 필드 영역에 격리막을 성장시키는 공정을 구비하여 이루어진 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 반도체 소자의 제3 소자격리방법은 n웰 및 p웰이 형성된 반도체 기판의 웰 경계면에 트랜치를 형성하는 공정과; 트랜치를 포함한 상기 기판 전면에 열산화막/질화막을 순차적으로 형성하는 공정과; 필드 영역의 질화막을 선택적으로 제거하는 공정과; 1차 열산화로 필드 영역에 격리막을 성장시키는 공정과; CVD 실리콘막을 증착한 후 에치-백 하는 공정 및; 2차 열산화로 필드 영역에 격리막을 성장시키는 공정을 구비하여 이루어진 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 반도체 소자의 제4 소자격리방법은 n웰 및 p웰이 형성된 반도체 기판의 웰 경계면에 트랜치를 형성하는 공정과; 트랜치를 포함한 상기 기판 전면에 열산화막/질화막을 순차적으로 형성하는 공정과; 필드 영역의 질화막을 선택적으로 제거하는 공정과; 열산화로 필드 영역에 격리막을 성장시키는 공정 및; CVD 절연막을 증착한 후 에치-백 하는 공정을 구비하여 이루어진 것을 특징으로 한다.
상기 공정 결과, 공정 단순화를 기할 수 있게 되어 수율 향상을 도모할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 딥 서브-마이크론 영역의 반도체 CMOS 소자에서 대두되고 있는 래치-업 발생 문제를 기 언급된 웰과 웰 사이의 딥 트랜치 소자격리를 이용하여 해결하되, 기존에는 웰 간의 인터-웰 트랜치 소자격리와, 웰 내에서의 트랜지스터와 트랜지스터의 소자격리 공정을 상호 연관성 없이 별개의 공정으로 이원화시켜 진행한 것에 반해, 이들 소자격리 공정을 동일한 공정 단계에서 서로 양립하도록 진행하여 공정 단순화로 인한 수율 향상을 기할 수 있도록 하는데 주안점을 둔 것으로, 이를 제3도 및 제4도를 이용하여 구체적으로 살펴보면 다음과 같다.
먼저, 제1 실시예로써 제3(a)도 내지 제3(g)도에 도시된 공정수순도를 살펴본다.
우선, 제3(a)도에 도시된 바와 같이 p형 실리콘 기판(10)내에 n웰(12)과 p웰(14)을 형성한 후 상기 n웰과 p웰 상에 CVD 절연막(16)을 1000Å의 두께로 형성한다.
이어서, 제3(b)도에 도시된 바와 같이 상기 n웰(12) 및 p웰(14)의 경계 영역에 트랜치를 형성하기 위하여 CVD 절연막(16)상에 사진식각법으로 감광막 패턴(18)을 형성하고, 이를 마스크로 노출된 상기 CVD 절연막(16)을 반응성이온식각법(reactiveion etching:이하, RIE라 한다)으로 기판이 노출될 때까지 식각한다.
그후, 제3(c)도에 도시된 바와 같이 상기 감광막 패턴(18)을 제거하고, CVD 절연막(16)을 마스크로 하여 HBr/Cl2을 이용한 RIE 방식으로 상기 웰 경계 영역의 기판을 식각하여 4.0-5.0㎛ 깊이의 트랜치를 형성한 후 채널 스톱 이온(channel stopion)인 BF2 +를 5.0*1013ions/㎠, 40KeV 조건으로 이온주입한다.
이때, 상기 감광막 패턴(18)을 제거함은 딥 트랜치 식각시 폴리머(polymer)형성에 의한 식각 균이렁(etching uniformity) 불량 문제를 해결하기 위함이다. 이어, 상기 트랜치를 CF4/O2를 이용하여 저 에너지 화학 건식식각(low energy chemical dry etching) 방식으로 노광 식각(light etching)하고, 묽은 HF에 담구어 세척(cleaning)한다. 이때, 표면의 CVD 산화막(16)이 제거된다.
계속해서, 900℃에서 건식 산화(dry O2) 방식으로 트랜치가 형성된 기판 전면에 150Å 두께의 열산화막(20)을 성장시키고, 저압화학기상증착(low pressure chemical vapor deposition:이하, LPCVD라 한다) 방식으로 상기 열산화막(20) 상에 폴리 실리콘이나 비정질 실리콘(22)을 1000Å 두께로 증착하여 제3(d)도에 도시된 바와 같은 패턴을 형성한다. 이때, 트랜치 내부에 폴리 실리콘(22)이 채워진다.
그 다음, 제3(e)도에 도시된 바와 같이 상기 폴리 실리콘(22) 상에 LPCVD법으로 실리콘 질화막(24)을 1400Å 두께로 증착하고, 사진식각법으로 액티브(active) 영역과 필드(field) 영역을 구분한 후, 소자가 형성될 액티브 영역에는 실리콘 질화막이 남아있고, 필드가 될 영역에는 기판 위의 폴리 실리콘(22) 표면이 노출되도록 상기 실리콘 질화막(24)을 CHF3/CF4를 이용하여 제거한다.
이후, 도면에 도시되지는 않았으나 상기 실리콘 질화막(24)을 마스크로 필드 영역의 폴리 실리콘(22)을 제거하는 공정을 추가 진행할 수도 있으며, 이 경우 에치-백에 의해 트랜치 측벽에 폴리 실리콘으로 이루어진 측벽 스페이서를 형성할 수도 있다.
다음으로, 제3(f)도에 도시된 바와 같이 1000℃, H2/O2분위기하에서 열산화(field oxidation) 공정을 실시하여 필드 영역에 4000Å 두께의 격리막(field oxide)(26)을 성장시키고, 제3(g)도에 도시된 바와 같이 상기 실리콘 질화막(24)과 폴리 실리콘(22)을 순차적으로 제거함으로써 본 공정을 완료한다.
한편, 본 발명의 제1 실시예를 다소 변형한 제2 실시예로써, 제4(a)도 내지 제4(j)도에 도시된 공정 수순도를 살펴보면 다음과 같다.
상기 실시예에서 제4(a)도 내지 제4(c)도에 도시된 공정까지는 제1 실시예와 동일한 공정 수순에 의해 제조되므로 공정 설명을 생략한다.
그후, 제4(d)도에 도시된 바와 같이 트랜치가 형성된 기판 전면에 성장된 열산화막(20) 상에 LPCVD 방식으로 실리콘 질화막(24)을 1000Å 두께로 증착하고, 액티브 영역과 필드 영역을 구분하기 위하여 사진식각법을 이용하여 상기 실리콘 질화막(24) 상에 감광막 패턴(18')을 형성한 후, 이를 마스크로 제4(e)도에 도시된 바와 같이 필드 영역의 실리콘 질화막(24)을 CHF3/CF4가스를 이용한 RIE 방식으로 제거한다.
이어서, 상기 감광막 패턴(18')을 제거하고, 1000℃, H2/O2분위기하에서 1차 열산화(field oxidation) 공정을 실시하여 제4(f)도에 도시된 바와 같이 필드 영역에 2500Å 두께의 격리막(field oxide)(26)을 성장시킨다. 이때, 제4(c)도 공정에서 언급된 채널 스톱 이온의 이온주입공정은 1차 열산화 공정후 형성된 격리막을 통해 진행할 수도 있다.
그 다음, 제4(g)도에 도시된 바와 같이 LPCVD 방식으로 상기 패턴 상에 폴리 실리콘(22)을 증착하고, RIE 방식으로 상기 폴리 실리콘(22)을 에치-백하여 제4(h)도에 도시된 바와 같은 패턴을 형성한다.
계속해서, 제4(i)도에 도시된 바와 같이 1000℃, H2/O2분위기하에서 격리막(26)의 최종 두께가 4000Å가 되게 끔 2차 열산화 공정을 실시한 후 제4(j)도에 도시된 바와 같이 상기 실리콘 질화막(24)을 핫 인산(H3PO4)에 담구어 제거함으로써 본 공정을 완료한다.
한편, 이외의 방법으로 제4(f)도에 도시된 1차 열산화 공정 진행시 곧바로 4000Å 두께의 격리막을 성장시키고, 트랜치에 CVD 절연막(SiO2)을 채운 후 이를 에치-백하는 공정 수순에 의해 공정을 완료할 수도 있다.
상술한 바와 같이 본 발명에 의하면, 인터-웰에서의 소자격리를 딥 트랜치 방식으로 구성함으로써 웰과 웰간의 래치-업 발생을 억제할 수 있게 되어 0.5㎛이하의 디자인 롤을 요하는 고집적 소자에도 적용 가능하게 되고, 웰 내의 소자격리와 인터-웰에서의 소자격리를 동일한 공정 단계에서 서로 양립되도록 형성하는 것이 가능하게 되어 기존에, 웰 간의 소자격리 공정과 웰 내에서의 소자격리 공정을 별도의 공정으로 실시하던 것에 비해 공정 단순화를 기할 수 있어 소자 제조시 소요되는 제조 비용 및 시간을 감소시킬 수 있을 뿐 아니라 제품의 수율(yield)을 향상시킬 수 있게 된다.

Claims (6)

  1. n웰 및 p웰이 형성된 반도체 기판의 웰 경계면에 트랜치를 형성하는 공정과; 트랜치를 포함한 상기 기판 전면에 열산화막/실리콘막/질화막을 순차적으로 형성하는 공정과; 필드 영역의 상기 질화막을 선택적으로 제거하는 공정과 열산화를 이용하여 상기 필드 영역에 격리막을 성장시키는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체 소자의 소자격리방법.
  2. 제1항에 있어서, 상기 반도체 소자의 소자격리방법은 트랜치 형성 후 트랜치 밑바닥에 채널 스톱 이온 도핑을 위한 이온주입공정을 더 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 소자격리방법.
  3. 제1항에 있어서, 상기 반도체 소자의 소자격리방법은 질화막을 마스크로 필드 영역의 실리콘막을 제거하는 공정을 더 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 소자격리방법.
  4. 재3항에 있어서, 상기 필드 영역의 실리콘막 제거시 에치-백에 의해 트랜치 측벽 열산화막에 실리콘막으로 이루어진 측벽 스페이서가 형성되는 것을 특징으로 하는 반도체 소자의 소자격리방법.
  5. n웰 및 p웰이 형성된 반도체 기판의 웰 경계면에 트랜치를 형성하는 공정과; 트랜치를 포함한 상기 기판 전면에 열산화막/질화막을 순차적으로 형성하는 공정과; 필드 영역의 상기 질화막을 선택적으로 제거하는 공정과; 1차 열산화로 상기 필드 영역에 격리막을 성장시키는 공정과; CVD 실리콘막을 증착한 후 에치-백 하는 공정과 2차 열산화로 상기 필드 영역에 격리막을 성장시키는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체 소자의 소자격리방법.
  6. n웰 및 p웰이 형성된 반도체 기판의 웰 경계면에 트랜치를 형성하는 공정과; 트랜치를 포함한 상기 기판 전면에 열산화막/질화막을 순차적으로 형성하는 공정과; 필드 영역의 상기 질화막을 선택적으로 제거하는 공정과; 열산화로 상기 필드 영역에 격리막을 성장시키는 공정과 CVD 절연막을 증착한 후 에치-백하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체 소자의 소자격리방법.
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