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KR960005552B1 - 반도체 소자의 분리막 형성 방법 - Google Patents

반도체 소자의 분리막 형성 방법 Download PDF

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Abstract

내용 없음.

Description

반도체 소자의 분리막 형성 방법
제1도는 종래의 방법에 따른 소자분리막 형성 공정을 나타낸 단면도.
제2도는 본 발명에 따른 필드 산화막 형성 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 패드 산화막
3 : 실리콘질화막 4 : 감광막
5 : 산화막 6 : 다결정실리콘층
7 : 실리콘질화막 스페이서 8 : 다결정실리콘 스페이서
9 : 필드산화막
본 발명은 반도체 소자의 제조 공정중 소자분리막 형성 방법에 관한 것으로 특히, 스트레스가 줄어든 형태의 개선된 반도체 소자의 분리막 형성 방법에 관한 것이다.
종래의 실리콘질화막 스페이서 형성 방법을 제1도를 통하여 살펴보면, 도면에서 1은 반도체 기판, 2는 패드 산화막, 3은 실리콘 질화막, 7은 실리콘질화막 스페이서를 각각 나타낸다.
반도체 기판(1)에 패드 산화막(2), 실리콘질화막(3)을 차례로 증착한 다음에 상기 실리콘질화막(3)을 식각하여 필드산화막이 형성될 부위를 오픈(open)시킨후 질화막을 증착하여 실리콘질화막 스페이서(7)와 트랜치를 형성한 상태의 단면도이다.
그러나 상기와 같이 이루어지는 종래 방법은 반도체 기판을 직접 고온에서 산화함에 따라 급속한 산화에 의해 실리콘 인터스티셜(interstitial)이 발생하여 결정결함이 생겨서 소자의 특성을 악화시키고, 또한 반도체 기판과 질화막 스페이서 사이의 산화막을 통해 산소가 이동해서 새부리 현상(bird's beak)이 길고 두껍게 생김으로 인해 능동영역의 면적이 줄어들고, 필드산화막 표면이 거칠어져 표면 불안전성 등의 문제점이 따랐다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 새부리 현상(bird's beak) 발생 요인을 줄여 활성영역을 더 넓히고, 실리콘 인터스티셜(interstitial)에 의한 결함발생을 줄여서 특성이 개선된 반도체 소자의 분리막 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판에 패드 산화막, 실리콘질화막을 각각 형성한 다음 감광막을 사용한 마스크 단계를 거쳐 필드산화막이 형성될 부위를 오픈(open)시키는 제1단계, 상기 실리콘질화막, 패드 산화막, 반도체 기판을 차폐로 식각하여 트랜치를 형성한 다음 산화막과 다결정실리콘층을 형성하되 실리콘질화막(3)상부 보다 높게 형성하는 제2단계, 상기 다결정실리콘을 평탄화시킨 뒤 상기 패드 산화막 보다 높게 다시 식각하는 제3단계, 실리콘질화막을 적층한 뒤 스페이서 식각하여 실리콘질화막 스페이서를 형성하는 제4단계, 상기 실리콘질화막 스페이서를 마스크로하여 다결정 실리콘층을 식각하여 다결정실리콘 스페이서를 형성하는 제5단계, 필드 산화막을 형성하고 상기 실리콘질화막과 질화막 스페이서를 제거하고 패드 산화막을 제거하는 제6단계를 구빔하여 이루어진 것을 특징으로 한다.
이하, 첨부한 도면 제2도를 참조하여 본 발명을 상술하면 다음과 같다.
우선, 제2도를 통하여 본 발명에 따른 일실시예의 소자 분리막 형성 방법을 살펴본다.
제2(a)도는 반도체 기판(1)에 열산화 방법에 의해 패드 산화막(2)을, 화학기상증착법으로 실리콘질화막(3)을 각각 형성한 다음 감광막(4)을 사용한 마스크 단계를 거쳐 필드산화막이 형성될 부위를 오픈(open)시킨 상태의 단면도이다.
제2(b)도는 상기 실리콘질화막(3), 패드 산화막(2), 반도체 기판(1)을 차례로 식각하여 트랜치를 형성화되 트랜치 깊이는 1000 내지 3000Å으로 한 다음, 상기 감광막(4)을 제거하고 열산화 방법으로 트랜치 형성으로 노출된 반도체 기판(1)을 100 내지 500Å두께의 산화막(5)으로 형성한 뒤 다결정실리콘층(6)을 전체 구조 상부에 증착한 상태의 단면도로서, 상기 다결정실리콘층(6)의 두께는 상기 실리콘질화막(3)의 위부터 트랜치바닥까지의 높이보다 크게 한 상태의 단면도이다.
제2(c)도는 CMP(chemical mechanical polishing)법으로 다결정 실리콘층(6)을 평탄화시킨 뒤 다시 건식식각 하되 최종적으로 남은 다결정실리콘층(6)의 높이는 패드 산화막(2)보다 조금 높게 형성한 단면도이다. 이는 이후에 필드산화막을 형성했을때 활성영역 바로 옆의 필드산화막의 높이가 패드 산화막(2)보다 높아져 희생산화막이나 게이트 산화막 공정에서 진행하는 클리닝 공정을 진행한 후에도 필드산화막의 높이가 패드 산화막보다 낮아지는 문제점을 방지할 수 있으며, 또한 산소가 직접 반도체 기판과 질화막 스페이서 사이를 이동하지 못하기 때문에 새부리 현상(bird' beak)을 줄일 수 있다.
제2(d)도는 실리콘질화막을 층착한 뒤 실리콘질화막 스페이서(7)을 형성한 단면도이다.
제2(e)도는 상기 실리콘질화막 스페이서(7)를 마스크로하여 상기 다결정실리콘(6)을 식각하여 다결정실리콘 스페이서(8)를 형성한 단면도이다.
제2(f)도는 필드 산화막(9)을 1000 내지 1200℃의 고온으로 트랜치 높이의 두 배보다 약간 두껍게 형성한 단면도로써 필드 폭이 좁은 지역에서는 트랜치 벽의 상기 다결정실리콘 스페이서(8)가 측면으로 산화되어 중앙에서 만나게 되고 그후 부터는 산화가 억제된다. 이때 고온의 필드산화막 공정으로 비스코스 플로우(viscos flow) 현상에 의해 산화 및 산화막의 중앙접촉에 따른 스트레스가 줄어들게 되고 또한 다결정 실리콘 스페이서(8)의 완층작용으로 직접 반도체 기판에 전달되는 스트레스도 작아진다. 또한 급속한 산화공정에 의한 실리콘의 치환은 다결정 실리콘층(6)의 그레인 바운더리(grain boundary), 반도체 기판과 산화막의 계면 및 산화막과 다결정 실리콘층(6)의 계면에서 흡수하므로 결함 발생이 줄어들게 된다. 필드 폭이 넓은 지역에서는 필드 산화막(9)의 두께에 의해 반도체 기판보다 위로 필드 산화막이 자라게 된다.
끝으로, 제2(g)도는 상기 실리콘 질화막(3)과 실리콘질화막 스페이서(7)를 고온의 인산 용액으로 제거하고 패드 산화막(2)을 제거한 상태의 단면도이다.
상기와 같이 이루어지는 본 발명의 반도체 장치의 소자 분리막은 질화막스페이서에 의해 더 넓은 능동영역을 확보할 수 있고, 다결정실리콘 스페이서의 사용에 의해 산화에 따른 스트레스 완충하는 작용이 가능하고, 실리콘 인터스티셜(interstitial)을 줄여서 결함없는 소자의 분리가 가능하다. 또한 본 발명은 게이트 공정후에도 반도체 기판보다 높게 필드 산화막을 유지할 수 있어서 소자의 분리 특성을 향상시킴으로써 64M DRAM 이상의 고집적 소자의 소자분리에 적합하다.

Claims (7)

  1. 반도체 소자의 분리막 형성 방법에 있어서, 반도체 기판(1)에 패드 산화막(2), 실리콘질화막(3)을 각각 형성한 다음 감광막(4)을 사용한 마스크 단계를 거쳐 필드산화막이 형성될 부위를 오픈(open)시키는 제1단계, 상기 실리콘질화막(3), 패드 산화막(2), 반도체 기판(1)을 차례하여 식각하여 트랜치를 형성한 다음 산화막(5), 다결정실리콘(6)을 형성화되 실리콘질화막(3)상부 보다 높게 형성하는 제2단계, 상기 다결정실리콘층(6)을 평탄화시킨 뒤 상기 패드 산화막(2)의 높이보다 높게 다시 식각하는 제3단계, 실리콘질화막을 적층한 뒤 스페이서 식각하여 실리콘질화막 스페이서(7)를 형성하는 제4단계, 상기 실리콘질화막 스페이서(7)를 마스크로 하여 다결정 실리콘을 식각하여 다결정실리콘 스페이서(8)를 형성하는 제5단계, 필드 산화막(9)을 형성하고 상기 실리콘질화막(3)과 실리콘질화막 스페이서(7)를 제거하고 패드 산화막(3)을 제거하는 제6단계를 구비하여 이루어진 것을 특징으로 하는 반도체 소자의 분리막 형성 방법.
  2. 제1항에 있어서, 상기 제2단계의 트랜치 깊이는 1000 내지 3000Å임을 특징으로 하는 반도체 소자의 분리막 형성 방법.
  3. 제1항에 있어서, 상기 제2단계의 다결정실리콘층(6)의 두께는 실리콘질화막(3)의 위부터 트랜치바닥까지의 높이보다 크게 함을 특징으로 하는 반도체 소자의 분리막 형성 방법.
  4. 제1항에 있어서, 상기 3단계의 다결정실리콘층(6)을 패드 산화막(2)의 높이 보다 높게 식각함을 특징으로 하는 반도체 소자의 분리막 형성 방법.
  5. 제1항에 있어서, 상기 제3단계의 다결정실리콘층(6)의 평탄화는 CMP(chemical mechanical polishing)방법인 것을 특징으로 하는 반도체 소자의 분리막 형성 방법.
  6. 제1항에 있어서, 상기 제5단계의 필드 산화막(9)의 두께는 트랜치를 높이의 두배보다 약간 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 분리막 형성 방법.
  7. 제1항에 있어서, 상기 제6단계의 필드 산화막(9)의 형성온도는 1000 내지 1200Å의 고온임을 특징으로 하는 반도체 소자의 분리막 형성 방법.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5795495A (en) * 1994-04-25 1998-08-18 Micron Technology, Inc. Method of chemical mechanical polishing for dielectric layers
KR0151051B1 (ko) * 1995-05-30 1998-12-01 김광호 반도체장치의 절연막 형성방법
US5700733A (en) * 1995-06-27 1997-12-23 Micron Technology, Inc. Semiconductor processing methods of forming field oxide regions on a semiconductor substrate
KR0186083B1 (ko) * 1995-08-12 1999-04-15 문정환 반도체 소자의 소자격리방법
US5834358A (en) * 1996-11-12 1998-11-10 Micron Technology, Inc. Isolation regions and methods of forming isolation regions
JP3453289B2 (ja) * 1997-11-28 2003-10-06 沖電気工業株式会社 半導体装置及びその製造方法
US6005279A (en) * 1997-12-18 1999-12-21 Advanced Micro Devices, Inc. Trench edge spacer formation
US6107157A (en) 1998-02-27 2000-08-22 Micron Technology, Inc. Method and apparatus for trench isolation process with pad gate and trench edge spacer elimination
US6096612A (en) * 1998-04-30 2000-08-01 Texas Instruments Incorporated Increased effective transistor width using double sidewall spacers
US6103594A (en) * 1999-09-09 2000-08-15 Chartered Semiconductor Manufacturing Ltd. Method to form shallow trench isolations
US6613651B1 (en) * 2000-09-05 2003-09-02 Lsi Logic Corporation Integrated circuit isolation system
US20050159006A1 (en) * 2002-02-21 2005-07-21 Toren Willem J. Method of forming electrical connection means of ultimate dimensions and device comprising such connection means
KR100741876B1 (ko) * 2005-07-21 2007-07-23 동부일렉트로닉스 주식회사 디보트가 방지된 트렌치 소자분리막이 형성된 반도체 소자의 제조 방법
CN104425347B (zh) * 2013-09-09 2017-12-08 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离的制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6167933A (ja) * 1984-09-11 1986-04-08 Nec Corp 半導体基板及びその製造方法
US4666556A (en) * 1986-05-12 1987-05-19 International Business Machines Corporation Trench sidewall isolation by polysilicon oxidation
JPH0199230A (ja) * 1987-10-13 1989-04-18 Matsushita Electric Ind Co Ltd 分離領域形成方法
JPH02119238A (ja) * 1988-10-28 1990-05-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JPH0373530A (ja) * 1989-08-14 1991-03-28 Oki Electric Ind Co Ltd 配線構造
JPH03286525A (ja) * 1990-04-03 1991-12-17 Nippon Telegr & Teleph Corp <Ntt> 複数電極装置とその製造方法

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US5424240A (en) 1995-06-13

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