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JPS6072243A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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Publication number
JPS6072243A
JPS6072243A JP58181027A JP18102783A JPS6072243A JP S6072243 A JPS6072243 A JP S6072243A JP 58181027 A JP58181027 A JP 58181027A JP 18102783 A JP18102783 A JP 18102783A JP S6072243 A JPS6072243 A JP S6072243A
Authority
JP
Japan
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substrate
active region
region
transistor
resist
Prior art date
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Pending
Application number
JP58181027A
Other languages
English (en)
Inventor
Toyoki Takemoto
竹本　豊樹
Kenji Kawakita
川北　憲司
Hiroyuki Sakai
坂井　弘之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP58181027A priority Critical patent/JPS6072243A/ja
Publication of JPS6072243A publication Critical patent/JPS6072243A/ja
Priority to US07/082,212 priority patent/US4814287A/en
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は高密度、高速性を備えてなる半導体集積回路装
置嘩妾番弁嶽に関する。
、従来例の構成とその問題点 半導体集積回路は、高密度化、高速化、低消費電力化が
進んでいるが、かかる装置において問題となるのが配線
のために要する面積である。信号伝播のだめの配線はこ
れを削減することは不可能であるが、常に問題となるの
が電源の配線に要する面積である。それは電源線に流れ
る電流は一般ニ大キク、クロスオーバー等による配線抵
抗の増大を極端にきらうだめである。
バイポーラ集積回路においては、コレクタ部が電源につ
々がる素子も多く、共通電源として基板が利用できれば
太き左利点があるが、実際の素子においては、基板とコ
レクタ部はＰＮ接合されており、一部のコレクタの電位
のみを基板から取り出すのは不可能であった。
一方、ＭＯ３集積回路素子においては、例えばメモリー
回路等で、零スレッシホールド等Ｖｔ（閾値電圧）値を
−チソプ内に２種類必要となって来ている。２種類のｖ
ｔ値を設けるためには１つの方法として、イオン注入等
でチャネル部の不純物濃度を変えることが行なわれてい
るが、外部から印加した基板バイアスによりｖｔを独立
に変動することが出来れば、最適なデバイスが実現可能
ともなシ、電源配線も省略できる。
発明の目的 本発明は、電源の電極を基板下部から選択的に取ること
が出来る絶縁分離構造により高集積の半導体集積回路を
提供ぜんとするものである。
発明の構成 本発明は、半導体基体の活性領域の側面を絶縁性被膜あ
るいは非単結晶シリコン等で覆った半導体集積回路にお
いて、活性領域の下部全域が酸化シリコンよりなる第１
の素子領域と、活性領域の下部の１部領域が前記半導体
基体よりなる第２の素子領域とを具備してなるもので、
高集積、高性能のバイポーラ又はＭＯ３ＩＣを実現可能
とするものである。そして本発明は、活性領域に形成さ
れてなる素子がバイポーラトランジスタで、活性領域の
下部がシリコン基体と電気的に接続してなるバイポーラ
トランジスタにおいてはコレクタ領域が基板に印加され
た電源と接続してなり、活性領域の下部が酸化膜により
全域が覆われているトランジスタにおいてコレクタ部は
電源と絶縁されている構造とすることができるものであ
る。さらに本発明は、活性領域に形成してなる第１．第
２の素子がＭＯＳ）ランジスタよりなり、前記活性領域
の下部が半導体基体と電気的に接続してなる前記第２の
素子であるＭ　ＯＳ　１．ランジスタにおいてはチャネ
ル部下の基板電位は外部より印加された電圧により固定
され、前記活性領域の下部が酸化物により全域が覆われ
てなる前記第１の素子であるＭＯＳ）ランジスタにおい
ては前記チャネル部下の基板電位は外部電源と接続して
おらず、これにより前記第１の素子と閾値電圧の相異を
もたらすことが可能となる。
実施例の説明 具体的な発明を実施例によって示す。
第１図は本発明の一実施例を示す工程断面図である。第
１図（２Ｌ）で１１はＮ型（１１１）基板で比抵抗は０
．６〜１Ω−儂である。１２は基板１１を選択的に除去
した開口部であり、１３．１４は選択的に基板を残存さ
せた凸起部であり、凸起部１３より１４が狭くなってい
る。１６は熱酸化膜、１６は耐酸化性被膜たとえばシリ
コン窒化膜（ｓＬ３Ｎ４膜）で、これは分離領域になる
シリコン部分のみをシリコン窒化膜１７を使い選択的に
開口し、酸化後、シリコン窒化膜を等方的に付着させ、
その後異方的なシリコン窒化膜エツチングにより開口部
側面に残された部分である。
第１図（ｂ）で基板をシリコンエツチング液でエツチン
グをすると１８のように開口部が更に広くなる。１３．
１４部のシリコン凸起部は、このエツチングによりその
根本が、１９，２０のように狭くなる。このエツチング
の方法は、普通等方的な化学エッチが望ましいがドライ
エッチ後に化学エッチ（ウェットエッチ）を加えても目
的を達する。
第１図（Ｃ）で基板を熱酸化をすると（ｃ）に示すよう
に、１９の部分は両側からの酸化により２１のように酸
化膜に変わってしまう。一方前図の２０の部分は比較的
広いため２２のように狭くなるが残っている。
その後多結晶シリコンを十分厚めに付着させ（第１図ｄ
の２３）、その後し・シストを塗布し、ドライエツチン
グ法で等方的にレジストを除去すると、四部は厚くレジ
ストが付着しているだめにエツチング後にも残り、レジ
スト２４が残る。その後、多結晶シリコンを除去すると
第１図（８）のようになり平担構造となる。
同図を見るとわかるように、活性領域である弔結晶部１
４は底面を含めて全てが絶縁物（酸化膜）２１により覆
われていることとなり、一方他の活性領域である単結晶
部１３は底部のみがシリコン基板１１と導通しているこ
ととなる。
なお、残された多結晶シリコンは酸化して酸化膜２１と
一体化してもよい。
かかる素子の応用例について、第２図を使って説明する
。第２図ｉｄＭＯ８）ランジスタに入用した例を示して
いるが、１１Ｑよｐ型（１００）シリコン半導体基板で
単結晶部１４は酸化膜２１により完全に分離されたトラ
ンジスタの基板になっており、単結晶部１３は基板１１
ど１部２２の部分でつながった構造になっている。３４
．３５はそれぞれトランジスタのドレインとソースとな
っており、３６はゲート酸化膜、３７は例えば多結晶シ
リコンのようなゲート金属部である。３８ばＡ４のよう
な金属電極である。
このそれぞれのＭＯＳ　）ランジスタＡ及びＢは通常Ｖ
ｔ（閾値電圧）はそれぞれ変わっていないが、図で３９
に示す電源に接続し、ソースに対し逆バイアスを印加し
た場合、トランジスタＢのｖｔは基板バイアス効果によ
り見かけ上変わってしまう。
すなわちトランジスタＡにおいてはチャネル部下の基板
電位は外部電源と接続されず、トランジスタＢのチャネ
ル部下の基板電位は外部からの印加電圧により変化でき
る。そのためたとえば、（ｂ）図に示すように、４０を
デプレッション型のトランジスターにし、トランジスタ
Ｂの構造のトランジスタ４１にバイアス電圧を印加しエ
ンノ・ンスメント型トランジスタにすると、同一トラン
ジスタにより、り型のインバーターを形成することが出
来、′■ｔの値もバイアス電圧により変化さずことが出
来る。この１例から明確なようにこの様なトランジスタ
においては、基板バイアスをトランジスタ４０．４１で
独立に制御することにより、それぞれ独立な閾値を有す
るトランジスタが出来ることとなる。なお、トランジス
タ４０．４１をＡ又はＢどちらの構造とするかは、導電
型等により選択すればよい。
他の実施例を第３図に示す。
第３図はバイポーラトランジスタの例であわ、６１はＮ
型（１１１）シリコン半導体基板で比抵抗は０．０６Ω
−ぼ程度である。５３は埋込み部でＡｓ（砒素）などが
埋込まれた高濃度ｎ層である。
５４はＮ型層でエピタキシャルで比抵抗として０．６〜
１Ωαである。５５ばｐ型のベース領域で１０１８肩程
度の不純物濃度である。６６はコレクタウオール部分で
高濃度のｎ型領域であり、埋込み領域５３と電気的につ
ながっている。６７は高濃度ｎ型領域のエミッタを示し
ている。５８゜６９．６０はトランジスタの電極でそれ
ぞれコレクタ、ベース、エミッタ電極である。６１は酸
化膜でその上に多結晶シリコンの抵抗体６２が乗せであ
る。６３．６４はそれぞれ電極となる金属であり、６３
は出力端子、６４はコレクタウオール５６、埋込み層５
３全通して基板５１と電気的につながっている。
これらのＣ、Ｉ）　、にの領域に形成されたバイポーラ
トランジスターのそれぞれの特徴は、Ｃはコ１／々々蔗
病で」ｔがｌｙつも４１ζｈイ１Ａｚｋら・ノ、・５１
カチ１Ｑページ Ｂは通常のトランジスタ同様に絶縁酸化膜２１にて廻り
の素子と完全に分離されている構造となっている。Ｅは
抵抗で一端が基板（電源）とつながっている構造である
。
第３図（ｂ）に比較器の回路を１例としてあげて、具体
的に素子構造との関連を示ず。６５は電源Ｖｃｃにコレ
クタ部がつながっているトランジスタで（ａｊ図のＣの
トランジスタ構造を使い、６θはコレクタは電源部につ
ながっていないｌ・ランジスタで、Ｄのトランジスタ構
造を使い、抵抗６７は一端が電源につながっているため
にＥの構造の抵抗素子を使用すると良い。この回路図と
の対応で明らかなように、（ｂ）の回路での電源は全て
基板５１を使用することが出来、素子の上部に配線する
ことが必要なくなる。一方基板６１は面積も広く、低イ
ンピーダンスとするととが可能であり、電源としても最
適である。
なお、絶縁酸化膜２１の代わりに絶縁性の非単結晶半導
体を用いてもよい。
発明の効果 本発明は、トランジスタの底部が開口しているものと開
口していないものを基板に自由に設置することにより、
基板より電圧を供給しうるものと供給しないものに分け
、それにより従来必要であった配線を減らすことが可能
となった。また完全に分離されたトランジスタは周囲と
の寄生効果が完全に防がれているだめ、特性」二も優れ
た特性を発揮することが可能となる。
【図面の簡単な説明】
第１図（２Ｌ）〜（８）は本発明の半導体集積回路の製
造方法の一実施例の工程断面図、第２図（ａ）　、　（
ｂ）は本発明をＭＯ３集積回路に応用した一実施例の断
面図７回路図、第３図（ｉＬ）　、　（ｂ）は本発明を
バイポーラ集積回路へ応用した一実施例の断面図２回路
図である。 １１．５１・・・・・半導体基板、１３．１４・−・・
シリコン凸起部（単結晶部）、２１・・・・・絶縁物、
２２−・−・・基板の狭い部分、Ａ、Ｂ・・・・・・Ｍ
ＯＳ）ランジスタ、Ｃ２Ｄ・・・・・バイポーラトラン
ジスタ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 １１図 味　０　−　塚 鼠シ

Claims (3)

    【特許請求の範囲】
  1. （１）半導体基体の活性領域の側面を絶縁物で覆い、前
    記活性領域の下部全域が絶縁酸化物よりなる第１の素子
    領域と、前記活性領域の下部の１部領域が前記半導体基
    体よりなる第２の素子領域とを具備してなる半導体集積
    回路装置。
  2. （２）活性領域に形成される第１．第２の素子がバイポ
    ーラトランジスタよりなる前記第２の素子のコレクタ領
    域が基板に印加された電源と接続され、前記第１の素子
    のコレクタ部は電源と絶縁されていることを特徴とする
    特許請求の範囲第１項記載の半導体集積回路装置。
  3. （３）活性領域に形成してなる第１．第２の素子がＭＯ
    Ｓ）ランジスタよシなり、前記活性領域の下部が半導体
    基体と電気的に接続して々る前記第２の素子であるＭＯ
    Ｓ）ランジスクにおいてはチャネル部下の基板電位は外
    部よシ印加された電圧により固定され、前記活性領域の
    下部が酸化物により全域が覆われてなる前記第１の素子
    であるＭ、ＯＳ　トランジスタにおいては前記チャネル
    部下の基板電位は外部電源と接続せず、これによシ前記
    第１の素子と閾値電圧の相異をもたらすことを特徴とす
    る特許請求の範囲第１項記載の半導体集積回路装置。
JP58181027A 1983-09-28 1983-09-28 半導体集積回路装置 Pending JPS6072243A (ja)

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